RU2509414C1

RU2509414C1 - Cyclic code generator

Info

Publication number: RU2509414C1
Application number: RU2012132553/08A
Authority: RU
Inventors: Сергей Николаевич Гончаров; Александр Петрович Мартынов; Андрей Владимирович Новиков; Виктор Николаевич Фомченко; Геннадий Иванович Шишкин
Original assignee: Российская Федерация, от имени которой выступает Государственная корпорация по атомной энергии "Росатом"
Priority date: 2012-07-30
Filing date: 2012-07-30
Publication date: 2014-03-10

Abstract

FIELD: radio engineering, communication.

SUBSTANCE: circular code generator comprises series-parallel shift register, bit concurrent write inputs of which, beginning with the second, are connected to corresponding data inputs of the device, beginning with the last bit; the control input of the parallel-series mode of the register is connected to the control input of the device; clock and general reset inputs are connected to the clock input and the reset input of the device, respectively; outputs of the last and next-to-last bits of the register are connected to inputs of a first XOR element; the device further includes a NOR element and a second XOR element, the output of which is connected to the concurrent write input of the first bit of the register, and the inputs are connected to concurrent write inputs of the second and most significant bit of the register; inputs of the NOR element are connected to the clock input and the reset input of the device, and the output is the clock output of the device; the output of the first XOR element is connected to the serial write input of the register, the output of the last bit of which is the data output of the device.

EFFECT: generating, at the output of the device, a systematic code in which data items occupy one part of the combination and check items occupy the other part.

1 dwg

Description

Изобретение относится к кодирующим устройствам помехоустойчивого кода, обеспечивающего восстановление передаваемой по каналу связи информации после ее искажений под действием помех.The invention relates to error-correcting code encoders providing for the restoration of information transmitted over a communication channel after its distortion under the influence of interference.

Известно кодирующее устройство кода "3+3" (см. «Простой способ помехоустойчивого кодирования», журнал «Новые промышленные технологии». №3, с.24-28, 2009 г., авторы Гончаров С.Н., Шишкин Г.И.), содержащее последовательно-параллельный сдвигающий регистр, входы параллельной записи разрядов которого соединены с соответствующими информационными входами устройства, первый вход которого соединен с третьим выходом последовательно-параллельного сдвигающего регистра, а также с первым входом логического элемента ИСКЛЮЧАЮЩЕЕ ИЛИ и первым входом мультиплексора, второй вход которого соединен с выходом элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, второй вход которого соединен со вторым выходом последовательно-параллельного сдвигающего регистра, вход синхронизации которого соединен с адресным входом мультиплексора и с выходом триггера, счетный вход которого является входом и выходом синхронизации кодирующего устройства, вторым выходом устройства является выход мультиплексора.Known coding device code "3 + 3" (see "A simple method of noise-resistant coding", the journal "New Industrial Technologies". No. 3, p.24-28, 2009, authors Goncharov SN, Shishkin G.I. .), containing a serial-parallel shift register, the inputs of the parallel recording of the bits of which are connected to the corresponding information inputs of the device, the first input of which is connected to the third output of the serial-parallel shift register, as well as the first input of the EXCLUSIVE OR logic element and the first input of the multipl Xor, the second input of which is connected to the output of the EXCLUSIVE OR element, the second input of which is connected to the second output of the serial-parallel shift register, the synchronization input of which is connected to the address input of the multiplexer and to the output of the trigger, the counting input of which is the synchronization input and output of the encoder, the second the output of the device is the output of the multiplexer.

Недостатком устройства является то, что на его выходе формируется последовательность элементов k1, r1, k2, r2, k3 и r3, которая не является систематическим кодом, так как проверочные элементы r перемешаны с информационными элементами k. Использование несистематического кода затрудняет выделение информационных элементов в месте приема кода.The disadvantage of this device is that at its output a sequence of elements k1, r1, k2, r2, k3 and r3 is formed, which is not a systematic code, since the test elements r are mixed with information elements k. The use of unsystematic code makes it difficult to isolate information elements at the place where the code is received.

Вышеуказанное устройство является наиболее близким по технической сущности к заявляемому устройству, поэтому выбрано в качестве прототипа.The above device is the closest in technical essence to the claimed device, therefore, is selected as a prototype.

Решаемой технической задачей является создание формирователя кольцевого кода с расширенными функциональными возможностями.The technical problem to be solved is the creation of a shaper of a ring code with advanced functionality.

Достигаемым техническим результатом является формирование на выходе устройства систематического кода, в котором информационные элементы занимают левую часть кодовой комбинации, а проверочные элементы - правую.Achievable technical result is the formation of a systematic code at the device output, in which information elements occupy the left side of the code combination, and the test elements occupy the right.

Для достижения технического результата в формирователе кольцевого кода, содержащем последовательно-параллельный сдвигающий регистр, входы параллельной записи разрядов которого, начиная со второго, соединены с соответствующими информационными входами устройства, начиная с последнего разряда, вход управления параллельно-последовательным режимом регистра соединен с управляющим входом устройства, входы синхронизации и общего сброса соединены соответственно с тактовым входом и входом сброса устройства, выходы последнего и предпоследнего разрядов регистра соединены с входами первого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, новым является то, что дополнительно введены элемент ИЛИ-НЕ и второй элемент ИСКЛЮЧАЮЩЕЕ ИЛИ, выход которого соединен с входом параллельной записи первого разряда регистра, а входы - с входами параллельной записи второго и старшего разрядов регистра, входы элемента ИЛИ-НЕ соединены с тактовым входом и входом сброса устройства, а выход является тактовым выходом устройства, выход первого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ соединен с входом последовательной записи регистра, выход последнего разряда которого является информационным выходом устройства.To achieve a technical result in a ring code shaper containing a serial-parallel shifting register, the inputs of parallel recording of bits of which, starting from the second, are connected to the corresponding information inputs of the device, starting from the last bit, the control-parallel-serial register control input is connected to the control input of the device , the synchronization and general reset inputs are connected respectively to the clock input and the device reset input, the outputs of the last and second its register bits are connected to the inputs of the first EXCLUSIVE OR element, the new one is that the OR-NOT element and the second EXCLUSIVE OR element are added, the output of which is connected to the parallel record input of the first register bit, and the inputs to the parallel record inputs of the second and senior bits the register, the inputs of the OR element are NOT connected to the clock input and the reset input of the device, and the output is the clock output of the device, the output of the first EXCLUSIVE OR element is connected to the input of the register register, the output of the last bit of which is the information output of the device.

Новая совокупность существенных признаков позволяет сформировать на выходе устройства систематический код, в котором информационные элементы занимают левую часть кодовой комбинации, а проверочные элементы - правую, что позволяет расширить его функциональные возможности.A new set of essential features allows you to create a systematic code at the output of the device, in which information elements occupy the left side of the code combination, and the test elements occupy the right, which allows to expand its functionality.

На фигуре представлена схема заявляемого формирователя кольцевого кода, содержащего последовательно-параллельный сдвигающий регистр 1, входы параллельной записи разрядов которого, начиная со второго, соединены с соответствующими информационными входами устройства, начиная с последнего разряда, вход управления последовательно-параллельным режимом регистра соединен с управляющим входом устройства, входы синхронизации и общего сброса соединены соответственно с тактовым входом и входом сброса устройства, выходы последнего и предпоследнего разрядов регистра соединены с входами первого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 2, элемент ИЛИ-НЕ 3 и второй элемент ИСКЛЮЧАЮЩЕЕ ИЛИ 4, выход которого соединен с входом параллельной записи первого разряда регистра 1, а входы - с входами параллельной записи второго и старшего разрядов регистра 1, входы элемента ИЛИ-НЕ 3 соединены с тактовым входом и входом сброса устройства, а выход является тактовым выходом устройства, выход первого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 2 соединен с входом последовательной записи регистра 1, выход последнего разряда которого является информационным выходом устройства.The figure shows a diagram of the inventive shaper of a ring code containing a series-parallel shift register 1, the inputs of the parallel recording of the bits of which, starting from the second, are connected to the corresponding information inputs of the device, starting from the last bit, the control input in series-parallel mode of the register is connected to the control input devices, synchronization and general reset inputs are connected respectively to the clock input and device reset input, the outputs of the last and pre the bottom of the register bits are connected to the inputs of the first element EXCLUSIVE OR 2, the element OR NOT 3 and the second element EXCLUSIVE OR 4, the output of which is connected to the input of the parallel recording of the first bit of register 1, and the inputs to the inputs of the parallel recording of the second and senior bits of register 1, the inputs of the element OR NOT 3 are connected to the clock input and the input of the reset device, and the output is the clock output of the device, the output of the first element EXCLUSIVE OR 2 is connected to the input of the sequential write register 1, the output of the last bit which a data output device.

Формирователь кольцевого кода работает следующим образом.The ring code generator operates as follows.

В начальном состоянии в параллельно-последовательном сдвигающем регистре 1 информация отсутствует. На входе устройства поданы информационные элементы кода k1, k2, k3, k4. На вход общего сброса совместно с импульсом синхронизации подан импульс общего сброса.In the initial state, information is absent in the parallel-serial shift register 1. At the input of the device, information elements of the code k1, k2, k3, k4 are filed. A general reset pulse is applied to the general reset input together with the synchronization pulse.

На вход управления параллельным/последовательным режимом записи p/s регистра 1 подается напряжение высокого уровня и по переднему фронту импульса синхронизации на входе С информационные элементы кода k1, k2, k3, k4 со входов устройства записываются в разряды регистра 1, начиная с последнего разряда. При этом в первый разряд D1 регистра 1 будет записан первый проверочный элемент r1=k1⊕k2, сформированный на выходе первого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 2.The parallel / sequential write control input p / s of register 1 is supplied with a high level voltage and the information elements of the code k1, k2, k3, k4 from the device inputs are written to the bits of register 1 along the leading edge of the synchronization pulse at input C, starting from the last bit. In this case, the first check element r1 = k1⊕k2, formed at the output of the first EXCLUSIVE OR 2 element, will be written in the first bit D1 of register 1.

По срезу импульса синхронизации на вход управления параллельным/последовательным режимом записи p/s подается напряжение низкого уровня и переключает регистр 1 в последовательный режим записи информации.By cutting a synchronization pulse, a low level voltage is applied to the control input of the parallel / sequential recording mode p / s and switches register 1 to the serial information recording mode.

По второму импульсу синхронизации на управляющем входе регистра 1 входная информация передается на выходы регистра 1, при этом на последнем выходе Q5 регистра 1 будет сформирован первый бит информационной посылки k1. На выходе первого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 2 будет сформирован первый проверочный элемент r1=k1⊕k2, который поступает на управляющий вход последовательной записи регистра 1.According to the second synchronization pulse at the control input of register 1, the input information is transmitted to the outputs of register 1, while the first bit of the information packet k1 will be generated at the last output Q5 of register 1. At the output of the first element EXCLUSIVE OR 2, the first test element r1 = k1⊕k2 will be formed, which is fed to the control input of the sequential write of register 1.

Третий импульс синхронизации сдвинет информацию на один такт на выходе регистра 1, при этом на последнем выходе регистра и на выходе устройства будет сформирован второй информационный бит k2, на выходе первого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 2 будет сформирован второй проверочный элемент r2=k2⊕k3, который поступает на управляющий вход последовательной записи регистра 1 и будет записан в регистр.The third synchronization pulse will shift the information by one clock at the output of register 1, while at the last output of the register and at the output of the device a second information bit k2 will be generated, at the output of the first EXCLUSIVE OR 2 element, a second check element r2 = k2⊕k3 will be generated, which arrives to the control input of sequential write register 1 and will be written to the register.

Работа формирователя кольцевого кода продолжается аналогично девять тактов, при этом начиная с 6-го по 9-й такт на последнем выходе регистра 1 и на выходе устройства будут сформированы проверочные элементы r1, r2, r3, r4.The operation of the ring code generator continues in the same way for nine clock cycles, with starting from the 6th to the 9th clock at the last output of register 1 and at the output of the device check elements r1, r2, r3, r4 will be generated.

Десятый импульс синхронизации подается совместно с импульсом общего сброса регистра.The tenth synchronization pulse is supplied in conjunction with a general register reset pulse.

Изготовлен макетный образец заявляемого формирователя кольцевого кода, испытания которого подтвердили его реализуемость, практическую ценность и эффективность.A prototype of the inventive shaper of the ring code was made, tests of which confirmed its feasibility, practical value and effectiveness.

Claims

A ring code generator containing a serial-parallel shifting register, the inputs of parallel recording of bits of which, starting from the second, are connected to the corresponding information inputs of the device, starting from the last bit, the control-serial-parallel control input of the register is connected to the control input of the device, synchronization inputs, and general the reset are connected respectively to the clock input and input of the reset device, the outputs of the last and penultimate bits of the register are connected to the inputs the first EXCLUSIVE OR element, characterized in that the OR-NOT element and the second EXCLUSIVE OR element are additionally introduced, the output of which is connected to the parallel record input of the first register bit, and the inputs are to the parallel record inputs of the second and highest register bits, the inputs of the OR-NOT element are connected to the clock input and the reset input of the device, and the output is the clock output of the device, the output of the first element is EXCLUSIVE OR connected to the input of the sequential register entry, the output of the last bit of which is I data output device.