RU2383104C2 - Code cycle phasing device - Google Patents
Code cycle phasing device Download PDFInfo
- Publication number
- RU2383104C2 RU2383104C2 RU2008115973/09A RU2008115973A RU2383104C2 RU 2383104 C2 RU2383104 C2 RU 2383104C2 RU 2008115973/09 A RU2008115973/09 A RU 2008115973/09A RU 2008115973 A RU2008115973 A RU 2008115973A RU 2383104 C2 RU2383104 C2 RU 2383104C2
- Authority
- RU
- Russia
- Prior art keywords
- input
- output
- block
- numbers
- code
- Prior art date
Links
Landscapes
- Detection And Prevention Of Errors In Transmission (AREA)
Abstract
Description
Изобретение относится к системам передачи дискретной информации и может быть использовано для цикловой синхронизации в системах помехоустойчивой защиты информации, в которых применяются корректирующие, в частности каскадные коды.The invention relates to discrete information transmission systems and can be used for cyclic synchronization in noise-immunity information protection systems that use corrective, in particular cascade codes.
В устройствах кодовой цикловой синхронизации синхронизирующие признаки передают словами помехоустойчивого кода. Для синхронизации используется избыточность кода и передачи дополнительных синхронизирующих символов не требуется. После приема последовательной информации признаки синхронизации снимаются с помехоустойчивого кода, не уменьшая корректирующей способности кода.In code cyclic synchronization devices, synchronization features are conveyed by error-correcting code words. For synchronization, code redundancy is used and transmission of additional synchronizing symbols is not required. After receiving serial information, synchronization signs are removed from the error-correcting code without decreasing the corrective ability of the code.
Наиболее эффективно использование кодовой цикловой синхронизации в каскадных кодах. В этом случае синхронизация обеспечивается за счет многократного повторения признаков синхронизации в различных словах внутреннего кода каскадного кода.The most efficient use of code cyclic synchronization in cascading codes. In this case, synchronization is ensured by repeatedly repeating the signs of synchronization in various words of the internal code of the cascading code.
При разработке устройств кодовой цикловой синхронизации актуальной задачей является повышение достоверности приема информации в каналах связи с высоким уровнем помех.When developing code cyclic synchronization devices, the urgent task is to increase the reliability of information reception in communication channels with a high level of interference.
Известно устройство цикловой синхронизации, содержащее накопитель информации, выполненный на регистре задержки, и узел обнаружения ошибок, входы которых объединены и соединены с информационным входом устройства, при этом узел обнаружения ошибок выполнен в виде двух последовательно соединенных фильтров Хаффмена и регистра синдрома, причем каждый фильтр Хаффмена состоит из последовательно соединенных регистра и сумматора по модулю два, выход второго фильтра Хаффмена соединен со входом регистра синдрома, выход которого соединен с входом блока дешифраторов [авторское свидетельство СССР №849521, H04L 7/08, опубл. 1981].A cyclic synchronization device is known, comprising an information storage device arranged on a delay register and an error detection unit, the inputs of which are combined and connected to the information input of the device, while the error detection unit is made in the form of two Huffman filters and a syndrome register, each Huffman filter consists of a series-connected register and an adder modulo two, the output of the second Huffman filter is connected to the input of the syndrome register, the output of which is connected to the input m block decoders [copyright certificate USSR №849521, H04L 7/08, publ. 1981].
Такое устройство обладает недостаточной достоверностью приема информации в каналах связи с помехами за счет синхронизации только по безошибочным словам помехоустойчивого кода.Such a device has insufficient reliability of receiving information in communication channels with interference due to synchronization only according to the error-free words of the error-correcting code.
Одним из вариантов устройства цикловой синхронизации является устройство кодовой цикловой синхронизации, содержащее накопитель информации, выполненный на регистре задержки, и узел обнаружения ошибок, входы которых объединены и соединены с информационным входом устройства, при этом узел обнаружения ошибок выполнен в виде двух последовательно соединенных фильтров Хаффмена и регистра синдрома, причем каждый фильтр Хаффмена состоит из последовательно соединенных регистра и сумматора по модулю два, выход второго фильтра Хаффмена соединен со входом регистра синдрома, выход которого соединен с входом блока дешифраторов, выход которого соединен с входом блока сумматоров по модулю два, другой вход которого соединен с выходом регистра второго фильтра Хаффмена, входы блока сравнения номеров соединены со старшими разрядами счетчика, выход блока сравнения номеров соединен со старшими разрядами адресного входа оперативного запоминающего устройства (ОЗУ), младшие разряды адресного входа которого соединены с младшими разрядами счетчика, тактовый вход счетчика соединен с входом синхронизации устройства, разрешающий вход счетчика синхронизации соединен с выходом порогового блока, выход ОЗУ соединен с полным сумматором, на другой вход которого постоянно подана логическая «1», выход полного сумматора соединен с информационным входом ОЗУ, выход счетчика синхронизации является выходом синхронизации устройства, а выход регистра задержки является информационным выходом устройства [патент РФ №2197788, H04L 7/08, опубл. 2003].One of the variants of the cyclic synchronization device is a code cyclic synchronization device containing an information storage device arranged on the delay register and an error detection unit, the inputs of which are combined and connected to the device information input, while the error detection unit is made in the form of two Huffman filters connected in series and a syndrome register, with each Huffman filter consisting of a series-connected register and an adder modulo two; the output of the second Huffman filter is connected is connected to the input of the syndrome register, the output of which is connected to the input of the decoder block, the output of which is connected to the input of the adder block modulo two, the other input of which is connected to the register output of the second Huffman filter, the inputs of the number comparison block are connected to the higher bits of the counter, the output of the number comparison block connected to the upper bits of the address input of random access memory (RAM), the lower bits of the address input of which are connected to the lower bits of the counter, the clock input of the counter is connected to the input m of the device’s synchronization, allowing the input of the synchronization counter is connected to the output of the threshold block, the RAM output is connected to a full adder, the logical “1” is constantly fed to the other input, the output of the full adder is connected to the RAM information input, the output of the synchronization counter is the device synchronization output, and the output of the delay register is the information output of the device [RF patent No. 2197788, H04L 7/08, publ. 2003].
Недостатком этого устройства является низкая достоверность приема информации в каналах связи с помехами из-за отсутствия функциональных узлов, позволяющих выполнять цикловую синхронизацию при количестве ошибок в словах помехоустойчивого кода, превышающем его корректирующую способность.The disadvantage of this device is the low reliability of the reception of information in communication channels with interference due to the lack of functional units allowing cyclic synchronization with the number of errors in the words of the error-correcting code exceeding its corrective ability.
Наиболее близким к предлагаемому устройству является устройство кодовой цикловой синхронизации (прототип), содержащее накопитель информации, выполненный на регистре задержки, и узел обнаружения ошибок, входы которых объединены и соединены с информационным входом устройства, при этом узел обнаружения ошибок выполнен в виде двух последовательно соединенных фильтров Хаффмена и регистра синдрома, причем каждый фильтр Хаффмена состоит из последовательно соединенных регистра и сумматора по модулю два, выход второго фильтра Хаффмена соединен со входом регистра синдрома, выход которого соединен с входом блока дешифраторов, выход которого соединен с входом блока сумматоров по модулю два, другой вход которого соединен с выходом регистра второго фильтра Хаффмена, входы блока сравнения номеров соединены со старшими разрядами счетчика, выход блока сравнения номеров соединен со старшими разрядами адресного входа ОЗУ, младшие разряды адресного входа которого соединены с младшими разрядами счетчика, тактовый вход счетчика соединен с входом синхронизации устройства, разрешающий вход счетчика синхронизации соединен с выходом порогового блока, выход ОЗУ соединен с полным сумматором, на другой вход которого постоянно подана логическая «1», выход полного сумматора соединен с информационным входом ОЗУ, выход счетчика синхронизации является выходом синхронизации устройства, а выход регистра задержки является информационным выходом устройства, первый вход схемы ИЛИ соединен с выходом блока дешифраторов, второй вход схемы ИЛИ соединен с выходом схемы счета последовательности номеров, а выход схемы счета последовательности номеров соединен с коммутатором, вход схемы счета последовательности номеров соединен с выходом схемы сравнения номеров, вход которой соединен с полным сумматором номеров, выход схемы ИЛИ соединен с разрешающим входом ОЗУ, выход блока сумматоров по модулю два связан со схемой сравнения номеров, коммутатором и блоком регистров, выход блока регистров соединен с первым входом полного сумматора номеров, на второй вход которого постоянно подана логическая «1», выход полного сумматора соединен с пороговым блоком, выход коммутатора связан со счетчиком синхронизации и блоком сравнения номеров, выход блока дешифраторов соединен с коммутатором [патент РФ №2302701, H04L 7/08, опубл. 2007].Closest to the proposed device is a code cyclic synchronization device (prototype), comprising an information storage device configured on a delay register and an error detection unit, the inputs of which are combined and connected to the device information input, while the error detection unit is made in the form of two series-connected filters Huffman and syndrome register, with each Huffman filter consisting of a series-connected register and adder modulo two, the output of the second Huffman filter is connected nen with the input of the syndrome register, the output of which is connected to the input of the decoder block, the output of which is connected to the input of the adder block modulo two, the other input of which is connected to the register output of the second Huffman filter, the inputs of the number comparison block are connected to the higher bits of the counter, the output of the number comparison block connected to the upper bits of the address input of RAM, the lower bits of the address input of which are connected to the lower bits of the counter, the clock input of the counter is connected to the synchronization input of the device, allowing the first input of the synchronization counter is connected to the output of the threshold block, the RAM output is connected to a full adder, the logic input “1” is constantly applied to the other input, the output of the total adder is connected to the RAM information input, the output of the synchronization counter is the device synchronization output, and the delay register output is the information output of the device, the first input of the OR circuit is connected to the output of the decoder unit, the second input of the OR circuit is connected to the output of the counting circuit of the sequence of numbers, and the output of the counting circuit is The number of rooms is connected to the switch, the input of the circuit for counting the sequence of numbers is connected to the output of the circuit for comparing numbers, the input of which is connected to the full adder, the output of the OR circuit is connected to the enable input of RAM, the output of the block of adders modulo two is connected to the circuit for comparing numbers, the switch and the unit registers, the output of the block of registers is connected to the first input of the full adder numbers, the second input of which is constantly fed a logical "1", the output of the full adder is connected to the threshold block, the output of the switch with knitted with a synchronization counter and a unit for comparing numbers, the output of the decoder unit is connected to the switch [RF patent No. 2302701, H04L 7/08, publ. 2007].
Недостатком прототипа является низкая достоверность приема информации в каналах с высоким уровнем помех из-за отсутствия функциональных узлов, позволяющих синхронизироваться по коротким последовательностям информации, закодированной помехоустойчивым кодом, соответствующим многовариантным решениям.The disadvantage of the prototype is the low reliability of the reception of information in channels with a high level of interference due to the lack of functional units that can be synchronized by short sequences of information encoded by a noise-tolerant code corresponding to multivariate solutions.
Цель изобретения - повышение достоверности приема информации устройством кодовой цикловой синхронизации и, как следствие, обеспечение возможности его работы в каналах с высоким уровнем помех.The purpose of the invention is to increase the reliability of information reception by the code cyclic synchronization device and, as a result, to ensure the possibility of its operation in channels with a high level of interference.
Для достижения цели предложено устройство кодовой цикловой синхронизации, содержащее накопитель информации, выполненный на основе двух ОЗУ со схемой управления, и узел обнаружения ошибок, входы которых объединены и соединены с информационным входом устройства, при этом узел обнаружения ошибок выполнен в виде двух последовательно соединенных фильтров Хаффмена и регистра синдрома, причем каждый фильтр Хаффмена состоит из последовательно соединенных регистра и сумматора по модулю два, выход сумматора второго фильтра Хаффмена соединен с входом регистра синдрома, выход которого соединен с входом блока дешифраторов, выход которого соединен с входом блока сумматоров по модулю два, другой вход которого соединен с выходом регистра второго фильтра Хаффмена, выход блока сумматоров по модулю два соединен с входом блока регистров и вторым входом схемы сравнения номеров, выход блока регистров соединен с входом полного сумматора номеров, на другой вход которого постоянно подана логическая «1», выход полного сумматора номеров соединен с первым входом схемы сравнения номеров, выход которой соединен с входом схемы счета последовательности номеров, содержащей последовательно соединенные схему отбора, коммутатор счета, схему регистров счета, полный сумматор, схему определения последовательности заданной длины, пороговый блок, при этом выход накопителя является информационным выходом устройства. Новым является то, что в устройство введены дешифратор подтвержденных слов, коммутатор номеров, распределитель, блок счетчиков, при этом первый вход дешифратора подтвержденных слов соединен с выходом схемы сравнения номеров, второй вход дешифратора подтвержденных слов соединен с выходом блока дешифраторов, выход дешифратора подтвержденных слов соединен со вторым входом распределителя и вторым управляющим входом коммутатора номеров, первый управляющий вход которого соединен с выходом схемы счета последовательности номеров и с первым входом распределителя, третий вход коммутатора номеров, являющийся информационным входом, соединен с выходом блока сумматоров по модулю два, выход коммутатора номеров соединен с первым входом блока счетчиков, второй вход которого соединен с выходом распределителя, выход блока счетчиков соединен с пороговым блоком, на выходе которого формируются сигналы об окончании каждого блока информации.To achieve the goal, a code cycle synchronization device is proposed that contains an information storage device based on two RAMs with a control circuit and an error detection unit, the inputs of which are combined and connected to the device information input, while the error detection unit is made in the form of two Huffman filters connected in series and a syndrome register, with each Huffman filter consisting of a series-connected register and an adder modulo two, the output of the adder of the second Huffman filter is connected the input of the syndrome register, the output of which is connected to the input of the block of decoders, the output of which is connected to the input of the block of adders modulo two, the other input of which is connected to the output of the register of the second Huffman filter, the output of the block of adders modulo two is connected to the input of the block of registers and the second input of the comparison circuit of numbers, the output of the block of registers is connected to the input of the full adder of numbers, to the other input of which the logic “1” is constantly applied, the output of the full adder of numbers is connected to the first input of the circuit of comparison of numbers, the output for which it is connected to the input of the counting circuit of a sequence of numbers containing a series-connected selection circuit, an account switcher, a circuit of register registers, a full adder, a circuit for determining a sequence of a given length, a threshold block, while the drive output is an information output of the device. What is new is that a confirmed word decoder, a number switcher, a distributor, a block of counters are introduced into the device, while the first input of the confirmed word decoder is connected to the output of the number comparison circuit, the second input of the confirmed word decoder is connected to the output of the decoder block, the output of the confirmed word decoder is connected with the second input of the distributor and the second control input of the number switch, the first control input of which is connected to the output of the counting circuit of the sequence of numbers and to the first the input of the distributor, the third input of the number switch, which is an information input, is connected to the output of the adder block modulo two, the output of the number switch is connected to the first input of the meter block, the second input of which is connected to the output of the meter, the output of the meter block is connected to the threshold block, the output of which signals are formed about the end of each block of information.
На чертеже приведена структурная схема предлагаемого устройства.The drawing shows a structural diagram of the proposed device.
Устройство кодовой цикловой синхронизации содержит накопитель информации 1, состоящий из ОЗУ1 22, ОЗУ2 23 и схемы управления 21, узел обнаружения ошибок 2, выполненный из двух последовательно соединенных первого фильтра 3 и второго фильтра 4 Хаффмена, и регистра синдрома 5, причем первый фильтр 3 Хаффмена состоит из регистра 6 и сумматора по модулю два 7, а второй фильтр 4 Хаффмена состоит из регистра 8 и сумматора по модулю два 9, блок дешифраторов 10, блок сумматоров по модулю два 11, блок регистров 12, полный сумматор номеров 13, схему сравнения номеров 14, схему счета последовательности номеров 15, дешифратор подтвержденных слов 16, коммутатор номеров 17, распределитель 18, блок счетчиков 19, пороговый блок 20, схема счета последовательности номеров 15 состоит из схемы отбора 24, коммутатора счета 25, схемы регистров счета 26, полного сумматора 27 и схемы определения последовательности заданной длины 28.The cyclic synchronization device comprises an information storage device 1, consisting of RAM1 22, RAM223 and a control circuit 21, an error detection unit 2, made of two series-connected first filter 3 and second Huffman filter 4, and a syndrome 5 register, the first Huffman filter 3 consists of a register 6 and an adder modulo two 7, and a second Huffman filter 4 consists of a register 8 and an adder modulo two 9, a block of decoders 10, a block of adders modulo two 11, a block of registers 12, a full adder of numbers 13, a circuit for comparing numbers one 4, the sequence counting scheme of numbers 15, the confirmed word decoder 16, the number switch 17, the distributor 18, the block of counters 19, the threshold block 20, the counting sequence of the numbers 15 consists of a selection circuit 24, a counting switch 25, a register register 26, a total adder 27 and a sequence determination circuit of a predetermined length 28.
Устройство работает следующим образом.The device operates as follows.
На передающей стороне в качестве выходной информации формируется последовательность c1⊕c2i⊕c3n, представляющая собой поразрядную сумму по модулю два трех последовательностей: последовательности внутренних двоичных кодов каскадного кода c1, синхронизирующей двоичной последовательности c2i=с21с22с23…c2n и последовательности c3n=c3c3c3…c3, нарушающей циклические свойства исходного кода и состоящей из повторяющихся циклических последовательностей, где n - число слов кода Боуза-Чоудхури-Хоквингема (БЧХ), c2i - синхронизирующая последовательность для i-го слова БЧХ.On the transmitting side, the sequence c 1 ⊕c 2i ⊕c 3n is formed as the output information, which is a bitwise sum modulo two three sequences: sequences of internal binary codes of the cascade code c 1 , synchronizing binary sequence c 2i = s 21 s 22 s 23 ... c 2n and sequences c 3n = c 3 c 3 c 3 ... c 3 , which violates the cyclic properties of the source code and consists of repeating cyclic sequences, where n is the number of words of the Bose-Chowdhury-Hockingham code (BCH), c 2i is the synchronizing sequence The frequency for the i-th word is BCH.
Для получения последовательности c1 на передающей стороне исходная информация объемом k m-ых (m>1) символов кодируется m-ым помехоустойчивым кодом, например, m-ым помехоустойчивым кодом Рида-Соломона (PC). Код PC является внешним кодом или кодом первой ступени помехоустойчивого каскадного кода.To obtain the sequence c 1 on the transmitting side, the initial information of k mth (m> 1) characters is encoded by the mth noise-tolerant code, for example, the m-th noise-tolerant Reed-Solomon code (PC). The PC code is an external code or the code of the first stage of the error-correcting cascading code.
В результате такого кодирования исходной информации получают блок из слов кода PC (n, k), информационная длина которого k и равна слову PC, а блоковая - n символов.As a result of this encoding of the source information, a block is obtained from the words of the code PC (n, k), the information length of which is k and equal to the word PC, and the block length is n characters.
Далее блок информации, состоящий из слов PC, кодируется двоичным кодом, например двоичным кодом БЧХ с проверочным многочленом h1(x). Код БЧХ является внутренним кодом или кодом второй ступени, помехоустойчивого каскадного кода. Слово кода БЧХ имеет следующие параметры: n1 - блоковая длина кода, k1 - информационная длина кода. В результате кодирования блока из слов PC кодом БЧХ получают блок из n двоичных слов кода БЧХ (n1, k1), представляющих собой последовательность c1.Further, the information block consisting of the words PC is encoded with a binary code, for example, a BCH binary code with a verification polynomial h 1 (x). The BCH code is an internal code or a code for a second stage, error-correcting cascade code. BCH code word has the following parameters: n 1 - block code length, k 1 - information code length. As a result of encoding a block of words PC with the BCH code, a block of n binary words of the BCH code (n 1 , k 1 ) is obtained, which is a sequence c 1 .
Далее слова кода БЧХ суммируются по модулю два с синхронизирующей последовательностью c2i. В качестве синхронизирующей последовательности выбирают двоичный код с блоковой длиной n1 и информационной длиной k2, например код Рида-Маллера (РМ) первого порядка (последовательность максимального периода) с проверочным многочленом h2(x). Информационная длинаFurther, the words of the BCH code are summed modulo two with a synchronizing sequence c 2i . As a synchronizing sequence, a binary code with a block length n 1 and an information length k 2 is selected, for example, a first-order Reed-Muller (PM) code (sequence of maximum period) with a test polynomial h 2 (x). Information length
k2 кода РМ соответствует двоичной записи номеров слов БЧХ. Между номерами слов БЧХ в каскадном коде и информационной частью синхронизирующей последовательности устанавливается взаимно однозначное соответствие. Первое слово БЧХ суммируется по модулю два с последовательностью, полученной в результате кодирования двоичной записи первого номера слова БЧХ кодом РМ, второе слово БЧХ суммируется по модулю два с последовательностью, полученной в результате кодирования двоичной записи второго номера слова БЧХ кодом РМ и так далее. Такая операция суммирования выполняется со всеми словами кода БЧХ.k 2 of the PM code corresponds to a binary record of the word numbers of the BCH. A one-to-one correspondence is established between the numbers of the BCH words in the cascade code and the information part of the synchronizing sequence. The first BCH word is summed modulo two with the sequence obtained by encoding the binary record of the first BCH word number with the PM code, the second BCH word is summed modulo two with the sequence obtained by encoding the binary record of the second BCH word with the PM code and so on. Such a summing operation is performed with all the words of the BCH code.
Если проверочные многочлены: h1(x) и h2(x) суммируемых кодов БЧХ и РМ взаимно просты и являются делителями двучлена xn1+1, в результате суммирования будет получено n слов циклического кода БЧХ с длиной n1, и информационной длиной k1+k2. Этот код будет корректировать ошибки, число которых;If the test polynomials: h 1 (x) and h 2 (x) of the summed BCH and PM codes are coprime and are divisors of the binomial x n1 + 1, as a result of the summation, n words of a cyclic BCH code with length n 1 and information length k 1 + k 2 . This code will correct errors, the number of which;
е≤r/log2(n1+1),e≤r / log 2 (n 1 +1),
где r=n1-k1-k2 - число проверочных символов кода.where r = n 1 -k 1 -k 2 is the number of verification characters of the code.
Третья последовательность с3, с которой суммируются слова БЧХ, будет постоянной последовательностью длиной n1 бит для всех слов. Такой последовательностью может быть любая последовательность, не являющаяся кодовым словом кода БЧХ, например последовательность 10000…000.The third sequence with 3 , with which the BCH words are summed, will be a constant sequence of length n 1 bits for all words. Such a sequence can be any sequence that is not a code word of the BCH code, for example, a sequence of 10000 ... 000.
В реальных каналах возможны помехи, которые можно рассматривать как последовательность c4, наличие единиц в которой соответствует размещению ошибок в словах. Для безошибочных слов последовательность c4 содержит только нули.In real channels, interference is possible, which can be considered as a sequence of c 4 , the presence of units in which corresponds to the placement of errors in words. For error-free words, the sequence c 4 contains only zeros.
Информация в виде последовательности c1⊕c2i⊕c3n⊕c4, сформированной из четырех последовательностей, поступает на информационный вход устройства кодовой цикловой синхронизации. Эта последовательность записывается в накопитель информации 1 и одновременно поступает на вход узла обнаружения ошибок 2, состоящего из двух последовательно соединенных первого фильтра 3 и второго фильтра 4 Хаффмена и регистра синдрома 5.Information in the form of a sequence c 1 ⊕c 2i ⊕c 3n ⊕c 4 , formed of four sequences, is fed to the information input of the code cyclic synchronization device. This sequence is recorded in the information storage device 1 and simultaneously enters the input of the error detection unit 2, consisting of two series-connected first filter 3 and the second Huffman filter 4 and the syndrome 5 register.
В накопителе информации 1 последовательность записывается в одно из двух ОЗУ, пока пороговым блоком 20 не будет определен конец блока слов БЧХ, после чего схема управления накопителя начнет запись в другое ОЗУ последующей информации, а из предыдущего ОЗУ начнет считывание информации для дальнейших операций ее обработки и декодирования. Использование накопителя информации 1, содержащего два ОЗУ, позволяет применить конвейерный способ обработки информации, обеспечив одновременную запись и считывание информации из накопителя информации 1, что повышает быстродействие устройства.In the information storage device 1, the sequence is written into one of two RAM until the end of the block of BCH words is determined by the threshold block 20, after which the drive control circuit starts writing further information to another RAM, and starts reading information from the previous RAM for further processing operations and decoding. The use of information storage device 1, containing two RAM, allows you to apply the pipelined method of processing information, ensuring the simultaneous recording and reading of information from information storage device 1, which increases the speed of the device.
В фильтрах 3, 4 Хаффмена последовательность умножается на проверочные многочлены кодов БЧХ и РМ h1(x) и h2(x). Таким образом, в первом фильтре 3 Хаффмена вычисляется синдром слова кода БЧХ последовательности c1, а во втором фильтре 4 - синдром кода РМ последовательности c2i.In Huffman filters 3, 4, the sequence is multiplied by verification polynomials of the BCH and PM codes h 1 (x) and h 2 (x). Thus, in the first Huffman filter 3, the syndrome of the word of the BCH code of the sequence c 1 is calculated, and in the second filter 4, the syndrome of the PM code of the sequence c 2i is calculated .
Для безошибочного слова синдром кода равен нулю и в регистре синдрома 5 будет записана комбинация d0, соответствующая преобразованной в фильтрах 3 и 4 Хаффмена последовательности с3.For an error-free word, the code syndrome is equal to zero and the combination d 0 corresponding to the sequence converted from Huffman filters 3 and 4 to the sequence 3 will be written in the syndrome 5 register.
Для слов с ошибками, исправление которых возможно в пределах корректирующей способности кода, в регистре синдрома 5 будет записана комбинация из некоторого множества {di}, соответствующая преобразованной в фильтрах 3, 4 Хаффмена последовательности с3⊕c4 и однозначно определяющая комбинацию ошибок.For words with errors, the correction of which is possible within the corrective ability of the code, a combination of some set {d i } corresponding to the sequence converted from 3 4c 4 in 3 and 4 Huffman filters and unambiguously defining a combination of errors will be written in the syndrome 5 register.
Предлагаемое устройство осуществляет синхронизацию не только по словам кода БЧХ, принятым с ошибками, которым однозначно соответствует определенный синдром кода, но и по словам кода, количество ошибок в которых превосходит корректирующую способность кода, соответствующего суммарной последовательности c1⊕c2i⊕c3n. Таким образом, предлагаемое устройство синхронизируется также по словам кода БЧХ, имеющим ошибки, которые можно исправить в пределах корректирующей способности последовательности c1, то есть количество ошибок в каждом слове БЧХ должно быть не болееThe proposed device synchronizes not only according to the BCH code, received with errors that uniquely correspond to a certain code syndrome, but also according to the code, the number of errors in which exceeds the correcting ability of the code corresponding to the total sequence c 1 ⊕c 2i ⊕c 3n . Thus, the proposed device is also synchronized according to the BCH code, having errors that can be corrected within the correcting ability of the sequence c 1 , that is, the number of errors in each BCH word should be no more than
e≤(n1-k1)/log2(n1+1).e≤ (n 1 -k 1 ) / log 2 (n 1 +1).
В этом случае одному синдрому, записанному в регистр синдрома 5, может соответствовать несколько различных комбинаций ошибок. Обозначим множество таких синдромов {ri}.In this case, one syndrome recorded in the syndrome 5 register may correspond to several different combinations of errors. Denote the set of such syndromes {r i }.
Блок дешифраторов 10 при обнаружении в регистре синдрома 5 комбинации do или комбинации из множеств {di} или {ri} выдает на вход блока сумматоров по модулю два 11 соответствующие комбинации для исправления ошибок, с другого выхода блока дешифраторов 10 на вход дешифратора подтвержденных слов 16 поступают сигналы, соответствующие определению слов с обнаруженными ошибками из множества {di}.The decoder unit 10, when a combination of d o or a combination of the sets {d i } or {r i } is detected in the register of syndrome 5, gives modulo two 11 appropriate combinations to the input of the adder block for error correction, from the other output of the decoder unit 10 to the decoder input confirmed words 16 receives signals corresponding to the definition of words with detected errors from the set {d i }.
В этот момент в регистре 8 второго фильтра 4 Хаффмена находится двоичная комбинация номеров, однозначно соответствующая последовательности c2i, поскольку последовательность c1 снимается первым фильтром 3 Хаффмена, а последовательность с3 является постоянной.At this point, in register 8 of the second Huffman filter 4 is a binary combination of numbers that uniquely corresponds to the sequence c 2i , since the sequence c 1 is removed by the first Huffman filter 3, and the sequence with 3 is constant.
Эта двоичная комбинация номеров с выхода регистра 8 подается на другой вход блока сумматоров по модулю два 11. В блоке сумматоров по модулю два 11 осуществляется коррекция разрядов рассматриваемой комбинации номеров так, чтобы на его выходе была двоичная комбинация, соответствующая номеру слова кода БЧХ. Для этого блок дешифраторов 10 распознает комбинации синдрома в регистре синдрома 5, определяет комбинацию ошибок и выдает соответствующие корректирующие сигналы на вход блока сумматоров по модулю два 11.This binary combination of numbers from the output of register 8 is fed to another input of the adder block modulo two 11. In the adder block modulo two 11, the bits of the considered combination of numbers are corrected so that its output contains a binary combination corresponding to the word number of the BCH code. For this, the block of decoders 10 recognizes the combination of the syndrome in the syndrome 5 register, determines the combination of errors and generates the corresponding correction signals to the input of the adder block modulo two 11.
Комбинации синдрома, которые распознаются блоком дешифраторов 10, получают путем вычисления синдрома для каждой из возможных комбинаций ошибок. Пример построения блока дешифраторов 10 представлен в источнике «Кларк Дж., мл., Кейн Дж. Кодирование с исправлением ошибок в системах цифровой связи: Пер. с англ. - М.: Радио и связь, 1987, стр.96-101».Combinations of the syndrome that are recognized by the decoder unit 10 are obtained by computing the syndrome for each of the possible combinations of errors. An example of constructing a block of decoders 10 is presented in the source “Clark J., Jr., Kane J. Coding with error correction in digital communication systems: Trans. from English - M .: Radio and communications, 1987, pp. 96-101. "
Откорректированные номера слова кода БЧХ с выхода блока сумматоров по модулю два 11 поступают на вход блока регистров 12 и одновременно на вход схемы сравнения номеров 14 и на вход коммутатора номеров 17.The adjusted numbers of the BCH code word from the output of the adder block modulo two 11 are fed to the input of the register block 12 and simultaneously to the input of the number comparison circuit 14 and to the input of the number switch 17.
Блок регистров 12 выполнен в виде параллельных регистров сдвига, в каждый из которых записывается номер слова кода БЧХ с выхода блока сумматоров по модулю два 11. Число параллельных регистров равно числу вариантов корректирующих комбинаций для каждого номера слова БЧХ, синдром которого соответствует множеству {ri}. Для слов БЧХ, синдромы которых соответствуют комбинации d0 или множеству {di}, в каждый из параллельных регистров записывается одинаковое значение номеров.The block of registers 12 is made in the form of parallel shift registers, each of which is written the word number of the BCH code from the output of the adder block modulo two 11. The number of parallel registers is equal to the number of variants of correcting combinations for each number of the word BCH, the syndrome of which corresponds to the set {r i } . For BCH words whose syndromes correspond to a combination of d 0 or the set {d i }, the same number value is recorded in each of the parallel registers.
Длина каждого из регистров сдвига блока регистров 12 равна длине слова кода БЧХ. На тактовый вход блока регистров 12, не показанный на схеме, постоянно подается тактовая частота, совпадающая со скоростью поступления информации на вход устройства. Таким образом, записанные в блок регистров 12 номера появляются на его выходе в момент, когда новые номера следующего слова кода БЧХ появляются на входе блока регистров 12. Одновременно номера слов кода БЧХ с выхода блока регистров 12 поступают на вход полного сумматора номеров 13, в котором ко всем номерам слов кода БЧХ добавляется единица. Так как номера следующих друг за другом 'слов кода БЧХ отличаются на единицу, то номера слов кода БЧХ на выходе полного сумматора номеров 13 и номера слов кода БЧХ с выхода блока сумматоров по модулю два 11 должны совпадать. В схеме сравнения номеров 14 каждый из вариантов откорректированных номеров, поступающий с выхода блока сумматоров по модулю два 11, сравнивается со всеми номерами, присутствующими на выходе полного сумматора номеров 13. Выход схемы сравнения номеров 14, на который поступают все варианты сравнений входных и выходных номеров блока регистров, соединен с входом схемы отбора 24, другой вход которой соединен с выходом полного сумматора 27, с которого поступают увеличенные на единицу подсчитанные значения длины каждой из последовательностей номеров. Схема отбора 24 определяет местоположение значений счета в самых длинных последовательностях и формирует на своем выходе сигналы разрешения. Выход схемы отбора 24 соединен с управляющим входом коммутатора счета 25. На другой информационный вход коммутатора счета 25 с выхода полного сумматора 27 поступают значения счета, которые затем поступают на выход коммутатора счета 25 и далее на вход схемы регистров счета 26 по сигналам разрешения с выхода схемы отбора 24. Число сдвиговых регистров в схеме регистров счета 26 равно числу сдвиговых регистров в блоке регистров 12.The length of each of the shift registers of the register block 12 is equal to the word length of the BCH code. At the clock input of the block of registers 12, not shown in the diagram, the clock frequency is constantly applied, which coincides with the speed of information received at the input of the device. Thus, the numbers recorded in the block of registers 12 appear at its output at the moment when new numbers of the next word of the BCH code appear at the input of the register block 12. At the same time, the numbers of the words of the BCH code from the output of the register block 12 go to the input of the total adder 13, in which a unit is added to all word numbers of the BCH code. Since the numbers of the BCH code words following one after another differ by one, the word numbers of the BCH code at the output of the full adder of numbers 13 and the word numbers of the BCH code from the output of the adder block modulo two 11 must coincide. In the comparison scheme of numbers 14, each of the variants of the corrected numbers coming from the output of the adder block modulo two 11 is compared with all the numbers present at the output of the full adder of numbers 13. The output of the comparison circuit of numbers 14, which receives all the options for comparing input and output numbers block of registers, connected to the input of the selection circuit 24, the other input of which is connected to the output of the full adder 27, from which the calculated values of the length of each of the sequence numbers are increased by one at. The selection circuit 24 determines the location of the count values in the longest sequences and generates resolution signals at its output. The output of the selection circuit 24 is connected to the control input of the account switch 25. The account information is received at the other information input of the account switch 25 from the output of the total adder 27, which are then transmitted to the output of the account switch 25 and then to the input of the register register register 26 by the permission signals from the output of the circuit selection 24. The number of shift registers in the register register circuit 26 is equal to the number of shift registers in the register block 12.
Длина каждого из регистров сдвига схемы регистров счета 26, так же, как и длина каждого из регистров блока номеров 12, равна длине слова кода БЧХ, а число разрядов слова регистров схемы регистров счета 26 соответствует записи максимального числа подсчитанных номеров в последовательности следующих подряд друг за другом слов кода БЧХ.The length of each of the shift registers of the circuit of the registers of the account 26, as well as the length of each of the registers of the block of numbers 12, is equal to the word length of the BCH code, and the number of bits of the word of the registers of the circuit of the registers of the account 26 corresponds to the record of the maximum number of counted numbers in a sequence of consecutive consecutive another words of the BCH code.
Для записи счета номеров, например, до восьми, в схеме регистра счета 26 достаточно в слове регистра трех разрядов (23=8).To record the account of numbers, for example, up to eight, in the register register scheme 26 is enough in the register word of three digits (2 3 = 8).
Каждому регистру блока регистров 12, содержащему очередной номер определенной последовательности номеров, соответствует свой регистр сдвига в схеме счета последовательности номеров 15 с записанными в него числами подсчета длины этой же последовательности.Each register of the register block 12, containing the next number of a certain sequence of numbers, has its own shift register in the counting scheme of the sequence of numbers 15 with the counting numbers of the length of the same sequence recorded in it.
На входы регистров сдвига схемы счета последовательности номеров 15 для соответствующих номеров, в которых нет сравнения или которые достигли заданной максимальной длины последовательности, записываются исходные состояния. Также исходные состояния записываются в регистр сдвига схемы счета последовательности номеров 15 по начальной установке.Initial states are recorded at the inputs of the shift registers of the counting sequence of number 15 for the corresponding numbers, in which there is no comparison or which have reached the specified maximum length of the sequence. Also, the initial states are recorded in the shift register of the counting circuit of the sequence of numbers 15 upon initial installation.
Схема счета последовательности номеров 15 считает количество совпадений номеров в схеме сравнения номеров 14 для следующих друг за другом слов кода БЧХ. При равенстве числа совпадений заданному пороговому значению, на выходе схемы определения последовательности заданной длины 28 схемы счета последовательности номеров 15 формируется сигнал переноса, который свидетельствует о высокой достоверности принятой комбинации номеров. Вариант структурной схемы, определяющей заданную последовательность номеров для фиксации истинных номеров, приведен в статье «Устройство помехоустойчивого кодирования цифровой информации для работы в каналах с вероятностью ошибки до 10-1» Труды VI Российской научно-технической конференции «Новые информационные технологии в системах связи и управления», 15-16 мая 2007 г., г.Калуга, стр.289-296.The sequence diagram of the sequence of numbers 15 counts the number of matches of numbers in the comparison scheme of numbers 14 for successive words of the BCH code. If the number of matches is equal to a given threshold value, a transfer signal is generated at the output of the sequence determination circuit of a given length 28 of the sequence number counting circuit 15 of the numbers 15, which indicates the high reliability of the adopted combination of numbers. A variant of the structural diagram that defines a given sequence of numbers for fixing true numbers is given in the article “A device of noise-resistant coding of digital information for working in channels with an error probability of up to 10 -1 ” Proceedings of the VI Russian Scientific and Technical Conference “New Information Technologies in Communication and Control Systems ", May 15-16, 2007, Kaluga, pp. 289-296.
По сигналу переноса с выхода схемы счета последовательности номеров 15 коммутатор номеров 17 подключает соответствующие комбинации вариантов номера слова кода БЧХ с выхода блока сумматоров по модулю два 11 к входу блока счетчиков 19. Коммутатор номеров 17 может подключать одно или несколько значений номеров, соответствующих коротким последовательностям.According to the transfer signal from the output of the sequence counting scheme 15, the number switch 17 connects the appropriate combinations of BCH code word numbers from the output of the adder block modulo two 11 to the input of the counter block 19. The number switch 17 can connect one or more number values corresponding to short sequences.
Коммутатор номеров 17 подключает соответствующие однозначные комбинации номеров слов кода БЧХ с выхода блока сумматоров по модулю два 11 к входу блока счетчиков 19 по сигналу с выхода дешифратора подтвержденных слов 16, когда в информационной последовательности присутствуют одновременно слова, соответствующие синдромам однозначных комбинаций номеров, сигнал о наличии которых формируется с выхода блока дешифраторов 10 на вход дешифратора подтвержденных слов 16, и предыдущие слова через длину слова кода БЧХ, имеющие сигнал о равенстве номеров на выходе схемы сравнения номеров 14, который поступает на другой вход дешифратора подтвержденных слов 16. Предполагается, что дешифратор подтвержденных слов 16 разрешает запись номеров только для истинных слов кода БЧХ, однозначные номера которых подтвердились номерами предыдущих слов кода БЧХ, имеющих синдромы для ошибок не более исправляющей способности для кода последовательности с1.The number switch 17 connects the corresponding unambiguous combinations of the word numbers of the BCH code from the output of the adder block modulo two 11 to the input of the counter block 19 by the signal from the output of the decoder of confirmed words 16, when in the information sequence there are simultaneously words corresponding to the syndromes of unambiguous number combinations, a signal about the presence which is formed from the output of the block of decoders 10 to the input of the decoder of the confirmed words 16, and previous words through the word length of the BCH code, having a signal of equality number in the output of the comparison circuit of numbers 14, which is supplied to the other input of the decoder of the confirmed words 16. It is assumed that the decoder of the confirmed words 16 allows recording numbers only for true words of the BCH code, the unique numbers of which are confirmed by the numbers of the previous words of the BCH code, which have no error syndromes more corrective ability for sequence code with 1 .
Сигналы с выходов схемы счета последовательности номеров 15 и дешифратора подтвержденных слов 16 поступают на входы распределителя 18. Для максимального числа комбинаций многовариантного номера схема распределителя 18 должна содержать соответствующее количество подраспределителей.The signals from the outputs of the counting circuit of the sequence of numbers 15 and the decoder of the confirmed words 16 are fed to the inputs of the distributor 18. For the maximum number of combinations of the multivariate number, the circuit of the distributor 18 should contain the corresponding number of distributors.
Схема каждого подраспределителя может быть построена, например, на основе D-триггера. В исходном состоянии все Q-выходы последовательно соединенных D-триггеров подраспределителя находятся в состоянии логического «0». При поступлении тактового сигнала подраспределителя на Q-выходе первого D-триггера формируется уровень логической «1», который через двухвходовую схему ИЛИ поступает на D-вход второго D-триггера и вход двухвходовой схемы И, второй вход которой соединен с выходом следующей схемы ИЛИ, один вход которой соединен с Q-выходом второго D-триггера. На вторые входы каждой схемы ИЛИ могут поступать сигналы логической «1», запрещающие запись новых значений номеров в соответствующие синхронизированные счетчики блока счетчиков 19 и их перезапуск. Выход схемы И соединен с D-входом следующего D-триггера и входом следующей двухвходовой схемы И. После двухвходовых схем ИЛИ первого и последнего D-тригтеров схемы подраспределителя двухвходовые схемы И отсутствуют.The scheme of each distributor can be constructed, for example, based on a D-trigger. In the initial state, all Q-outputs of the sequentially connected D-triggers of the distributor are in the logical “0” state. When the distributor clock signal arrives at the Q-output of the first D-trigger, the logical level “1” is formed, which through a two-input OR circuit enters the D-input of the second D-trigger and the input of the two-input AND circuit, the second input of which is connected to the output of the next OR circuit, one input of which is connected to the Q-output of the second D-trigger. Logic “1” signals can be sent to the second inputs of each OR circuit, prohibiting the recording of new number values in the corresponding synchronized counters of the counter block 19 and their restart. The output of the AND circuit is connected to the D-input of the next D-trigger and the input of the next two-input circuit I. After the two-input OR circuits of the first and last D-triggers of the distributor circuit, there are no two-input AND circuits.
С каждым тактовым сигналом подраспределителя происходит продвижение уровня логической «1» к Q-выходу последнего D-триггера. Когда все Q-выходы D-триггеров установятся в состояние логической «1», происходит общий сброс всех Q-выходов D-триггеров в состояние логического «0».With each clock signal of the distributor, the logic level “1” advances to the Q-output of the last D-trigger. When all the Q-outputs of the D-flip-flops are set to the logical “1” state, there is a general reset of all Q-outputs of the D-flip-flops to the logical “0” state.
Второй вход каждой двухвходовой схемы ИЛИ предназначен для подачи на него уровня логической «1» для запрета формирования на выходе схемы ИЛИ перепада сигнала из логического «0» в логическую «1», разрешающего запись номеров в соответствующие счетчики в блоке счетчиков 19 и запуск этих счетчиков.The second input of each two-input OR circuit is designed to supply a logical “1” level to it to prevent the output of the OR circuit from generating a signal difference from a logical “0” to a logical “1”, which allows numbers to be recorded in the corresponding counters in the counter block 19 and the start of these counters .
Выход распределителя 18 соединен с входом блока счетчиков 19, другой вход которого соединен с выходом коммутатора номеров 17. Блок счетчиков 19 состоит из набора последовательно соединенных счетчиков двух типов. Коэффициент счета первого счетчика соответствует длине слова кода БЧХ, а второй счетчик считает количество этих слов до конца блока. Коэффициент счета этих двух счетчиков соответствует длине блока слов кода БЧХ. На тактовый вход блока счетчиков, не показанный на схеме, подается частота, соответствующая скорости приема информации из канала.The output of the distributor 18 is connected to the input of the counter block 19, the other input of which is connected to the output of the number switch 17. The counter block 19 consists of a set of series-connected counters of two types. The counting coefficient of the first counter corresponds to the word length of the BCH code, and the second counter counts the number of these words to the end of the block. The counting coefficient of these two counters corresponds to the length of the block of words of the BCH code. At the clock input of the counter block, not shown in the diagram, a frequency corresponding to the speed of receiving information from the channel is supplied.
Блок счетчиков 19 работает следующим образом. По сигналу с выхода распределителя 18 происходит запись с выхода коммутатора номеров 17 во второй счетчик номера этого слова кода БЧХ и одновременный запуск первого счетчика. Когда первый счетчик досчитывает до конца, что соответствует длине слова кода БЧХ, формируется тактовый сигнал для второго счетчика и его значение увеличивается на единицу. Момент, когда второй счетчик досчитывает до конца, должен соответствовать нахождению конца блока слов кода БЧХ. Однако существует вероятность приема ложных слов кода БЧХ, то есть трансформаций, особенно в каналах с высоким уровнем помех. При запуске счетчиков трансформацией конец счета не будет соответствовать истинному концу блока слов кода БЧХ. Поэтому количество счетчиков в блоке счетчиков 19 должно рассчитываться с учетом возможного приема трансформаций.The block of counters 19 operates as follows. The signal from the output of the distributor 18 is recorded from the output of the number switch 17 in the second counter of the number of this word of the BCH code and the simultaneous start of the first counter. When the first counter counts to the end, which corresponds to the word length of the BCH code, a clock signal is generated for the second counter and its value increases by one. The moment when the second counter counts to the end should correspond to finding the end of the block of words of the BCH code. However, there is a possibility of receiving false words of the BCH code, that is, transformations, especially in channels with a high level of interference. When counters are started by transformation, the end of the count will not correspond to the true end of the block of words of the BCH code. Therefore, the number of counters in the block of counters 19 should be calculated taking into account the possible reception of transformations.
Максимальное число счетчиков может быть равно количеству слов в блоке слов кода БЧХ и даже больше, с учетом возможных трансформаций на границах двух слов кода БЧХ и неоднозначного определения комбинаций номеров для слов кода БЧХ в каналах с высоким уровнем помех.The maximum number of counters can be equal to the number of words in the block of words of the BCH code and even more, taking into account possible transformations at the boundaries of two words of the BCH code and ambiguous determination of number combinations for words of the BCH code in channels with a high level of interference.
Для уменьшения числа счетчиков при сохранении достоверности приема в предлагаемом устройстве в блоке счетчиков 19 предусмотрено попарное сравнение всех номеров счетчиков в каждом подраспределителе, а также их сравнение с номерами счетчиков всех остальных подраспределителей. Во время синхронизации производится последовательная запись номеров в счетчики до конца длины подраспределителей, а затем для последующих записей номеров производится проверка синхронной работы счетчиков и запись новых номеров ведется только в несинхронизированные счетчики, а в счетчики, у которых есть синхронизация между собой, запись новых номеров запрещена либо до конца их счета, либо до общего сброса всех счетчиков по концу блока или по сигналу начальной установки. В блоке счетчиков 19 на его выходах формируются сигналы об окончании блока слов кода БЧХ, которые поступают на вход порогового блока 20.To reduce the number of counters while maintaining the reliability of the reception in the proposed device in the block of counters 19 provides a pairwise comparison of all the numbers of the counters in each distributor, as well as their comparison with the numbers of the counters of all other distributors. During synchronization, the numbers are sequentially recorded in the counters until the end of the length of the distributors, and then for the subsequent number records, the synchronous operation of the counters is checked and new numbers are recorded only in unsynchronized counters, and for counters that have synchronization with each other, recording new numbers is prohibited either until the end of their count, or until the total reset of all counters at the end of the block or by the signal of the initial installation. In the block of counters 19 at its outputs signals are generated about the end of the block of words of the BCH code, which are input to the threshold block 20.
На выходе порогового блока 20 формируется истинный сигнал об окончании блока слов кода БЧХ. Длина последовательности схемы счета последовательности номеров 15, качество слов дешифратора подтвержденных слов 16 и характеристики мажоритарной схемы порогового блока 20 выбираются таким образом, чтобы обеспечить высокую вероятность правильной цикловой синхронизации для конкретного канала. Например, для каскадного кода, внешним кодом которого является код PC (32, 16), а внутренним - код БЧХ (31, 16), число номеров равно тридцати двум, объем регистра синдрома, равный разности числа проверочных бит и числа бит в номере, соответствует десяти битам, что позволяет исправлять не более одной ошибки в каждом слове БЧХ (31, 21). Каждому из оставшихся 988 синдромов соответствуют пять слов БЧХ, содержащих две или три ошибки, поэтому количество регистров в блоке регистров 12 равно пяти.At the output of the threshold block 20, a true signal is generated about the end of the block of words of the BCH code. The sequence length of the counting sequence of the sequence of numbers 15, the word quality of the decoder of the confirmed words 16, and the characteristics of the majority circuit of the threshold block 20 are selected so as to ensure a high probability of correct cyclic synchronization for a particular channel. For example, for a cascading code whose external code is the PC code (32, 16) and the internal code is the BCH code (31, 16), the number of numbers is thirty-two, the size of the syndrome register is equal to the difference between the number of test bits and the number of bits in the number, corresponds to ten bits, which allows correcting no more than one error in each word of the BCH (31, 21). Each of the remaining 988 syndromes has five BCH words containing two or three errors, so the number of registers in the register block 12 is five.
В таблице приведено соответствие количества вариантов номеров для слов кода БЧХ (31, 21) числу их синдромов в зависимости от длины последовательности схемы счета последовательностей номеров 15.The table shows the correspondence of the number of number options for words of the BCH code (31, 21) to the number of their syndromes, depending on the length of the sequence of the sequence counting scheme of sequences of numbers 15.
Из таблицы следует, что при выборе последовательности из пяти слов необходимо подключать к блоку счетчиков 19 одновариантные, двухвариантные, трехвариантные и четырехвариантные комбинации номеров. Поэтому распределитель 18 комбинаций номеров содержит четыре подраспределителя. Наиболее вероятным является однозначное определение номера, поэтому подраспределитель для таких номеров должен запускать наибольшее число счетчиков, например, шесть, так как в 32-х словах может находиться не более шести неперекрывающихся последовательностей из пяти слов. Для двухвариантных, трехвариантных и четырехвариантных номеров подраспределители запускают по три счетчика, так как для срабатывания порогового блока 20 минимальное число синхронизированных счетчиков по результатам моделирования определено как три. Поэтому распределитель 18 может запустить пятнадцать счетчиков и пороговый блок 20 содержит мажоритарный элемент, который формирует сигнал об окончании блока информации при условии синхронизации трех и более счетчиков из пятнадцати.From the table it follows that when choosing a sequence of five words, it is necessary to connect to the block of counters 19 univariate, bivariate, trivariant and four-variant combinations of numbers. Therefore, the distributor 18 combinations of numbers contains four distributors. The most probable is an unambiguous definition of the number, so the distributor for such numbers should start the largest number of counters, for example, six, since 32 words can contain no more than six non-overlapping sequences of five words. For bivariate, trivariant and four-variant numbers, the distributors start three counters each, since for the triggering of the threshold block 20, the minimum number of synchronized counters is determined as three by the simulation results. Therefore, the distributor 18 can start fifteen counters and the threshold block 20 contains a majority element, which generates a signal about the end of the information block provided that three or more counters out of fifteen are synchronized.
При реализации устройства важно правильно выбрать число счетчиков. Число счетчиков выбирается таким, чтобы вероятность цикловой синхронизации была не менее вероятности правильного декодирования кода.When implementing the device, it is important to choose the number of counters correctly. The number of counters is chosen so that the probability of cyclic synchronization is not less than the probability of correct decoding of the code.
В процессе передачи информационная последовательность может искажаться как равномерно - в виде одиночных ошибок в битах, так и неравномерно - в виде ошибок сразу в нескольких битах, идущих подряд, то есть возможно группирование ошибок. Поэтому при приеме информационная последовательность наряду со словами с большим числом ошибок может содержать безошибочные слова или слова с малым числом ошибок даже для каналов с высоким уровнем помех.During the transmission, the information sequence can be distorted both uniformly - in the form of single errors in bits, and unevenly - in the form of errors in several bits in a row, that is, grouping of errors is possible. Therefore, when receiving, the information sequence along with words with a large number of errors can contain error-free words or words with a small number of errors even for channels with a high level of interference.
Дешифратор подтвержденных слов 16 формирует на своем выходе сигнал разрешения для подключения номеров только безошибочных слов и слов с одной ошибкой, которые подтверждаются наличием предыдущего слова, в котором может содержаться не более трех ошибок.The decoder of the confirmed words 16 generates an output signal of permission for connecting numbers of only error-free words and words with one error, which are confirmed by the presence of the previous word, which can contain no more than three errors.
Моделированием и экспериментально определено, что в каналах с высоким уровнем помех на стыках слов и в словах с большим числом ошибок образуются последовательности, синдромы которых могут соответствовать даже безошибочным словам и словам с одной ошибкой. Благодаря операции подтверждения число таких трансформаций сокращается, следовательно нет необходимости увеличивать число счетчиков в блоке счетчиков 19, что приводит к упрощению схемотехнического решения устройства.Modeling and experimentally determined that in channels with a high level of interference at the junction of words and in words with a large number of errors, sequences are formed whose syndromes can correspond even to error-free words and words with one error. Thanks to the confirmation operation, the number of such transformations is reduced, therefore, there is no need to increase the number of counters in the block of counters 19, which leads to a simplification of the circuitry of the device.
Кроме того, определение номеров слов хотя бы по двум критериям, как в предлагаемом устройстве, повышает вероятность синхронизации, так какIn addition, the determination of word numbers by at least two criteria, as in the proposed device, increases the likelihood of synchronization, since
P=P1+P2-P1P2>P1,P = P 1 + P 2 -P 1 P 2 > P 1 ,
где P1 - вероятность синхронизации по последовательности номеров, регистрируемой схемой счета последовательности номеров 15,where P 1 is the probability of synchronization according to the sequence of numbers registered by the scheme of counting sequence of numbers 15
P2 - вероятность синхронизации по подтвержденным безошибочным словам и словам, синдромы которых соответствуют множеству {di}.P 2 - the likelihood of synchronization on the confirmed error-free words and words whose syndromes correspond to the set {d i }.
Цикловая синхронизация в предлагаемом изобретении выполняется не только по словам кода, находящимся в пределах корректирующей способности кода, и по последовательностям, соответствующим предполагаемому однозначному решению, из слов кода с ошибками, выходящими за пределы корректирующей способности кода, как в известном устройстве, но и по коротким последовательностям, соответствующим многовариантным решениям, из слов кода с ошибками, выходящими за пределы корректирующей способности кода. Для синхронизации по коротким последовательностям с многовариантными решениями в устройстве предусмотрены схемотехнические решения, учитывающие возможность одновременного получения для блока счетчиков 19 нескольких значений номеров и обеспечивающие защиту от синхронизации по номерам трансформированных слов. Это повышает достоверность приема информации при более высоком уровне помех в канале.Cyclical synchronization in the present invention is performed not only by code words that are within the corrective ability of the code, and by sequences corresponding to the proposed unambiguous solution, from code words with errors that go beyond the corrective ability of the code, as in the known device, but also by short sequences corresponding to multivariate solutions from code words with errors that go beyond the corrective ability of the code. To synchronize in short sequences with multivariate solutions, the device provides circuitry solutions that take into account the possibility of simultaneously obtaining several values of numbers for the block of counters 19 and provide protection against synchronization by the numbers of transformed words. This increases the reliability of information reception at a higher level of interference in the channel.
Достигаемым техническим результатом устройства кодовой цикловой синхронизации является повышение достоверности приема информации в каналах с высоким уровнем помех.Achievable technical result of the code cyclic synchronization device is to increase the reliability of information reception in channels with a high level of interference.
Claims (1)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| RU2008115973/09A RU2383104C2 (en) | 2008-08-13 | 2008-08-13 | Code cycle phasing device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| RU2008115973/09A RU2383104C2 (en) | 2008-08-13 | 2008-08-13 | Code cycle phasing device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| RU2383104C2 true RU2383104C2 (en) | 2010-02-27 |
Family
ID=42127984
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| RU2008115973/09A RU2383104C2 (en) | 2008-08-13 | 2008-08-13 | Code cycle phasing device |
Country Status (1)
| Country | Link |
|---|---|
| RU (1) | RU2383104C2 (en) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| RU2450464C1 (en) * | 2011-02-24 | 2012-05-10 | Открытое акционерное общество "Калужский научно-исследовательский институт телемеханических устройств" | Code frame synchronisation apparatus with integrated soft and hard decisions |
| RU2500074C1 (en) * | 2012-06-05 | 2013-11-27 | Открытое акционерное общество "Калужский научно-исследовательский институт телемеханических устройств" | Soft decision code frame synchronisation method |
| RU2542669C1 (en) * | 2013-07-23 | 2015-02-20 | Открытое акционерное общество "Калужский научно-исследовательский институт телемеханических устройств" | Method for code cycle synchronisation of information units for fixed link operating speed range |
-
2008
- 2008-08-13 RU RU2008115973/09A patent/RU2383104C2/en not_active IP Right Cessation
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| RU2450464C1 (en) * | 2011-02-24 | 2012-05-10 | Открытое акционерное общество "Калужский научно-исследовательский институт телемеханических устройств" | Code frame synchronisation apparatus with integrated soft and hard decisions |
| RU2500074C1 (en) * | 2012-06-05 | 2013-11-27 | Открытое акционерное общество "Калужский научно-исследовательский институт телемеханических устройств" | Soft decision code frame synchronisation method |
| RU2542669C1 (en) * | 2013-07-23 | 2015-02-20 | Открытое акционерное общество "Калужский научно-исследовательский институт телемеханических устройств" | Method for code cycle synchronisation of information units for fixed link operating speed range |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3046988B2 (en) | Method and apparatus for detecting frame synchronization of data stream | |
| US4956709A (en) | Forward error correction of data transmitted via television signals | |
| US4105999A (en) | Parallel-processing error correction system | |
| US8458560B2 (en) | Systems and methods for efficient parallel implementation of burst error correction codes | |
| KR19980703104A (en) | Method and apparatus for data encoding and communication over noisy media | |
| US20100246699A1 (en) | Communication system, data transmitter, and data receiver capable of detecting incorrect receipt of data | |
| US3831144A (en) | Multi-level error detection code | |
| RU2401512C1 (en) | Method of code cyclic synchronisation | |
| US3411135A (en) | Error control decoding system | |
| RU2383104C2 (en) | Code cycle phasing device | |
| US3508197A (en) | Single character error and burst-error correcting systems utilizing convolution codes | |
| CN100541418C (en) | Utilize the metastable state latch to generate the method and apparatus of random number | |
| CA1213673A (en) | Burst error correction using cyclic block codes | |
| US20060174184A1 (en) | Method and apparatus for encoding and decoding data using a pseudo-random interleaver | |
| RU2633148C2 (en) | Method for code frame synchronization for cascade code when applying strict solutions | |
| RU2450464C1 (en) | Code frame synchronisation apparatus with integrated soft and hard decisions | |
| RU2450436C1 (en) | Code frame synchronisation method | |
| RU2428801C1 (en) | Device of code cycle synchronisation with soft decisions | |
| JPH08125640A (en) | Re-synchronization device for error correction coder decoder | |
| US3437995A (en) | Error control decoding system | |
| US4635262A (en) | Method of detecting synchronization errors in a data transmission system using a linear block code | |
| RU2485683C1 (en) | Decoding device with soft decisions for double-stage cascade code | |
| RU2500074C1 (en) | Soft decision code frame synchronisation method | |
| Engelberg et al. | Reliable communications across parallel asynchronous channels with arbitrary skews | |
| RU2797444C1 (en) | Method for stable code framing with hard and soft decisions |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PC43 | Official registration of the transfer of the exclusive right without contract for inventions |
Effective date: 20120731 |
|
| MM4A | The patent is invalid due to non-payment of fees |
Effective date: 20130814 |