RU2216865C1 - Device for controlling communication channel quality - Google Patents
Device for controlling communication channel quality Download PDFInfo
- Publication number
- RU2216865C1 RU2216865C1 RU2002111501/09A RU2002111501A RU2216865C1 RU 2216865 C1 RU2216865 C1 RU 2216865C1 RU 2002111501/09 A RU2002111501/09 A RU 2002111501/09A RU 2002111501 A RU2002111501 A RU 2002111501A RU 2216865 C1 RU2216865 C1 RU 2216865C1
- Authority
- RU
- Russia
- Prior art keywords
- input
- output
- shift register
- divider
- inputs
- Prior art date
Links
Images
Abstract
Description
Изобретение относится к электросвязи и может быть использовано для контроля качества дискретных каналов связи, подверженных воздействию помех, приводящих к появлению ошибок группового характера, с изменяющейся степенью группирования. The invention relates to telecommunications and can be used to control the quality of discrete communication channels subject to interference, leading to the appearance of errors of a group nature, with a varying degree of grouping.
Заявленное техническое решение расширяет арсенал средств данного назначения. The claimed technical solution expands the arsenal of funds for this purpose.
Известно устройство контроля качества дискретного канала связи, подверженного воздействию помех, приводящих к возникновению ошибок группового характера (патент SU 1702533 А1, МПК6 Н 04 В 3/46 от 30.12.91 г.), содержащее блок выделения смежных ошибок, блок деления, дешифратор, блок вычисления оценки вероятности правильного приема, блок умножения, блок суммирования, триггер, обеспечивающее оперативную оценку вероятности правильного приема кодовых блоков одинарной и двойной длины и идентификацию на этой основе состояния канала.A device for monitoring the quality of a discrete communication channel, subject to interference, leading to group errors (patent SU 1702533 A1, IPC 6 H 04 B 3/46 dated 12/30/91), containing a block for allocating adjacent errors, a division unit, a decoder , a unit for calculating an estimate of the probability of correct reception, a multiplication unit, a summing unit, a trigger, which provides an on-line assessment of the probability of correct reception of single and double length code blocks and identification of the channel state on this basis.
Недостатком данного аналога является относительная невысокая точность (точность - степень приближения истинного значения рассматриваемого параметра к его теоретически номинальному значению. Политехнический словарь. Гл. ред. акад. А.Ю. Ишлинский. 2-е изд. - М.: Советская энциклопедия, 1980, с. 534) оценки качества контролируемого канала связи. The disadvantage of this analogue is the relatively low accuracy (accuracy is the degree of approximation of the true value of the considered parameter to its theoretically nominal value. Polytechnical Dictionary. Edited by Academician A.Yu. Ishlinsky. 2nd ed. - M .: Soviet Encyclopedia, 1980 , p. 534) assess the quality of a controlled communication channel.
Известно также устройство контроля дискретных каналов (патент SU 1704284 А1, МПК6 Н 04 В 3/46 от 07.01.92 г.), содержащее анализатор, два счетчика, блок сравнения, делитель, блок задания чисел, реверсивный счетчик, дешифратор, два регистра и блок сравнения.There is also a device for monitoring discrete channels (patent SU 1704284 A1, IPC 6 H 04 B 3/46 dated 01/07/92), containing an analyzer, two counters, a comparison unit, a divider, a number setting unit, a reversible counter, a decoder, two registers and a comparison unit.
Недостатком данного устройства является относительно низкая точность оценки качества контролируемого дискретного канала в условиях воздействия помех, приводящих к изменению степени группирования ошибок. The disadvantage of this device is the relatively low accuracy of the quality assessment of the controlled discrete channel under the influence of interference, leading to a change in the degree of grouping of errors.
Наиболее близким к заявленному устройству по принципу действия и технической реализации является устройство для контроля качества канала связи по авторскому свидетельству SU 1830186 A3, МПК6 Н 04 В 3/46, заявлено 11.11.90 г., опубликовано 23.06.93 г. Известное устройство состоит из последовательно соединенных делителя тактовой частоты, первого регистра сдвига, тактовый вход которого подсоединен к тактовым входам второго, третьего, четвертого регистров сдвига и тактовому входу первого элемента "И", первого реверсивного счетчика, делителя и компаратора (в описании прототипа элемент, выполняющий функции компаратора, назван дешифратором), выходы которого являются выходами устройства для контроля качества канала связи, входами сигналов "Тактовая частота" и "Ошибка" которого являются соответственно вход делителя тактовой частоты и суммирующий вход первого реверсивного счетчика, подключенного к информационным входам первого регистра сдвига, элемента "НЕ", выход которого подключен к установочному входу триггера и информационному входу первого элемента "И", инверсный выход которого подсоединен к входу сброса триггера, выход которого подключен к информационным входам второго регистра сдвига и второго реверсивного счетчика, второй вход которого подсоединен к выходу второго регистра сдвига, а выход к первому входу вычитателя, и четвертого регистра сдвига, первый и третий выходы которого подсоединены к входу второго элемента "И", второй вход которого подсоединен к инверсному выходу четвертого регистра сдвига, а выход к информационным входам третьего регистра сдвига и третьего реверсивного счетчика, второй вход которого подсоединен к выходу третьего регистра сдвига, а выход к второму входу вычитателя, выход которого подключен к второму входу делителя.The closest to the claimed device according to the principle of operation and technical implementation is a device for monitoring the quality of the communication channel according to the copyright certificate SU 1830186 A3, IPC 6 H 04 B 3/46, announced 11.11.90, published on 06.23.93, The known device consists from a series-connected clock divider, the first shift register, the clock input of which is connected to the clock inputs of the second, third, fourth shift registers and the clock input of the first AND element, the first reversible counter, divider and comparator (in the prototype description, the element that performs the functions of a comparator is called a decoder), the outputs of which are the outputs of the device for monitoring the quality of the communication channel, the inputs of the "Clock" and "Error" signals of which are respectively the input of the clock frequency divider and the summing input of the first reversible counter connected to the information the inputs of the first shift register, the element "NOT", the output of which is connected to the installation input of the trigger and the information input of the first element "AND", the inverse output of which is connected is connected to the reset input of the trigger, the output of which is connected to the information inputs of the second shift register and the second reversible counter, the second input of which is connected to the output of the second shift register, and the output to the first input of the subtractor, and the fourth shift register, the first and third outputs of which are connected to the input the second element "And", the second input of which is connected to the inverse output of the fourth shift register, and the output to the information inputs of the third shift register and the third reverse counter, the second input of which is Inonii to the output of the third shift register, and output to the second input of the subtractor, the output of which is connected to the second input of the divider.
При таком построении устройства, в сравнении с раннее рассмотренными аналогами, достигается некоторое повышение точности оценки качества контролируемого канала связи с изменяющейся степенью группирования ошибок, за счет повышения точности определения средней длины пакета ошибок. With this construction of the device, in comparison with the previously considered analogues, a certain increase in the accuracy of assessing the quality of the controlled communication channel with a varying degree of error grouping is achieved by increasing the accuracy of determining the average length of the error packet.
Однако устройство-прототип все же не обеспечивает требуемую точность оценки качества канала связи, необходимую в современных системах передачи. Это объясняется тем, что качество канала идентифицируется на основании, только последней оценки средней длины пакета ошибок, без учета предыдущих оценок состояния канала связи, при этом, в случае воздействия внутрисистемных кратковременных помех, непосредственно не влияющих на качество канала связи, возможно неверное оценивание качества канала связи. Кроме того, кратковременно флуктуирующие помехи будут вызывать высокочастотный колебательный процесс индикации состояния канала связи, что делает практически невозможным использование этой информации в контуре управления его качеством. However, the prototype device still does not provide the required accuracy of assessing the quality of the communication channel, which is necessary in modern transmission systems. This is because the channel quality is identified on the basis of only the last estimate of the average length of the error packet, without taking into account previous estimates of the state of the communication channel, and in the case of short-term inter-system interference that does not directly affect the quality of the communication channel, an incorrect estimation of the channel quality is possible communication. In addition, short-term fluctuating interference will cause a high-frequency oscillatory process of indicating the state of the communication channel, which makes it practically impossible to use this information in the quality control loop.
Целью изобретения является разработка устройства для контроля качества канала связи, подверженного воздействию помех, обеспечивающего более высокую точность оценки его состояния, а также расширение функциональных возможностей устройства, а именно формирование на его выходе сигналов, пригодных как для контроля состояния канала связи, так и для управления его качеством. The aim of the invention is the development of a device for monitoring the quality of a communication channel, subject to interference, providing higher accuracy of assessing its condition, as well as expanding the functionality of the device, namely the formation of its output signals suitable for monitoring the status of the communication channel and for control its quality.
Поставленная цель достигается тем, что в известном устройстве для контроля качества канала связи, содержащем делитель тактовой частоты, вход которого является входом "Тактовая частота" устройства, а выход подключен к тактовым входам первого, второго, третьего, четвертого регистров сдвига и второго элемента "И", суммирующий вход первого реверсивного счетчика подсоединен к информационным входам первого и второго регистров сдвига, элемента "НЕ" и являются входом "Ошибка" устройства, выход элемента "НЕ" подключен к установочному входу триггера и информационному входу второго элемента "И", инверсный выход которого подключен к входу сброса триггера, выход которого подключен к информационному входу третьего регистра сдвига и суммирующему входу второго реверсивного счетчика, первый и третий выходы первого регистра сдвига подключены соответственно к первому и третьему входам первого элемента "И", второй вход которого подключен к второму инверсному выходу первого регистра, а выход подключен к суммирующему входу третьего реверсивного счетчика и информационному входу четвертого регистра сдвига, выход второго регистра сдвига подключен к вычитающему входу первого реверсивного счетчика, выход которого подключен к первому входу делителя, второй вход которого подключен к выходу вычитателя, выход третьего регистра сдвига подключен к вычитающему входу второго реверсивного счетчика, выход которого подключен к первому входу вычитателя, второй вход которого подключен выходу третьего реверсивного счетчика, вычитающий вход которого подключен к выходу четвертого регистра сдвига, и компаратор, первый, второй, третий выходы которого являются соответственно выходами "Высокая", "Средняя", "Низкая" устройства, дополнительно введены формирователь множителей, вход "Код множителя" которого является первыми установочным входом устройства, а его первый и второй устанавливающие выходы подключены к установочным входам соответственно первого и второго перемножителя, информационные входы которых подключены соответственно к входу и к выходу элемента задержки, информационный вход которого подключен к выходу делителя, а его тактовый вход подключен к выходу делителя тактовой частоты, выходы первого и второго перемножителя подключены соответственно к первому и к второму входам сумматора, выход которого подключен к входу компаратора, причем компаратор снабжен дополнительным входом "Установка порога", являющимся вторым установочным входом устройства. This goal is achieved by the fact that in the known device for monitoring the quality of a communication channel containing a clock divider, the input of which is the input "Clock frequency" of the device, and the output is connected to the clock inputs of the first, second, third, fourth shift registers and the second element "AND ", the summing input of the first reversible counter is connected to the information inputs of the first and second shift registers of the element" NOT "and are the input" Error "of the device, the output of the element" NOT "is connected to the installation input trigger and the information input of the second element "I", whose inverse output is connected to the trigger reset input, the output of which is connected to the information input of the third shift register and the summing input of the second reverse counter, the first and third outputs of the first shift register are connected respectively to the first and third inputs of the first element "And", the second input of which is connected to the second inverse output of the first register, and the output is connected to the summing input of the third reversible counter and the information input of the fourth shift register, the output of the second shift register is connected to the subtracting input of the first reversible counter, the output of which is connected to the first input of the divider, the second input of which is connected to the output of the subtracter, the output of the third shift register is connected to the subtracting input of the second reversing counter, the output of which is connected to the first input of the subtractor , the second input of which is connected to the output of the third reversible counter, the subtracting input of which is connected to the output of the fourth shift register, and the comparator, the first, second, third output The outputs of which are the device’s High, Medium, and Low outputs, respectively, an additional multiplier driver, the multiplier code input of which is the first installation input of the device, and its first and second installation outputs are connected to the installation inputs of the first and second a multiplier, the information inputs of which are connected respectively to the input and output of the delay element, the information input of which is connected to the output of the divider, and its clock input is connected to the output of the divider frequency, the outputs of the first and second multiplier are connected respectively to the first and second inputs of the adder, the output of which is connected to the input of the comparator, and the comparator is equipped with an additional input "Set threshold", which is the second installation input of the device.
Формирователь множителей состоит из шифратора, вычитателя и элемента памяти, выход которого подключен к второму входу вычитателя, выход которого является вторым выходом формирователя, а его первый вход подключен к выходу шифратора и является первым выходом формирователя, вход "Код множителя" шифратора является первыми установочным входом устройства. The multiplier shaper consists of an encoder, a subtractor and a memory element, the output of which is connected to the second input of the subtracter, the output of which is the second output of the shaper, and its first input is connected to the output of the encoder and is the first output of the shaper, the encoder multiplier code input is the first installation input devices.
Благодаря новой совокупности существенных признаков, за счет введения вышеуказанных элементов и связей между ними, осуществляется процедура экспоненциального сглаживания оценочного значения средней длины пакета ошибок. Thanks to the new set of essential features, due to the introduction of the above elements and the relationships between them, the procedure of exponential smoothing of the estimated value of the average length of the error packet is carried out.
Этим достигается повышение точности оценки состояния канала связи в условиях воздействия помех, а также сглаживание частоты переключении выходного информационного сигнала между выходами устройства и, как следствие, уменьшение неоправданных временных потерь на перестройку аппаратуры. Таким образом, заявляемое устройство может применяться не только для контроля и индикации состояния канала связи, но и для формирования сигналов управления его качеством, что расширяет его функциональное назначение. This improves the accuracy of assessing the state of the communication channel under the influence of interference, as well as smoothing the frequency of switching the output information signal between the outputs of the device and, as a result, reducing unjustified time losses for the adjustment of the equipment. Thus, the claimed device can be used not only for monitoring and indicating the status of the communication channel, but also for the formation of control signals for its quality, which extends its functionality.
Проведенный анализ уровня техники позволил установить, что аналоги, характеризующиеся совокупностью признаков, тождественным всем признакам заявленного технического решения, отсутствуют, что указывает на соответствие заявленного устройства условию патентоспособности "новизна". Результаты поиска известных решений в данной и смежных областях техники с целью выявления признаков, совпадающих с отличительными от прототипа признаками заявленного объекта, показали, что они не следуют явным образом из уровня техники. Из уровня техники также не выявлена известность влияния предусматриваемых существенными признаками заявленного изобретения преобразований на достижение указанного технического результата. Следовательно, заявленное изобретение соответствует условию патентоспособности "изобретательский уровень". The analysis of the prior art made it possible to establish that analogues that are characterized by a combination of features identical to all the features of the claimed technical solution are absent, which indicates the compliance of the claimed device with the patentability condition of "novelty". Search results for known solutions in this and related fields of technology in order to identify features that match the distinctive features of the claimed object from the prototype showed that they do not follow explicitly from the prior art. The prior art also did not reveal the popularity of the impact provided by the essential features of the claimed invention transformations to achieve the specified technical result. Therefore, the claimed invention meets the condition of patentability "inventive step".
Заявленное устройство поясняется чертежами, на которых показаны:
на фиг.1 - функциональная схема устройства;
на фиг.2 - функциональная схема формирователя множителей.The claimed device is illustrated by drawings, which show:
figure 1 - functional diagram of the device;
figure 2 is a functional diagram of the shaper factors.
Устройство для контроля качества канала связи, показанное на фиг.1, состоит из делителя тактовой частоты 1, вход которого является входом "Тактовая частота" устройства, а выход подключен к тактовым входам первого, второго, третьего, четвертого регистров сдвига 3, 7, 9, 13 и второго элемента "И" 4. Суммирующий вход первого реверсивного счетчика 8 подсоединен к информационным входам первого и второго регистров сдвига 3, 7, элемента "НЕ" 5, и являются входом "Ошибка" устройства. Выход элемента "НЕ" 5 подключен к установочному входу триггера 6 и информационному входу второго элемента "И" 4. Инверсный выход второго элемента "И" 4 подключен к входу сброса триггера 6, выход которого подключен к информационному входу третьего регистра сдвига 9 и суммирующему входу второго реверсивного счетчика 10. Первый и третий выходы первого регистра сдвига 3 подключены соответственно к первому и третьему входам первого элемента "И" 2. Второй вход первого элемента "И" 2 подключен к второму инверсному выходу первого регистра сдвига 3, а выход подключен к информационному входу третьего реверсивного счетчика 12 и суммирующему входу четвертого регистра сдвига 13. Выход второго регистра сдвига 7 подключен к вычитающему входу первого реверсивного счетчика 8. Выход первого реверсивного счетчика 8 подключен к первому входу делителя 14, второй вход которого подключен к выходу вычитателя 11. Выход третьего регистра сдвига 9 подключен к вычитающему входу второго реверсивного счетчика 10, выход которого подключен к первому входу вычитателя 11, второй вход которого подключен выходу третьего реверсивного счетчика 8. Вычитающий вход третьего реверсивного счетчика 8 подключен к выходу четвертого регистра сдвига 13. Первый, второй, третий выходы компаратора 20 являются соответственно выходами "Высокая", "Средняя", "Низкая" устройства, а его вход "Установка порога" является вторым установочным входом устройства. Первый и второй устанавливающие выходы формирователя множителей 17 подключены к установочным входам соответственно первого и второго перемножителя 16, 18, а его вход "Код множителя" является первым установочным входом устройства. Информационные входы первого и второго перемножителя 16, 18 подключены, соответственно, к информационному входу и к выходу элемента задержки 15, а выходы - к первому и второму входам сумматора 19. Информационный вход элемента задержки 15 подключен к выходу делителя 14, а его тактовый вход подключен к выходу делителя тактовой частоты 1. Выход сумматора 19 подключен к входу компаратора 20. The device for monitoring the quality of the communication channel, shown in figure 1, consists of a
Формирователь множителей 17 состоит из шифратора 17.1, вычитателя 17.2 и элемента памяти 17.3. Выход элемента памяти 17.3 подключен к второму входу вычитателя 17.2. Выход вычитателя 17.2 является вторым выходом формирователя 17. Первый вход вычитателя 17.1 подключен к выходу шифратора 17.1 и является первым выходом формирователя 17. Вход "Код множителя" шифратора 17 является первыми установочным входом устройства. The shaper of the factors 17 consists of an encoder 17.1, a subtractor 17.2 and a memory element 17.3. The output of the memory element 17.3 is connected to the second input of the subtractor 17.2. The output of the subtractor 17.2 is the second output of the shaper 17. The first input of the subtractor 17.1 is connected to the output of the encoder 17.1 and is the first output of the shaper 17. The input "Multiplier code" of the encoder 17 is the first installation input of the device.
Делитель тактовой частоты 1 предназначен для формирования тактирующих импульсов, синхронизирующих работу первого, второго, третьего, четвертого регистров сдвига 3, 7, 9, 13, элемента "НЕ" 5 и элемента задержки 15. Схема построения его известна и описана, например, в книге Цифровые интегральные микросхемы: Справ./ М.И.Богданович, И.Н.Грель, В.А.Прохоренко, В.А.Шалимо. - Мн.: Беларусь, 1991. - 493 с.: ил., с.139-142. The
Первый регистр сдвига 3 служит для формирования на входе первого элемента "И" 2 сигнала вида "010", соответствующего ситуации, когда в статистической выборке фиксированного объема, записанной в этот регистр, имеет место комбинация "101". Устройство его известно и описано, например, в указанной выше книге М.И.Богданович и др. на с.174-227. The first shift register 3 is used to generate a signal of the type “010” at the input of the first element “And” 2, corresponding to the situation when the combination “101” takes place in a statistical sample of a fixed volume recorded in this register. Its device is known and described, for example, in the above-mentioned book by M.I. Bogdanovich and others on p. 174-227.
Второй регистр сдвига 7 предназначен для последовательной записи поступающих на информационный вход устройства признаков правильного и искаженного приема, формирования из них статистической выборки фиксированного объема, обновления ее в момент поступления на его тактирующий вход синхронизирующих импульсов. Устройство его известно и описано, например, в указанной выше книге М.И.Богданович и др. с.174-227. The second shift register 7 is intended for sequential recording of signs of correct and distorted reception arriving at the information input of the device, generating from them a statistical sample of a fixed volume, updating it at the moment of receipt of synchronizing pulses at its clock input. Its device is known and described, for example, in the above-mentioned book by M.I. Bogdanovich and others p. 174-227.
Третий регистр сдвига 9 предназначен для последовательной записи поступающих на его информационный вход логических единиц, соответствующих группированию признаков искаженного приема, формирования из них статистической выборки фиксированного объема, обновления ее в момент поступления на тактирующий вход синхронизирующих импульсов. Устройство его известно и описано, например, в указанной выше книге М.И.Богданович и др. на с.174-227. The third shift register 9 is intended for sequential recording of logical units arriving at its information input, corresponding to the grouping of signs of distorted reception, the formation of a statistical sample of a fixed volume from them, updating it at the moment of receipt of synchronizing pulses at the clock input. Its device is known and described, for example, in the above-mentioned book by M.I. Bogdanovich and others on p. 174-227.
Четвертый регистр сдвига 13 предназначен для последовательной записи поступающих на его информационный вход логических единиц, соответствующих сочетаниям признаков приема вида "101", формирования из них статистической выборки фиксированного объема, обновления ее в момент поступления на его тактирующий вход синхронизирующих импульсов. Устройство его известно и описано, например, в указанной выше книге М.И.Богданович и др. на с.174-227. The fourth shift register 13 is intended for sequential recording of logical units arriving at its information input, corresponding to combinations of reception signs of the type "101", forming from them a statistical sample of a fixed volume, updating it at the moment of receipt of synchronizing pulses at its clock input. Its device is known and described, for example, in the above-mentioned book by M.I. Bogdanovich and others on p. 174-227.
Триггер 6, совместно с элементом "НЕ" 4 и вторым элементом "И", предназначен для формирования на информационных входах третьего регистра сдвига 9 и второго реверсивного счетчика 10 случайной последовательности логических единиц, соответствующих ситуации группирования признаков искаженного приема в канале связи. Устройство его известно и описано, например, в указанной выше книге М.И.Богданович и др. на с.91-104. The trigger 6, together with the element "NOT" 4 and the second element "AND", is designed to generate at the information inputs of the third shift register 9 and the second reversible counter 10 a random sequence of logical units corresponding to the situation of grouping signs of distorted reception in the communication channel. Its device is known and described, for example, in the above-mentioned book by M.I. Bogdanovich and others on pp. 91-104.
Первый реверсивный счетчик 8 предназначен для подсчета числа признаков искаженного приема, имеющих место в выборке, сформированной регистром сдвига 7. Устройство его известно и описано, например, в указанной выше книге М.И. Богданович и др. на с.150-157. The first reversible counter 8 is designed to count the number of signs of distorted reception taking place in the sample formed by the shift register 7. Its device is known and described, for example, in the above book M.I. Bogdanovich et al. P. 150-157.
Второй реверсивный счетчик 10 предназначен для подсчета числа признаков группирования искаженных кодовых блоков приема, имеющих место в выборке, сформированной регистром сдвига 9. Устройство его известно и описано, например, в указанной выше книге М.И.Богданович и др. на с.150-157. The second reversible counter 10 is designed to count the number of signs of grouping of distorted reception code blocks that take place in the sample formed by the shift register 9. Its device is known and described, for example, in the above-mentioned book by M.I. Bogdanovich et al. On p.150- 157.
Третий реверсивный счетчик 12 предназначен для подсчета числа признаков вида "101", имеющих место в выборке, сформированной регистром сдвига 13. Устройство его известно и описано, например, в указанной выше книге М.И.Богданович и др. на с.150-157. The third reversible counter 12 is designed to count the number of signs of the type "101" taking place in the sample formed by the shift register 13. Its device is known and described, for example, in the above-mentioned book by M.I. Bogdanovich et al. On p.150-157 .
Первый перемножитель 16 предназначен для перемножения кодового слова средней длины пакета ошибок в предыдущей выборке, на кодовое слово множителя, поступающего с первого выхода формирователя множителей 17. Устройство его известно и описано, например, в указанной выше книге М.И.Богданович и др. на с.276. The first multiplier 16 is designed to multiply the codeword of the average length of the error packet in the previous sample by the codeword of the multiplier coming from the first output of the factor shaper 17. Its device is known and described, for example, in the above book by M. I. Bogdanovich et al. p.276.
Второй перемножитель 18 предназначен для перемножения кодового слова средней длины пакета ошибок в текущей выборке на кодовое слово множителя, поступающего с второго выхода формирователя множителей 17. Устройство его известно и описано, например, в указанной выше книге М.И.Богданович и др. на с.276. The second multiplier 18 is intended to multiply the codeword of the average length of the error packet in the current sample by the codeword of the factor coming from the second output of the factor shaper 17. Its device is known and described, for example, in the above-mentioned book by M.I. Bogdanovich et al. .276.
Первый элемент "И" 2, совместно с первым регистром сдвига 3, предназначен для формирования случайной последовательности логических единиц, соответствующих появлению в выборке сочетаний признаков приема вида "101". Устройство его известно и описано, например, в книге Шило В.А. Полупроводниковые цифровые микросхемы: Справочник. - М.: Радио и связь, 1987, с.34-50. The first element "And" 2, together with the first shift register 3, is designed to generate a random sequence of logical units corresponding to the appearance in the sample of combinations of signs of reception of the form "101". Its device is known and described, for example, in the book Shilo V.A. Semiconductor Digital Chips: A Guide. - M.: Radio and Communications, 1987, p. 34-50.
Второй элемент "И" 4, совместно с элементом "НЕ" 5, предназначен для формирования случайной последовательности логических нулей на входе "Сброс" триггера 6. Устройство его известно и описано, например, в указанной выше книге Шило В.А. на с.34-50. The second element "AND" 4, together with the element "NOT" 5, is designed to generate a random sequence of logical zeros at the input "Reset" of trigger 6. Its device is known and described, for example, in the above book Shilo V.A. on p. 34-50.
Компаратор 20 предназначен для сравнения кодового слова, поступающего с выхода сумматора 19, с заранее установленным кодовым словом порогового значения средней длины пакета ошибок. Устройство его известно и описано, например, в указанной выше книге Шило В.А. на с.270-273. The comparator 20 is designed to compare the code word coming from the output of the adder 19, with a predetermined code word threshold value of the average length of the error packet. Its device is known and described, for example, in the above book Shilo V.A. on p. 270-273.
Элемент "НЕ" 5 предназначен для инвертирования последовательности признаков приема, поступающих на вход триггера 6 и второго элемента "И" 4. Устройство его известно и описано, например, в книге Справочник по полупроводниковым диодам, транзисторам и интегральным схемам. / Под общ. ред. Н.Н. Гончарова. Изд. 4-е, перераб. и доп. - М.: Энергия, 1972, с.41-43. The element "NOT" 5 is designed to invert the sequence of reception signals received at the input of the trigger 6 and the second element "AND" 4. Its device is known and described, for example, in the book Handbook of semiconductor diodes, transistors and integrated circuits. / Under the total. ed. N.N. Goncharova. Ed. 4th, rev. and add. - M .: Energy, 1972, p. 41-43.
Вычитатель 11 предназначен для формирования кода разности между числом группирований признаков искаженного приема и числом сочетаний вида "101" в одной и той же выборке. Устройство его известно и описано, например, в указанной выше книге Шило В.А. на с.159-162. Subtractor 11 is intended to generate a code of the difference between the number of groupings of signs of distorted reception and the number of combinations of the form "101" in the same sample. Its device is known and described, for example, in the above book Shilo V.A. on p. 159-162.
Делитель 14 предназначен для формирования кода средней длины пакета ошибок на текущем интервале наблюдения. Устройство его известно и описано, например, в указанной выше книге Шило В.А. на с.275-277. The divider 14 is designed to generate a code of average length of the error packet at the current observation interval. Its device is known and described, for example, in the above book Shilo V.A. on p. 275-277.
Сумматор 19 предназначен для формирования кода суммы взвешенных оценок средней длины пакета ошибок на текущем и предыдущем интервалах наблюдения. Устройство его известно и описано, например, в указанной выше книге Шило В. А. на с.158-159. The adder 19 is designed to generate the code of the sum of the weighted estimates of the average length of the error packet at the current and previous observation intervals. Its device is known and described, for example, in the above-mentioned book by Shilo V.A. on pp. 158-159.
Элемент задержки 15 предназначен для оперативной записи кодового слова средней длины пакета ошибок в текущей выборке, и считывания кодового слова средней длины пакета ошибок в предыдущей выборке. Устройство его известно и описано, например, в указанной выше книге Шило В.А. на с.164-165. The delay element 15 is designed to quickly record a codeword of the average length of the error packet in the current sample, and read the codeword of the average length of the error packet in the previous sample. Its device is known and described, for example, in the above book Shilo V.A. on p. 164-165.
Формирователь множителей 17 предназначен для формирования кодов множителей, поступающих соответственно на установочные входы первого и второго перемножителей 16, 18. Он может быть реализован в соответствии со схемой, представленной на фиг.2. The multiplier 17 is designed to generate codes of the factors supplied respectively to the installation inputs of the first and second multipliers 16, 18. It can be implemented in accordance with the circuit shown in figure 2.
Шифратор 17.1 предназначен для преобразования входного сигнала "Код множителя" в выходной двоичный код множителя. Устройство его известно и описано, например, в указанной выше книге Шило В.А. на с.139-142. The encoder 17.1 is designed to convert the input signal "Multiplier Code" into the binary output code of the multiplier. Its device is known and described, for example, in the above book Shilo V.A. on p. 139-142.
Вычитатель 17.2 предназначен для формирования кода множителя на входе второго перемножителя 18. Устройство его известно и описано, например, в указанной выше книге Шило В.А. на с.159-162. Subtractor 17.2 is designed to generate a multiplier code at the input of the second multiplier 18. Its device is known and described, for example, in the above-mentioned book Shilo V.A. on p. 159-162.
Элемент памяти 17.3 предназначен для постоянного хранения двоичного кодового слова, соответствующего десятичному числу 1 с необходимым фиксированным числом разрядов после запятой. Устройство его известно и описано, например, в указанной выше книге Шило В.А. на с.171-174. The memory element 17.3 is intended for permanent storage of a binary codeword corresponding to the
Заявленное устройство работает следующим образом. The claimed device operates as follows.
В исходном состоянии реверсивные счетчики 8, 10, 12 и триггер 6 обнулены. Процесс контроля состояния канала связи сводится к вычислению оценки средней длины пакета ошибок, получаемой на выходе делителя 14, экспоненциальному сглаживанию результатов текущего и предыдущего оценивания на выходе сумматора 19 и сравнению уточненной оценки с предварительно установленными пороговыми значениями в компараторе 20. In the initial state, the reverse counters 8, 10, 12 and trigger 6 are reset. The process of monitoring the state of the communication channel is reduced to calculating the average length of the error packet obtained at the output of the divider 14, exponentially smoothing the results of the current and previous estimates at the output of the adder 19, and comparing the updated estimate with the preset threshold values in the comparator 20.
На вход "Ошибка" устройства поступают признаки искаженного и правильного приема кодовых блоков в виде последовательности логических единиц и нулей, которые подаются на суммирующий вход первого реверсивного счетчика 8 и на информационный вход регистра сдвига 7, разрядность которого выбирается равной длине контролируемой выборки. Одновременно на тактовый вход регистра сдвига 7 поступают импульсы тактовой частоты, период повторения которых равен периоду следования признаков приема кодовых блоков. С помощью этих импульсов осуществляется запись и сдвиг поступающих в регистр сдвига 7 признаков приема. По истечении числа тактов, равного длине выборки после начала работы, в регистре сдвига записывается последовательность (статистика) ошибок на текущем i-ом интервале наблюдения, а в реверсивном счетчике 8 фиксируется значение кода Si, соответствующее числу признаков искаженного приема (числу логических единиц), имевших место i-ой выборке.The input “Error” of the device receives signs of distorted and correct reception of code blocks in the form of a sequence of logical units and zeros, which are fed to the summing input of the first reverse counter 8 and to the information input of the shift register 7, the bit depth of which is chosen equal to the length of the controlled sample. At the same time, the clock pulse of the shift register 7 receives pulses of the clock frequency, the repetition period of which is equal to the period of following the signs of receiving code blocks. With the help of these pulses, recording and shifting of the reception signs coming into the shift register is carried out. After the expiration of the number of ticks equal to the sample length after the start of work, the sequence (statistics) of errors on the current i-th observation interval is recorded in the shift register, and the value of the code S i corresponding to the number of signs of distorted reception (the number of logical units) is recorded in the reverse counter 8 taking place of the i-th sample.
Одновременно, с помощью элемента "НЕ" 5, второго элемента "И" 4 и триггера 6 из входной последовательности признаков приема формируется случайная последовательность признаков, элементы которой принимают значение логической единицы в случае искаженного приема при условии неискаженного предыдущего приема и логического нуля - в противном случае. Эта последовательность поступает на суммирующий вход второго реверсивного счетчика 10 и информационный вход второго регистра сдвига 9, на тактовый вход которого с выхода делителя тактовой частоты 1 подаются тактовые импульсы, следующие синхронно и синфазно с элементами случайной последовательности признаков приема. Разрядность второго регистра сдвига 9 при этом должна быть такой же, как у второго регистра сдвига 7. По истечении i-го интервала наблюдения во втором реверсивном счетчике 10 устанавливается значение кода Di, соответствующее числу серий искаженного приема (серий логических единиц), имевших место в i-ой выборке, а в третьем регистре сдвига 9 запишется статистика серий искаженного приема на этом же интервале наблюдения.At the same time, using the element “NOT” 5, the second element “AND” 4 and trigger 6, a random sequence of signs is formed from the input sequence of reception signs, the elements of which take the value of a logical unit in the case of distorted reception, provided that the previous reception is undistorted and the logic zero otherwise case. This sequence is fed to the summing input of the second reverse counter 10 and the information input of the second shift register 9, to the clock input of which the clock pulses are fed from the output of the
Параллельно с рассматриваемым процессом из входной последовательности признаков приема с помощью первого регистра сдвига 3 и первого элемента "И" 2 формируется случайная последовательность признаков, элементы которой принимают значение логической единицы, когда в первом регистре сдвига 3 устанавливается последовательность признаков приема вида "101". В остальных ситуациях случаях формируется логический нуль. Эта последовательность поступает на суммирующий вход третьего реверсивного счетчика 12, который подсчитывает число логических единиц в последовательности признаков приема в i-ой выборке, и вводится через информационный вход в четвертый регистр сдвига 13 с помощью тактовых импульсов, поступающих с выхода делителя тактовой частоты 1. На последнем такте i-го интервала наблюдения в третьем реверсивном счетчике 12 устанавливается значение кода Сi числа ситуаций вида "101", а в четвертом регистре сдвига записывается их последовательность (статистика).In parallel with the process under consideration, a random sequence of signs is formed from the input sequence of reception signs using the first shift register 3 and the first element "AND" 2, the elements of which take the value of a logical unit when a sequence of reception signs of the form "101" is set in the first shift register 3. In other situations, a logical zero is formed. This sequence is fed to the summing input of the third reverse counter 12, which counts the number of logical units in the sequence of reception signs in the i-th sample, and is input through the information input into the fourth shift register 13 using clock pulses from the output of the
В результате последовательно проводимых во втором регистре сдвига 7 продвижений признаков приема в нем происходит обновление контролируемой выборки, а в первом реверсивном счетчике 8, за счет поступления на его суммирующий и вычитающий входы признаков приема, образуется код, соответствующий числу искаженно принятых блоков на текущем интервале наблюдения (в текущей выборке). As a result of successive advances in the second register of shift 7 of the signs of reception, the controlled sample is updated in it, and in the first reverse counter 8, due to the receipt of its summing and subtracting inputs of the signs of reception, a code is generated corresponding to the number of distorted received blocks in the current observation interval (in the current selection).
Аналогичным образом формируются коды во втором и в третьем реверсных счетчиках 10 и 12. Similarly, codes are generated in the second and third reverse counters 10 and 12.
Формирование последовательности на входе третьего регистра сдвига 9 из принимаемой последовательности признаков приема осуществляется следующим образом. При отсутствии искаженных кодовых блоков на входе элемента "НЕ" 5 действует логический нуль, а на выходе - логическая единица, открывающая элемент "И" 4. При этом на инверсном выходе элемента "И" 4 в момент поступления тактовых импульсов с выхода делителя тактовой частоты образуется логический нуль, поступающий на сбрасывающий вход триггера 6 и устанавливающий на его выходе логический нуль. С появлением на входе признака искаженного кодового блока (логической единицы) на входе элемента "НЕ" 5 на его выходе формируется логический нуль, который поступает на устанавливающий вход триггера 6, в результате чего на его выходе формируется логический нуль, одновременно поступающий на вход второго элемента "И" 4 логический нуль запирает его, тем самым препятствуя осуществить сброс триггера 6 в нулевое состояние в момент поступления на тактовый вход второго элемента "И" 4 тактовых импульсов. Сигнал логической единицы с выхода триггера 6 поступает на суммирующий вход второго реверсивного счетчика 10, который подсчитывает число переключении триггера 6 из состояния логического нуля в состояние логической единицы, соответствующее числу серий признаков искаженного приема (серий логических единиц) в контролируемой входной последовательности признаков приема. В случае искаженного последующего приема триггер 6 сохраняет свое состояние, однако добавление логической единицы во второй реверсивный счетчик 10 не происходит, так как он срабатывает только при переходе триггера 6 из состояния логического нуля в состояние логической единицы. Таким образом, если предыдущий кодовый блок не искаженный, то логический нуль с выхода элемента "НЕ" 5 открывает второй элемент "И" 4, а на его выходе в момент действия импульсов тактовой частоты с выхода делителя тактовой частоты 1 образуется логический нуль, сбрасывающий триггер 6 в нулевое состояние. The formation of the sequence at the input of the third shift register 9 from the received sequence of signs of reception is as follows. In the absence of distorted code blocks, a logical zero acts at the input of the element "NOT" 5, and a logical unit opens at the output, opening the element "And" 4. Moreover, at the inverse output of the element "And" 4 at the time of receipt of clock pulses from the output of the clock divider a logical zero is formed, which arrives at the reset input of trigger 6 and sets a logical zero at its output. With the appearance of a sign of a distorted code block (logical unit) at the input of the element "NOT" 5, a logical zero is formed at its output, which is fed to the setting input of trigger 6, as a result of which a logical zero is generated at its output, which simultaneously arrives at the input of the second element "AND" 4 logic zero locks it, thereby preventing the reset of trigger 6 to zero at the moment of receipt of the second element "And" 4 clock pulses at the clock input. The signal of the logical unit from the output of trigger 6 is fed to the summing input of the second reversible counter 10, which counts the number of switching of trigger 6 from the state of logical zero to the state of the logical unit, corresponding to the number of series of signs of distorted reception (series of logical units) in a controlled input sequence of reception signs. In the case of a distorted subsequent reception, trigger 6 retains its state, however, the addition of a logical unit to the second reverse counter 10 does not occur, since it only works when trigger 6 changes from a logical zero state to a logical one state. Thus, if the previous code block is not distorted, then a logical zero from the output of the element "NOT" 5 opens the second element "AND" 4, and at its output at the time of the action of the clock pulses from the output of the
В результате осуществления рассмотренных операций на выходах первого, второго, третьего реверсивных счетчиков 8, 10, 12 формируются коды соответственно Si, Di, Сi, которые используются на каждом i-ом такте оценки для расчета среднего числа подряд искаженных блоков, определяемого как
Вычитание из кода Di кода Сi, снимаемых соответственно с выходов второго и третьего реверсивных счетчиков 10 и 12, осуществляется в вычитателе 11, при их поступлении соответственно на его первый и второй вход. В результате этого на его выходе вычитателя 11 формируется код разности Di-Ci, поступающий на второй вход делителя 14. На первый вход делителя 14 поступает код Si, а на его выходе формируется код 
Subtraction from code D i of code C i taken respectively from the outputs of the second and third reversible counters 10 and 12 is carried out in the subtractor 11, when they are received respectively at its first and second input. As a result of this, at its output of the subtractor 11, a difference code D i -C i is supplied to the second input of the divider 14. The code S i is received at the first input of the divider 14, and a code is generated at its output
Полученные кодовые комбинации поступают соответственно на первый и второй входы сумматора 19, в результате чего на его выходе образуется закодированное экспоненциально сглаженное значение среднего числа подряд искаженных битов 
Таким образом, достигается повышение точности оценки качества канала связи, в условиях воздействия помех и сокращение времени перестройки аппаратуры, за счет сглаживания частоты переключений выходного информационного сигнала устройства, что обуславливает возможность использования его в контуре управления качеством контролируемого канала связи. Thus, an increase in the accuracy of evaluating the quality of the communication channel under the influence of interference and reducing the time of adjustment of the equipment is achieved by smoothing the switching frequency of the output information signal of the device, which makes it possible to use it in the quality control loop of the controlled communication channel.
Claims (2)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| RU2002111501/09A RU2216865C1 (en) | 2002-04-29 | 2002-04-29 | Device for controlling communication channel quality |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| RU2002111501/09A RU2216865C1 (en) | 2002-04-29 | 2002-04-29 | Device for controlling communication channel quality |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| RU2216865C1 true RU2216865C1 (en) | 2003-11-20 |
| RU2002111501A RU2002111501A (en) | 2004-01-27 |
Family
ID=32027762
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| RU2002111501/09A RU2216865C1 (en) | 2002-04-29 | 2002-04-29 | Device for controlling communication channel quality |
Country Status (1)
| Country | Link |
|---|---|
| RU (1) | RU2216865C1 (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8433355B2 (en) | 2005-04-21 | 2013-04-30 | Interdigital Technology Corporation | Method and apparatus for generating loud packets to estimate path loss |
-
2002
- 2002-04-29 RU RU2002111501/09A patent/RU2216865C1/en not_active IP Right Cessation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8433355B2 (en) | 2005-04-21 | 2013-04-30 | Interdigital Technology Corporation | Method and apparatus for generating loud packets to estimate path loss |
Also Published As
| Publication number | Publication date |
|---|---|
| RU2002111501A (en) | 2004-01-27 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3884115B2 (en) | Digital matched filter | |
| US6445756B1 (en) | Peak detecting circuit for detecting a peak of a time discrete signal by an approximate function | |
| US7647366B2 (en) | Apparatus and method for generating a random number | |
| US6134280A (en) | Delayed decision feedback sequence estimator for determining optimal estimation region with small calculation quantity | |
| RU2216865C1 (en) | Device for controlling communication channel quality | |
| US7016400B2 (en) | Digital matched filter despreading received signal and mobile wireless terminal using digital matched filter | |
| US7072926B2 (en) | Blind transport format detection system and method with logarithm approximation for reliability figure | |
| US5809044A (en) | Method of and circuit for detecting synchronism in viterbi decoder | |
| US20030007580A1 (en) | Blind transport format detection system and method | |
| US10432392B1 (en) | Frame synchronization method, processor, and communication apparatus | |
| KR100287268B1 (en) | Pattern matching equipment | |
| EP1130865B1 (en) | Dummy error addition circuit | |
| US5063576A (en) | Coding and decoding method for asynchronous data signals and an apparatus therefor | |
| US20020181621A1 (en) | Method for estimating the bit error rate in a radio receiver and corresponding radio receiver | |
| US8413031B2 (en) | Methods, apparatus, and systems for updating loglikelihood ratio information in an nT implementation of a Viterbi decoder | |
| US7010067B2 (en) | Methods and apparatus for feature recognition time shift correlation | |
| KR100504465B1 (en) | A Peuso Noise codes generator and the method thereof | |
| EP0430428A2 (en) | Data symbol estimation | |
| JP3022822B2 (en) | Error rate estimation circuit | |
| RU162225U1 (en) | DEVICE FOR ESTABLISHING CYCLE SYNCHRONIZATION BY DISTORTED CODE WORDS BASED ON THE CODE SPECTRUM | |
| JPH0738630B2 (en) | Digital pattern decoder and decoding method | |
| US6094741A (en) | Viterbi decoding apparatus, method for controlling slip state of convolutional code in viterbi decoding apparatus, and slip state control apparatus | |
| RU2546560C1 (en) | DEVICE FOR ERROR CONTROL IN Ethernet-BASED DIGITAL TRANSMISSION SYSTEMS | |
| CN116501677A (en) | BMC decoding method and device, readable storage medium, chip and electronic equipment | |
| JP3060970B2 (en) | Pulse width modulation circuit |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| MM4A | The patent is invalid due to non-payment of fees |
Effective date: 20040430 |