RU2206957C2

RU2206957C2 - Digital data receiving device

Info

Publication number: RU2206957C2
Application number: RU2001116214/09A
Authority: RU
Inventors: В.А. Горюнов; А.В. Колесников; В.И. Котов; Г.М. Овчинкин; В.А. Трошанов
Priority date: 2001-06-13
Filing date: 2001-06-13
Publication date: 2003-06-20

Abstract

FIELD: communication engineering; digital data transmission system. SUBSTANCE: device designed to automatically determine error signal of speed at sending and receiving ends and to bring them to desired consistency by generating standard frequency for obtaining clock frequency at receiving end corresponding to speed of arriving information has master oscillator, standard-frequency generator, signal analyzer, clock frequency generator, decoder, and speed code shaper. Rise and fall times used as time stamps in shaping clock frequency at receiving end and as speed error signs at sending and receiving ends are separated from signals arriving at device data input which are resented by double-space frequency-modulated, and phase-keyed channel codes. After that pulses are generated for varying standard frequency rating to eventually generate clock frequency at receiving end corresponding to speed of signals arriving at data input of device. EFFECT: facilitated determination of speed error sign at sending and receiving ends. 1 cl, 4 dwg

Description

Изобретение относится к технике связи и может использоваться при разработке аппаратуры передачи цифровой информации, представленной двухинтервальными БИ, ЧМ и ФМ канальными кодами. The invention relates to communication technology and can be used in the development of equipment for the transmission of digital information represented by two-interval BI, FM and FM channel codes.

Известны приемники двухинтервальных канальных кодов, сформированных с использованием только двух временных интервалов τ₀ и τ₀/2, где τ₀ - длительность единичного сигнала данных, равная тактовому интервалу. Наиболее широко используемыми являются фазоманипулированный (ФМ) или манчестерский код (ГОСТ 26.765.52-87), биимпульсный (БИ) код (ГОСТ 27232-87) и частотноманипулированный (ЧМ) код.Known receivers dvuhintervalnyh channel codes generated using only two time intervals τ ₀ and τ _0/2, where τ ₀ - duration of a single data signal, equal to the clock interval. The most widely used are phase-shifted (FM) or Manchester code (GOST 26.765.52-87), bi-pulse (BI) code (GOST 27232-87) and frequency-manipulated (FM) code.

К таким устройствам относится, например, "Декодер" [1], осуществляющий формирование тактовой частоты приема и декодирование информации, представленной двухинтервальными канальными кодами. Недостатками устройства являются прекращение формирования тактовой частоты при замираниях сигнала в линиях связи и, как следствие, сбой цикловой синхронизации аппаратуры передачи данных, а также работа только на одной скорости. Such devices include, for example, "Decoder" [1], which implements the formation of the clock frequency of reception and decoding of the information represented by two-channel channel codes. The disadvantages of the device are the cessation of the formation of the clock frequency during fading of the signal in the communication lines and, as a result, a failure of the cyclic synchronization of the data transmission equipment, as well as operation at only one speed.

Указанных недостатков лишено "Устройство синхронизации и декодирования" [2], обеспечивающее автоподстройку и формирование тактовой частоты приема (в том числе при замираниях сигналов в линии связи), а также декодирование сигналов двухинтервальных канальных кодов. Недостаток устройства заключается в обязательном участии обслуживающего персонала для изменения скорости обмена данными. Это требует значительных затрат времени на формирование, передачу и прием соответствующего сообщения, что снижает производительность линии связи. The “Synchronization and decoding device” [2] is deprived of these drawbacks, which provides automatic tuning and generation of the clock frequency of the reception (including during fading of signals in the communication line), as well as decoding of signals of two-channel channel codes. The disadvantage of this device is the mandatory participation of staff to change the speed of data exchange. This requires a significant investment of time in the formation, transmission and reception of the corresponding message, which reduces the performance of the communication line.

Наиболее близким к предлагаемому техническому решению является "Приемник цифровой информации" [3] , выбранный за прототип, в котором осуществляется автоматическая выработка кода скорости работы устройства. Closest to the proposed technical solution is the "Digital Information Receiver" [3], selected for the prototype, which automatically generates a code for the speed of the device.

На фиг.1 представлена функциональная схема устройства-прототипа. Устройство содержит задающий генератор 1, формирователь опорной частоты 2, анализатор сигналов 3, формирователь тактовой частоты 4, декодер 5, первый 6 и второй 7 D-триггеры, элемент И 8, элемент ИЛИ 9 и двоичный счетчик 10, а также информационный 11, управляющий 12 и установочный 13 входы, тактовой 14 и информационный 15 выходы. Figure 1 presents the functional diagram of the device of the prototype. The device contains a master oscillator 1, a driver of the reference frequency 2, a signal analyzer 3, a driver of clock frequency 4, a decoder 5, the first 6 and second 7 D-flip-flops, element AND 8, element OR 9 and binary counter 10, as well as information 11, control 12 and installation 13 inputs, clock 14 and information 15 outputs.

Устройство имеет следующие связи. Выход задающего генератора 1 через формирователь опорной частоты 2 подключен к первым входам анализатора сигналов 3 формирователя тактовой частоты 4 и декодера 5. Выход декодера 5 соединен с информационным 15 выходом устройства, информационный вход 11 которого подключен ко второму входу анализатора сигналов 3. Первый выход последнего соединен со вторым входом декодера 5, а второй - со вторым входом формирователя тактовой частоты 4, первый выход которого подключен к тактовому выходу 14 устройства и к третьему входу декодера 5, второй - к четвертому входу декодера, третий и четвертый - к информационным входам соответственно первого 6 и второго 7 D-триггеров, пятый - к тактовым входам первого 6 и второго 7 D-триггеров и к первому входу элемента ИЛИ 9. Прямой выход первого 6 D-триггера и инверсный выход второго 7 D-триггера соединены со входами элемента И 8, выход которого подключен ко второму входу элемента ИЛИ 9, соединенного выходом со счетным входом двоичного счетчика 10, вход установки в "0" которого подключен к установочному входу 13 устройства, а выход - ко второму входу формирователя опорной частоты 2. Управляющий 12 вход устройства подключен к объединенным третьему входу формирователя тактовой частоты 4 и пятому входу декодера 5. The device has the following connections. The output of the master oscillator 1 through the reference frequency driver 2 is connected to the first inputs of the signal analyzer 3 of the frequency generator 4 and the decoder 5. The output of the decoder 5 is connected to the information output 15 of the device, the information input 11 of which is connected to the second input of the signal analyzer 3. The first output of the latter is connected with the second input of decoder 5, and the second with the second input of the driver 4 clock, the first output of which is connected to the clock output 14 of the device and to the third input of the decoder 5, the second to the fourth at the input of the decoder, the third and fourth - to the information inputs of the first 6 and second 7 D-flip-flops, respectively, the fifth - to the clock inputs of the first 6 and second 7 D-flip-flops and to the first input of the OR element 9. Direct output of the first 6 D-flip-flop and the inverse output of the second 7 D-flip-flop is connected to the inputs of the AND 8 element, the output of which is connected to the second input of the OR element 9, connected by the output to the counting input of the binary counter 10, the input of which is set to “0” and connected to the installation input 13 of the device, and the output to the second input of the reference driver frequency 2. The control 12 input of the device is connected to the combined third input of the frequency shaper 4 and the fifth input of the decoder 5.

Известное устройство работает следующим образом. На информационный вход 11 устройства поступают данные, кодированные одним из трех двухинтервальных канальных кодов (БИ, ЧМ, ФМ). На управляющий вход 12 устройства подается лог. "0", если поступающие из линии связи данные кодированы БИ и ЧМ двухинтервальными кодами и лог. "1", если данные кодированы ФМ двухинтервальным кодом. The known device operates as follows. The information input 11 of the device receives data encoded by one of three two-channel channel codes (BI, FM, FM). On the control input 12 of the device is fed a log. "0" if the data coming from the communication line is encoded by BI and FM with two-interval codes and a log. "1" if the data is encoded by the FM two-interval code.

Анализатором сигналов 3 производится выделение фронтов и спадов сигналов кодированной последовательности, поступающей на информационный вход 11 устройства. Каждым из этих импульсов приводится в исходное состояние счетчик 4.1 формирователя тактовой частоты 4. Счетчик выполняет функцию интегратора, который совместно со схемой выделения импульса коррекции (элементы 4.2 и 4.3) производит подстройку фазы делителя на 2, выполненного на D-триггере 4.4, который формирует тактовую частоту приема. При кодировании данных БИ-кодом импульсы коррекции вырабатываются при каждом переходе исходного сигнала из "1" в "0", при кодировании ЧМ-кодом - при каждом "0" в исходном сигнале, при кодировании ФМ-кодом - при каждом переходе исходного сигнала из "1" в "0" и из "0" в "1". Импульсы коррекции обеспечивают подтверждение или восстановление синфазности. Откорректированная частота подается на декодер 5. Последний содержит схему выделения "единиц" исходной последовательности из кодированных сигналов, выполненную на элементах 5.1-5.6, а также переключатель 5.8 и D-триггер 5.7. При декодировании БИ и ЧМ-кодов на выход переключателя 5.8 под действием сигнала управления поступают сигналы с выхода элемента 5.6 схемы выделения "единиц". Одновременно через переключатель 4.5 на тактовый вход D-триггера 5.7 выдается частота с инверсного выхода D-триггера 4.4, что обеспечивает наличие на тактовом 14 и информационном 15 выходах устройства тактовой частоты приема и синфазных с ней декодированных данных. Изложенное подробно поясняется временными диаграммами, приведенными на фиг. 2, 3 и 4 в [2]. The signal analyzer 3 is the selection of the edges and edges of the signals of the encoded sequence received at the information input 11 of the device. Each of these pulses is initialized to counter 4.1 of the clock frequency generator 4. The counter performs the function of an integrator, which, together with the allocation of the correction pulse (elements 4.2 and 4.3), adjusts the phase of the divider by 2, performed on the D-trigger 4.4, which forms the clock frequency of reception. When encoding data with a BI code, correction pulses are generated at each transition of the initial signal from "1" to "0", when encoding with an FM code - at every "0" in the original signal, when encoding with an FM code - at each transition of the initial signal from “1” to “0” and from “0” to “1”. Correction pulses provide confirmation or restoration of common mode. The corrected frequency is fed to decoder 5. The latter contains a scheme for extracting "units" of the original sequence from the encoded signals, performed on elements 5.1-5.6, as well as switch 5.8 and D-trigger 5.7. When decoding BI and FM codes, the output of switch 5.8 under the action of a control signal receives signals from the output of element 5.6 of the “units” allocation circuit. At the same time, through the switch 4.5, the frequency from the inverse output of the D-trigger 4.4 is output to the clock input of the D-flip-flop 5.7, which ensures the presence of the receive clock and the common-mode decoded data on the clock 14 and information 15 outputs of the device. The foregoing is explained in detail in the timing diagrams shown in FIG. 2, 3 and 4 in [2].

Подстройка к требуемой скорости происходит следующим образом. На установочный 13 вход устройства подается сигнал, устанавливающий двоичный счетчик 10 в состояние "0", что соответствует подключению на выход мультиплексора 2.2 максимальной по величине опорной частоты, вследствие чего счетчик 4.1 формирователя тактовой частоты 4 переполняется и в его дополнительном разряде (2^m+1) появляются "1". При появлении на выходе элемента 4.2 очередного импульса коррекции состояния старшего (2^m+1) и дополнительного (2^m+1) разрядов счетчика 4.1 фиксируются D-триггерами 6 и 7, при этом состояние "1" на прямых выходах этих триггеров свидетельствует о необходимости понижения значения опорной частоты и на выходе элемента И 8 появляется лог. "0", разрешающий прохождение импульсов коррекции на счетный вход двоичного счетчика 10. По каждому импульсу счетчик получает приращение формируемого им кода на единицу. Процесс продолжается до тех пор, пока D-триггеры 6 и 7 не зафиксируют состояние "1" и "0" соответственно, что сопровождается формированием на выходе элемента И 8 лог. "1", блокирующей прохождение через элемент ИЛИ 9 импульсов коррекции на счетный вход двоичного счетчика 10. В результате значение опорной частоты в дальнейшем не изменяется, что свидетельствует о завершении процесса адаптации устройства к скорости сигналов, поступающих из линии связи.The adjustment to the required speed is as follows. A signal is set to the installation 13 input of the device, setting the binary counter 10 to the state “0”, which corresponds to the maximum reference frequency being connected to the output of the multiplexer 2.2, as a result of which the counter 4.1 of the clock frequency shaper 4 is overflowed in its additional discharge (2 ^{m + 1} ) "1" appears. When the next pulse of correction of the state of the highest (2 ^{m + 1} ) and additional (2 ^{m + 1} ) bits of the counter 4.1 occurs at the output of element 4.2, the D-flip-flops 6 and 7 are fixed, and the state "1" at the direct outputs of these triggers indicates the need lowering the value of the reference frequency and at the output of the element And 8 a log appears. "0", allowing the passage of correction pulses to the counting input of the binary counter 10. For each pulse, the counter receives an increment of the code generated by it by one. The process continues until the D-flip-flops 6 and 7 fix the state “1” and “0”, respectively, which is accompanied by the formation of an And 8 log element at the output. "1", blocking the passage through the element OR of 9 correction pulses to the counting input of the binary counter 10. As a result, the value of the reference frequency does not change in the future, which indicates the completion of the process of adaptation of the device to the speed of signals coming from the communication line.

Из описания работы устройства-прототипа следует, что оно обеспечивает автоматическую подстройку скорости сигналов, поступающих из линии связи в том случае, если она ниже скорости работы приемника. В противном случае необходимо формирование внешнего сигнала установки, подаваемого на установочный 13 вход устройства. Это возможно либо вручную оператором, либо, например, путем подсчета ошибок в принимаемом сигнале на заданном интервале и т. д., что требует затрат времени и снижает производительность линии связи. From the description of the operation of the prototype device, it follows that it provides automatic adjustment of the speed of the signals coming from the communication line if it is lower than the speed of the receiver. Otherwise, it is necessary to generate an external installation signal supplied to the installation 13 input of the device. This is possible either manually by the operator, or, for example, by counting errors in the received signal at a given interval, etc., which requires time and reduces the performance of the communication line.

Задачей предлагаемого устройства является повышение производительности линии связи. The objective of the proposed device is to increase the performance of the communication line.

Технический результат, достигаемый устройством, заключается в автоматическом определении знака рассогласования скоростей передающей и приемной сторон и приведения их в соответствие путем выработки опорной частоты, обеспечивающей получение тактовой частоты приема, соответствующей значению скорости поступающей информации. The technical result achieved by the device is to automatically determine the sign of the mismatch of the speeds of the transmitting and receiving sides and bringing them into line by developing a reference frequency that provides receiving clock frequency corresponding to the value of the incoming information speed.

Признаками предлагаемого устройства, общими с прототипом, являются задающий генератор, формирователь опорной частоты, анализатор сигналов, формирователь тактовой частоты, декодер, двоичный счетчик, первый и второй D-триггеры, первый элемент И, первый элемент ИЛИ, информационный и управляющие входы, тактовый и информационный выходы. При этом выход задающего генератора через формирователь опорной частоты подключен к первым входам анализатора сигналов, формирователя тактовой частоты и декодера, выход которого соединен с информационным выходом устройства, информационный вход которого подключен ко второму входу анализатора сигналов, первый выход которого соединен со вторым входом декодера, а второй - со вторым входом формирователя тактовой частоты, первый выход которого подключен к тактовому выходу устройства и к третьему входу декодера, второй - к четвертому входу декодера, третий и четвертый - к информационным входам соответственно первого и второго D-триггеров, пятый - к тактовым входам первого и второго D-триггеров, выход первого элемента ИЛИ соединен со счетным входом двоичного счетчика, а третий вход формирователя тактовой частоты объединен с пятым входом декодера и подключен к управляющему входу устройства. The features of the proposed device, common with the prototype, are a master oscillator, a reference frequency driver, a signal analyzer, a clock frequency generator, a decoder, a binary counter, the first and second D-flip-flops, the first AND element, the first OR element, information and control inputs, clock and informational outputs. In this case, the output of the master oscillator through the driver of the reference frequency is connected to the first inputs of the signal analyzer, the driver of the clock frequency and the decoder, the output of which is connected to the information output of the device, the information input of which is connected to the second input of the signal analyzer, the first output of which is connected to the second input of the decoder, and the second - with the second input of the clock driver, the first output of which is connected to the clock output of the device and to the third input of the decoder, the second - to the fourth input an encoder, the third and fourth - to the information inputs of the first and second D-flip-flops, respectively, the fifth - to the clock inputs of the first and second D-flip-flops, the output of the first OR element is connected to the counting input of the binary counter, and the third input of the clock frequency generator is combined with the fifth input decoder and connected to the control input of the device.

Признаками предлагаемого устройства, отличными от признаков устройства-прототипа, являются реверсивный счетчик, регистр сдвига, третий, четвертый, пятый и шестой D-триггеры, второй и третий элементы И, второй элемент ИЛИ, элемент ИЛИ - НЕ, элемент И - НЕ. The features of the proposed device, other than the features of the prototype device, are a reverse counter, a shift register, the third, fourth, fifth and sixth D-flip-flops, the second and third elements AND, the second element OR, the OR element - NOT, the element AND - NOT.

При этом выход задающего генератора подключен к тактовым входам четвертого, пятого и шестого D-триггеров, выход формирователя опорной частоты - к первому входу первого элемента ИЛИ, второй выход анализатора сигналов - к первому входу первого элемента И и к тактовому входу регистра сдвига, пятый выход формирователя тактовой частоты - к информационному входу пятого D-триггера, выход которого через последовательно соединенные третий элемент И и второй элемент ИЛИ подключен к счетному входу реверсивного счетчика, выход которого соединен со вторым входом формирователя опорной частоты. The output of the master oscillator is connected to the clock inputs of the fourth, fifth and sixth D-flip-flops, the output of the driver of the reference frequency to the first input of the first OR element, the second output of the signal analyzer to the first input of the first AND element and to the clock input of the shift register, fifth output clock frequency driver - to the information input of the fifth D-flip-flop, the output of which through the third AND element and the second OR element is connected in series to the counting input of the reverse counter, the output of which is connected to W the first input of the reference frequency driver.

Прямой выход первого D-триггера и инверсный выход второго D-триггера через элемент И - НЕ подключены ко второму входу третьего элемента И, выход первого элемента И - к первому входу элемента ИЛИ - НЕ и к информационному входу четвертого D-триггера, инверсный выход которого соединен со вторым входом элемента ИЛИ - НЕ, выход которого подключен ко входам установки в "0" третьего D-триггера и двоичного счетчика. Младший из трех последних разрядов двоичного счетчика подключен к тактовому входу, а предпоследний и последний через второй элемент И - к информационному входу третьего D-триггера, инверсный выход которого соединен с информационным входом регистра сдвига, а прямой - со вторыми входами первого элемента ИЛИ и первого элемента И и входом установки в "0" регистра сдвига, выход которого подключен к управляющему входу реверсивного счетчика и к информационному входу шестого D-триггера, выходом соединенного со вторым входом второго элемента ИЛИ. The direct output of the first D-trigger and the inverse output of the second D-trigger through the And element are NOT connected to the second input of the third And element, the output of the first And element is to the first input of the OR element - NOT and to the information input of the fourth D-trigger, whose inverse output is connected to the second input of the element OR - NOT, the output of which is connected to the inputs of the installation in "0" of the third D-trigger and binary counter. The smallest of the last three bits of the binary counter is connected to the clock input, and the penultimate and last through the second AND element is connected to the information input of the third D-trigger, the inverse output of which is connected to the information input of the shift register, and the line to the second inputs of the first OR element and the first element And and the installation input to "0" of the shift register, the output of which is connected to the control input of the reversible counter and to the information input of the sixth D-trigger, the output connected to the second input of the second OR element.

Сущность предлагаемого технического решения заключается в подсчете знакоперемен на заданном интервале. При согласованных скоростях передачи и приема их должно быть не более одной, а при превышении скорости передачи над скоростью приема - не менее двух. В этом случае устройство формирует сигнал управления реверсивным счетчиком, соответствующий режиму вычитания и его фронтом, поступающим на счетный вход реверсивного счетчика, формируется новый код скорости, обеспечивающий повышение номинала опорной частоты, а следовательно, и тактовой частоты приема. The essence of the proposed technical solution lies in the calculation of alternating signs at a given interval. At the agreed transmission and reception speeds, there should be no more than one, and if the transmission speed exceeds the reception speed, at least two. In this case, the device generates a control signal for the reversible counter, corresponding to the subtraction mode and its edge, arriving at the counting input of the reversible counter, a new speed code is generated, which provides an increase in the nominal frequency of the reference frequency, and hence the reception clock frequency.

На фиг.1 приведена функциональная схема устройства-прототипа. Figure 1 shows the functional diagram of the device of the prototype.

На фиг.2 представлена функциональная схема предлагаемого устройства. Figure 2 presents the functional diagram of the proposed device.

На фиг. 3 изображены временные диаграммы, поясняющие работу устройства при повышении скорости приема над скоростью передачи. In FIG. 3 is a timing chart explaining the operation of the device with increasing reception speed over the transmission rate.

На фиг.4 приведены временные диаграммы, поясняющие работу устройства при превышении скорости передачи над скоростью приема. Figure 4 shows the timing diagrams explaining the operation of the device when the transmission speed exceeds the reception speed.

Предлагаемое устройство (фиг.2) содержит задающий генератор 1, формирователь опорной частоты 2, анализатор сигналов 3, формирователь тактовой частоты 4, декодер 5, двоичный счетчик 6, первый 7, второй 8, третий 9, четвертый 10, пятый 11 и шестой 12 D-триггеры, регистр сдвига 13, реверсивный счетчик 14, первый 15 и второй 16 элементы ИЛИ, первый 17, второй 18 и третий 19 элементы И, элемент ИЛИ - НЕ 20, элемент И - НЕ 21, информационный 22 и управляющий 23 входы, тактовый 24 и информационный 25 выходы. The proposed device (figure 2) contains a master oscillator 1, a reference frequency shaper 2, a signal analyzer 3, a frequency shaper 4, a decoder 5, a binary counter 6, the first 7, the second 8, the third 9, the fourth 10, the fifth 11 and the sixth 12 D-flip-flops, shift register 13, reverse counter 14, first 15 and second 16 elements OR, first 17, second 18 and third 19 elements AND, element OR - NOT 20, element AND - NOT 21, information 22 and control 23 inputs, 24 clock and 25 information outputs.

Устройство имеет следующие связи. Выход задающего генератора 1 через формирователь опорной частоты 2 подключен к первым входам анализатора сигналов 3, формирователя тактовой частоты 4 и декодера 5. Выход декодера 5 соединен с информационным 25 выходом устройства, информационный вход 22 которого подключен ко второму входу анализатора сигналов 3. Первый выход последнего соединен со вторым входом декодера 5, а второй - со вторым входом формирователя тактовой частоты 4. Первый выход формирователя тактовой частоты 4 подключен к тактовому 24 выходу устройства и к третьему входу декодера 5, второй - к четвертому входу декодера 5, третий и четвертый - к информационным входам соответственно первого 7 и второго 8 D-триггеров, пятый - к тактовым входам первого 7 и второго 8 D-триггеров. Выход задающего генератора 1 дополнительно подключен к тактовым входам четвертого 4, пятого 5 и шестого 6 D-триггеров, выход формирователя опорной частоты 2 через первый 15 элемент ИЛИ - к счетному входу двоичного счетчика 6, второй выход анализатора сигналов 3 - к первому входу первого 17 элемента И и к тактовому входу регистра сдвига 13, пятый выход формирователя тактовой частоты 4 - к информационному входу пятого 11 D-триггера, выход которого через последовательно соединенные третий 19 элемент И и второй 16 элемент ИЛИ подключен к счетному входу реверсивного счетчика 14. Выход реверсивного счетчика 14 соединен со вторым входом формирователя опорной частоты 2. Прямой выход первого 7 и инверсный выход второго 8 D-триггеров через элемент И - НЕ 21 подключены ко второму входу третьего 19 элемента И, выход первого 17 элемента И - к первому входу элемента ИЛИ - НЕ 20 и к информационному входу четвертого 10 D-триггера, инверсный выход которого соединен со вторым входом элемента ИЛИ - НЕ 20, выход которого подключен ко входам установки в "0" третьего 9 D-триггера и двоичного счетчика 6. Младший из трех последних разрядов двоичного счетчика 6 подключен к тактовому входу, а предпоследний и последний через второй 18 элемент И - к информационному входу третьего 9 D-триггера, инверсный выход которого соединен с информационным входом регистра сдвига 13, а прямой - со вторыми входами первого 15 элемента ИЛИ, первого 17 элемента И и входом установки в "0" регистра сдвига 13, выход которого подключен к управляющему входу реверсивного счетчика 14 и к информационному входу шестого 12 D-триггера, выходом соединенного со вторым входом второго 16 элемента ИЛИ. Третий вход формирователя тактовой частоты 4 объединен с пятым входом декодера 5 и подключен к управляющему 23 входу устройства. The device has the following connections. The output of the master oscillator 1 through the reference frequency driver 2 is connected to the first inputs of the signal analyzer 3, the frequency driver 4 and the decoder 5. The output of the decoder 5 is connected to the information 25 output of the device, the information input 22 of which is connected to the second input of the signal analyzer 3. The first output of the last connected to the second input of the decoder 5, and the second to the second input of the clock driver 4. The first output of the driver 4 clock connected to the clock 24 output of the device and to the third input of the decoder pa 5, the second - fourth input to the decoder 5, the third and fourth - respectively to the data inputs of the first 7 and second 8 D-flip-flops, fifth - to the clock inputs of the first 7 and second 8 D-triggers. The output of the master oscillator 1 is additionally connected to the clock inputs of the fourth 4, fifth 5 and sixth 6 D-flip-flops, the output of the reference frequency driver 2 through the first 15 element OR to the counting input of the binary counter 6, the second output of the signal analyzer 3 to the first input of the first 17 element And to the clock input of the shift register 13, the fifth output of the clock driver 4 - to the information input of the fifth 11 D-flip-flop, the output of which is connected through the third third AND element and the second 16 OR element connected to the counting input 14, the output of the reverse counter is connected to the second input of the reference frequency driver 2. The direct output of the first 7 and the inverse output of the second 8 D-flip-flops through the AND element - NOT 21 are connected to the second input of the third 19 And element, the output of the first 17 And element - to the first input of the OR element - NOT 20 and to the information input of the fourth 10 D-trigger, the inverse output of which is connected to the second input of the OR - NOT 20 element, the output of which is connected to the inputs of the “0” setting of the third 9 D-trigger and binary counter 6 The youngest of the last three the digits of the binary counter 6 are connected to the clock input, and the penultimate and last through the second 18 AND element is to the information input of the third 9 D-flip-flop, the inverse output of which is connected to the information input of the shift register 13, and the line is connected to the second inputs of the first 15 of the OR element, the first 17 AND elements and the installation input to “0” of shift register 13, the output of which is connected to the control input of the reverse counter 14 and to the information input of the sixth 12 D-flip-flop, connected to the second input of the second 16 OR elements. The third input of the driver of the clock frequency 4 is combined with the fifth input of the decoder 5 and is connected to the control 23 input of the device.

Предлагаемое устройство осуществляет анализ поступающих сигналов, автоподстройку тактовой частоты и декодирование информации аналогично устройству-прототипу. Автоматическое согласование скоростей при превышении скорости приема над скоростью передачи и при превышении скорости передачи над скоростью приема происходит следующим образом. The proposed device performs the analysis of incoming signals, auto-tuning the clock frequency and decoding information similarly to the prototype device. Automatic coordination of speeds when the reception speed exceeds the transmission rate and when the transmission speed exceeds the reception rate is as follows.

При включении электропитания элементы памяти устройства могут находиться в произвольном состоянии, при этом третий 9 D-триггер, если он находится в состоянии "0" по прямому выходу, по истечении переходного периода установится в состояние "1" сигналом с выхода второго 18 элемента И, выделяемого при работе двоичного счетчика 6, на счетный вход которого через первый 15 элемент ИЛИ поступают импульсы опорной частоты F_оп с выхода мультиплексора 2.2. Сигналом лог. "1", поступающим с прямого выхода третьего 9 D-триггера на вход установки в "0" регистра сдвига 13, реверсивный счетчик 14 по входу управления (±1) устанавливается в режим суммирования.When the power is turned on, the memory elements of the device can be in an arbitrary state, while the third 9 D-flip-flop, if it is in the state "0" by direct output, after the transition period is set to state "1" by the signal from the output of the second 18 And element, allocated during operation of the binary counter 6, the counting input of which through the first 15 element OR receives pulses of the reference frequency F _op from the output of the multiplexer 2.2. Signal log. “1”, coming from the direct output of the third 9 D-flip-flop to the installation input in “0” of shift register 13, the reverse counter 14 at the control input (± 1) is set to the summing mode.

На выходе узла формирования опорной частоты 2 значение опорной частоты может быть равным, а также большим или меньшим требуемой величины. At the output of the node forming the reference frequency 2, the value of the reference frequency can be equal to, and also greater or less than the required value.

При установке опорной частоты приема, соответствующей согласованной работе передающей стороны с приемной, в момент появления переднего фронта очередного импульса коррекции с выхода элемента И 4.3 на прямых выходах первого 7 и второго 8 D-триггеров устанавливается комбинация "10", в результате чего на выходе элемента И - НЕ 21 имеет место лог. "0", блокирующий прохождение импульса коррекции через третий 19 элемент И и второй 16 элемент ИЛИ на счетный вход реверсивного счетчика 14. Благодаря этому состояние реверсивного счетчика не изменяется и, следовательно, не изменяется код скорости, определяющий номинал опорной частоты. When setting the reference reception frequency corresponding to the coordinated operation of the transmitting side with the receiving side, at the moment of the leading edge of the next correction pulse from the output of AND element 4.3, the combination "10" is set at the direct outputs of the first 7 and second 8 D-flip-flops, as a result of which the element And - NOT 21 there is a log. "0", blocking the passage of the correction pulse through the third 19 AND element and the second 16 OR element to the counting input of the reversible counter 14. Due to this, the state of the reversible counter does not change and, therefore, the speed code that determines the nominal frequency reference does not change.

Если значение опорной частоты приема выше требуемой (фиг.3), то в момент появления очередного импульса коррекции с выхода элемента 4.3 последний (2^m) и дополнительный (2^m+1) разряды двоичного счетчика 4.1 устанавливаются в "1". По переднему фронту импульса коррекции первый 7 и второй 8 D-триггеры устанавливаются в состояние "1" и на выходе элемента И - НЕ 21 появляется лог. "1", разрешающая прохождение импульса коррекции через третий 19 элемент И и второй 16 элемент ИЛИ на счетный вход реверсивного счетчика 14, находящегося, как об этом говорилось выше, по входу управления в режиме суммирования. В результате состояние реверсивного счетчика увеличивается на единицу, что обеспечивает понижение опорной частоты. Процесс продолжается до получения требуемого значения опорной частоты.If the value of the reference reception frequency is higher than required (Fig. 3), then at the moment of the appearance of the next correction pulse from the output of element 4.3, the last (2 ^m ) and additional (2 ^{m + 1} ) bits of the binary counter 4.1 are set to "1". On the leading edge of the correction pulse, the first 7 and second 8 D-flip-flops are set to "1" and a log appears at the output of the AND - NOT 21 element. "1", allowing the passage of the correction pulse through the third 19 AND element and the second 16 OR element to the counting input of the reversible counter 14, located, as mentioned above, at the control input in the summing mode. As a result, the state of the reversible counter is increased by one, which ensures a decrease in the reference frequency. The process continues until the desired reference frequency is obtained.

Если опорная частота приема ниже требуемой (фиг.4), то согласование осуществляется с помощью элементов 6, 9, 10, 12, 13, 15, 17, 18 и 20 следующим образом. С помощью двоичного счетчика 6 и второго 18 элемента И на выходе третьего 9 D-триггера формируется временной интервал, величина которого, выраженная в периодах опорной частоты, определяется как
N=7•2^m-3,
где m≥3 - число разрядов двоичного счетчика 6.If the reference reception frequency is lower than required (Fig. 4), then coordination is carried out using the elements 6, 9, 10, 12, 13, 15, 17, 18 and 20 as follows. Using a binary counter 6 and a second 18 And element, a time interval is formed at the output of the third 9 D-trigger, the value of which, expressed in periods of the reference frequency, is defined as
N = 7 • 2 ^m-3 ,
where m≥3 is the number of bits of the binary counter 6.

Формирование интервала (N) начинается с момента поступления на вход первого 17 элемента И импульса с выхода элемента 3.3, появляющегося при каждой знакоперемене (при переходе из "1" в "0" или из "0" в "1") во входной последовательности на информационном входе 22 устройства. С помощью схемы, выполненной на четвертом 10 D-триггере и элементе ИЛИ - НЕ 20, формируется короткий импульс, устанавливающий в "0" двоичный счетчик 6 и третий 9 D-триггер. В результате этого регистр сдвига 13 получает возможность продвижения "1", поступающей с инверсного выхода третьего 9 D-триггера импульсами знакоперемен с выхода элемента 3.3. В рассматриваемом случае, когда опорная частота приема ниже требуемой, на тактовый вход регистра сдвига 13 в течение времени формирования интервала поступает не менее двух импульсов и на выходе регистра сдвига 13 появляется "I", которая переводит реверсивный счетчик 14 по входу управления (±1) в режим вычитания, а через небольшую задержку, создаваемую шестым 12 D-триггером, поступает через второй 16 элемент ИЛИ на счетный вход реверсивного счетчика 14, переводя его в предыдущее состояние, соответствующее более высокому значению опорной частоты. Процесс продолжается до появления на выходе реверсивного счетчика 14 требуемого кода скорости, а на выходе формирователя опорной частоты 2 требуемого значения опорной частоты. The formation of the interval (N) starts from the moment the first 17 And elements enter the input from the output of the 3.3 element that appears during each alternating sign (when changing from "1" to "0" or from "0" to "1") in the input sequence to information input 22 of the device. Using a circuit performed on the fourth 10 D-trigger and the OR element - NOT 20, a short pulse is formed, setting binary counter 6 to "0" and the third 9 D-trigger. As a result of this, shift register 13 gets the opportunity to advance “1” coming from the inverse output of the third 9 D-flip-flop pulses of alternating sign from the output of element 3.3. In the case under consideration, when the reference reception frequency is lower than the required, at least two pulses arrive at the clock input of the shift register 13 during the interval formation time and "I" appears at the output of the shift register 13, which translates the reversible counter 14 at the control input (± 1) into the subtraction mode, and after a short delay created by the sixth 12th D-flip-flop, it enters through the second 16th element OR to the counting input of the reverse counter 14, translating it into a previous state corresponding to a higher value of the reference frequency. The process continues until the required speed code appears at the output of the reversible counter 14, and at the output of the reference frequency driver 2 the required value of the reference frequency.

Таким образом, предлагаемое техническое решение обеспечивает автоматическое согласование скоростей передающей и приемной сторон без внешних сигналов управления (исключая управление выбором разновидности используемого двухинтервального канального кода), что повышает производительность линии связи. Thus, the proposed technical solution provides automatic matching of the speeds of the transmitting and receiving sides without external control signals (excluding control over the choice of the type of two-channel channel code used), which increases the performance of the communication line.

Источники литературы
1. Князькин B. C. , Пресняков Ю.В., Трошанов В.А. Декодер. Патент RU 2088044, М. Кл. Н 03 М 5/22.Sources of literature
1. Knyazkin BC, Presnyakov Yu.V., Troshanov V.A. Decoder. Patent RU 2088044, M. Cl. H 03 M 5/22.

2. Горюнов В.А., Колесников А.В., Котов В.И., Трошанов В.А. Устройство синхронизации и декодирования. Свидетельство на полезную модель 16809, М. Кл. Н 03 М 5/22. 2. Goryunov V. A., Kolesnikov A. V., Kotov V. I., Troshanov V. A. Device synchronization and decoding. Certificate for utility model 16809, M. Kl. H 03 M 5/22.

3. Горюнов В.А., Колесников А.В., Котов В.И., Овчинкин Г.М., Трошанов В. А. Приемник цифровой информации. Заявка на полезную модель 2000131122 от 13.12.2000 г., М. Кл. Н 03 М 5/22. 3. Goryunov V. A., Kolesnikov A. V., Kotov V. I., Ovchinkin G. M., Troshanov V. A. Receiver of digital information. Application for utility model 2000131122 dated 12/13/2000, M. Cl. H 03 M 5/22.

Положительное решение ФИПС от 12.03.2001 г. FIPS positive decision of March 12, 2001

Claims

A discrete information receiving device comprising a master oscillator, a reference frequency driver, a signal analyzer, a frequency driver, a decoder, a binary counter, the first and second D-flip-flops, the first AND element, the first OR element, information and control inputs, clock and information outputs, the output of the master oscillator through the driver of the reference frequency is connected to the first inputs of the signal analyzer, the driver of the clock frequency and the decoder, the output of which is connected to the information output of the device VA, the information input of which is connected to the second input of the signal analyzer, the first output of which is connected to the second input of the decoder, and the second to the second input of the clock driver, the first output of which is connected to the clock output of the device and to the third input of the decoder, and the second to the fourth decoder input, the third and fourth - to the information inputs of the first and second D-flip-flops, respectively, the fifth - to the clock inputs of the first and second D-flip-flops, the output of the first OR element is connected to the counting input of the binary count chick, and the third input of the clock frequency driver is combined with the fifth input of the decoder and connected to the control input of the device, characterized in that a reverse counter, shift register, third, fourth, fifth and sixth D-flip-flops, second and third elements And are introduced into it the second OR element, the OR-NOT element and the NAND element, while the output of the master oscillator is connected to the clock inputs of the fourth, fifth and sixth D-flip-flops, the output of the reference driver is to the first input of the first OR, the second output of the signal analyzer tothe first input of the first AND element and to the clock input of the shift register, the fifth output of the clock driver is the information input of the fifth D-trigger, the output of which is connected through the third element AND and the second OR element connected to the counting input of the reverse counter, the output of which is connected to the second the input of the reference frequency driver, the direct output of the first D-trigger and the inverse output of the second D-trigger through the And element - are NOT connected to the second input of the third And element, the output of the first And element is connected to to the input input of the OR element is NOT and to the information input of the fourth D-trigger, the inverse output of which is connected to the second input of the element OR-NOT, the output of which is connected to the inputs of the “0” setting of the third D-trigger and binary counter, the least of the last three digits which is connected to the clock input, and the penultimate and last through the second AND element, to the information input of the third D-trigger, the inverse output of which is connected to the information input of the shift register, and the line to the second inputs of the first OR element, the first element And coagulant and input for setting to "0" of the shift register, the output of which is connected to the control input of the reversible counter and to the data input of a sixth D-flip-flop output coupled to a second input of the second OR gate.