RU2134442C1

RU2134442C1 - Device for logic program control of electric drives, electronic switches, and alarms

Info

Publication number: RU2134442C1
Application number: RU97112561A
Authority: RU
Inventors: Б.Г. Терехин; Н.Б. Терехина
Original assignee: Терехин Борис Германович
Priority date: 1997-07-11
Filing date: 1997-07-11
Publication date: 1999-08-10

Abstract

FIELD: programmable and controllable computing devices for process lines and multicomputer systems. SUBSTANCE: device has switching and computing unit, random-access memory unit, input and output units, pulse generator, acceleration unit, and programmable unit. Provision is made for selecting way of computing Boolean functions. EFFECT: improved speed of device. 10 dwg

Description

Изобретение относится к программируемым и управляющим вычислительным устройствам и может применяться самостоятельно в системах управления различными технологическими линиями, вычислительных комплексах в качестве устройств пересылки однобитовой информации и вычисления булевых функций, освобождая от этих операций многоразрядные микропроцессоры, выполняющие вычисления булевых функций сложными и длительными процедурами. The invention relates to programmable and control computing devices and can be used independently in control systems for various processing lines, computer complexes as devices for sending single-bit information and computing Boolean functions, freeing multi-bit microprocessors from these operations that perform Boolean function calculations with complex and lengthy procedures.

Известно устройство, содержащее входной блок, подключенный через общую информационную шину к выходу блока оперативной памяти и к входу вычислительного блока, выход которого, через триггер памяти связан с выходным блоком, блоком оперативной памяти и управляемым инвертором, выход которого соединен с управляющим блоком, на входы которого поступают дополнительные командные шины из программного блока передающие номер внеочередного такта /авт. св. СССР N 1071999, G 05 B 19/08/. A device is known that contains an input unit connected via a common information bus to the output of the RAM block and to the input of the computational block, the output of which, through a memory trigger, is connected to the output block, RAM block, and a controlled inverter, the output of which is connected to the control block, to the inputs which receives additional command buses from the software unit transmitting the number of an extraordinary clock / auto. St. USSR N 1071999, G 05 B 19/08 /.

Недостатком данного устройства является то, что оно обладает относительно низким быстродействием и для передачи внеочередного такта в нем используются дополнительные командные шины, идущие из программного блока в управляющий блок, что увеличивает число проводов связи, а значит понижает надежность работы устройства и делает его громозким. The disadvantage of this device is that it has a relatively low speed and for transmitting an extra clock cycle, it uses additional command buses coming from the software unit to the control unit, which increases the number of communication wires, and therefore reduces the reliability of the device and makes it cumbersome.

Наиболее близким по технической сущности, надежной и эффективной организации процесса управления работой всего устройства является устройство, содержащее входной и выходной блоки, блоки оперативной памяти и синхронизации, коммутационно-вычислительный блок, генератор импульсов и программный блок, причем генератор импульсов связан с блоком синхронизации, который своими выходами соединен с входами коммутационно-вычислительного блока, блока оперативной памяти, выходного и программного блоков /авт. св. СССР N 1801223, G 05 B 19/08, 1993/. The closest in technical essence, reliable and efficient organization of the process of controlling the operation of the entire device is a device containing input and output blocks, RAM and synchronization blocks, a switching and computing unit, a pulse generator and a program block, the pulse generator being connected to a synchronization block, which its outputs are connected to the inputs of the switching and computing unit, the RAM block, the output and program blocks / ed. St. USSR N 1801223, G 05 B 19/08, 1993 /.

Недостатком данного устройства является относительно низкое быстродействие из-за того, что необходимо "перебрать" все переменные, входящие в состав вычисляемых булевых функций независимо от их влияния на результат вычисления булевых функций в настоящий момент времени. The disadvantage of this device is the relatively low speed due to the fact that it is necessary to "sort through" all the variables that are part of the calculated Boolean functions, regardless of their influence on the result of the calculation of Boolean functions at a given time.

Целью изобретения является повышение быстродействия устройства при вычислении булевых функций, за счет учета только активных переменных в данный момент времени. The aim of the invention is to increase the speed of the device when calculating Boolean functions, by taking into account only active variables at a given time.

Поставленная цель достигается тем, что в известное устройство для дистанционного программного логического управления электроприводами, электронными ключами и сигнализацией, содержащее коммутационно-вычислительный блок, связанный входами с входным блоком, блоком синхронизации и через командные шины с программным блоком, а выходами с блоком оперативной памяти и выходным блоком, генератор импульсов, причем коммутационно-вычислительный блок состоит из дешифратора, входы которого связаны с тремя командными шинами, а выходы соединены с блоком оперативной памяти, выходным блоком и внутри блока, через элементы первого и второго И, элементы ИЛИ, ИСКЛЮЧАЮЩЕЕ ИЛИ, третьего элемента И с управляющим входом ячейки памяти, а вторые входы первого и второго элементов И подключены к входному блоку и блоку оперативной памяти, второй вход элемента ИСКЛЮЧАЮЩЕЕ ИЛИ и информационный вход ячейки памяти связаны с четвертой и пятой управляющими шинами, введен блок ускорения, содержащий первый и второй ряды управляемых ячеек памяти, три электронных ключа, четыре элемента И, дешифратор, инвертор, ряд двухвходовых элементов ИЛИ, пять элементов ИЛИ, причем информационные входы двух рядов ячеек памяти соединены со всеми, кроме двух первых и двух последних, выходами программного блока, а управляемые входы двух рядов ячеек памяти связаны с первым и вторым выходами дешифратора, входы которого подключены к двум последним выходам программного блока, выходы первого и второго рядов ячеек памяти соединены соответственно с информационными входами первого и второго рядов электронных ключей, выходы которых связаны, через ряд двухвходовых элементов ИЛИ с установочными входами счетных триггеров программного блока, управляемый вход первого электронного ключа соединен с выходом первого элемента И, первый вход которого подключен к третьему выходу дешифратора, а второй - к выходу блока синхронизации и входу программного блока, а третий вход к выходу второго элемента И и через инвертор к первому входу третьего элемента И, второй, третий и четвертый входы которого связаны соответственно с выходом блока синхронизации, четвертым выходом дешифратора и выходом первого элемента ИЛИ, а выход подключен к первому входу второго элемента ИЛИ, выход которого связан с управляющим входом второго электронного ключа, а второй вход соединен с выходом четвертого элемента И, первый, второй, третий и четвертый входы которого связаны соответственно с вторым и третьим входами третьего элемента И, с выходом третьего элемента ИЛИ и с выходом второго элемента И, первый вход которого подключен к выходу элемента ИСКЛЮЧАЮЩЕЕ ИЛИ коммутационно-вычислительного блока, а второй вход связан с выходом четвертого элемента ИЛИ, входы которого соединены через третий электронный ключ с тремя выходами программного блока, информационные входы третьего электронного ключа связаны с тремя выходами программного блока, а выходы с управляющими входами коммутационно-вычислительного блока, управляющий вход третьего электронного ключа соединен через пятый элемент ИЛИ с первым и вторым выходами дешифратора, входы первого и третьего элементов ИЛИ связаны с дополнительными выходами дешифратора коммутационно-вычислительного блока, в последний блок введены два элемента ИЛИ и дешифратор дополнен двумя выходами и связями по входу с соответствующими выходами блока ускорения, причем входы введенных элементов ИЛИ подключены к четырем выходам дешифратора, а выходы соединены с вторыми входами двух элементов И. This goal is achieved by the fact that in the known device for remote programmable logical control of electric drives, electronic keys and alarms, containing a switching and computing unit, connected by inputs to the input unit, synchronization unit and via command buses with a program unit, and outputs with a random access memory unit and an output unit, a pulse generator, and the switching and computing unit consists of a decoder, the inputs of which are connected to three command buses, and the outputs are connected to RAM window, the output block and inside the block, through the elements of the first and second AND, OR elements, EXCLUSIVE OR, the third element AND with the control input of the memory cell, and the second inputs of the first and second elements AND are connected to the input block and the RAM block, the second the input of the EXCLUSIVE OR element and the information input of the memory cell are connected to the fourth and fifth control buses, an acceleration unit is introduced containing the first and second rows of controllable memory cells, three electronic keys, four And elements, a decoder, invert p, a series of two-input OR elements, five OR elements, the information inputs of two rows of memory cells connected to all but the first two and last two outputs of the program unit, and the controlled inputs of two rows of memory cells connected to the first and second outputs of the decoder, the inputs of which connected to the last two outputs of the program unit, the outputs of the first and second rows of memory cells are connected respectively to the information inputs of the first and second rows of electronic keys, the outputs of which are connected through a series of two-input OR elements with the installation inputs of the counting triggers of the software unit, the controlled input of the first electronic key is connected to the output of the first AND element, the first input of which is connected to the third output of the decoder, and the second to the output of the synchronization unit and the input of the program unit, and the third input to the output of the second element And and through the inverter to the first input of the third AND element, the second, third and fourth inputs of which are connected respectively with the output of the synchronization unit, the fourth output of the decoder and the output of the first OR element, and the output is connected to the first input of the second OR element, the output of which is connected to the control input of the second electronic key, and the second input is connected to the output of the fourth AND element, the first, second, third and fourth inputs of which are connected with the second and third inputs of the third AND element, with the output of the third OR element and with the output of the second AND element, the first input of which is connected to the output of the EXCLUSIVE OR element of the switching and computing unit, and the second input is connected to the output of the fourth OR element, the inputs of which are dined through a third electronic key with three outputs of the program unit, information inputs of the third electronic key are connected to three outputs of the program unit, and outputs with control inputs of the switching and computing unit, the control input of the third electronic key are connected through the fifth OR element to the first and second outputs of the decoder, the inputs of the first and third elements of OR are connected with additional outputs of the decoder of the switching and computing unit, the last block contains two OR elements and an additional decoder It is equipped with two outputs and input connections with the corresponding outputs of the acceleration unit, the inputs of the input elements OR connected to the four outputs of the decoder, and the outputs connected to the second inputs of the two elements I.

Предлагаемое устройство поясняется функциональной схемой на фиг.1. The proposed device is illustrated by the functional diagram in figure 1.

Устройство состоит из входного блока /далее БН/ 1, соединенного с входом коммутационно-вычислительного блока /далее БКВ/ 2, связанного с блоком оперативной памяти /далее БОП/ 3, с выходным блоком /далее БВ/ 4 и через блок синхронизации /далее БС/ 5 с генератором импульсов /далее ГИ/ 6, программным блоком /далее БП/ 7 и блоком ускорения /далее БУ/ 8, содержащим первый и второй ряды управляемых ячеек памяти /далее УЯП/ 9, выходами соединенных с информационными входами соответственно первого и второго рядов электронных ключей /далее ЭК/ 10, связанных выходами с рядом двухвходовых элементов ИЛИ 11, а своим управляемым выходом первый ЭК связан с выходом первого элемента И 12, один вход последнего связан с дешифратором 13, а другой вход, через второй элемент И 14 с четвертым элементом ИЛИ 15 и через инвертор 16 с третьим элементом И 17, который вторым входом подключен к первому элементу ИЛИ 18, а выходом, через второй элемент ИЛИ 19 к четвертому элементу И 20, своим входом соединенного с третьим элементом ИЛИ 21, третьего электронного ключа 22, управляющий вход которого связан с пятым элементом ИЛИ 23, а информационные входы с выходами программного блока. The device consists of an input unit / further BN / 1, connected to the input of the switching and computing unit / further BKV / 2, connected to a random access memory unit / hereinafter BOP / 3, with an output unit / further BV / 4 and through a synchronization unit / further BS / 5 with a pulse generator / further ГИ / 6, a program unit / further БП / 7 and an acceleration unit / further БУ / 8, containing the first and second rows of controllable memory cells / further УЯП / 9, outputs connected to the information inputs of the first and second rows of electronic keys / hereinafter referred to as EC / 10, associated outputs with a number of two-input elements OR 11, and with its controlled output, the first EC is connected to the output of the first element And 12, one input of the last is connected to the decoder 13, and the other input, through the second element And 14 with the fourth element OR 15 and through the inverter 16 with the third AND element 17, which is connected by a second input to the first OR element 18, and through the second OR element 19 to the fourth AND 20 element, with its input connected to the third element OR 21, of the third electronic key 22, the control input of which is connected to the fifth OR element 23, and information tional inputs to the outputs of the program block.

Работа первого и второго рядов ЭК 10 состоит в том, что при наличии единичных сигналов на их управляющих входах, они пропускают сигналы с выходов первого или второго рядов ячеек памяти 9 на входы двухвходовых элементов ИЛИ 11. The work of the first and second rows of EC 10 is that if there are single signals at their control inputs, they pass signals from the outputs of the first or second rows of memory cells 9 to the inputs of two-input elements OR 11.

При наличии нулевого сигнала на управляющем входе третьего ЭК 22 последний пропускает логические команды C₃...C₅, поступающие с БП 7 на входы БКВ 2 и C₃...C₅ после этого обозначаются через C'₃...C'₅ и которые вместе с командами C₁ и C₂, поступающими с двух первых выходов блока 7 управляют работой блока БКВ 2.If there is a zero signal at the control input of the third EC 22, the last one skips the logical commands C ₃ ... C ₅ coming from BP 7 to the inputs of the BKV 2 and C ₃ ... C ₅ then they are denoted by C ' ₃ ... C' ₅ and which, together with the commands C ₁ and C ₂ coming from the first two outputs of block 7, control the operation of the BKV 2 block.

C₆. ..C_j - адресные команды, определяющие номера ячеек памяти в блоках 3 и 4, или номер входного сигнала в блоке 1, а также номера внеочередных тактов при определенных сочетаниях команд C_j+1 и C_j+2 двух последних выходов блока 7.C ₆ . ..C _j - address commands that determine the number of memory cells in blocks 3 and 4, or the number of the input signal in block 1, as well as the numbers of extraordinary clock cycles for certain combinations of commands C _{j + 1} and C _{j + 2 of the} last two outputs of block 7.

C_j+1 и C_j+2 - команды, определяющие процедуру перескока номеров выполняемых команд.C _{j + 1} and C _{j + 2} - commands that determine the procedure for jumping numbers of executed commands.

X₁. . .X_n - входные сигналы, поступающие с дискретных датчиков /на схеме не показаны/ от объема управления.X ₁ . . .X _n - input signals coming from discrete sensors / not shown on the diagram / from the control volume.

a₁. . . a_k - сигналы, устанавливающие счетные триггеры 54 блока 7 в состояние, соответствующее внеочередному номеру такта.a ₁ . . . a _k - signals that set the counting flip-flops 54 of block 7 to a state corresponding to an extraordinary measure number.

b₁ - синхроимпульс, поступающий с выхода элемента 42 блока БКВ 2.b ₁ - a clock pulse coming from the output of element 42 of the BKV 2 block.

b₂ - сигнал синхронизации, поступающий на каждом такте из блока БС 5 на элементы 17, 20 и 22 блока БУ 8.b ₂ is the synchronization signal received at each cycle from the BS unit 5 to the elements 17, 20 and 22 of the control unit 8.

е, б, г, д - сигналы, поступающие с выходов дешифратора 3 блока 2 на соответствующие входы элементов 18 и 21 блока 8. e, b, d, d - signals coming from the outputs of the decoder 3 block 2 to the corresponding inputs of the elements 18 and 21 of block 8.

Первый и второй ряды ячеек памяти принимает и записывает информационные сигналы C₃...C_j при наличии единичных командных сигналов, поступающих с выхода дешифратора 13 блока 8 при C_j+1=0 и C_j+2=0 для первого ряда и при C_j+1=1 и C_j+2= 0 для второго ряда. При этом третий электронный ключ 22 заперт и не пропускает значения C₃, C₄ и C₅ на входы блока 2. На выходе ЭК 22 в этом случае имеются сигналы "0".The first and second rows of memory cells receives and records information signals C ₃ ... C _j in the presence of single command signals coming from the output of the decoder 13 of block 8 with C _{j + 1} = 0 and C _{j + 2} = 0 for the first row and for C _{j + 1} = 1 and C _{j + 2} = 0 for the second row. At the same time, the third electronic key 22 is locked and does not pass the values of C ₃ , C ₄ and C ₅ to the inputs of block 2. At the output of EC 22 in this case there are signals "0".

Программный блок 7 известной конструкции /фиг.3/ состоит из счетчика импульсов с установочными входами 28 на счетный вход которого поступают импульсы из блока синхронизации 5, а на установочные входы подаются сигналы a₁. . .a_k из блока БУ 8, которые при C_j+2=1 переводят счетчик 28 во внеочередное положение. При C_j+2=0 счетчик 28 работает в обычном счетном режиме, дешифратора 29, распределяющего импульсы по элементам постоянной памяти 30 /например серии ПЗУ 155РЕЗ/, на которые записываются программы работы всего устройства. Перед началом работы счетчик 28 устанавливается в исходное нулевое положение. Подробнее схема счетчика 28 представлена на фиг.10, где индексом 50 обозначен элемент НЕ, а индексом 51 обозначены счетные триггеры с установочными J и K-входами.The program unit 7 of a known design / 3 / consists of a pulse counter with installation inputs 28 to the counting input of which pulses from the synchronization unit 5 are received, and signals a ₁ are supplied to the installation inputs. . .a _k from block BU 8, which, when C _{j + 2} = 1, translates counter 28 to an extraordinary position. When C _{j + 2} = 0, the counter 28 operates in the usual counting mode, of the decoder 29, which distributes the pulses to the elements of the permanent memory 30 / for example, a series of ROM 155REZ /, on which the programs of the entire device are recorded. Before starting work, the counter 28 is set to its original zero position. The counter circuit 28 is shown in more detail in Fig. 10, where the index 50 denotes the element NOT, and the index 51 denotes counting triggers with installation J and K inputs.

Выходной блок 4 /фиг. 2/ состоит из элементов И 24, ячеек памяти 25, куда заносится информация из блока БКВ 2 и соответствующих усилителей 26, передающих логические сигналы из ячеек памяти на электроприводы и т.д., по адресам, определяемым адресными сигналами C₆...C_j, командам из блока 2, поступающим на дешифратор 27.The output unit 4 / Fig. 2 / consists of AND 24 elements, memory cells 25, where information from the BKV 2 block and corresponding amplifiers 26 are transmitted, transmitting logical signals from memory cells to electric drives, etc., at the addresses determined by address signals C ₆ ... C _j , instructions from block 2, arriving at the decoder 27.

Блок оперативной памяти 3, который представлен на фиг.4 содержит элементы И 31 обращения к ячейкам памяти. В качестве последних можно использовать стандартные ОЗУ, или как в нашем примере отдельные элементы памяти 32, элементы считывания 33 /например элемент И/, элемент ИЛИ 34, первый и второй дешифраторы 35, при этом через соответствующий элемент заносится или считывается информация по команде из блока БКВ 2 и в соответствии с адресным кодом C₆...C_j.The RAM block 3, which is presented in figure 4 contains elements And 31 access to memory cells. As the latter, you can use standard RAM, or as in our example, individual memory elements 32, read elements 33 / for example, AND element, OR element 34, first and second decoders 35, while information on a command from the block is entered or read through the corresponding element BKV 2 and in accordance with the address code C ₆ ... C _j .

Блок БКВ 2 логической структуры /фиг. 5/ состоит из трехвходового дешифратора 36, своими входами связанного с выходами C'₃, C'₄ и C'₅ блока 8, а первым /верхним/, вторым введенным, третьим и четвертым введенным выходами, соединенного с входами введенных элементов ИЛИ 37 и 38, выходы которых связаны с первыми входами элементов И 39 и 40, вторые входы последних подключены к входному блоку и блоку БОП 1 и 3, а выходы к входам элемента ИЛИ 41, выход которого связан с первым входом элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 42, второй вход последнего соединен с выходом C₁ блока 7, а выход подключен, через элемент И 43 с управляющим входом ячейки памяти 44, информационный вход которой соединен с выходом C₂ блока БП 7, а выход с информационными входами блока 3 и блока 4. Пятый и шестой выходы дешифратора 36 связаны с управляющими входами блоков БОП 3 и БВ 4, а первые четыре выхода соединены также с блоком БУ 8. Принцип работы блока БКВ 2 известен.Block BKV 2 logical structure / Fig. 5 / consists of a three-input decoder 36, its inputs connected to the outputs C ' ₃ , C' ₄ and C ' _{5 of} block 8, and the first / top /, second input, third and fourth input outputs connected to the inputs of the input elements OR 37 and 38, the outputs of which are connected to the first inputs of the AND 39 and 40 elements, the second inputs of the latter are connected to the input unit and the BOP unit 1 and 3, and the outputs to the inputs of the OR element 41, the output of which is connected to the first input of the EXCLUSIVE OR 42 element, the second input of the last connected to an output unit 7, c _1, and the output connected through aND gate 43 to have ravlyaetsya input of memory cell 44 having an information input coupled to an output C ₂ BP block 7, and output to data inputs of block 3 and the block 4. The fifth and sixth outputs of decoder 36 are connected to control inputs of the DRAM blocks 3 and BW 4, and the first four outputs also connected to the unit BU 8. The principle of operation of the unit BKV 2 is known.

Входной блок 1 /фиг. 7/ содержит элементы согласования 52, связанные входами с датчиками, а выходами с первыми входами элементов И 53, выходы которых через элемент ИЛИ 54 соединены с блоком 2, а вторые входы элементов 53 подключены к выходам дешифратора 55. входы которого соединены с блоком программ 7. The input unit 1 / Fig. 7 / contains matching elements 52 connected by inputs with sensors and outputs with first inputs of AND elements 53, the outputs of which through OR element 54 are connected to block 2, and the second inputs of elements 53 are connected to outputs of decoder 55. whose inputs are connected to program block 7 .

Блок синхронизации 5 известной конструкции /фиг. 6/ содержит первый счетный триггер 45, подключенный прямым выходом к элементу И 46, а инверсным выходом к первым входам элементов И 47 и И 48, второй вход последнего подключен к выходу элемента И 49, входы которого связаны с прямым выходом второго счетного триггера 50 и с выходом инвертора 51, вход которого вместе с входом триггера 45 являются входами блока 5 и соединены с ГИ 6. Работа блока 5 поясняется диаграммами /фиг. 8 и 9/. Block synchronization 5 of a known design / Fig. 6 / contains the first counting trigger 45 connected by a direct output to the element And 46, and the inverse output to the first inputs of the elements And 47 and 48, the second input of the last connected to the output of the element And 49, the inputs of which are connected to the direct output of the second counting trigger 50 and with the output of the inverter 51, the input of which, together with the input of the trigger 45, are the inputs of block 5 and connected to the ГИ 6. The operation of block 5 is illustrated by diagrams / Fig. 8 and 9 /.

Принцип работы устройства раскроем на примере вычисления двух функций f₁ и f₂:
f₁=(X₁+X₂+...+X_m)(X_m+1+...+ X_m+k)...(X_m+n+...+X_m+n+L)+f'₁.The principle of operation of the device will be revealed by the example of calculating two functions f ₁ and f ₂ :
f ₁ = (X ₁ + X ₂ + ... + X _m ) (X _{m + 1} + ... + X _{m + k} ) ... (X _{m + n} + ... + X _{m + n + L} ) + f ' ₁ .

Обозначим функцию, содержащую переменные X₁...X_m+n+L через f'₁
f₂=

X₂...X_m(X_m+1+...+ X_m+k)...(X_m+n+...+X_m+n+L)+f'₂.Denote the function containing the variables X ₁ ... X _{m + n + L} by f ' ₁
f ₂ =

X ₂ ... X _m (X _{m + 1} + ... + X _{m + k} ) ... (X _{m + n} + ... + X _{m + n + L} ) + f ' ₂ .

Обозначим функцию, содержащую переменные X₁...X_m+n+L через f''₂.Denote the function containing the variables X ₁ ... X _{m + n + L} by f '' ₂ .

При вычислении f₁ на первом такте при C₁=1 и C₂=0 ячейку памяти 44 блока 2 устанавливаем в состояние "0". Затем на этом же такте из блока 7b первый /верхний/ ряд ячеек памяти 9 записываются значения C₃...C_j, соответствующие номеру такта, с которого начинается вычисление второй дизъюнкции функции f''₁ при C_j+1 и C_j+2, равными "0". На втором такте во второй ряд ячеек памяти 9 под действием команд C_j+1=1 и C_j+2=0 записываются значения C₃...C_j, соответствующие номеру такта на котором начинается вычисление функции f'₁. На третьем такте под действием команд /ЭК 22 открыт/ C₁=0, C₂=1, C'₃=1, C'₄= 0 и C'₅=0 значение X₁, проходит на элемент 39 блока 2 и далее, через элементы 41, 42 и 43, поступает на управляемый вход ячейки 44. При этом, если X₁= 0 ячейка 44 не меняет своего состояния и вычисление продолжается известным порядком, описанным в прототипе, т.е. на следующем такте вызывается переменная X₂ и т.д., пока не обследуется последняя переменная X_m и если одна из переменных X₁. . .X_m равна "1", то под действием этой "1" при C₁=0 значение C₂=1 запишется в ячейку памяти 44 блока 2, а если все переменные X₁...X_m равны "0", то состояние ячейки 44 не изменятся. Это и будет результатом вычисления первой дизъюнкции функции f''₁. Вернемся к третьему такту. При X₁=1 вычислять значение первой дизъюнкции нет смысла, т.к. она обязательно равна "1" и ее значение в нашем случае от переменных X₂...X_m независит. Под действием единичного сигнала b1 с выхода элемента 42 блока 2 /C₁=0 и X₁=1/ при C'₃= 1, C'₄=0, C'₅=0, C_j+1=0, C_j+2=1 и b₂=1 активизируется первый выход "е" дешифратора 36 блока 2 и под действием управляющего сигнала, сформированного при помощи элементов 15, 14 и 12 блока 8 открывается первый /верхний/ ряд ЭК 10 и под действием сигналов, ранее записанных в первый ряд ячеек памяти 9 блока 8 и проходящих через ряд элементов ИЛИ 11 на установочные J-K-входы триггеров 28 блока 7, при этом триггеры 28 устанавливаются в положение, соответствующее номеру такта, на котором начинается вычисление второй дизъюнкции функции f''₁. Вышеописанный алгоритм /процедура/ реализуется при первом значении любой переменной из X₁...X_m равном "1". Аналогичный процесс реализуется, если переменная, ранее записанная в блок БОП 3 считывается из него при C₃= 1, C₄=1 и C₅=0, но при этом активизируется третий выход дешифратора 36 блока 2. Допустим, что все значения X₁...X_n равны "0", тогда под действием команд C'₃=1, C'₄=0, C'₅=0, C_j+1=1 и C_j+2=1 активизируется первый выход "е" дешифратора 36 блока 2 и переменная X_m=0 поступает на вход элемента 42 блока 2 и при C₁=0 на выходе элемента 42 сохраняется "0", т.е. b₁=0. При этом на выходе элемента ИЛИ 19 появится сигнал "1", т.к. под действием единичных сигналов на выходе инвертора 16, элемента 18, четвертом выходе дешифратора 13 и при b₂=1 на выходе элемента И 17 появится сигнал "1", т.е. на управляющий вход второго ряда ЭК 10 поступит сигнал "1" с выхода элемента 19 и ранее /на втором такте/ записанная информация во второй ряд ячеек памяти 9, через второй ряд открытых ЭК 10 и элементы ИЛИ 11 попадает на J-K-входы триггеров 28 блока 7 и устанавливает их в положение, обеспечивающее начало вычисление функции f'₁, т.к. при нулевых значениях X₁...X_m f''₁=0. Из вышеизложенного следует, что предложенное устройство позволяет учитывать только те переменные из набора X, которые являются в данный момент активными, т.е. от которых зависит результат вычисления функции f₁ и тем самым сокращает число тактов, необходимых для вычисления функций f₁. Устройство позволяет делать три выбора для оптимальных вычислений автоматическим способом. Первый выбор позволяет проводить вычисления известным путем, проверяя значения всех переменных данной подфункции. Второй выбор позволяет сократить число тактов при вычислении подфункций, например дизъюнкции, если одна из переменных равна "1". Третий выбор состоит в том, что в случае нулевого значения первой дизъюнкции, входящей в состав конъюнкции автоматически организуется вычисление последующей функции, как например в нашем случае функции f'₁. Поэтому в примере были заранее записаны номера внеочередных тактов для двух возможных переходов при вычислении функций f''₁ и f'₁. Перейдем к вычислению функции f₂. На первом такте в ячейку памяти 44 блока 2 запишем "1" при C₁=1, C₂=1, запишем в первый ряд ячеек памяти 9 блока 8 сигналы C₃...C_j, соответствующие номеру такта для начала вычисления второй дизъюнкции функции f''₂ при C_j+1=0 и C_j+2= 0. На втором такте при C_j+1=1 и C_j+2=0 запишем сигналы C₃...C_j, обеспечивающие вычисление функции f'₂. На третьем такте при C₃=0, C₄=1, C₅=1 и C₂=0 активизируется выход "b" дешифратора 36 блока 2 и значение переменной

через элементы 39, 41, 42 и 43 подается на управляющий вход ячейки памяти 44 блока 2. Если

= 1, то процесс вызова и анализа переменных X₂...X_m продолжается и если они также равны "1", то никакого перехода к внеочередному такту не будет. Если же одна из переменных

,,, X_m равна "0" то на выходе элемента 42 появится "1" при C₁=1, C₂=0, C₃=0, C₄=1, C₅=0 /в случае вызова X₁/, активизируется выход "b", на выходе элемента 42 появится "1", b₁= 1 и при C_j+1=1, C_j+2=1 с помощью логических операций в элементах 15, 14, 21, и 19 на управляющий вход нижнего ряда ЭК 10 поступит сигнал, открывающий нижний ряд ЭК 10 и ранее записанная в нижний ряд ячеек памяти 9 информация поступит, через элементы ИЛИ 11 на J-K-входы триггеров 28 блока 7 и установит их в положение, обеспечивающее начало вычисления функции f'₂, т.к. функция f''₂ равна "0". Введение в блок 2 дополнительных выходов для дешифратора 36 и элементов ИЛИ 37 и 38 позволяет автоматически менять работу блока 8 в зависимости от типа функций, например приведенных в примере при помощи элементов 18 и 21 в блоке 8. Третий и четвертый выходы дешифратора 36 активизируются, когда переменные вызываются из блока БОП 3.When calculating f ₁ on the first cycle with C ₁ = 1 and C ₂ = 0, the memory cell 44 of block 2 is set to the state "0". Then, at the same measure, from the first / top / row of memory cells 9b, values C ₃ ... C _j corresponding to the measure number from which the second disjunction of the function f '' ₁ begins to be calculated for C _{j + 1} and C _{j + 2} equal to "0". At the second measure, in the second row of memory cells 9 under the action of the commands C _{j + 1} = 1 and C _{j + 2} = 0, the values C ₃ ... C _j corresponding to the measure number on which the calculation of the function f ' ₁ begins are written. On the third step, under the action of the commands / EC 22 is open / C ₁ = 0, C ₂ = 1, C ' ₃ = 1, C' ₄ = 0 and C ' ₅ = 0 the value of X ₁ passes to element 39 of block 2 and further through

elements

41, 42 and 43, it enters the controlled input of cell 44. Moreover, if X ₁ = 0, cell 44 does not change its state and the calculation continues in a known manner described in the prototype, i.e. at the next measure, the variable X ₂ , etc., is called until the last variable X _{m is} examined and if one of the variables X ₁ . . .X _m is equal to "1", then under the action of this "1" with C ₁ = 0, the value C ₂ = 1 is written to the memory cell 44 of block 2, and if all the variables X ₁ ... X _m are equal to "0", then the state of cell 44 will not change. This will be the result of calculating the first disjunction of the function f '' ₁ . Let's go back to the third measure. When X ₁ = 1, it makes no sense to calculate the value of the first disjunction, because it is necessarily equal to "1" and its value in our case is independent of the variables X ₂ ... X _m . Under the action of a single signal b1 from the output of element 42 of block 2 / C ₁ = 0 and X ₁ = 1 / for C ' ₃ = 1, C' ₄ = 0, C ' ₅ = 0, C _{j + 1} = 0, C _{j +2} = 1 and b ₂ = 1, the first output "e" of the decoder 36 of block 2 is activated and under the action of a control signal generated by elements 15, 14 and 12 of block 8, the first / top / row of EC 10 opens and, under the action of the signals, recorded in the first row of memory cells 9 of block 8 and passing through a series of OR elements 11 to the installation JK inputs of triggers 28 of block 7, while the triggers 28 are set to the position corresponding to the measure number at which you start The second disjunction of the function f '' _{1 is} calculated. The above algorithm / procedure / is implemented when the first value of any variable from X ₁ ... X _{m is} equal to "1". A similar process is implemented if the variable previously written to the BOP unit 3 is read from it at C ₃ = 1, C ₄ = 1 and C ₅ = 0, but the third output of the decoder 36 of unit 2 is activated. Assume that all values of X ₁ ... X _n are equal to "0", then under the action of the commands C ' ₃ = 1, C' ₄ = 0, C ' ₅ = 0, C _{j + 1} = 1 and C _{j + 2} = 1 the first output is activated "e "of the decoder 36 of block 2 and the variable X _m = 0 is fed to the input of element 42 of block 2 and when C ₁ = 0," 0 "is stored at the output of element 42, i.e. b ₁ = 0. In this case, the signal "1" will appear at the output of the OR element 19, because under the action of single signals at the output of the inverter 16, element 18, the fourth output of the decoder 13 and with b ₂ = 1 at the output of the element And 17 the signal "1" will appear, i.e. the control input of the second row of EC 10 receives a signal "1" from the output of element 19 and earlier / at the second clock / recorded information in the second row of memory cells 9, through the second row of open EC 10 and elements OR 11 gets to the JK inputs of triggers 28 of the block 7 and sets them to the position that provides the beginning of the calculation of the function f ' ₁ , because at zero values of X ₁ ... X _m f '' ₁ = 0. From the foregoing, it follows that the proposed device allows you to take into account only those variables from the set X that are currently active, i.e. on which the result of computing the function f ₁ depends and thereby reduces the number of clock cycles required to calculate the functions f ₁ . The device allows you to make three choices for optimal calculations in an automatic way. The first choice allows you to perform calculations in a known way, checking the values of all variables of this subfunction. The second choice allows you to reduce the number of ticks when calculating subfunctions, for example disjunctions, if one of the variables is equal to "1". The third choice is that, in the case of the zero value of the first clause included in the conjunction, the calculation of the next function is automatically organized, as for example, in our case, the function f ' ₁ . Therefore, in the example, the numbers of extraordinary measures were recorded in advance for two possible transitions when calculating the functions f '' ₁ and f ' ₁ . We proceed to calculate the function f ₂ . At the first step, in the memory cell 44 of block 2, write “1” with C ₁ = 1, C ₂ = 1, write in the first row of memory cells 9 of block 8 the signals C ₃ ... C _j corresponding to the measure number to start calculating the second disjunction functions f '' ₂ for C _{j + 1} = 0 and C _{j + 2} = 0. On the second clock with C _{j + 1} = 1 and C _{j + 2} = 0, we write the signals C ₃ ... C _j , which provide the calculation of the function f ' ₂ . On the third step, with C ₃ = 0, C ₄ = 1, C ₅ = 1 and C ₂ = 0, the output “b” of the decoder 36 of block 2 is activated and the value of the variable

through

elements

39, 41, 42 and 43 is fed to the control input of the memory cell 44 of block 2. If

= 1, then the process of invoking and analyzing the variables X ₂ ... X _m continues and if they are also equal to "1", then there will be no transition to an extraordinary beat. If one of the variables

,,, X _m is equal to "0" then at the output of element 42 appears "1" with C ₁ = 1, C ₂ = 0, C ₃ = 0, C ₄ = 1, C ₅ = 0 / in the case of a call X ₁ / , the output "b" is activated, the output of element 42 will display "1", b ₁ = 1 and for C _{j + 1} = 1, C _{j + 2} = 1 using logical operations in elements 15, 14, 21, and 19 on the control input of the lower row of EC 10 will receive a signal that opens the lower row of EC 10 and previously recorded information in the lower row of memory cells 9, through the elements of OR 11 to the JK inputs of the triggers 28 of block 7 and sets them to the position that provides the beginning of the calculation of the function f ' ₂ since function f '' ₂ is equal to "0". The introduction into block 2 of additional outputs for the decoder 36 and OR elements 37 and 38 allows you to automatically change the operation of block 8 depending on the type of functions, for example, those shown in the example using elements 18 and 21 in block 8. The third and fourth outputs of the decoder 36 are activated when variables are called from BOP block 3.

Представленное устройство позволяет уменьшить количество тактов при вычислении булевых функций, что позволяет сократить время реакции системы управления на изменение входных параметров в объекте управления и повысить быстродействие вычислительных и управляющих комплексов. The presented device allows to reduce the number of clock cycles when calculating Boolean functions, which allows to reduce the response time of the control system to a change in the input parameters in the control object and to increase the speed of computing and control systems.

Claims

A device for remote programmed control of electric drives, electronic keys and alarms, comprising a switching and computing unit connected by inputs to an input unit, the first group of inputs of which is connected to discrete sensors, and the second group of inputs to a synchronization unit connected to a pulse generator and a program unit, connected to the input unit and the synchronization unit, the pulse generator is connected by the output to the input of the synchronization unit, and the switching and computing unit consists of cheap of the rotor, AND elements, memory cell, the first OR element and the EXCLUSIVE OR element, the decoder outputs are connected to the corresponding inputs of the RAM block and the output block, the first inputs of the two AND elements are connected to the outputs of the input block and the RAM block, and the outputs are connected to the inputs of the first OR element, the input of which is connected to the EXCLUSIVE OR element, which is connected to the third AND element, connected to the control input of the memory cell, the output of which is connected to the information inputs of the RAM block and output unit, transmitting signals to electric drives, electronic keys and alarm, the second input of the element EXCLUSIVE OR and information
the input of the memory cell is connected to the corresponding outputs of the program unit, the second input of the third AND element is connected to the synchronization unit, characterized in that an acceleration unit containing the first and second rows of controllable memory cells, four And elements, the first and second rows of electronic keys and a third electronic key, a decoder, an inverter, a series of two-input OR elements and five OR elements, and the information inputs of two rows of memory cells are connected to all outputs, except the first two and last two, programs block, and the controlled inputs of two rows of memory cells are connected with the first and second outputs of the decoder of the acceleration unit, the inputs of the said decoder are connected to two outputs of the program block, the outputs of the first and second rows of memory cells are connected respectively to the information inputs of the first and second rows of electronic keys, outputs which are connected to a number of two-input OR elements, and the outputs of a number of two-input OR elements are connected to the installation inputs of the counting triggers of the program unit, the control input of the first row electronic keys are connected to the output of the first element And the acceleration unit, the first input of the first element And the acceleration unit is connected to the third output of the decoder of the acceleration unit, the second input is connected to the output of the synchronization unit and the input of the program unit, and the third input is connected to the output of the second element AND of the acceleration unit and through an inverter with the first input of the third element And the acceleration unit, the second, third and fourth inputs of the third element And the acceleration unit are connected respectively to the output of the synchronization unit, the fourth output of the decoder torus of the acceleration unit and with the output of the first element OR
acceleration unit, and the output of the third element AND of the acceleration unit is connected to the first input of the second OR element, the output of which is connected to the control input of the second row of electronic keys, and the second input is connected to the output of the fourth element AND of the acceleration unit, the first is the fourth inputs of the fourth element AND of the acceleration unit connected respectively to the second and third inputs of the third element AND of the acceleration unit, to the output of the third element OR of the acceleration unit and to the output of the second element AND of the acceleration unit, the first input of the second element AND block speed is connected to the output of the EXCLUSIVE OR element of the switching and computing unit, and the second input is connected to the output of the fourth element OR of the acceleration unit, the inputs of the fourth element OR of the acceleration unit are connected through a third electronic key to three outputs of the program unit, the information inputs of the third electronic key are connected to three outputs program block, and the outputs to the control inputs of the switching and computing unit, the control input of the third electronic key is connected to the fifth element OR of the accelerator block In fact, the fifth OR element is connected to the first and second outputs of the decoder of the switching and computing unit, the inputs of the first and third elements of the OR of the acceleration unit are connected to the corresponding outputs of the decoder of the switching and computing unit, while two OR elements are inserted into the switching and computing unit, the inputs of the elements entered OR switching and computing unit are connected to four outputs of the decoder of the switching and computing unit, and the outputs are connected to the first inputs of two elements AND switching and computing illustrative block, the second inputs of which are connected with the outputs of the input block and the RAM block.