RU2011217C1

RU2011217C1 - Device for mating computer with communication channel

Info

Publication number: RU2011217C1
Authority: RU
Inventors: М.Н. Аронштам; Ю.С. Ицкович; Н.А. Кузнецов
Original assignee: Центральный научно-исследовательский институт "Гранит"
Priority date: 1991-05-30
Filing date: 1991-05-30
Publication date: 1994-04-15

Abstract

FIELD: computer technology. SUBSTANCE: when reception of information from given source is finished the value of clock pulse phase is memorized. In the following cycle of communication with this source the value of phase of clock pulse set before is specified as initial value. Device has interface unit, synchronizing unit, receiving unit, transmitting unit, interruption signals forming unit; all the units are connected by corresponding couplings. Commutator and memory unit are introduced into the device additionally, they are connected by corresponding couplings. The device may be used as control center of multiaddress radiotelecontrol-telesignalling system to organize change of information between control computing system and communication channel. EFFECT: improved truth of input of information. 7 dwg

Description

Изобретение относится к вычислительной технике и может быть использовано в составе командного пункта многоадресной системы радиотелеуправления-телесигнализации для организации обмена информацией управляющей вычислительной системы с каналом связи. The invention relates to computer technology and can be used as part of the command post of a multicast radio remote control-tele-signaling system for organizing the exchange of information of a control computing system with a communication channel.

Цель изобретения - повышение достоверности ввода информации. The purpose of the invention is to increase the accuracy of information input.

На фиг. 1 показано предложенное устройство; на фиг. 2 - временная диаграмма, поясняющая работу устройства в последовательном канале; на фиг. 3 - блок интерфейса; на фиг. 4 - схема блока синхронизации; на фиг. 5 и 6 - временные диаграммы блока синхронизации; на фиг. 7 - адаптер (М 1809ВВ1). In FIG. 1 shows the proposed device; in FIG. 2 is a timing chart explaining the operation of the device in a serial channel; in FIG. 3 - interface unit; in FIG. 4 is a diagram of a synchronization unit; in FIG. 5 and 6 are timing diagrams of a synchronization block; in FIG. 7 - adapter (M 1809BB1).

Устройство содержит блок 1 интерфейса, многоразрядный коммутатор 2-1, блок 3 синхронизации, выход 4 "Запрос прерывания", блок 5 приема, блок 6 передачи, блок 7 формирования сигналов прерывания, блок 8 памяти, шину 9 адреса данных, шину "0" 10 питания устройства, шину 11 уставки адреса устройства, вход 12 "Разрешение прерывания", выход 13 "Разрешение прерывания". The device comprises an interface unit 1, a multi-bit switch 2-1, a synchronization unit 3, an output 4 "Interrupt request", a receiving unit 5, a transmission unit 6, an interrupt signal generating unit 7, a memory unit 8, a data address bus 9, a "0" bus 10 device power supply, bus 11 of the device address setting, input 12 "Interrupt enable", output 13 "Interrupt enable".

Временная диаграмма иллюстрирующая работу устройства в последовательном канале (циклограмма), приведена на фиг. 2, где обозначены: 14-17 - сигналы, соответствующие границам частей циклограммы, на выходах 1. . . 4 дешифратора 132 блока 3, 18 - запросы прерывания, соответствующие загрузке буферного регистра блока 6 передачи, 19 - запросы прерывания, соответствующие чтению буферного регистра блока 5 приема. A timing diagram illustrating the operation of the device in a serial channel (sequence diagram) is shown in FIG. 2, where are indicated: 14-17 - signals corresponding to the boundaries of the parts of the sequence diagram, at outputs 1.. . 4 decoders 132 of block 3, 18 — interrupt requests corresponding to loading the buffer register of transmission unit 6, 19 — interrupt requests corresponding to reading the buffer register of reception unit 5.

Блок 1 интерфейса обеспечивает связь устройства с процессором ЦВМ, имеющим магистральный параллельный интерфейс (МПИ) по ГОСТ 26.765.51-86, и выработку управляющих сигналов для обмена информацией с адресуемыми регистрами устройства. The interface unit 1 provides communication between the device and the digital processor with a parallel main interface (MPI) in accordance with GOST 26.765.51-86, and the generation of control signals for the exchange of information with addressable device registers.

Блок 1 интерфейса содержит адресный селектор 20, магистральные однонаправленные буферы 21, элемент НЕ 23, резистор 24, элемент И 25, блок 26 сравнения, дешифратор 27 адреса, D-триггеры 28₁-28₄, элемент НЕ 29, элементы И-НЕ 30₁ и 30₂.The interface unit 1 contains an address selector 20, unidirectional buffer buffers 21, an element 23, a resistor 24, an AND 25 element, a comparison unit 26, an address decoder 27, D-flip-flops 28 ₁ -28 ₄ , an element NOT 29, AND-NOT 30 elements ₁ and 30 ₂ .

Блок 3 осуществляет подстройку фазы тактовых импульсов по фронтам информационных посылок, поступающих с выхода радиоприемного устройства линии связи, обеспечивает интегрированный прием информационных посылок, а также обеспечивает формирование циклограммы работы устройства в последовательном канале и сигналов начальной установки блока 8 памяти. Block 3 carries out phase adjustment of clock pulses along the edges of information packets coming from the output of the radio receiver of the communication line, provides integrated reception of information packets, and also provides the formation of a cyclogram of the device in the serial channel and signals of the initial installation of memory unit 8.

Блок 3 содержит задающий генератор 31, эталонный счетчик-делитель 32, управляемый счетчик-делитель 33, формирователь 34 сигналов фазовых зон; умножитель 35 сигналов, интегратор 36, пороговый блок 37, формирователь 38 сигналов, соответствующих фронтам посылок, интегратор 39 информационных посылок, формирователь 40 циклограммы и сигналов начальной установки блока 6 памяти, генератор 41 импульсов, распределитель 42 импульсов, элементы НЕ 43₁-43₈, счетчик-делитель 44, элемент И 45 (формирователь импульсов дискретизации фазы (ИДФ), элемент ИЛИ 46, элемент И 47, эталонный счетчик-делитель 48 (коэффициент пересчета К_о = 64), шину 49 ввода числа, дешифратор 50 нулевого кода, D-триггер 51 (формирователь отрицательного импульса предварительной записи в счетчик 48), элемент ИЛИ 52, вычитающий счетчик-делитель 53, дешифратор 54 нулевого кода, D-триггер 55 (формирователь отрицательного импульса предварительной записи в счетчик-делитель 53), элемент ИЛИ 56, элементы И 57-60, счетчик 61, дешифратор 62, триггеры 63 и 64 фазовых зон, элементы И 65 и 66, шину 67 ввода числа, коммутатор 2-1 68, элемент НЕ 69, счетчик 70, дешифратор 71 нулевого кода, элементы И 72 и 73, элемент ИЛИ 74, D-триггер 75 (формирователь отрицательного импульса предварительной записи в реверсивный счетчик 36) триггеры 76 и 77, элемент И 78, элемент НЕ 79, элемент ИЛИ 80, D-триггер 81, сумматор 82 по модулю два, D-триггер 83, триггер 84 со счетным входом, элемент И 85, счетчик 86, D-триггер 87, элемент НЕ 88, элементы И 89 и 90, счетчик 91, дешифратор 92, триггеры 93 и 94, элементы ИЛИ 95 и 96, шину "0" 97 питания устройства, шину 98 ввода числа K_о, элемент НЕ 99, элемент И 100, элемент ИЛИ 101, многоразрядный коммутатор 2-1 102, выходную шину 103 шифратора порогового блока 37.Block 3 contains a master oscillator 31, a reference counter-divider 32, a controlled counter-divider 33, a shaper 34 of the signals of the phase zones; a signal multiplier 35, an integrator 36, a threshold unit 37, a signal generator 38 corresponding to the edges of the packages, an integrator 39 of information packages, a waveform generator 40 and signals of the initial installation of the memory unit 6, a pulse generator 41, a pulse distributor 42, elements NOT 43 ₁ -43 ₈ , counter-divider 44, element AND 45 (phase sampling pulse generator (IDF), element OR 46, element AND 47, reference counter-divider 48 (conversion factor K _o = 64), input number line 49, zero code decoder 50, D-trigger 51 (shaper negator pulse of preliminary recording to counter 48), OR element 52, subtracting counter-divider 53, zero code decoder 54, D-trigger 55 (negative driver of preliminary recording to counter-divider 53), OR 56, elements 57–60 , counter 61, descrambler 62, triggers 63 and 64 phase zones, I 65 and 66 elements, number input bus 67, switch 2-1 68, element HE 69, counter 70, zero code decoder 71, elements I 72 and 73, element OR 74, D-flip-flop 75 (negative pulse shaper pre-write to the counter 36) trigger 76 and 77, element And 78, element NOT 79, element OR 80, D-trigger 81, adder 82 modulo two, D-trigger 83, trigger 84 with counting input, element And 85, counter 86, D-trigger 87, element NOT 88, elements AND 89 and 90, counter 91, decoder 92, triggers 93 and 94, elements OR 95 and 96, bus "0" 97 of the device power, input bus 98, number K _about , element NOT 99, element AND 100, OR element 101, multi-bit switch 2-1 102, the output bus 103 of the encoder threshold block 37.

Временная диаграмма, иллюстрирующая работу блока 3, приведена на фиг. 5, 6. A timing diagram illustrating the operation of block 3 is shown in FIG. 5, 6.

На фиг. 5 обозначены: 104 - кодовая посылка, 105 - смесь кодовой посылки и помехи, 106 - сигнал на выходе дешифратора 54, 107 - сигнал на выходе триггера 63, 108-111 - сигнал на первом-четвертом выходах дешифратора 62, 112 - сигнал на выходе триггера 64, 113 - сигнал на выходе сумматора 82 по модулю два, 114 - сигнал на выходе интегратора 36, 115 - сигнал на выходе счетчика 86. In FIG. 5 are indicated: 104 — code message, 105 — mixture of the code message and interference, 106 — signal at the output of the decoder 54, 107 — signal at the output of the trigger 63, 108–111 — signal at the first and fourth outputs of the decoder 62, 112 — signal at the output flip-flop 64, 113 — the signal at the output of the adder 82 modulo two, 114 — the signal at the output of the integrator 36, 115 — the signal at the output of the counter 86.

На фиг. 6 обозначены: 116 - сигнал на выходе генератора импульсов (F = 2,5 МГц), 117 - сигналы на первом-восьмом выходах распределителя импульсов Ф1, Ф2, . . . , Ф8 (T = 1,6 мкс), 118 - сигнал на четвертом выходе блока 3 (F = 300 Гц), 119 - сигнал на выходе счетчик 91, 120 - сигнал на выходе D-триггера 51, 121 - сигнал на выходе дешифратора 92, 122 - сигнал на выходе элемента И 100, 123 - сигнал на выходе триггера 94. In FIG. 6 are indicated: 116 — signal at the output of the pulse generator (F = 2.5 MHz), 117 — signals at the first to eighth outputs of the pulse distributor F1, F2,. . . , Ф8 (T = 1.6 μs), 118 - signal at the fourth output of unit 3 (F = 300 Hz), 119 - signal at the output counter 91, 120 - signal at the output of D-flip-flop 51, 121 - signal at the output of the decoder 92, 122 - the signal at the output of the element And 100, 123 - the signal at the output of the trigger 94.

Из информационных посылок, поступающих из канала связи на выходе сумматора 82 по модулю два формирователя 38 формируются короткие импульсы, длительность которых (0,4 мкс) определяется величиной разности фаз сигналов на синхровходах D-триггера 81 (Ф1) и D-триггера 83 (Ф3), совпадающие по фронту с моментом перехода через нуль информационных посылок. Для осуществления привязки асинхронного сигнала, поступающего с выхода радиоприемного устройства линии связи к временной диаграмме работы блока 3 управления, используется D-триггер 81, с помощью которого осуществляется опрос входного информационного сигнала сигналом с первого выхода распределителя 42 импульсов, частота которого (T = 1,6 мкс) значительно превышает скорость работы в последовательном канале (F = 300 Гц) и, следовательно, при этом практически отсутствуют искажения входного сигнала, связанные с его временной дискретизацией. Short pulses are formed from the information packets arriving from the communication channel at the output of the adder 82 modulo two shapers 38, the duration of which (0.4 μs) is determined by the phase difference of the signals at the clock inputs of the D-trigger 81 (F1) and the D-trigger 83 (Ф3 ), coinciding in front with the moment of passing through zero information parcels. To bind the asynchronous signal coming from the output of the radio receiver of the communication line to the timing diagram of the control unit 3, a D-trigger 81 is used, with the help of which the input information signal is polled by the signal from the first output of the pulse distributor 42, the frequency of which (T = 1, 6 μs) significantly exceeds the speed in the serial channel (F = 300 Hz) and, therefore, there is practically no distortion of the input signal associated with its temporal sampling.

При изменении значения сигнала, поступающего с выхода D-триггера 81 на вход сумматора 82 по модулю два, на выходе последнего возникает единичный сигнал, который поступает через D-триггер 83 на счетный вход триггера 84 и положительным фронтом перебрасывает его в противоположное состояние. When the value of the signal coming from the output of the D-flip-flop 81 to the input of the adder 82 modulo two changes, the output of the last signal is a single signal, which goes through the D-flip-flop 83 to the counting input of the flip-flop 84 and throws it to the opposite state with a positive edge.

Изменившийся на выходе триггера 84 сигнал, введенный на вход сумматора 82 по модулю два, восстанавливает на выходе сумматора по модулю два сигнала "0". The signal changed at the output of the trigger 84, input to the input of the adder 82 modulo two, restores at the output of the adder modulo two signals "0".

Умножитель 35 сигналов контролирует попадание сигналов, соответствующих фронтам посылок, в одну из трех зон тактового интервала (интеpвал между соседними тактовыми импульсами): зоны отставания, зоны опережения и зоны синхронного приема. Формирователь обеспечивает деление тактового интервала на пятнадцать частей. Сигнал с выхода элемента 57 разрешает прохождение каждого четвертого импульса с первого входа на выход элемента 60, так как входы элемента 57 соединены с выходами младших разрядов счетчика-делителя 53. Выходной сигнал элемента 59 запрещает прохождение каждого 64-го импульса с первого входа на выход элемента 60. На входы элемента 85 поступают импульсы с выходов формирователя 34 (выход элемента 60) и D-триггера 81. Выходной сигнал элемента И 85 подсчитывается четырехразрядным счетчиком 86, сигнал с выхода старшего разряда которого в конце каждого такта считывается D-триггером 87. Если с выхода элемента И 85 снимается за такт восемь или больше импульсов, то с выхода D-триггера 87 снимается единичный уровень сигнала, в противном случае нулевой сигнал. Сигнал ИДФ с выхода элемента И 45 поступает на счетные входы эталонного 48 и управляемого 53 счетчиков-делителей, осуществляющих циклический счет импульсов ИДФ. Эталонный счетчик-делитель 48 настроен на номинальный коэффициент деления K_o (K_o = 64), а управляемый счетчик-делитель 53 работает в режиме вычитания, считая импульсы ИДФ от K_о или другого, устанавливаемого на него коэффициента K, равного (K_о + 1) или (K_о - 1), до 0. В нулевом состоянии на выходе дешифратора 54 управляемого счетчика-делителя 53 вырабатывается импульс, используемый для формирования тактового импульса. Коррекция фазы тактовых импульсов производится, если фронты принимаемых сигналов попадают в зону опережения или отставания. Для обеспечения достаточной помехоустойчивости синхронизации фазовое рассогласование интегрируется реверсивным счетчиком 36. Коррекция фазы производится, если пороговым блоком 37 зафиксировано определенное число импульсов рассогласования. Предварительно в реверсивный счетчик 36 выходным сигналом элемента ИЛИ 80 записывается число, равное половине его емкости. На выходе дешифратора 71 сигнал появляется при нулевом состоянии реверсивного счетчика 36, т. е. когда разность числа отстающих и опережающих импульсов равна числу, введенному в реверсивный счетчик 36 при его предварительной установке. Сигнал разности фаз между тактовым импульсом и границей кодовой посылки накапливается в интеграторе 36 и сравнивается с заданными порогами в пороговом блоке 37, выходной сигнал которого устанавливает на шине 103 код, равный (K_о + 1) ил (K_о - 1). Если содержимое интегратора 36 не превышает заданных порогов, на шине 103 устанавливается номинальный коэффициент деления K_о, и длина очередного такта является номинальной. В случае, если границы кодовых посылок опережают тактовые импульсы и сигнал положительной разности фаз накапливается в интеграторе 36 до величины, превышающей положительный порог, на управляемый счетчик-делитель устанавливается уменьшенный коэффициент деления K_о - 1 и очередной такт укорачивается на один интервал счетных импульсов. Одновременно сигнал порогового блока 37 в случае превышения порога устанавливает интегратор 36 в исходное состояние, после чего накопление сигнала возможной разности фаз в интеграторе 36 начинается сначала. В случае отставания границ кодовых посылок от тактовых импульсов при превышении содержимым интегратора 36 отрицательного порога на управляемый счетчик-делитель 53 устанавливается увеличенный коэффициент деления K_о + 1, и очередной такт удлиняется на один интервал счетных импульсов. Так происходит приближение тактовых импульсов к границам информационных посылок i-того источника. При этом фаза тактовых импульсов для i-того источника информационных посылок определяется состоянием Ф эталонного счетчика-делителя 48 в момент возникновения тактовых импульсов. Счетчик 91 осуществляет циклический счет эталонных тактовых импульсов с коэффициентом пересчета, равным числу тактов в цикле. При этом с выходов дешифратора 92 снимаются сигналы, соответствующие границам частей циклограммы работы устройства в последовательном канале (см. поз. 14. . . 17, фиг. 2). На выходе дешифратора 92 формируется сигнал, определяющий режим работы блока 8 памяти (запись-чтение).The signal multiplier 35 controls the arrival of signals corresponding to the edges of the packets in one of the three zones of the clock interval (the interval between adjacent clock pulses): lag zones, advance zones and synchronous reception zones. The shaper provides a division of the clock interval into fifteen parts. The signal from the output of element 57 permits the passage of every fourth pulse from the first input to the output of element 60, since the inputs of element 57 are connected to the outputs of the least significant bits of the counter-divider 53. The output signal of element 59 prevents the passage of every 64th pulse from the first input to the output of the element 60. The inputs of the element 85 receive pulses from the outputs of the shaper 34 (the output of the element 60) and the D-trigger 81. The output signal of the element And 85 is calculated by a four-digit counter 86, the signal from the output of the highest bit at the end of each clock cycle ityvaetsya D-flip-flop 87. If the output from the AND gate 85 is removed per cycle of eight or more pulses, the output from the D-flip-flop 87 is removed the unit signal level, otherwise zero signal. The IDF signal from the output of the And 45 element is fed to the counting inputs of the reference 48 and controlled 53 counters-dividers, which carry out a cyclical pulse count of the IDF. The reference counter-divider 48 is set to the nominal division coefficient K _o (K _o = 64), and the controlled counter-divider 53 operates in the subtraction mode, counting the pulses of the IDF from K _about or another coefficient K installed on it equal to (K _о + 1) or (K _о - 1), up to 0. In the zero state, an output is generated at the output of the decoder 54 of the controlled counter-divider 53, which is used to generate a clock pulse. The phase correction of clock pulses is performed if the edges of the received signals fall into the lead or lag zone. To ensure sufficient noise immunity of synchronization, the phase mismatch is integrated by a reversible counter 36. Phase correction is performed if a certain number of mismatch pulses are detected by the threshold unit 37. Previously, a number equal to half its capacity is recorded in the reverse counter 36 by the output signal of the OR element 80. At the output of the decoder 71, the signal appears when the reversible counter 36 is in the zero state, i.e., when the difference in the number of lagging and leading pulses is equal to the number entered in the reversing counter 36 during its preliminary installation. The phase difference signal between the clock pulse and the boundary of the code packet is accumulated in the integrator 36 and compared with the specified thresholds in the threshold block 37, the output signal of which sets a code on the bus 103 equal to (K _о + 1) silt (K _о - 1). If the contents of the integrator 36 does not exceed the predetermined thresholds, a nominal division ratio K _{o is} set on the bus 103, and the length of the next clock cycle is nominal. If the boundaries of the code packets are ahead of the clock pulses and the signal of the positive phase difference is accumulated in the integrator 36 to a value exceeding the positive threshold, a reduced division coefficient K _о - 1 is set on the controlled counter-divider and the next clock cycle is shortened by one interval of the counting pulses. At the same time, the signal of the threshold block 37, if the threshold is exceeded, sets the integrator 36 to its initial state, after which the accumulation of the signal of a possible phase difference in the integrator 36 starts again. If the boundaries of the code parcels lag behind clock pulses when the contents of the integrator 36 exceed a negative threshold, an increased division coefficient K _о + 1 is set for the controlled counter-divider 53, and the next clock cycle is extended by one interval of counted pulses. This is the approach of clock pulses to the boundaries of information packages of the i-th source. The phase of the clock pulses for the i-th source of information packages is determined by the state Ф of the reference counter-divider 48 at the time of occurrence of the clock pulses. The counter 91 performs a cyclic calculation of the reference clock pulses with a conversion factor equal to the number of clock cycles. At the same time, the signals corresponding to the boundaries of the parts of the operation sequence diagram of the device in the serial channel are removed from the outputs of the decoder 92 (see pos. 14.. 17, Fig. 2). At the output of the decoder 92, a signal is generated that determines the operation mode of the memory unit 8 (write-read).

На выходе элемента ИЛИ 101 формируется сигнал строба выборки блока 8 памяти в режимах записи и считывания. Триггеры 93 и 94 используются для формирования сигналов разрешения последовательного канала в блоках 6 передачи и 5 приема. С помощью счетчика 70 и многоразрядных коммутаторов 68 и 102 осуществляется начальная запись в блок 8 памяти, при этом в ячейках по всем адресам источников информации записывается в виде исходного значения номинальный коэффициент деления K_о. Во время действия сигнала начальной установки со счетчика 70 на адресный вход блока 8 памяти поступают последовательно адреса всех источников ввода последовательной информации. Блоки 5-7 конструктивно могут быть выполнены на основе программируемого параллельно-последовательно адаптера, предназначенного для использования в качестве базового элемента устройства ввода-вывода быстродействующих микроЭВМ.At the output of the OR element 101, a sampling strobe signal of the memory unit 8 is generated in the write and read modes. Triggers 93 and 94 are used to generate serial channel enable signals in transmit and receive units 6. Using the counter 70 and multi-bit switches 68 and 102, the initial recording is carried out in the memory unit 8, while in the cells at all the addresses of the information sources, the nominal division coefficient K _{о is} written in the form of the initial value. During the operation of the initial setup signal from the counter 70, the addresses of all input sources of serial information are sequentially delivered to the address input of the memory unit 8. Blocks 5-7 can be structurally made on the basis of a programmable parallel-serial adapter designed for use as a basic element of an input-output device of high-speed microcomputers.

Адаптер содержит блок 124 формирования сигналов обмена информацией, блок 125 формирования сигналов прерывания, регистр 126 программного управления, дешифратор 127, буферный регистр 128, блок 129 преобразования кодов, блок 130 управления, элемент И 131. The adapter comprises an information exchange signal generating unit 124, an interrupt signal generating unit 125, a program control register 126, a decoder 127, a buffer register 128, a code conversion unit 129, a control unit 130, an AND element 131.

Регистр 128 может использоваться как буферный регистр обмена с регистром сдвига блока 129, если регистр сдвига служит преобразователем параллельного кода в последовательный, либо последовательного кода в параллельный. Схема обмена в составе блока 130 управления включает в себя трехразрядный счетчик для отсчета восьми сдвигов информации в регистре сдвига блока 129 преобразования кодов и схему формирования импульса переписи кода из регистра сдвига блока преобразования кодов в буферный регистр или из буферного регистра в регистр сдвига блока преобразования кодов. Импульс переписи формируется либо по внешнему стробу СВГ, либо по сдвигу байта. Импульс, свидетельствующий о состоявшемся обмене, выдается с выхода INR. Длительность импульса такая же, как у импульса сдвига на входном контакте CIS. Начальный сброс адаптера осуществляется сигналом SR, при этом все его регистры приводятся в состояние 00000000. Регистр 126 программного управления обеспечивает программное изменение внутренней конфигурации и задание режимов работы адаптера ввода-вывода. Все регистры адаптера имеют самостоятельные адреса для программного обращения к ним со стороны процессора ЦВМ по шине адрес-данные при выполнении операции чтения и записи. Регистр сдвига блока 129 преобразования кодов предназначен для образования последовательных каналов ввода-вывода и представляет собой регистр сдвига вправо (из старших разрядов в младшие). Регистр сдвига блока 129 преобразования кодов имеет доступ: со стороны внешнего объекта по цепям, образующим последовательный канал ввода-вывода; со стороны буферного регистра 128 по цепям переписи информации в режиме преобразования параллельного кода в последовательный и последовательного в параллельный. Register 128 can be used as a buffer exchange register with the shift register of block 129, if the shift register is a converter of parallel code to serial, or serial code to parallel. The exchange circuit comprising the control unit 130 includes a three-digit counter for counting eight information shifts in the shift register of the code conversion unit 129 and a code rewrite pulse generating circuit from the shift register of the code conversion unit to the buffer register or from the buffer register to the shift register of the code conversion unit. The census pulse is generated either by the external gate of the SVG, or by shift of the byte. An impulse, indicating the completed exchange, is issued from the output of INR. The pulse duration is the same as that of the shift pulse at the CIS input terminal. The adapter is initially reset by the SR signal, while all its registers are set to 00000000. The program control register 126 provides a program change of the internal configuration and setting of the operating modes of the input-output adapter. All adapter registers have independent addresses for programmatically accessing them from the side of the digital processor via the address-data bus during read and write operations. The shift register of the code conversion unit 129 is designed to form sequential I / O channels and is a shift register to the right (from the highest to the lowest bits). The shift register of the code conversion unit 129 has access: from the side of an external object along the circuits forming a serial input-output channel; from the side of the buffer register 128 through the census information circuits in the mode of converting parallel code to serial and serial to parallel.

Взаимодействие регистра сдвига блока 129 с внешними объектами по цепям последовательного канала осуществляется с использованием сигналов:
IS - входные данные последовательного канала;
EIS - разрешение входных данных;
CIS - синхронизация последовательного канала.The interaction of the shift register block 129 with external objects along the chains of the serial channel is carried out using the signals:
IS - input data of the serial channel;
EIS - input resolution;
CIS - serial channel synchronization.

При каждом изменении уровня сигнала с пассивного на активный производится сдвиг содержимого регистра сдвига вправо на один разряд, а в самый левый разряд регистра в момент сдвига вводится информация с контакта IS. Сдвиг происходит только при наличии сигнала EIS. Each time the signal level changes from passive to active, the contents of the shift register are shifted to the right by one bit, and information from the IS contact is entered into the left-most bit of the register at the time of the shift. The shift occurs only in the presence of an EIS signal.

На контакте OS/EINRO выдается информация из самого правого разряда регистра сдвига. При использовании адаптера в системе прерывания регистр блока 124 формирования сигналов обмена информацией блока 7 становится регистром прерываний, воспринимаемых в моменты их появления на контактах периферийной шины адаптера, а регистр 128 становится регистром маски. Маскирование осуществляется единицами в разрядах регистра 128 маски. Начальной установкой регистр маски 128 приводится в состояние 11111111, маскирующее все прерывания. Если в регистре прерывания появляются незамаскированные сигналы прерывания, вырабатывается сигнал INR. Information from the rightmost bit of the shift register is output on the OS / EINRO contact. When using the adapter in the interrupt system, the register of the block for generating information exchange signals of block 7 becomes the register of interrupts that are perceived when they appear on the contacts of the adapter peripheral bus, and the register 128 becomes the mask register. Masking is carried out by units in the bits of the register 128 mask. By initial installation, the mask register 128 is set to 11111111, masking all interrupts. If unmasked interrupt signals appear in the interrupt register, an INR signal is generated.

Теперь при поступлении сигналов EINRI и RD снимается сигнал INR, а на шину D выдается вектор прерывания из регистра вектора прерывания блока 125 формирования сигналов прерывания. Код вектора записывается в регистр вектора прерывания со стороны процессора ЦВМ программой начальной установки системы. Если в момент поступления сигнала EINRI сигнал INR не выдается, то вырабатывается сигнал EINRO и держится до тех пор, пока не прекращается EINRI. После получения вектора прерывания должно производиться чтение регистра прерывания в блоке 125 для определения конкретных причин прерывания. Соответствие обозначений входов и выходов микросхем М1809ВВ1 их функциональному назначению приведено в таблице. Now, upon receipt of the EINRI and RD signals, the INR signal is removed, and an interrupt vector from the interrupt vector register of the interrupt signal generation unit 125 is output to the D bus. The vector code is written to the interrupt vector register from the side of the digital processor by the initial setup program of the system. If the INR signal is not output at the time the EINRI signal arrives, then the EINRO signal is generated and holds until the EINRI is terminated. After receiving the interrupt vector, the interrupt register must be read in block 125 to determine the specific reasons for the interrupt. The correspondence of the designations of the inputs and outputs of the M1809BB1 microcircuits to their functional purpose is given in the table.

Блок 8 памяти предназначен для записи и хранения информационного сигнала, характеризующего фазу тактовых импульсов. В состав блока 8 памяти входят накопитель и связанные с ним элементы формирования информационных входов, адресного входа, сигналов режима (запись-считывание) и строба выборки. The memory unit 8 is designed to record and store an information signal characterizing the phase of the clock pulses. The structure of the memory unit 8 includes a drive and associated elements of the formation of information inputs, address input, mode signals (write-read) and sampling strobe.

Накопитель представляет собой матрицу (например, из интегральных микросхем 185РУ2, каждая из которых состоит из накопителя 2^k одноразрядных слова и K-разрядного дешифратора).The drive is a matrix (for example, from 185RU2 integrated circuits, each of which consists of a drive of 2 ^k single-bit words and a K-bit decoder).

Блок 8 памяти имеет группу информационных входов, адресный вход, первый и второй входы, являющиеся соответственно управляющими входами задания режима работы блока (запись-считывание) и строба выборки, а также группу выходов. Режим записи блока памяти обеспечивается при поступлении на первый вход блока сигнала высокого уровня, на адресный вход кода адреса, на информационные входы - прямого кода записываемого слова. Запись производится при поступлении положительного импульса на второй вход блока памяти (строб выборки). Сигнал информации не должен меняться во время действия строба выборки. Режим хранения обеспечивается при наличии сигнала низкого уровня на втором входе блока 8 памяти. Режим считывания обеспечивается при поступлении на первый вход блока 8 памяти сигнала низкого уровня, на адресный вход-кода адреса. Считываемое слово появляется на выходах блока 8 памяти при поступлении положительного импульса "Строб выборки" на второй вход блока 8 памяти. The memory unit 8 has a group of information inputs, an address input, first and second inputs, which are respectively the control inputs of the unit operation mode setting (write-read) and the sampling strobe, as well as a group of outputs. The recording mode of the memory block is provided upon receipt of a high level signal at the first input of the block, at the address input of the address code, at the information inputs - the direct code of the recorded word. Recording is made when a positive pulse arrives at the second input of the memory block (sampling strobe). The information signal should not change during the operation of the sampling strobe. The storage mode is provided when there is a low level signal at the second input of the memory unit 8. The reading mode is provided upon receipt of the low-level signal at the first input of the memory unit 8, at the address input-address code. The read word appears at the outputs of the memory unit 8 upon receipt of a positive pulse "Sampling strobe" at the second input of the memory unit 8.

Устройство работает следующим образом. The device operates as follows.

Работа устройства происходит циклами. В каждом цикле организуется связь с одним из источников информации. Структура цикла работы устройства в последовательном канале представлена на фиг. 2. В первой половине цикла осуществляется передача информации с шины 9 адреса данных в канал связи. Во второй половине цикла осуществляется прием информации из канала связи и считывание ее на шину 9 адреса данных. Устройство осуществляет преобразование принимаемого из линии связи последовательного кода в параллельный, преобразование параллельного кода с шины 9 данных в последовательный и выдачу его в линию связи, а также формирование на выходе устройства сигналов запроса прерывания для инициирования обмена информацией с шиной 9 данных. Для буферизации преобразуемых байтов параллельного кода используются буферный регистр 128 БЛО2 блока 5 приема и блока 6 передачи. Обмен информацией между шиной 9 адреса данных и адресуемыми регистрами блоков 5-7 выполняется по сигналам, вырабатываемым блоком 1 интерфейса при поступлении на входы устройства управляющих сигналов. В начале каждого цикла обмена на шину 9 адреса данных устройства поступает код адреса регистра, затем данные. В каждом цикле обмена блок 1 интерфейса считывает код адреса с шины 9 адреса данных. Если поступивший адрес (разряды АДО9-АД12) совпадает с кодом адреса устройства, установленным на шине 5, то единичный сигнал с выхода блока 26 сравнения записывается в D-триггер 28₁ адресного селектора 20, выходной сигнал которого разрешает работу дешифратора 27 адреса, анализирующего записанные по сигналу "Обмен" в D-триггеры 28₂ и 28₃ адресного селектора 20 значения разрядов АДО7, АДО8 адреса, определяющих адресное обращение к одному из блоков 5-7 устройства. При этом на соответствующем выходе блока 1 интерфейса появляется сигнал выборки С, означающий выбор данного блока 5 (6 и 7) для участия в выполнении операций записи и чтения. Выборка внутреннего регистра выбранного блока 5 (6 и 7) осуществляется дешифрацией разрядов адреса АДО1-АДО5 с помощью внутреннего дешифратора 127 выбранного блока. Режим работы блоков 5-7 задается программно, посредством записи от процессора ЦВМ через шину 9 адреса данных кода настройки в регистры 126 программного управления этих блоков, производимой после прохождения сигнала сброса. Блок 5 приема программируется на ввод информации из канала связи. Блок 6 передачи программируется на вывод информации в канал связи. Блок 7 формирования сигналов прерывания программируется на прием сигналов прерывания, поступающих на входы периферийной шины блока 7, их обработку и выполнение всех необходимых по интерфейсу процессора ЦВМ процедур прерывания. Запись информации в буферный регистр 128 блока 6 передачи или чтения информации из буферного регистра 128 блока 5 приема выполняется по сигналу запроса прерывания, формируемому на выходе INR блока 7 формирования сигналов прерывания при поступлении сигналов в регистр прерывания блока 124 блока 7 с информационных входов периферийной шины В1 блока 7, которая постоянно открыта для записи в регистр прерывания активным сигналом (низкого уровня) на входе CB1 стробирования этой шины. Обмен информацией между регистром сдвига и буферным регистром в блоках 5 и 6 осуществляется по сдвигу байта путем отсчета числа сдвигов трехразрядным счетчиком схемы обмена в блоке 130 управления. Первоначальная установка этого счетчика на нуль делается подачей сигнала CBF. При отсутствии сигнала CBF перепись блокируется. При отсутствии сигнала EIS блокируются сдвиги. Импульс, свидетельствующий о состоявшемся обмене между регистром сдвига и буферным регистром, выдается с выхода INR ("Окончание обмена"). В режиме переписи из регистра сдвига в буферный регистр (при приеме информации из линии связи) обмен по сдвигу байта происходит после заполнения регистра сдвига байтом информации (т. е. по каждому 8-му сдвигу), а в режиме переписи из буферного регистра в регистр сдвига (при передаче информации в линию связи) по 1-му сдвигу и далее - после освобождения регистра сдвига от байта информации (т. е. по каждому 8-му сдвигу).The device operates in cycles. In each cycle, a connection is established with one of the sources of information. The structure of the operation cycle of the device in the serial channel is shown in FIG. 2. In the first half of the cycle, information is transmitted from bus 9 of the data address to the communication channel. In the second half of the cycle, information is received from the communication channel and read it onto the data address bus 9. The device converts the serial code received from the communication line into parallel, converts the parallel code from the data bus 9 into a serial one and issues it to the communication line, as well as generates interrupt request signals at the device output to initiate information exchange with the data bus 9. To buffer the converted bytes of the parallel code, the buffer register 128 BLO2 of block 5 of reception and block 6 of transmission is used. The exchange of information between the data address bus 9 and the addressable registers of blocks 5-7 is carried out according to the signals generated by the interface unit 1 upon receipt of control signals at the device inputs. At the beginning of each exchange cycle, a register address code, then data, is received on the device data address bus 9. In each exchange cycle, the interface unit 1 reads the address code from the data address bus 9. If the received address (bits ADO9-AD12) matches the device address code installed on the bus 5, then a single signal from the output of the comparison unit 26 is recorded in the D-trigger 28 _{1 of the} address selector 20, the output signal of which allows the operation of the address decoder 27, which analyzes the recorded by the signal "Exchange" in the D-flip-flops 28 ₂ and 28 _{3 of the} address selector 20, the bits of the ADO7, ADO8 bits of the address, which determine the address access to one of the units 5-7 of the device. At the same time, a sample signal C appears at the corresponding output of the interface unit 1, which means the choice of this unit 5 (6 and 7) to participate in the writing and reading operations. The internal register of the selected block 5 (6 and 7) is sampled by decoding the bits of the address ADO1-ADO5 using the internal decoder 127 of the selected block. The operating mode of blocks 5-7 is set programmatically by writing from the digital computer processor via bus 9 the address of the data of the setup code to the registers 126 of program control of these blocks, made after the passage of the reset signal. The receiving unit 5 is programmed to input information from a communication channel. Block 6 transmission is programmed to output information to the communication channel. Block 7 generating interrupt signals is programmed to receive interrupt signals received at the inputs of the peripheral bus of block 7, their processing, and the execution of all interrupt procedures necessary for the computer processor interface. Information is recorded in the buffer register 128 of the block 6 for transmitting or reading information from the buffer register 128 of the receiving block 5 by the interrupt request signal generated at the output INR of the block 7 for generating interrupt signals when signals are received in the interrupt register of block 124 of block 7 from the information inputs of the peripheral bus B1 block 7, which is constantly open for writing to the interrupt register by an active signal (low level) at the gate input CB1 of this bus. The exchange of information between the shift register and the buffer register in blocks 5 and 6 is carried out by the shift of the byte by counting the number of shifts by a three-digit counter of the exchange circuit in the control unit 130. The initial setting of this counter to zero is done by applying a CBF signal. If there is no CBF signal, the census is blocked. If there is no EIS signal, shifts are blocked. An impulse indicating an exchange between the shift register and the buffer register is issued from the output INR ("End of exchange"). In the census mode from the shift register to the buffer register (when receiving information from the communication line), the byte shift is exchanged after the shift register is filled with the information byte (i.e., for each 8th shift), and in the census mode from the buffer register to the register shift (when transmitting information to the communication line) along the 1st shift and then after the shift register is freed from the byte of information (i.e., for each 8th shift).

Передача информации в линию связи осуществляется при появлении на втором выходе блока 3 сигнала "Передача". Прием информации из линии связи ведется в течение всего времени, пока с первого выхода блока 3 поступает сигнал "Прием". По окончании приема информации от i-того источника на выходе INR блока 5 приема синхронно с очередным тактовым импульсом формируется сигнал "Окончание обмена между регистрами", используемый для формирования строба выборки при записи в блок 8 памяти. В i-ю ячейку блока 8 памяти записывается число, равное содержимому эталонного счетчика-делителя 48 блока 3 Ф_i (если Ф_i > 1/2 K_о) в момент возникновения тактового импульса, либо число равное сумме Ф_i' + K_о (если Ф_i < 1/2 K_о), где K_о - номинальный коэффициент деления (K_о = = 64) эталонного счетчика-делителя 48. Это достигается тем, что в качестве 7-го разряда в блок 8 памяти записывается инверсное значение 6-го разряда выходного кода счетчика 48. Постепенно, по мере работы с различными источниками кодовых посылок, все ячейки блока 8 памяти заполняются сигналами, характеризующими фазу управляемого счетчика-делителя 53 блока 3 на момент окончания приема информации от соответствующего источника. Двоичный код номера источника последовательной информации, с которым осуществляется связь в данном цикле работы устройства в последовательном канале, поступает через коммутатор 102 блока 3 на адресный вход блока 8 памяти с выхода (периферийной шины) адресуемого регистра, размещенного в составе блока 5 приема, куда этот код записывается с шины 9 данных в начале каждого цикла связи. При возобновлении приема информации от i-того источника в адресуемый регистр блока 124 блока 5 приема в начале цикла связи записывается с шины 9 данных код номера этого источника, и на адресном входе блока 8 памяти устанавливается i-тый адрес. В момент, соответствующий началу приема информации, синхронно с тактовым импульсом, поступающим от эталонного счетчика-делителя 48 блока 3 на третьем выходе дешифратора 92 блока 40 возникает сигнал, который переводит блок 8 памяти в режим считывания, а с выхода коммутатора 2 на вход блока 3 управления поступает код с выхода блока 8 памяти. Строб выборки при считывании формируется на выходе элемента ИЛИ 101 блока 40 блока 3. Выходным сигналом элемента И 100 осуществляется через элемент ИЛИ 56 запись в счетчик 53 кода с выхода блока 8 памяти и установка в исходное состояние через элемент ИЛИ 80 интегратора 36. Сравнение предлагаемого устройства с устройством-прототипом показывает следующее.Information is transmitted to the communication line when the signal "Transfer" appears on the second output of unit 3. Information is received from the communication line during the entire time until the “Receive” signal is received from the first output of block 3. At the end of the reception of information from the i-th source, the signal “End of exchange between registers” is generated synchronously with the next clock pulse at the output of the INR block 5, which is used to form a sampling gate when writing to memory block 8. In the i-th cell of memory block 8, a number is written that is equal to the contents of the reference counter-divider 48 of the block 3 Ф _i (if Ф _i > 1/2 K _о ) at the time the clock pulse occurs, or a number equal to the sum Ф _i '+ K _о ( if Ф _i <1/2 K _о ), where K _о is the nominal division coefficient (K _о = = 64) of the reference counter-divider 48. This is achieved by the fact that the inverse value 6 is written in the memory unit 8 as the 7th digit -th digit of the output code of the counter 48. Gradually, as you work with various sources of code parcels, all cells of memory unit 8 are filled with signals, characterizing the phase of the controlled counter-divider 53 of block 3 at the time the information is received from the corresponding source. The binary code of the source number of the serial information that is connected in this cycle of the device’s operation in the serial channel is supplied through the switch 102 of block 3 to the address input of memory block 8 from the output (peripheral bus) of the address register located in the reception block 5, where this the code is written from the data bus 9 at the beginning of each communication cycle. When the reception of information from the i-th source is resumed, the address code of this source number is written from the data bus 9 to the address register of the block 124 of the receiving unit 5 at the beginning of the communication cycle, and the i-th address is set at the address input of the memory unit 8. At the moment corresponding to the beginning of the reception of information, in synchronization with the clock pulse received from the reference counter-divider 48 of block 3, a signal appears on the third output of the decoder 92 of block 40, which puts the memory block 8 into read mode, and from the output of the switch 2 to the input of block 3 control code comes from the output of block 8 of the memory. When reading, the sampling gate is formed at the output of the OR element 101 of the block 40 of the block 3. The output signal of the And 100 element is written through the OR element 56 to the code counter 53 from the output of the memory block 8 and is reset to the initial state through the OR element 80 of the integrator 36. Comparison of the device with the prototype device shows the following.

В известном устройстве-прототипе при переключении с одного источника на другой неизбежно возникает переходный процесс, в течение которого устройство входит в синхронизм, ввиду чего устойчивая связь с источником информации отсутствует. Это приводит к частичной потере информации и снижает, таким образом, достоверность ввода информации в известном устройстве. (56) Авторское свидетельство СССР N 1284389, кл. G 06 F 13/24, 1985. In the known prototype device, when switching from one source to another, a transition process inevitably occurs during which the device enters into synchronism, due to which there is no stable connection with the information source. This leads to a partial loss of information and thus reduces the accuracy of the input of information in a known device. (56) Copyright certificate of the USSR N 1284389, cl. G 06 F 13/24, 1985.

Коффрен Дж. и Лонг В. Расширение микропроцессорных систем. М. : Машиностроение, 1987, с. 268. Coffren J. and Long W. Microprocessor Expansion. M.: Mechanical Engineering, 1987, p. 268.

Claims

A device for interfacing a digital computer with a communication channel, comprising an interface unit, the first group of information input-output of which is the input / output of a device data address for connection to a digital computer, a group of control inputs for reading, synchronization, writing, and inputs of the interface unit are the same control inputs for connecting the device to a digital computer, the information inputs and outputs of the second group of the interface unit are combined with the input / output groups of the reception unit, the transmission unit, and the interrupt signal generating unit, address input the interface block is the address input of the device, the write, read, synchronize outputs of the interface block are connected to the inputs of the receiving, transmitting and generating interrupt signals of the same name, the sampling inputs of which are connected to the sampling outputs of the interface block, the output of the serial channel attribute of the transmission block is connected via a communication line to the channel , the “Answer” output of the interface unit is the corresponding output of the device for connecting to the digital request input, the “Answer” outputs are the receiving, transmitting, and signal generating blocks interrupt catches are interconnected and connected to the input of the same name as the interface block, the input “Interrupt Enable” of the device is connected to the input of the interrupt signal generating unit of the same name, the “Interrupt Enable” output of which is the device of the same name for connecting to a digital computer, the “Interrupt Request” output of the formation unit interrupt signals is the device of the same name for connecting to a digital computer, the first and second outputs of the synchronization unit are connected to the inputs "Resolution of the serial channel", "Resolution exchange "of the reception unit and the transmission unit, respectively, the outputs" End of exchange "are connected respectively to the first and second information inputs of the peripheral bus of the interrupt signal generating unit, the gating input of which is connected to the device’s zero bus, the first input of setting the operation mode of the synchronization unit is connected via a communication line with the channel, the third and fourth outputs of the synchronization unit are connected to the inputs of the "Synchronization of the serial channel" of the receiving unit and the transmission unit, respectively, the fifth output of the block synchronization is connected to the clock inputs of the reception, transmission and generation of interrupt signals, the sixth output of the synchronization unit is connected to the input "Serial information" of the reception unit, the input of the start of operation of the synchronization unit is connected to the inputs of the "Initial setting" of the reception unit, transmission unit and signal generation unit interruption and is the input "Reset" of the device, characterized in that a switch and a memory block are inserted into it, the write-read input of which is connected to the seventh output of the synchronization and control unit the input input of the switch, the first information input of which is connected to the output of the memory unit, the output "End of exchange" of the receiving unit is connected to the second input of setting the operating mode of the synchronization unit, the eighth output of which is connected to the synchronization input of the memory unit, the ninth and tenth outputs of the synchronization unit are connected respectively to information and address inputs of the memory unit, the fourth and fifth inputs of setting the operating mode of the synchronization unit are connected to the first and second bit outputs of the peripheral bus of the receiving unit, na switch outputs coupled to inputs of the group assignment mode sync block, eleventh output is connected to second data input switch outputs "A" blocks of the reception and transmission of the same name connected to the input interface.