Claims (10)
제어수단의 출력에 제어되어 변환된, X, Y-어드레스를 각기 완충하여 복호함에 의해 데이타 저장 수단을 억세스하는 X, Y-어드레스 버퍼/디코더 수단과, 사용자가 임의로 부호화한 보안 어드레스를 저장하는 보안 어드레스 저장 수단과, 이 보안 어드레스 저장 수단의 출력을 감지하여 제어 신호를 출력하는 옵션 선택 수단과, 이 옵션 신택수단의 출력에 따라 입력 어드레스와 상기 보안 어드레스 저장 수단의 보안 어드레스를 논리 조합하여 변환된 어드레스를 상기 X, Y-어드레스 버퍼/디코더 수단에 출력하는 어드레스 변환 수단으로 구성한 것을 특징으로 하는 메모리의 데이타 복제 방지 회로.X and Y address buffer / decoder means for accessing the data storage means by buffering and decoding the X and Y addresses respectively controlled and converted to the output of the control means, and a security for storing a security address arbitrarily encoded by the user. An address selection means, an option selection means for sensing an output of the security address storage means, and outputting a control signal, and a logical combination of an input address and a security address of the security address storage means according to the output of the option syntax means A data copy protection circuit of a memory, comprising: address conversion means for outputting an address to the X, Y-address buffer / decoder means.
제1항에 있어서, 보안 어드레스 저장 수단은 프로그래머블 롬인 것을 특징으로 하는 메모리의 데이타 복제 방지 회로.2. The data copy protection circuit of claim 1, wherein the secure address storage means is a programmable ROM.
제2항에 있어서, 프로그래머블 롬은 입력 어드레스 수만큼의 메모리 셀로 구성한 것을 특징으로 하는 메모리의 데이타 복제 방지 회로.3. The data copy protection circuit of a memory according to claim 2, wherein the programmable ROM consists of as many memory cells as the number of input addresses.
제3항에 있어서, 메모리 셀은 칩 인에이블 신호(CE)에 따라 저항에 인가된 전압을 출력하는 트랜지스터와, 트랜지스터의 출력을 접지시키는 퓨즈로 구성한 것을 특징으로 하는 메모리의 데이타 복제 방지 회로.4. The data copy protection circuit of claim 3, wherein the memory cell comprises a transistor for outputting a voltage applied to a resistor in accordance with a chip enable signal (CE), and a fuse for grounding the output of the transistor.
제4항에 있어서, 퓨즈의 단락 여부에 따라 보인 어드레스의 레벨을 변환시키는 것을 특징으로 하는 데이타 복제 방지 회로.The data copy protection circuit according to claim 4, wherein the level of the address shown is changed depending on whether a fuse is shorted.
제1항에 있어서, 옵션 선택 수단은 보안 어드레스 저장 수단의 각각의 어드레스에 의해 스위칭되는 스위칭 소자를 병렬 접속하여 일측 공통 접속점을 접지하고 타측 공통 접속점을 전압이 인가된 저항에 접속함과 아울러 어드레스 변환 수단에 접속하여 구성한 것을 특징으로 하는 메모리의 데이타 복제 방지 회로.The method of claim 1, wherein the option selecting means connects the switching elements switched by respective addresses of the secure address storage means in parallel to ground one common connection point, and connects the other common connection point to a resistor to which voltage is applied. A data copy protection circuit of a memory, configured by being connected to a means.
제1항에 있어서, 어드레스 변환 수단은 m개인 입력 어드레스를 m개인 보안 어드레스 저장 수단의 보안 어드레스와 각기 논리 조합하여 m개의 변환 어드레스를 각기 X, Y-어드레스 버퍼/디코더 수단에 출력하는 m개의 어드레스 변환 블럭으로 구성한 것을 특징으로 하는 메모리의 데이타 복제 방지 회로.2. The address conversion device according to claim 1, wherein the address conversion means logically combines m input addresses with security addresses of the m security address storage means, and outputs m conversion addresses to the X and Y-address buffer / decoder means, respectively. A data copy protection circuit of a memory comprising a conversion block.
제7항에 있어서, m개의 어드레스 변환 블럭은 입력 어드레스를 X, Y-어드레스 버퍼/디코더 수단에 전송하는 제2전송 게이트와, 입력 어드레스와 보안 어드레스 저장 수단의 출력을 논리 조합하는 배타적 오아게이트와, 이 배타적 오아게이트의 출력을 상기 X, Y-어드레스 버퍼/디코더 수단에 전송하는 제1전송 게이트로 각기 구성한 것을 특징으로 하는 메모리의 데이타 복제 방지 회로.8. The apparatus of claim 7, wherein the m address translation blocks comprise: a second transfer gate for transferring the input address to the X, Y-address buffer / decoder means; And a first transfer gate for transmitting the output of the exclusive oragate to the X, Y-address buffer / decoder means, respectively.
제8항에 있어서, 제1전송 게이트와 제2전송 게이트는 제어 단자에 인가된 옵션 선택 수단의 출력에 의해 반대로 동작하는 것을 특징으로 하는 메모리 데이타 복제 방지 회로.9. The memory data copy protection circuit according to claim 8, wherein the first transfer gate and the second transfer gate operate in opposition by the output of the option selecting means applied to the control terminal.
제9항에 있어서, 제1전송 게이트는 복제 방지 모드가 아닐 때 액티브되고, 제2전송 게이트는 복제 방지 모드일때 액티브되는 것을 특징으로 하는 메모리의 데이타 복제 방지 회로.10. The data copy protection circuit of claim 9 wherein the first transfer gate is active when not in the copy protection mode and the second transfer gate is active when in the copy protection mode.
※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.※ Note: The disclosure is based on the initial application.