KR950015048B1

KR950015048B1 - Power-on reset

Info

Publication number: KR950015048B1
Application number: KR1019880014208A
Authority: KR
Inventors: 배종욱
Original assignee: 엘지반도체주식회사; 문정환
Priority date: 1988-10-31
Filing date: 1988-10-31
Publication date: 1995-12-21
Also published as: KR900007178A

Abstract

The power on reset circuit is designed for standard CMOS IC. The power on reset circuit comprises a D-flipflop latch(100) connected to power line, a D-flipflop latch(200) connected to the D-flipflop(100) in parallel, an inverter(12) connected to the flipflop(100) in parallel, capacitor(CG1, CG2) connected output stage of the D-flipflop latch(100), capacitors(Cp1, Cp2) connected to a second power and a third power(VDD2, VDD3), and an inverter(14) connected to a third power(VDD3).

Description

Power-on reset circuit

제1도는 VDD전압과 파워 온 리세트 회로의 파형도.1 is a waveform diagram of a VDD voltage and a power-on reset circuit.

제2a,b,도는 종래의 파워 온 리세트 회로도.2a, b are conventional power on reset circuit diagrams.

제3도는 종래 회로에 따른 파형도.3 is a waveform diagram according to a conventional circuit.

제4도는 본 발명에 따른 파워 온 리세트 회로도.4 is a power-on reset circuit diagram in accordance with the present invention.

제5도는 본 발명에 따른 파워 온 리세트 회로의 파형도.5 is a waveform diagram of a power-on reset circuit according to the present invention;

* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings

10 : 슈미트 트리거 12 : 인버터10: Schmitt trigger 12: Inverter

100,200 : D플립플롭 Ca,Cb₁,Cb₂,Cp₁,Cp₂,CG₁,CG₂: 캐패시턴스100,200: D flip-flop Ca, Cb ₁ , Cb ₂ , Cp ₁ , Cp ₂ , CG ₁ , CG ₂ : capacitance

본 발명은 파워 온 리세트 회로에 관한 것으로 특히, 표준 CMOS IC의 회로 설계에 적당한 파워 온 리세트 플립플롭회로에 관한 것이다.The present invention relates to a power-on reset circuit, and more particularly, to a power-on reset flip-flop circuit suitable for the circuit design of a standard CMOS IC.

일반적으로 표준 MCOS IC회로 설계에 있어서, 초기에 전원이 들어오면 IC내부의 레지스터를 비롯한 기억 소자들이 초기의 얼마 동안 리세트 상태로 있어야 할 경우에 파워 온 리세트 회로가 사용된다.In general, in a standard MCOS IC circuit design, a power-on reset circuit is used when a power supply is initially turned on, and a memory element including a register inside the IC needs to be reset for some time.

따라서, 제1도에서 도시된 바와 같이 IC에 가해지는 전원 VDD가 초기에 5V로 상승하면 t₁∼t₂시간동안 펄스가 발생하여 내부의 기억 소자들을 리세트 시키게 되는데, 이러한 문턱전압(threshold voltage)값을 초과하면 다시 0V로 하강되며 5V를 유지 하는 동안 IC의 내부의 기억소자들은 리세트 된다.Accordingly, as shown in FIG. 1, when the power supply VDD applied to the IC initially rises to 5V, a pulse is generated for t ₁ to t ₂ hours to reset the internal memory devices. This threshold voltage If the value is exceeded, the voltage drops to 0V again and the internal memory elements of the IC are reset while maintaining 5V.

그러므로 제2a도에 도시된 종래의 파워 온 리세트회로는 리세트 시간이 저항(Ra)과 캐패시터(Ca)에 따라 문턱전압 값에 좌우되며, 슈미트 트리거(10)의 리세트 신호에 따라 펄스폭이 결정되므로 원하는 리세트 파형을 얻어낼 수 없는 단점이 있다.Therefore, in the conventional power-on reset circuit shown in FIG. 2A, the reset time depends on the threshold voltage value according to the resistor Ra and the capacitor Ca, and the pulse width according to the reset signal of the Schmitt trigger 10. Since this decision is made, there is a disadvantage that a desired reset waveform cannot be obtained.

제2b도에 도시된 종래의 파워 온 리세트 회로는 제2a도의 회로를 발전시킨 것으로 인버터(도시생략됨)의 입력을 상승시킬 때 두개의 캐패시터(Cb₁)(Cb₂)의 용량비를 이용하여 상기 캐패시터(Cb₁)에 충전된 전하를 캐패시터(Cb₂)에서 다시 방전시키면서, 캐패시터(Cb₂)의 전압이 인버터의 문턱전압값이 되기 위해 캐패시터(Cb₁)에서 캐패시터(Cb₂)로 흐를때 D플립플롭(C)(10)의 출력값에 따라 상기 캐패시터들의 충전과 방전을 통해 슈미트 트리거(10)에서 발생된 파워 온 리세트신호에 의해 IC 내부소자를 제어하여 리세트시킨다.The conventional power-on reset circuit shown in FIG. 2b is a development of the circuit of FIG. 2a, and uses the capacity ratio of two capacitors Cb ₁ and Cb ₂ when raising the input of an inverter (not _shown ). while re-discharge the electric charge charged in the capacitor (Cb ₁₎ the capacitor (Cb _2), the voltage of the capacitor (Cb ₂₎ flow into the capacitor (Cb ₂₎ the capacitor (Cb ₁₎ to be a threshold voltage value of the inverter In response to the output value of the D flip-flop (C) 10, the IC internal device is controlled and reset by the power-on reset signal generated by the Schmitt trigger 10 through the charging and discharging of the capacitors.

즉, VDD가 5V로 파워 온 될때 IC내부의 소자가 초기에 일정시간 동안 리세트 되어야 할 경우에 제어신호는 캐패시터(Cb₁)와 캐패시터(Cb₂)의 충,방전에 따라 슈미트 트리거(10)를 통하여 파워 온 리세트 신호를 출력한다.That is, when VDD is powered on at 5V, when the device inside the IC needs to be initially reset for a predetermined time, the control signal is generated by the Schmitt trigger 10 according to the charge and discharge of the capacitor Cb ₁ and the capacitor Cb ₂ . Outputs a power-on reset signal.

특히, 상기 캐패시터(Cb₁)와 캐패시터(Cb₂)의 용량비에 따라 리세트 시간이 결정되므로 프로세스의 변화에 대하여 임뮤니터(Immunity)가 크게 된다.In particular, since the reset time is determined according to the capacity ratio of the capacitor Cb ₁ and the capacitor Cb ₂ , the immunity increases with respect to the process change.

제3도는 제2b도의 회로에 대한 파형도를 나타낸 것으로서, 제2a도의 회로에 있어서는 정확한 리세트 시간을 설계할 수 없는 문제점이 있고, 제2b도의 회로에서는 캐패시터(Cb₁)과 (Cb₂)의 비에 따라 충분한 클럭화가 된 다음에 IC가 정상동작 하는 경우에 쓰이게 되므로 캐패시터(Cb₁)와 (Cb₂)의 용량비가 매우 커지고, 특히 캐패시터(Cb₂)의 크기도 커지는 문제점이 있었다.FIG. 3 is a waveform diagram of the circuit of FIG. 2b. The circuit of FIG. 2a has a problem that an accurate reset time cannot be designed. In the circuit of FIG. 2b, capacitors Cb ₁ and Cb ₂ Since the IC is normally operated after sufficient clocking due to the ratio, the capacity ratio of the capacitors Cb ₁ and Cb ₂ becomes very large, and in particular, the size of the capacitor Cb ₂ also increases.

본 발명은 이러한 문제점을 해결하고자 안출한 것으로, 본 발명의 목적은 서로 다른 클럭 주기를 이용하여 캐패시터의 용량비를 조정함으로써 원하는 파워 온 리세트 신호를 얻을 수 있도록 한 파워 온 리세트 회로를 제공함에 있다.SUMMARY OF THE INVENTION The present invention has been made to solve such a problem, and an object of the present invention is to provide a power-on reset circuit capable of obtaining a desired power-on reset signal by adjusting a capacity ratio of a capacitor using different clock periods. .

상기한 목적을 달성하기 위한 본 발명에 따른 파워 온 리세트 회로의 특징은, 각각의 전원공급단 사이에 접속된 D플립플롭 래치와, 상기 D플립플롭 래치와 병렬접속된 D플립플롭 래치 및 2개의 인버터와, 첫번째 전원공급단 및 두번째 전원공급단의 D플립플롭의 후단에 접속된 캐패시터와, 상기 두번째전원공급단과 세번째 전원 공급단에 병렬접속된 캐패시터 및 인버터와, 상기 세번째 전원공급단의 출력단의 접속된 인버터로 구성되어 상기 각각의 D플립플롭 래치의 입력을 캐패시터로 일시유지하여 내부클럭과 1싸이클의 클럭펄스와 상호 리세트 하도록 파워 온 리세트를 발생하는 점에 있다.The characteristics of the power-on reset circuit according to the present invention for achieving the above object include: a D flip-flop latch connected between each power supply stage, a D flip-flop latch connected in parallel with the D flip-flop latch, and 2 Inverters, capacitors connected to the rear end of the D flip-flop of the first and second power supply stages, capacitors and inverters connected in parallel to the second and third power supply stages, and output terminals of the third power supply stage. A power on reset is generated so that the input of each of the D flip-flop latches is temporarily held by a capacitor to reset the internal clock and the clock pulse of one cycle.

이하, 본 발명에 따른 파원 온 리세트 회로의 일 실시예를 첨부한 도면을 참조하여 상세히 설명한다.Hereinafter, an embodiment of a wave-on reset circuit according to the present invention will be described in detail with reference to the accompanying drawings.

제4도는 본 발명에 따른 파워 온 리세트 회로도이다.4 is a power on reset circuit diagram according to the present invention.

제4도를 참조하면, 각각의 전원공급단(VDD₁)(VDD₂)(VDD₃)사이에 접속된 D플립플롭 래치(100)와, 상기 D플립플롭 래치(100)와, 병렬접속된 D플립플롭 래치(200) 및 2개의 인버터(12)와, 첫번째 전원공급단 (VDD₁) 및 두번째 전원공급단(VDD₂)의 D플립플롭 래치(100)의 후단에 접속된 캐패시터(CG₁)(CG₂)와, 상기 두번째 전원공급단(VDD₂)가 세번째 전원공급단(VDD₃)에 병렬접속된 캐패시터(Cp₁)(Cp₂) 및 인버터 (13)와, 상기 세번째 전원공급단((VDD₃)의 출력단에 접속된 인버터(14)로 구성되어 상기 각각의 D플립플롭 래치들의 입력을 캐패시터들로 일시유지하여 내부클럭과 1싸이클의 클럭펄스와 상호 리세트하도록 파워 온 리세트 신호를 발생하도록 구성되어 있다.Referring to FIG. 4, the D flip-flop latch 100 and the D flip-flop latch 100 connected between the respective power supply terminals VDD ₁ , VDD ₂ , and VDD ₃ are connected in parallel. The capacitor CG ₁ connected to the D flip-flop latch 200 and the two inverters 12 and the rear end of the D flip-flop latch 100 of the first power supply terminal VDD ₁ and the second power supply terminal VDD ₂ . CG ₂ , the second power supply terminal VDD ₂ , and a capacitor Cp ₁ (Cp ₂ ) and an inverter 13 connected in parallel to a third power supply terminal VDD ₃ , and the third power supply terminal. An inverter 14 connected to the output terminal of (VDD ₃ ) to temporarily hold the inputs of the respective D flip-flop latches with capacitors to reset the power on to the internal clock and the clock pulse of one cycle. Configured to generate a signal.

이와 같이 구성되어 있으므로 두개의 플립플롭(혹은 래치)를 매스터 슬레이브로 연결하여 "파워 온" 후 1싸이클의 클럭펄스로 리세트하고, 캐패시터(Cp₁)(Cp₂) 를 연결하여 각 플립플롭의 파워 온 후 초기 값을 설정하고, 그라운드 캐패시턴스(CG₁)(CG₂)를 연결하여 플립플롭의 입력을 유지하여 내부 발생클럭을 이용하여 각각의 VDD단에서 두개의 플립플롭을 거쳐 파워 온 리세트의 출력을 제어하여 1싸이클의 클럭펄스로 리세트하는 것이다.Because of this configuration, two flip-flops (or latches) are connected to the master slave to "power on" and then reset to one cycle of clock pulses, and capacitors Cp ₁ (Cp ₂ ) are connected to each flip-flop. Set the initial value after power-on, connect the ground capacitance (CG ₁ ) (CG ₂ ) to maintain the input of the flip-flop, and reset the power-on through two flip-flops at each VDD stage using the internally generated clock. This is to control the output of and reset to one cycle of clock pulse.

여기서, 두개의 CMOS래치 또는 D플립플롭이 매스터 슬레이브(Mastcr ＆ Slare) 방식으로 결합되어 있는데 두개의 캐패시터(P₁과P₂)는 각각 노드점의 초기값을 로직 하이 값으로 하기 위한 것이며 캐패시터 (CG₁)과 (CG₂)는 각각 매스터, 슬레이브 D형 플립플롭의 입력은 트랜스미션 게이트를 거쳐 VDD와 연결된다. 상기 D플립플롭(100)(200)의 트랜스미션 게이트의 제어는 IC내부에서 쓰이는 클럭펄스를 이용한다. 캐패시터(P₁)과 (P₂)는 각각 그 노드점에 연결되어 있는 게이트에 의한 기생 캐패시턴스의 영향을 받아서 래치로 피이드백 되는 인버터의 로직을 변화시키는 일이 일어나지 않을 정도의 크기면 되고, 캐패시터 (CG₁)(CG₂)도 역시 게이트 캐패시턴스보다 약간 큰 정도의 크기이면 되므로 캐패시턴스의 크기는 크게 중요하지는 않다.Here, two CMOS latches or D flip-flops are combined in a master slave (Mastcr & Slare) method. The two capacitors (P ₁ and P ₂ ) are used to set the initial value of the node point to a logic high value, respectively. CG ₁ ) and (CG ₂ ) are the master and slave D-type flip-flops, respectively, and are connected to VDD via a transmission gate. The control of the transmission gate of the D flip-flop 100 and 200 uses a clock pulse used in the IC. Capacitors P ₁ and P ₂ are sized such that the logic of the inverter fed back to the latch does not occur under the influence of parasitic capacitance caused by the gate connected to the node point, respectively. The magnitude of the capacitance is not very important because (CG ₁ ) (CG ₂ ) also needs to be slightly larger than the gate capacitance.

또한 일반적인 인버터를 사용해서 구성되므로 기존의 방법처럼 슈미트 트리거 회로를 써야 할 필요는 전혀 없는 것이다.Also, since it is configured using a general inverter, there is no need to use a Schmitt trigger circuit like the conventional method.

본 발명에 따른 회로의 동작설명은 제5도에 도시된 파형도에 따라 설명하면 제5도의 번호의 제4도 회로의 각 부분의 파형으로서 VDD 전압이 5V로 "파워 온" 되면서 내부의 클럭펄스는 비로서 정상적으로 클럭킹되어 "파워 온" 리세트 회로의 트랜스미션 게이트를 제어하게 된다.The operation of the circuit according to the present invention is explained according to the waveform diagram shown in FIG. 5 and is a waveform of each part of the circuit of FIG. Is normally clocked to control the transmission gate of the " power on " reset circuit.

파워 온 리세트 회로는 캐패시터(Cp₁)과 (Cp₂)에 의해 내부의 D플립플롭(100)(200)의 초기값을 설정시키게 되며, 클록펄스 신호에 의해 매스터 D플립플롭의 "하이"입력이 슬레이브 D플립플롭(100)(200)으로 전달되는 것이다.The power-on reset circuit sets the initial values of the internal D flip-flops 100 and 200 by the capacitors Cp ₁ and Cp ₂ , and the "high" of the master D flip-flops by the clock pulse signal. The input is passed to the slave D flip-flop (100, 200).

이때 "파워 온"리세트가 이루어지는 t₀∼t₂의 시간이 IC 내부의 클럭펄스의 로우에 에지(edge)가 나타나는 시간으로 결정되므로 이 회로는 "파워 온"된 후 1싸이클의 클럭동안 만 미리 세트되게 하는 것이다.Since the time between t _{0 and} t ₂ at which the "power on" reset occurs is determined by the time at which an edge appears at the low end of the clock pulse inside the IC, the circuit is only "powered on" for one cycle of clock. To be set in advance.

캐패시터(CG₁)과 (CG₂)는 앞단의 신호가 트랜스미션 게이트에서 오프 될 경우에도 다음에 연결된 인버터(13)에게 일정한 안정된 전압레벨을 전달하기 위하여 필요한 것이다.Capacitors CG ₁ and CG ₂ are necessary to deliver a constant stable voltage level to the next connected inverter 13 even when the preceding signal is turned off at the transmission gate.

그 크기는 사용하는 칩의 디자인에 따라 다르지만 통상적으로 1_PF정도이면 주변의 기생 캐패시턴스의 영향을 받지 않게 된다.The size depends on the design of the chip used, but typically about 1 _PF is not affected by the surrounding parasitic capacitance.

상기한 동작에 의한 본 발명의 최종 파워 온 리세트 신호는 제5도의 10번에 도시된 파형과 같다.The final power-on reset signal of the present invention by the above operation is the same as the waveform shown in FIG.

따라서, 본 발명에 따른 회로는 작은 면적으로 설계할 수 있고, 슈미트 트리거형 인버터를 사용하지 않고, 간단히 회로를 구성할 수 있는 장점이 있는 것이다.Therefore, the circuit according to the present invention can be designed with a small area, and there is an advantage that a circuit can be simply configured without using a Schmitt trigger inverter.

Claims

D flip-flop latches connected between the respective power supply stages, D flip-flop latches connected in parallel with the D flip-flop latches, and two inverters, and rear ends of the D flip-flop latches of the first power supply stage and the second power supply stage. A capacitor connected to the second power supply stage, a cacher and an inverter connected in parallel to the third power supply stage, and an inverter connected to the output terminal of the third power supply stage, the input of each of the D flip-flop latches And a power-on reset signal to generate a power-on reset signal so as to be temporarily held by the internal clock and mutually reset with a clock pulse of one cycle.