KR950007545A - Video signal scrambler and descrambler - Google Patents

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Abstract

본 발명은 유료 텔레비젼 방송 시스템에서 제3자에 의한 불법 도청을 방지하기 위하여 영상신호를 변조하여 송신하고 가입자측에서는 변조된 영상신호를 복조하여 시청할 수 있도록 영상신호를 스크램블하는 장치와 디스크램블 하는 장치에 관한 것이다.The present invention modulates and transmits a video signal in order to prevent illegal eavesdropping by a third party in a pay-TV broadcasting system, and a device for scrambling the video signal and a descrambler for demodulating and viewing the modulated video signal. It is about.

종래의 영상신호 스크램블/디스크램블 방식은 랜덤 넘버 발생기에 의하여 발생되는 커팅 포인트에 따라 영상신호를 라인 로테이션시키는 기술로서, 라인 로테이션 처리과정에서 커팅 포인트는 예리한 절단 처리가 이루어지기 때무에 이 커팅 포인트에서 임펄스성 노이즈와 같은 잡음이 발생되고, 이 영향을 받아 디스크램블된 영상에 잔상이 남게 되어 화질이 저하되는 문제점이 있고, 라인 로테이션을 위해서는 한쌍의 라인 메모리가 요구되기 때문에 메모리 소요량이 커지게 되는 문제점이 있다.The conventional video signal scramble / descramble method is a technique of line rotation of an image signal according to a cutting point generated by a random number generator. In the line rotation process, the cutting point is sharply cut at this cutting point. Noise such as impulsive noise is generated, and the image quality is deteriorated due to the residual image remaining on the descrambled image under this influence, and the memory requirement increases because a pair of line memories are required for line rotation. There is this.

본 발명은 영상신호의수평 주사기간중에 수평 블랭킹 구간내의 수평 동기신호와 프론트 포오치(FRONT PORCH)를 랜덤하게 시간축상에 이동시켜 스크램블 처리를 수행하고, 수신측에서는 이동된 동기 신호와 프론트 포오치를 송신측과 반대 방향으로 이동시켜 디스크램블 처리를 수행하므로서 종래에 영상신호 자체의 커팅에 의한 잡음 발생을 배제하고, 고화질의 영상을 구현하며, 메모리 사용을 줄여서 원가를 절감할 수 있는 영상신호 스크램블/디스크램블 장치이다.The present invention performs scrambling by randomly moving the horizontal synchronization signal and the front porch in the horizontal blanking section between the horizontal syringes of the video signal on the time axis, and at the receiving side, the moved synchronization signal and the front porch. The video signal scramble / can be reduced in cost by eliminating the noise generated by the cutting of the video signal itself, realizing a high-quality video, and reducing the memory usage by performing the descrambling process by moving in the opposite direction to the transmitting side. Descramble device.

Description

영상신호 스크램블 장치와 디스크램블 장치Video signal scrambler and descrambler

본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음Since this is an open matter, no full text was included.

제2도의 (가), (나)는 본 발명에 의한 스크램블 파형도.(A) and (b) of FIG. 2 are scrambled waveform diagrams according to the present invention.

제3도는 본 발명의 영상신호 스크램블/디스크램블 장치의 제1실시예의 블록 구성도.3 is a block diagram of a first embodiment of a video signal scramble / descramble device of the present invention;

제4도는 본 발명 장치에서 리드 어드레스 제어수단의 블록 구성도.4 is a block diagram of read address control means in the apparatus of the present invention.

제5도는 본 발명 장치에서 제1기억수단의 블록 구성도.5 is a block diagram of a first storage means in the apparatus of the present invention.

Claims (10)

입력되는 아날로그 영상신호(Vin)를 디지털 영상신호로 변환하여 출력하는 아날로그 디지탈 변환기(1)와, 상기 아날로그 디지탈 변환기(1)의 샘플링 클록을 포함하는 시스템 전반의 동작 클록을 발생시켜 각 구성요소에 공급해 주는 클록 발생기(2)와, 상기 영상신호(Vin)의 수평 블랭킹 구간에서 프론트 포오치와 수평 동기신호 기간동안 리드 어드레스 제어수단(8) 및 제1기억수단(9)의 인에이블 펄스를 발생시키는 인에이블 펄스 발생기(3)와, 스크램블 난수값을 발생시켜 리드 어드레스 제어수단(8)에 공급하는 랜덤 넘버 발생기(7)와, 상기 인에이블 펄스 발생기(3)의 인에이블 제어를 받아 수평 동기신호 및 프론트 포오치 기간동안에만 인에이블되어 상기 랜덤 넘버 발생기(7)의 스크램블 난수값으로부터 제1기억수단(9)의 리드 어드레스를 발생시키는 리드어드레스 제어수단(8)과, 상기 인에이블 펄스 발생기(3)의 인에이블 제어를 받아 수평 동기신호 및 프론트 포오치 기간동안에만 인에이블되어 상기 아날로그 디지탈 변환기(1)의 출력 디지탈 영상신호를 저장 및 출력하는 제1기억수단(9)과, 상기 아날로그 디지털 변환기(1)의 출력 디지탈 영상신호를 타이밍 매칭을 위해 저장 및 출력하는 제1기억수단(10)과, 상기 제2기억수단(9) 및 제2기억수단(10)의 출력 영상신호를 선택적으로 출력하는 멀티플렉서(11)와, 상기인에이블 펄스 발생기(3)의 인에이블 펄스를 지연처리하여 상기 멀티플렉서(11)의 선택동작을 제어하는 지연 매칭기(12)와, 상기 멀티플렉서(11)에서 출력된 디지탈 영상신호를 아날로그 영상신호로 복원하여 출력하는 디지탈 아날로그 변환기(13)로 구성된 영상신호 스크램블 장치.An analog digital converter (1) converts an input analog video signal (Vin) into a digital video signal and outputs the same, and generates a system-wide operation clock including a sampling clock of the analog digital converter (1). An enable pulse of the read address control means 8 and the first storage means 9 is generated during the front porch and the horizontal synchronizing signal period during the clock generator 2 and the horizontal blanking period of the video signal Vin. Enable pulse generator (3), random number generator (7) for generating a scrambled random number value and supplying it to the read address control means (8), and enabling control of the enable pulse generator (3) for horizontal synchronization A read that is only enabled during the signal and front porch periods to generate a read address of the first storage means 9 from the scramble random number value of the random number generator 7 Under the enable control of the dress control means 8 and the enable pulse generator 3, it is enabled only during the horizontal synchronizing signal and the front porch period to store and output the output digital video signal of the analog digital converter 1. A first storage means (9) for outputting, a first storage means (10) for storing and outputting the output digital video signal of the analog-to-digital converter (1) for timing matching, the second storage means (9), and Delay matching to control the selection operation of the multiplexer 11 by delaying the enable pulse of the enable pulse generator 3 and the multiplexer 11 for selectively outputting the output video signal of the second storage means 10. And a digital analog converter (13) for restoring and outputting the digital video signal output from the multiplexer (11) to an analog video signal. 제1항에 있어서, 상기 리드 어드레스 제어수단(8)은, 랜덤 넘버 발생기(7)에서 제공되는 스크램블 난수값을 로드받고, 상기 인에이블 펄스 발생기(3)의 인에이블 펄스를 인에이블 제어신호로 입력받아 인에이블 신호가 입력된 타이밍에서 상기 로드받은 난수갓부터 클록(CLOCK) 카운트를 수행하여 리드 어드레스(R/ADDR)를 출력하는 카운터(8A)로 구성된 영상신호 스크램블 장치.2. The read address control means (8) according to claim 1, wherein the read address control means (8) is loaded with a scramble random number value provided by the random number generator (7) and converts the enable pulse of the enable pulse generator (3) into an enable control signal. And a counter (8A) configured to output a read address (R / ADDR) by performing a clock count from the loaded random number at the timing of receiving the enable signal. 제1항에 있어서, 상기 제1기억수단(9)은, 상기 인에이블 펄스 발생기(3)의 인에이블 펄스를 입력받아 인에이블된 타이밍에서 상기 아날로그 디지탈 변환기(1)의디지탈 영상신호중 프론트 포오치 및 수평 동기신호를 저장하는 제1 내지 제n메모리(9A1-9An)와, 상기 제1 내지 제n메모리(9A1-9An)의 출력을 상기 리드 어드레스 제어수단(8)의 제어에 따라 선택적으로 출력하는 멀티플렉서(9B)로 구성된 영상신호 스크램블 장치.2. The front porch of the digital video signal of the analog digital converter 1 according to claim 1, wherein the first storage means (9) receives an enable pulse of the enable pulse generator (3) at an enabled timing. And selectively outputting outputs of the first to nth memories 9A1-9An and the first to nth memories 9A1-9An that store the horizontal synchronization signal according to the control of the read address control means 8. A video signal scrambler composed of a multiplexer (9B). 입력되는 아날로그 영상신호(Vin)를 디지탈 영상신호로 변환하여 출력하는 아날로그 디지탈 변환기(1)와, 상기 아날로그 디지탈 변환기(1)의 샘플링 클록을 포함하는 시스템 전반의 동작 클록을 발생시켜 각 구성요소에 공급해 주는 클록 발생기(2)와, 상기 영상신호(Vin)의 수평 블랭킹 구간에서 프론트 포오치와 수평 동기신호 기간동안 리드 어드레스 제어수단(8) 및 제1기억수단(9)의 인에이블 펄스를 발생시키는 인에이블 펄스 발생기(3)와, 상기 영상신호(Vin)에서 수직 귀선 기간에 실려있는 스크램블 정보를 추출하는 데이터 슬라이서(4)와, 상기 데이터 슬라이서(4)에서 추출된 스크램블 정보를 저장하는 데이터 메모리(5)와, 상기 데이터 메모리95)에 저장되어 있는 스크램블 정보를 읽어내서 랜덤 넘버 발생기(7)를 제어하는 마이크로 프로세서(6)와, 상기 마이크로 프로세서(6)의 제어를 받아 디스크램블 난수값을 발생시켜 리드 어드레스 제어수단(8)에 공급하는 랜덤 넘버 발생기(7)와, 상기 인에이블 펄스 발생기(3)의 인에이블 제어를 받아 수평 동기신호 및 프론트 포오치 기간동안에만 인에이블되어 상기 랜덤 넘버 발생기(7)의 디스크램블 난수값으로부터 제1기억수단(9)의 리드 어드레스를 발생시키는 리드어드레스 제어수단(8)과, 상기 인에이블 펄스 발생기(3)의 인에이블 제어를 받아 수평 동기신호 및 프론트 포오치 기간동안에만 인에이블되어 상기 아날로그 디지탈 변환기(1)의 출력 디지탈 영상신호를 저장 및 출력하는 제1기억수단(9)과, 상기 아날로그 디지탈 변환기(1)의 출력 디지탈 영상신호를 타이밍 매칭을 위해 저장 및 출력하는 제2기억수단(1)과, 상기 제1기억수단(9) 및 제2기억수단(10)의 출력 영상신호를 선택적으로 출력하는 멀티플렉서(11)와, 상기인에이블 펄스 발생기(3)의 인에이블 펄스를 지연처리하여 상기 멀티플렉서(11)의 선택동작을 제어하는 지연 매칭기(12)와, 상기 멀티플렉서(11)에서 출력된 디지탈 영상신호를 아날로그 영상신호로 복원하여 출력하는 디지탈 아날로그 변환기(13)로 구성된 영상신호 디스크램블 장치.An analog digital converter (1) converts an input analog video signal (Vin) into a digital video signal and outputs the same, and generates a system-wide operation clock including a sampling clock of the analog digital converter (1). An enable pulse of the read address control means 8 and the first storage means 9 is generated during the front porch and the horizontal synchronizing signal period during the clock generator 2 and the horizontal blanking period of the video signal Vin. Enable pulse generator 3, a data slicer 4 for extracting scramble information contained in the vertical retrace period from the image signal Vin, and data for storing scramble information extracted from the data slicer 4 A microprocessor 6 for reading the scramble information stored in the memory 5 and the data memory 95 and controlling the random number generator 7; Under the control of the microprocessor 6, a random number generator 7 for generating a descramble random number value and supplying it to the read address control means 8 and horizontal enable synchronization under the enable control of the enable pulse generator 3. Lead address control means 8 which is enabled only during the signal and front porch periods and generates a read address of the first storage means 9 from the descramble random number value of the random number generator 7, and the enable pulse. First storage means (9) under the enable control of the generator (3) and enabled only during the horizontal synchronizing signal and the front porch period to store and output the output digital video signal of the analog digital converter (1); Output of the analog digital converter 1 Second storage means 1 for storing and outputting a digital video signal for timing matching, and outputting of the first storage means 9 and the second storage means 10. A multiplexer 11 for selectively outputting an image signal, a delay matcher 12 for delaying an enable pulse of the enable pulse generator 3 to control a selection operation of the multiplexer 11, and the multiplexer ( 11) A video signal descrambler comprising a digital analog converter (13) for restoring and outputting the digital video signal outputted from (11) to an analog video signal. 제4항에 있어서, 상기 리드 어드레스 제어수단(8)은, 넘버 발생기(7)에서 제공되는 디스크램블 난수값을 로드받고, 상기 인에이블 펄스 발생기(3)의 인에이블 펄스를 인에이블 제어신호로 입력받아 인에이블 신호가 입력된 타이밍에서 상기 로드받은 난수값부터 클록(CLOCK) 카운트를 수행하여 리드 어드레스(R/ADDR)를 출력하는 카운터(8A)로 구성된 영상신호 디스크램블 장치.5. The read address control means (8) according to claim 4, wherein the read address control means (8) is loaded with a descramble random number value provided from the number generator (7), and converts the enable pulse of the enable pulse generator (3) into an enable control signal. And a counter (8A) configured to output a read address (R / ADDR) by performing a clock (CLOCK) count from the loaded random number at the timing of receiving the enable signal. 제4항에 있어서, 상기 제1기억수단(9)은, 상기 인에이블 펄스 발생기(3)의 인에이블 펄스를 입력받아 인에이블된 타이밍에서 상기 아날로그 디지탈 변환기(1)의디지탈 영상신호중 프론트 포오치 및 수평 동기신호를 저장하는 제1 내지 제n메모리(9A1-9An)와, 상기 제1 내지 제n메모리(9A1-9An)의 출력을 상기 리드 어드레스 제어수단(8)의 제어에 따라 선택적으로 출력하는 멀티플렉서(9B)로 구성된 영상신호 디스크램블 장치.5. The front porch of claim 4, wherein the first storage unit 9 receives an enable pulse of the enable pulse generator 3 and is enabled at a timing at which it is enabled. 6. And selectively outputting outputs of the first to nth memories 9A1-9An and the first to nth memories 9A1-9An that store the horizontal synchronization signal according to the control of the read address control means 8. A video signal descrambler composed of a multiplexer (9B). 입력되는 아날로그 영상신호(Vin)를 디지탈 영상신호로 변환하여 출력하는 아날로그 디지탈 변환기(14)와, 상기 아날로그 디지탈 변환기(14)의 샘플링 클록을 포함하는 시스템 전반의 동작 클록을 발생시켜 각 구성요소에 공급해 주는 클록 발생기(15)와, 상기 영상신호(Vin)의 수평 블랭킹 구간에서 프론트 포오치와 수평 동기신호 기간동안 리드 어드레스 제어수단(18)의 인에이블 펄스 및 멀티플렉서(20)의 선택 제어신호를 발생시키는 인에이블 펄스 발생기(16)와, 스크램블을 위하여 블랭킹 레벨 및 동기레벨을 데이터로 저장하고 있는 데이터 기억수단(17)과, 상기 인에이블 펄스 발생기(16)의 인에이블 제어를 받아 수평 동기신호 및 프론트 포오치 기간동안에만 인에이블되어 상기 랜덤 넘버 발생기(19)의 스크램블 난수값으로부터 데이터 기억수단(17)의 리드 어드레스를 발생시키는 리드어드레스 제어수단(18)과, 스크램블 난수값을 발생시켜 상기 리드 어드레스 제어수단(18)에 공급하는 랜덤 넘버 발생기(19)와, 상기 아날로그 디지탈 변환기(14)의 출력 또는 상기 데이터 기억수단(17)의 출력 신호를 상기 인에이블 펄스 발생기(16)의 제어를 받아 선택적으로 출력하는 멀티플렉서(20)와, 상기 멀티플렉서(20)에서 출력된 디지탈 영상신호를 아날로그 영상신호로 복원하여 출력하는 디지탈 아날로그 변환기(20)로 구성된 영상신호 스크램블 장치.An analog digital converter 14 which converts an input analog video signal Vin into a digital video signal and outputs the same, generates an overall operating clock including a sampling clock of the analog digital converter 14 and generates a clock for each component. A clock generator 15 for supplying and an enable pulse of the read address control means 18 and a selection control signal of the multiplexer 20 during a front porch and a horizontal synchronizing signal period in a horizontal blanking period of the video signal Vin; The enable pulse generator 16 to generate the data, the data storage means 17 storing the blanking level and the sync level as data for scramble, and the horizontal sync signal under the enable control of the enable pulse generator 16. And re-enabling the data storage means 17 from the scramble random number value of the random number generator 19 to be enabled only during the front porch period. A read address control means 18 for generating an address, a random number generator 19 for generating a scramble random number value and supplying it to the read address control means 18, an output of the analog digital converter 14, or the data A multiplexer 20 for selectively outputting the output signal of the storage means 17 under the control of the enable pulse generator 16 and a digital video signal output from the multiplexer 20 to be restored as an analog video signal and outputted. The video signal scrambler composed of a digital analog converter 20. 제7항에 있어서, 상기 리드 어드레스 제어수단(18)은 랜덤 넘버 발생기(19)에서 제공되는 스크램블 난수값을 로드받고, 상기 인에이블 펄스 발생기(16)의 인에이블 펄스를 인에이블 제어신호로 입력받아 인에이블 신호가 입력된 타이밍에서 상기 로드받은 난수값부터 (CLOCK) 카운트를 수행하여 리드 어드레스(R/ADDR)를 출력하는 카운터(18A)로 구성된 영상신호 디스크램블 장치.8. The method of claim 7, wherein the read address control means (18) is loaded with a scramble random number value provided by the random number generator (19), and inputs the enable pulse of the enable pulse generator (16) as an enable control signal. And a counter (18A) configured to output a read address (R / ADDR) by performing a (CLOCK) count from the loaded random number at a timing at which the enable signal is input. 입력되는 아날로그 영상신호(Vin)를 디지탈 영상신호로 변환하여 출력하는 아날로그 디지탈 변환기(14)와, 상기 아날로그 디지탈 변환기(14)의 샘플링 클록을 포함하는 시스템 전반의 동작 클록을 발생시켜 각 구성요소에 공급해 주는 클록 발생기(15)와, 상기 영상신호(Vin)의 수평 블랭킹 구간에서 프론트 포오치와 수평 동기신호 기간동안 리드 어드레스 제어수단(18)의 인에이블 펄스 및 멀티플렉서(20)의 선택 제어신호를 발생시키는 인에이블 펄스 발생기(16)와, 스크램블을 위하여 블랭킹 레벨 및 동기레벨을 데이터로 저장하고 있는 데이터 기억수단(17)과, 상기 인에이블 펄스 발생기(16)의 인에이블 제어를 받아 수평 동기신호 및 프론트 포오치 기간동안에만 인에이블되어 데이터 기억수단(17)의 리드 어드레스를 발생시키는 리드어드레스 제어수단(18)과, 상기 아날로그 디지탈 변환기(14)의 출력 또는 상기 데이터 기억수단(17)의 출력 신호를 상기 인에이블 펄스 발생기(16)의 제어를 받아 선택적으로 출력하는 멀티플렉서(20)와, 상기 멀티플렉서(20)에서 출력된 디지탈 영상신호를 아날로그 영상신호로 복원하여 출력하는 디지탈 아날로그 변환기(20)로 구성된 영상신호 스크램블 장치.An analog digital converter 14 which converts an input analog video signal Vin into a digital video signal and outputs the same, generates an overall operating clock including a sampling clock of the analog digital converter 14 and generates a clock for each component. A clock generator 15 for supplying and an enable pulse of the read address control means 18 and a selection control signal of the multiplexer 20 during a front porch and a horizontal synchronizing signal period in a horizontal blanking period of the video signal Vin; The enable pulse generator 16 to generate the data, the data storage means 17 storing the blanking level and the sync level as data for scramble, and the horizontal sync signal under the enable control of the enable pulse generator 16. And read address control means 18 which is enabled only during the front porch period to generate a read address of the data storage means 17; And a multiplexer 20 for selectively outputting the output of the analog digital converter 14 or the output signal of the data storage means 17 under the control of the enable pulse generator 16, and in the multiplexer 20. A video signal scrambler comprising a digital analog converter (20) for restoring an output digital video signal to an analog video signal. 제9항에 있어서, 상기 리드 어드레스 제어수단(18)은 디스크램블 난수값을 카운트 초기값으로 '0'으로 로드받고, 상기 인에이블 펄스 발생기(16)의 인에이블 펄스를 인에이블 제어신호로 입력받아 인에이블 신호가 입력된 타이밍에서 상기 로드받은 난수값부터 (CLOCK) 카운트를 수행하여 리드 어드레스(R/ADDR)를 출력하는 카운터(18A)로 구성된 영상신호 디스크램블 장치.10. The apparatus of claim 9, wherein the read address control means 18 receives the descramble random number value as '0' as the count initial value, and inputs the enable pulse of the enable pulse generator 16 as an enable control signal. And a counter (18A) configured to output a read address (R / ADDR) by performing a (CLOCK) count from the loaded random number at a timing at which the enable signal is input. ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.※ Note: The disclosure is based on the initial application.
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* Cited by examiner, † Cited by third party
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KR100231877B1 (en) * 1996-09-25 1999-12-01 전주범 Scrambling and descrambling device for front porch interval of broadcasting signal

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* Cited by examiner, † Cited by third party
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KR100231877B1 (en) * 1996-09-25 1999-12-01 전주범 Scrambling and descrambling device for front porch interval of broadcasting signal

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