KR950007436B1 - First input first output memory test method - Google Patents

First input first output memory test method Download PDF

Info

Publication number
KR950007436B1
KR950007436B1 KR1019910021531A KR910021531A KR950007436B1 KR 950007436 B1 KR950007436 B1 KR 950007436B1 KR 1019910021531 A KR1019910021531 A KR 1019910021531A KR 910021531 A KR910021531 A KR 910021531A KR 950007436 B1 KR950007436 B1 KR 950007436B1
Authority
KR
South Korea
Prior art keywords
data
out memory
systems
memory
message
Prior art date
Application number
KR1019910021531A
Other languages
Korean (ko)
Other versions
KR930011494A (en
Inventor
윤희선
Original Assignee
삼성전자주식회사
정용문
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사, 정용문 filed Critical 삼성전자주식회사
Priority to KR1019910021531A priority Critical patent/KR950007436B1/en
Publication of KR930011494A publication Critical patent/KR930011494A/en
Application granted granted Critical
Publication of KR950007436B1 publication Critical patent/KR950007436B1/en

Links

Classifications

    • GPHYSICS
    • G01MEASURING; TESTING
    • G01RMEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28Testing of electronic circuits, e.g. by signal tracer
    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14Handling requests for interconnection or transfer
    • G06F13/20Handling requests for interconnection or transfer for access to input/output bus
    • G06F13/28Handling requests for interconnection or transfer for access to input/output bus using burst mode transfer, e.g. direct memory access DMA, cycle steal

Abstract

When communicating between systems using FIFO (First In First Out) memory, the testing method enhances the efficiency of transmission. The testing method tests state of FIFO memory before on-line services and in the middle of on-line services. The system block consists of a main system(10) and a sub system(20). The first FIFO memory(30) that transmits message and the second FIFO memory(40) that receives message connects the main system and the sub system. The each FIFO memory equips data ports and state flag ports.

Description

선입선출 메모리 테스트방법First-in, first-out memory test method

제1도는 본 발명이 적용되는 시스템 블럭도.1 is a system block diagram to which the present invention is applied.

제2도는 본 발명에 따른 시스템 서비스 전 처리 흐름도.2 is a system service preprocessing flowchart according to the present invention.

제3도는 본 발명에 따른 온 라인 서비스시의 테스트 흐름도.3 is a test flow chart during on-line service according to the present invention.

제4도는 본 발명에 따른 플래그 비트 구성도.4 is a flag bit configuration diagram according to the present invention.

* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings

10 : 주시스템 20 : 부시스템10: main system 20: subsystem

30 : 제1선입선출메모리(FIF01) 40 : 제2선입선출메모리(FIF02).30: first-in first-out memory (FIF01) 40: second-in first-out memory (FIF02).

본 발명은 선입선출(FIO : First In First Out)메모리를 이용하여 시스템간의 통신을 행하는 방법에 있어서, 메세지 전송 효율을 높이기 위한 테스트 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a test method for increasing message transmission efficiency in a method of communicating between systems using a first in first out (FIO) memory.

종래의 경우에는 주(master)시스템과 부(slave)시스템간에 통신을 행하기 위해 FIFO 메모리의 상태 플래그 레지스터를 읽어서 앰프티(empty)상태이면 데이타를 기록하고 풀(fuii)상태인 경우에는 앰프티 상태가 확인될 때까지 루프를 돌게 되어 있으므로 데이타의 정상 유무에 관계없이 상대 시스템에서는 앰프티 상태인지 아닌지만 체크하여 데이타를 읽는 방법을 채택하고 있었다.In the conventional case, in order to communicate between the master system and the slave system, the status flag register of the FIFO memory is read and data is written if the amplifier is empty, and if the amplifier is full, the amplifier is read. Since the loop is executed until the status is confirmed, the counter system checks whether the data is in ampliness status and reads the data regardless of the normal data.

그런데 상기와 같은 방법은 반드시 상태 레지스터 플래그가 정상이라야 한다는 점과 데이타의 정상 유무 판단이 어렵다는 문제점 및 상태 레지스터가 불량일 경우 무한 루프에 빠질 우려가 있는 단점이 있었다.However, the above method has a problem in that the status register flag must be normal, it is difficult to determine whether the data is normal, and there is a disadvantage in that there is a possibility of falling into an infinite loop when the status register is bad.

따라서 본 발명의 목적은 온라인 서비스전(前)이나 온라인 서비스도중에 FIFO 메모리의 상태를 테스트하는 방법을 제공함에 있다.It is therefore an object of the present invention to provide a method for testing the state of a FIFO memory before or during online service.

상기한 목적을 달성하기 위한 본 제1발명은, 임의의 두 시스템간의 상호 통신에 사용되는 송수신용 선입선출 메모리를 사용전 테스트하는 방법에 있어서, 상기 선입선출 메모리의 상태 플래그 비트를 초기화하는 제1과정과, 선입선출 메모리의 상태를 체크하여 앰프티이면 동기데이타를 기록한 후테스트 데이타를 기록하면서 풀 프래그 비트가 세트되는지 여부를 체크하여 기록도중 상기 풀 플래그 비트의 세트를 감지하면 플래그 에러로 판단하는 제2과정과, 상기 선입선출메모리에 기록된 데이타를 읽어 정상여부를 판단하고, 비정상일시 데이타 에러로 판단하여 버퍼내의 데이타를 모두 읽어 지우는 제3과정으로 이루어짐을 특징으로 한다.The present invention for achieving the above object is a method for testing before and after using a first-in first-out memory for transmission and reception used for mutual communication between any two systems, the first flag for initializing the status flag bits of the first-in first-out memory Process and the state of the first-in, first-out memory, and if it is an amplifier, it writes the synchronous data and checks whether the full flag bit is set while recording the test data. And a third process of reading data written in the first-in, first-out memory, and determining whether it is normal, and determining that the data is abnormal at the time of abnormality and reading and erasing all the data in the buffer.

상기한 목적을 달성하기 위한 본 제2발명은, 송수신용 선입선출 메모리를 사용하여 상호 통신하는 임의의 두 시스템간의 온라인 서비스중 상기 선입선출 메모리를 테스트하는 방법에 있어서, 상기 두 시스템간의 데이타 송수신시, 상기 두 시스템사이에 일어나는 사건의 최소 주기에 해당하는 시간 만큼 상기 선입선출메모리의 상태 플래그를 체크하는 제1과정과, 상기 상태 플래그 체크결과 앰프티이면 상기 두 시스템이 소정의 동기데이타를 주고받아 그 동작이 정상적으로 이루어지는지 여부를 확인하고, 정상임이 확인되면 상기 제1과정으로 루핑하며 비정상이면 에러로 판단하는 제2과정과, 상기 제1과정에서 데이타가 검출되면 메세지 포멧의 헤드부분에서 메세지의 시작을 표시하는 특정 코드를 검출하는 제3과정과, 상기 특정 코드가 검출되지 않을 경우 메세지 재전송을 요구하는 제4과정으로 이루어짐을 특징으로 한다.The second invention for achieving the above object is a method for testing the first-in, first-out memory of the online service between any two systems that communicate with each other using a first-in first-out memory for transmitting and receiving, when transmitting and receiving data between the two systems; A first process of checking a state flag of the first-in, first-out memory for a time corresponding to a minimum period of an event occurring between the two systems; and if the state flag check results, the two systems exchange predetermined synchronization data. A second step of checking whether the operation is performed normally, looping to the first step if it is found to be normal, and determining an error if it is abnormal; and if data is detected at the first step, A third process of detecting a specific code indicating a start, and the specific code is not detected The case characterized by a fourth constituted by any process that requires a message retransmitted.

이하 본 발명의 바람직한 실시예를 첨부한 도면을 참조하여 상세히 설명한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.

하기 설명에서는 구체적인 데이타의 양과 같은 특정(特定)사항들이 나타나고 있는데, 이는 본 발명의 보다 전반적인 이해를 돕기 위해서 제공된 것일 뿐 이러한 특정사항들 없이도 본 발명이 실시될 수 있음은 이 기술분야에서 통상의 지식을 가진자에게는 자명하다할 것이다. 그리고 본 발명을 설명함에 있어, 관련된 공기 기능 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다.Certain details, such as the amount of specific data, are shown in the following description, which is provided to aid a more general understanding of the present invention, and the present invention may be practiced without these specific details. It will be obvious to those who have it. In describing the present invention, when it is determined that the detailed description of the related air function or configuration may unnecessarily obscure the subject matter of the present invention, the detailed description thereof will be omitted.

제1도는 본 발명을 수행하기 위한 시스템 블럭도로서, 주시스템(10)과 부시스템(20)간에 송신용 제1FIFO 메모리(30)와 수신용 제2FIFO 메모리(40)를 연결하여 구성하며, 상기 두 FIFO 메모리(30,40)는 각각 데이타 포트와 상태 플래그 포트를 가진다.FIG. 1 is a system block diagram for carrying out the present invention. The first FIFO memory 30 and the second FIFO memory 40 for transmission are connected between the main system 10 and the sub-system 20. The two FIFO memories 30 and 40 each have a data port and a status flag port.

제2도는 본 발명에 따른 온 라인 서비스 전 처리 흐름도이다.2 is an online service preprocessing flowchart according to the present invention.

제3도는 본 발명에 따른 온라인 서비스시의 테스트 흐름도이다.3 is a test flowchart of on-line service according to the present invention.

제4도는 본 발명에 따른 FIFO 메모리 테스트결과를 저정하는 메모리 맵을 나타낸 것으로, 에러 발생시 세트된다.4 shows a memory map for storing FIFO memory test results according to the present invention, and is set when an error occurs.

상술한 구성에 의거 본 발명에 상세히 설명한다.The present invention will be described in detail based on the above configuration.

시스템 서비스 개시 전에 제2도의 (201)단계에서 FIFO 메모리의 상태 플래그 비트를 모두 초기화(clear)한다. 여기서 상태 플래그 비트는 소프트웨어적인 하나의 바이트(byte), 즉 램(Random Access Memory)이다. 그러므로 초기화시키기 위해서는 단순하게 초기 상태값(OOh)을 기록하기만 하면 된다. 상기 초기화 작업후에는(202)단계에서 FIFO2(40)의 상태비트가 앰프티상태를 나타내고 있는지 체크한 후 동기데이타 'AA','BB','CC','DD'를 기록한다. 상기 기록 동작을 완료한 후에는 (203)단계에서 테스트 데이타를 1~256까지 2번 기록한다. 이는 FIF02(40)의 버퍼가 512바이트이기 때문이다. 상기 테스트 데이타를 버퍼에 기록하는 동안 즉 512바이트를 모두 쓰기전에 폴 프래그 비트가 세트되는지를 체크한다. 만약 모두 기록하기전에 풀 플래그 비트가 세트되었음이 체크되면 에러로 처리한다.Before starting the system service, in step 201 of FIG. 2, the status flag bits of the FIFO memory are cleared. Here, the status flag bit is one byte in software, that is, random access memory (RAM). Therefore, to initialize, simply record the initial state value (OOh). After the initialization operation, in step 202, it is checked whether the status bit of the FIFO2 40 indicates the ampliness state, and then the synchronization data 'AA', 'BB', 'CC' and 'DD' are recorded. After the recording operation is completed, the test data is recorded twice from 1 to 256 in step 203. This is because the buffer of FIF02 40 is 512 bytes. It is checked whether the poll flag bit is set while writing the test data to the buffer, i.e. before writing all 512 bytes. If it is checked that the full flag bit is set before writing all, it is treated as an error.

반면에 데이타 512바이트를 모두 쓴 후 풀 프래그 비트가 세트되었음을 감지하면, (206)단계에서 512바이트의 데이타를 읽고 FIFO1(30)에 기록할 시간을 고려하여 소정 시간 만큼 충분히 대기한다. 여기서 상기 대기시간은 이론적인 시간과 테스트에 의한 시간값을 평균하여 가장 적절한 값으로 설정한다.On the other hand, if the full flag bit is set after all 512 bytes of data have been written, in step 206, 512 bytes of data are read and waited for a predetermined time in consideration of the time to be written to the FIFO1 (30). Here, the waiting time is set to the most appropriate value by averaging the theoretical time and the time value by the test.

상기 대기후에는 (208)단계에서 512바이트의 데이타를 기록하면서 플래그의 상태와 데이타가 모두 정상적으로 읽혀지는지 여부를 체크하여 512바이트의 데이타를 모두 읽기전에 앰프티 플래그가 발생 되었음이 감지되거나 데이타가 정상적으로 읽혀지지 않았다고 판단된 경우에는 에러로 처리한다. 단, 데이타 테스트는 전술한 바와 같이 1~256까지 2번 반복해서 기록 하였으므로 읽을 때도 동일한 방법으로 읽으면서 카운트값과 비교한다.After the waiting, in step 208, the data is normally read while the 512 bytes of data are written and the state of the flag and the data are all read normally. If it is determined that it was not read, it is treated as an error. However, since the data test was repeatedly recorded from 1 to 256 twice as described above, the data test is read in the same manner and compared with the count value.

상기 데이타 테스트 도중 에러가 발생했음을 감지한 경우에는 (211)단계로 진행하여 읽지 않은 데이타를 모두 읽어 버퍼에서 지운다. 여기서 데이타를 읽어 버퍼에서 지운다는 것은, FIFO는 데이타를 읽게 되면 동기에 데이타를 지우는 효과가 있으므로, FIFO를 단순히 읽음으로써 버퍼내의 데이타를 초기화시키는 것을 의미한다.If it is detected that an error has occurred during the data test, the process proceeds to step 211 and all unread data is read and erased from the buffer. In this case, reading data and erasing it from the buffer means that the data is erased in synchronization when the data is read. Thus, simply reading the FIFO initializes the data in the buffer.

이후 부시스템의 테스트 결과를 요구하여 주시스템에서 관리하고 최종 결과를 정지하여 사용자에게 알려준다.After that, the test result of the sub-system is requested, managed by the main system, and the end result is stopped and notified to the user.

다음으로 제3도를 참조하여 온라인 서비스시의 테스트 과정을 설명한다. 단, 온라인 서비스시의 FIFO 테스트는 사건(event)이 발생하는 과정에서는 수행하지 않는다. 사건의 종류에는 SIO(Serial Input Output), 키 스캔등이 있는데, 이러한 각 사건의 주기는 주시스템(10)에서 관리한다. FIFO 테스트는 이러한 사건들간의 갭(gap) 시간에 수행되므로 사건이 발생할 수 있는 가장 적은 시간은 상기 주시스템(10)에서 관리하는 각각의 사건 주기중 가장 작은 주기를 말한다. 예를 들어 SIO는 50msec마다, 키스캔은 10msec마다 수행한다고 할때, 가장 작은 주기는 5msec가 될 것이다.Next, with reference to Fig. 3, the test procedure for the online service will be described. However, the FIFO test in the online service is not performed in the event of an event. Types of events include serial input output (SIO), key scan, and the like, and the cycle of each of these events is managed by the main system 10. Since the FIFO test is performed at the gap time between these events, the least time that an event can occur refers to the smallest period of each event cycle managed by the main system 10. For example, if the SIO is performed every 50msec and the kisscan every 10msec, the smallest period will be 5msec.

(301)단계는 데이타 수신 혹은 송신시에, 두 시스템 사이에 발생 가능한 다수의 사건주기중 가장 최소인 것에 해당하는 시간 만큼 FIFO메모리의 상태비트를 체크하는 단계이다. 상기 체크결과, (303)단계에서, 앰프티상태임이 판명되면 (309),(310)단계에서 동기데이타 'AA','BB','CC'를 주시스템과 부시스템이 주고받아 (311)단계에서 그 정상 여부를 판단한다. 상기 판단 결과 비정상 상태로 판명되면 에러 처리한다.In step 301, when receiving or transmitting data, the status bit of the FIFO memory is checked for a time corresponding to the minimum of a plurality of event cycles that can occur between the two systems. As a result of the check, in step 303, when it is determined that the amplifier is in the state of an amplifier (309) and in step 310, the synchronization system 'AA', 'BB', 'CC' exchanges between the main system and the sub-system (311) In the step, it is determined whether it is normal. If it is determined that the abnormal state is an error process.

반면에 상기 동기데이타 송수신이 정상적으로 이루어지거나 상기 (301)단계의 체크후 소정시간이 경과하면 (306)단계로 진행하여 데이타 유무를 체크한다. 이때 데이타가 있으면 (307)단계로 진행하여 메세지 형태의 헤드(head)부분에 '7EH'가 있는지 체크한 결과, 있으면 해당 메시지에 따른 서비스를 수행한다. 그러나 '7EH'가 없으면 해당 메시지를 무시하고 (308)단계에서 메세지재전송을 요구한다.On the other hand, if the synchronous data transmission and reception is normally performed or a predetermined time elapses after the check in step 301, the process proceeds to step 306 to check for data presence. At this time, if there is data, the process proceeds to step 307 to check whether there is '7EH' in the head portion of the message type, and if so, performs a service according to the corresponding message. However, if '7EH' is not present, the message is ignored and the message retransmission is requested in step 308.

이렇게 온라인 서비스시 주시스템과 부시스템 상호간의 FIFO 테스트는 메세지 형태로 이루어지고, 메세지 시작의 의미를 가진 특성 코드(7EH)가 메세지에 포함되어 있어야만 메세지로 인정하도록 주시스템과 부시스템간의 약속되어 있다. 그러므로 특정 코드가 검출되지 않는다고 하면 데이타 전송 오류로 판단할 수 있는 것이다. 또한 상기와 같이 메세지 재전송을 요구하지 않더라도 특정 코드가 검출되지 않는 것만으로도 FIFO 에러상태이다. 그러나 이러한 상황하에서 재전송을 수행하여 제대로 수행되었을 경우 FIFO와 관련된 타 모튤의 오류를 검출하는데 도움이 될 수도 있다. 단, 특정 코드가 계속적으로 검출되지 않는다 하여 무한정으로 재전송을 요구하지는 않는다. 이러한 것이 오히려 무한 루프로 빠질 우려가 있기 때문이다. 한편, 재전송을 요구하여 총 몇회의 재전송이 이루어졌는지를 따로 관리하면 타 모튤의 오류로 인한 FIFO의 불안정한 상태로 알 수 있다.In this online service, the FIFO test between the main system and the sub-system is carried out in the form of a message, and it is promised between the main system and the sub-system to recognize the message only if the message contains a characteristic code (7EH) that means the start of the message. . Therefore, if a specific code is not detected, it can be determined as a data transmission error. In addition, even if a message retransmission is not requested as described above, a specific code is not detected but is in a FIFO error state. However, under these circumstances, retransmission may be helpful in detecting errors of other modules related to the FIFO if properly performed. However, the fact that a particular code is not continuously detected does not require retransmission indefinitely. This is because there is a risk of falling into an endless loop. Meanwhile, if a total number of retransmissions are managed separately by requesting retransmission, it can be seen that the FIFO is unstable due to another module's error.

상술한 바와 같은 본 발명은 온라인 서비스 전에 FIFO의 상태를 정확히 확인할 수 있고 데이타의 전송시 및 수신시의 데이타의 신뢰성이 대단히 높아지며 상태 레지스터의 불량으로 인해 무한 루프의 빠질 우려가 없는 장점이 있다.As described above, the present invention can accurately check the state of the FIFO before the online service, the reliability of the data is very high at the time of transmitting and receiving the data, and there is an advantage that there is no fear of missing an infinite loop due to a bad state register.

한편 본 발명의 상세한 설명에서는 구체적인 실시예에 관해 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도내에서 여러가지 변형이 가능함은 물론이다. 그러므로 본 발명의 범위는 설명된 실시예에 국한되어 정해져서는 않되며 후술하는 특허청구의 범위뿐 만 아니라 특허청구의 범위와 균등한 것들에 의해 정해져야 한다.Meanwhile, in the detailed description of the present invention, specific embodiments have been described, but various modifications may be made without departing from the scope of the present invention. Therefore, the scope of the present invention should not be limited to the described embodiments, but should be defined not only by the scope of the following claims, but also by the equivalents of the claims.

Claims (2)

임의의 두 시스템간의 상호 통신에 사용되는 송수신용 선입선출 메모리를 테스트하는 방법에 있어서, 상기 선입선출 메모리의 상태 플래그 비트를 초기화하는 제1과정과, 선입선출 메모리의 상태를 체크하여 앰프티이면 동기데이타를 기록한 후 테스트 데이타를 기록하면서 풀 플래그 비트가 세트되는지 여부를 체크하여 기록도중 상기 풀 플래그 비트의 세트를 감지하면 플래그 에러로 판단하는 제2과정과, 상기 선입선출 메모리에 기록된 데이타를 읽어 정상여부를 판단하고, 비정상일시 데이타 에러로 판단하여 버퍼내의 데이타를 모두 읽어 지우는 제3과정으로 이루어짐을 특징으로 하는 사용전의 선입선출 메모리 테스트 방법.A method for testing a first-in, first-out memory for transmission and reception used for mutual communication between two arbitrary systems, the method comprising: a first process of initializing a state flag bit of the first-in first-out memory; After the data is written, the second step of determining whether a full flag bit is set while writing test data and detecting the set of the full flag bits during recording is determined as a flag error, and reading the data recorded in the first-in-first-out memory. 3. A first-in first-out memory test method before use, characterized in that it comprises a third step of determining whether or not it is normal, and determining that it is an abnormal data error. 송수신용 선입선출 메모리를 사용하여 상호 통신하는 임의의 두 시스템간 온라인 서비스중 상기 선입선출 메모리를 테스트하는 방법에 있어서, 상기 두 시스템간의 데이타 송수신시, 상기 두 시스템사이에 일어나는 사건의 최소 주기에 해당하는 시간 만큼 상기 선입선출메모리의 상태 플래그를 체크하는 제1과정과, 상기 상태 플래그 체크결과 앰프티이면 상기 두 시스템이 소정의 동기데이타를 주고받아 그 동작이 정상적으로 이루어지는지 여부를 확인하고, 정상임이 확인되면 상기 제1과정으로 루핑하여 비정상이면 에러로 판단하는 제2과정과, 상기 제1과정에서 데이타가 검출되면 메세지 포멧의 헤드부분에서 메세지의 시작을 표시하는 특정 코드를 검출하는 제3과정과, 상기 특정 코드가 검출되지 않을 경우 메세지 재전송을 요구하는 제4과정으로 이루어짐을 특징으로 하는 온라인 서비스 중의 선입선출 메모리 테스트방법.A method of testing the first-in, first-out memory of an online service between any two systems that communicate with each other using a first-in, first-out memory for transmitting and receiving, wherein a minimum period of an event that occurs between the two systems is transmitted and received between the two systems. A first process of checking the state flag of the first-in first-out memory for a predetermined time; and if the state flag check results, the two systems exchange predetermined synchronization data to check whether the operation is performed normally and is normal. A second process of looping to the first process and determining an error if abnormal, and a third process of detecting a specific code indicating a start of a message in a head of a message format when data is detected in the first process; A fourth step of requesting retransmission of the message if the specific code is not detected. FIFO memory testing method of online services that feature true.
KR1019910021531A 1991-11-28 1991-11-28 First input first output memory test method KR950007436B1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019910021531A KR950007436B1 (en) 1991-11-28 1991-11-28 First input first output memory test method

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019910021531A KR950007436B1 (en) 1991-11-28 1991-11-28 First input first output memory test method

Publications (2)

Publication Number Publication Date
KR930011494A KR930011494A (en) 1993-06-24
KR950007436B1 true KR950007436B1 (en) 1995-07-10

Family

ID=19323722

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019910021531A KR950007436B1 (en) 1991-11-28 1991-11-28 First input first output memory test method

Country Status (1)

Country Link
KR (1) KR950007436B1 (en)

Also Published As

Publication number Publication date
KR930011494A (en) 1993-06-24

Similar Documents

Publication Publication Date Title
US5301186A (en) High speed transmission line interface
US4641307A (en) Data packet transmission using shared channel
EP0239937A2 (en) Serial communications controller
US8042004B2 (en) Diagnosing communications between computer systems
US5537535A (en) Multi-CPU system having fault monitoring facility
JPS6262695A (en) Method and apparatus for transmitting data signal
US20050144339A1 (en) Speculative processing of transaction layer packets
KR950007436B1 (en) First input first output memory test method
KR100405847B1 (en) Apparatus and Method for Subscriber Board Traffic Control in ATM System
US6345332B1 (en) Bus interchange apparatus and dual system for accessing a fault information register without regard to buffer conditions
KR930008501B1 (en) Apparatus and method for transmitting and receiving message
KR100249171B1 (en) Method for detecting error in non-syncronus type data transmit and receive device
KR920001859B1 (en) Time switch control memory device
JP3315469B2 (en) Initial monitoring cell judgment circuit
KR100431130B1 (en) internal network node board having error detecting apparatus
US7127646B1 (en) System and method for generating real time errors for device testing
JPH04162856A (en) Error display system
SU1686453A1 (en) Device for interfacing computer with common main line
US7440396B1 (en) Determining the position of a bad link
KR0150068B1 (en) Data que module and its control method
KR100464015B1 (en) Data recovery method and apparatus for mobile communication board
JP2945123B2 (en) Communications system
SU1575197A1 (en) Controller for communication of processors with common trunk
KR100206305B1 (en) Method for collecting data of maintain system
JP3603956B2 (en) Buffer management method for communication control unit

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
G160 Decision to publish patent application
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20050704

Year of fee payment: 11

LAPS Lapse due to unpaid annual fee