KR940008743B1

KR940008743B1 - Vitervi error correcting apparatus

Info

Publication number: KR940008743B1
Application number: KR1019900011556A
Authority: KR
Inventors: 박일근
Original assignee: 삼성전자 주식회사; 정용문
Priority date: 1990-07-28
Filing date: 1990-07-28
Publication date: 1994-09-26
Also published as: KR920003675A

Abstract

A base value deciding circuit for deciding the base value doubly prevents an error operation generated from a viterbi decoder of the viterbi error correction apparatus. The circuit includes a viterbi decoder for decoding a data signal, a synchronizing error detector for detecting the number of error detections, first and second coefficient parts for outputting a recognizing signal when a pulse signal exceeds a determined base value, first and second base value deciders, a third coefficient part, a third base value decider, a bipolar switch for selecting and outputting the recognized signals, and a clock synchronizer.

Description

Base decision circuit of Viterbi error correction device

제1도의 a)는 종래기술에 의한 기저값 결정회로의 구성도, b)는 제1도의 a)에 따른 기저값 결정회로의 동작파형도.A) is a block diagram of a base value determination circuit according to the prior art, and b) is an operating waveform diagram of a base value determination circuit according to a) in FIG.

제2도는 본 발명에 의한 기저값 결정회로의 구성도.2 is a block diagram of a base value determination circuit according to the present invention.

제3도는 제2도에 따른 기저값 결정회로의 일실시예시도.3 illustrates one embodiment of a base value determination circuit according to FIG.

제4도는 제2도에 따른 기저값 결정회로의 동작파형도.4 is an operating waveform diagram of a base value determining circuit according to FIG.

* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings

10 : 비터비복호부 20 : 동기오류검출부10: Viterbi decoder 20: Synchronous error detector

30, 50 : 제1 및 제2계수부 40, 60 : 제1 및 제2기저값 결정부30, 50: first and second coefficient unit 40, 60: first and second base value determiner

70 : 제3계수부 80 : 제3기저값 결정부70: third coefficient unit 80: third base value determination unit

90 : 쌍극철체부 100 : 클럭동기부90: dipole iron body 100: clock synchronization unit

본 발명은 비터비(Viterbi) 오류정정장치의 기저값 결정회로에 관한 것으로, 특히 비터비 알고리즘을 이용한 비터비 오류정정장치의 비터비복호부에서 발생하는 오동작을 방지하기 위하여 기저값을 이중으로 결정해 주는 기저값 결정회로에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a base value determination circuit of a Viterbi error correction device. In particular, the base value is determined twice to prevent malfunctions occurring in the Viterbi decoder of the Viterbi error correction device using the Viterbi algorithm. Note relates to the base value determination circuit.

제1도의 a), b)는 종래 기술에 의한 기저값 결정회로의 구성도 및 동작파형도로서 이하 도면을 참조하여 설명하면 다음과 같다. 제1도의 a)에 의하면, 비터비복호부(1)는 입력단(IN)을 통하여 입력되는 제1도 b)에 도시된 S1과 같은 데이타 열(data stream)을 자체에서 발생한 부호패턴과 비교하여 제일 비슷한 모양의 부호를 선택하여 전송로를 통해 원래 송신된 정확한 정보비트를 추적한다. 지정된 부호비만큼 분할된 데이타를 받아들인 비터비복호부(1)로 복호기능을 수행하여 출력단(OUT)으로 전송할때, 동기오류검출부(2)는 비터비복호부(1)의 출력신호를 다시 부호화시켜 일정비트 지연시킨 신호와 비교하거나, 비터비복호부(1) 내부연산용 기억소자의 연산값 증가추세를 예측함으로써 오류가 검출되는 빈도수를 제1도 b)의 S4와 같은 펄스형태로 변환하여 계수부(3)에 전송한다. 이때, 상기 계수부(3)에 전송된 펄스의 수가 제1도 b)의 단위평가시간신호(S3)내에 계수값 결정부(4)에서 미리 설정된 오류검출 기저값(N) 이상되면 계수부(3)는 제1도 b)의 S5와 같은 구형파를 클럭동기부(5)에 전송한다. 상기 클럭동기부(5)에 S5와 같은 구형파가 인가되면 클럭신호(CLK)를 제1도 b)의 S2와 같이 일정비트 이동시켜 비터비복호부(1)로 하여금 목적데이타 순서에 동기를 맞추게 한다. 제1도 b)에 도시된 파형도는 부호비 1/2인 경우를 나타내는 것이다.A) and b) of FIG. 1 are a configuration diagram and an operation waveform diagram of a base value determination circuit according to the prior art. According to a) of FIG. 1, the Viterbi decoder 1 compares a data stream such as S1 shown in FIG. 1 b inputted through the input terminal IN with a code pattern generated therein. A similarly shaped code is chosen to track the exact bits of information originally sent over the transmission path. When performing the decoding function to the Viterbi decoder 1 that receives the data divided by the designated code ratio and transmitting it to the output terminal OUT, the synchronous error detector 2 encodes the output signal of the Viterbi decoder 1 again. The counting unit converts the frequency of error detection into a pulse form such as S4 in FIG. 1 b by comparing with a signal delayed by a constant bit or by predicting a trend of increasing the operation value of the internal computing memory element of the Viterbi decoder 1. (3) to send. At this time, if the number of pulses transmitted to the counting unit 3 is equal to or greater than the error detection base value N preset by the count value determining unit 4 in the unit evaluation time signal S3 of FIG. 3) transmits a square wave as shown in S5 of FIG. 1 b to the clock synchronizing unit 5. When a square wave such as S5 is applied to the clock synchronizing unit 5, the clock signal CLK is shifted by a predetermined bit as S2 of FIG. 1 b to cause the Viterbi decoder 1 to synchronize the target data order. . The waveform diagram shown in FIG. 1 b) shows the case of code ratio 1/2.

한편, 상기 비터비복호부(1)에 입력되는 데이타와 클럭동기부(5)에 입력되는 클럭신호의 순서가 어긋났을 경우에는, 제1도 b)의 단위평가시간신호(S3)내의 제1평가기간동안 발생한 오류수가 기저값 결정부(4)에서 설정된 기저값(N)보다 크게 된다.On the other hand, when the order of the data inputted to the Viterbi decoder 1 and the clock signal inputted to the clock synchronizing section 5 is out of order, the first evaluation in the unit evaluation time signal S3 in FIG. The number of errors occurring during the period becomes larger than the base value N set by the base value determination unit 4.

따라서, 제1평가기간동안 발생한 오류수가 기저값 결정부(4)에서 설정된 기저값(N)보다 크게 되면 계수부(3)의 출력신호(S5)는 클럭동기부(5)로 하여금 이동된 클럭신호를 비터비복호부(1)에 전송하게 한다. 이때, 제1도 b)에 도시된 단위평가시간신호(S3)내의 제2평가시간동안에는 기저값 결정부(4)에서 설정된 기저값(N)보다 오류발생수가 적기 때문에 클럭동기부(5)에서는 클럭신호의 이동이 일어나지 않는다. 상기와 같이 작동하는 종래 기술에 의한 기저값 결정회로는 비터비복호부(1)가 연결된 전송로의 신호대잡음비가 일정할때는 정상동작하게 되나 전송로의 신호대잡음비가 변화할 경우에는 오동작을 하게 된다. 따라서, 전송로의 신호대잡음비가 낮아지는 상황에서 기본전송로 오류확률값이 기저값 결정부(4)에서 설정된 기저값(N)보다 크게 되면, 계수부(3)는 동기가 어긋난 것으로 판단하여 비터비복호부(1)가 정상동작인데도 불구하고 클럭동기부(5)로 하여금 클럭신호를 이동시키므로 비터비복호부(1)는 오동작을 일으키게 된다.Therefore, when the number of errors occurring during the first evaluation period is greater than the base value N set by the base value determiner 4, the output signal S5 of the counter 3 causes the clock synchronizer 5 to move the clock. The signal is transmitted to the Viterbi decoder 1. At this time, since the number of errors occurs less than the base value N set by the base value determiner 4 during the second evaluation time in the unit evaluation time signal S3 shown in FIG. No clock signal movement occurs. The base value determination circuit according to the prior art operating as described above operates normally when the signal-to-noise ratio of the transmission path to which the Viterbi decoder 1 is connected is normal, but malfunctions when the signal-to-noise ratio of the transmission path changes. Therefore, when the signal transmission noise ratio of the transmission path becomes low, when the basic transmission error probability value is larger than the base value N set by the base value determination unit 4, the counter 3 determines that the synchronization is out of order, thereby vibrating the Viterbi. Although the call unit 1 operates normally, the Viterbi decoder 1 causes a malfunction because the clock synchronizing unit 5 moves the clock signal.

또한, 상기 비터비복호부(1)의 오동작을 방지하기 위하여 기저값 결정부(4)에서 기저값(N)을 크게 설정해 놓으면 오류발생 빈도수의 계수시간이 길어지므로 초기에 데이타순서 동기를 맞추는데 시간이 많이 소요되고, 전송로의 신호대잡음비가 매우 커서 오류확률이 적을 경우 입력되는 데이타의 순서가 바뀌었어도 단위평가시간동안 검출되는 오류의 갯수가 기저값(N)보다 작아 마치 정상동작으로 판단하여 동기변경을 하지 않는 오동작이 발생하는 제반문제점이 있었다.In addition, when the base value determiner 4 sets a large base value N in order to prevent malfunction of the Viterbi decoder 1, the counting time of the error occurrence frequency becomes long, so that the time for synchronizing the data order is initially increased. If the error rate is small because the signal-to-noise ratio of the transmission path is very large and the error probability is small, the number of errors detected during the unit evaluation time is smaller than the base value (N), even if the order of input data is changed. There were various problems that caused malfunction without changing.

따라서 본 발명은 상기 제반문제점을 해결하기 위하여 창출한 것으로서 비터비 알고리즘을 이용한 비터비 오류정정장치에 있어서 기저값을 이중으로 결정함으로써 전송로에 연결된 비터비복호부에서 초기데이타 순서동기가 빠른 속도가 이루어지도록 하고, 초기데이타 순서동기가 이루어진 후 전송로의 신호대잡음비의 변화에도 데이타순서 동기가 유지되도록 하는 비터비 오류정정장치의 기저값 결정회로를 제공하는데 그 목적이 있다.Accordingly, the present invention has been made to solve the above problems, and in the Viterbi error correction apparatus using the Viterbi algorithm, the initial data sequence synchronization is fast in the Viterbi decoder connected to the transmission line by determining the base value twice. It is an object of the present invention to provide a base value determination circuit of a Viterbi error correction device that maintains the data sequence synchronization even after the initial data sequence synchronization is performed and the signal-to-noise ratio of the transmission line changes.

상기 목적을 달성하기 위하여 본 발명은, 비터비 알고리즘을 이용한 비터비 오류정정장치에 있어서 전송로를 통해서 입력되는 데이타신호를 복호화하여 정확한 정보신호를 출력하는 비터비복호부와, 상기 비터비복호부에서 출력되는 신호를 부호화하여 오류가 검출되는 빈도수를 검출하는 동기오류검출부와, 상기 비터비복호부에서 전송되는 단위평가시간신호에 따라서 동기오류검출부에서 출력되는 펄스신호를 각각 카운팅하여 설정된 기저값을 초과할 때 인식신호를 출력하는 제1, 및 제2계수부와, 오류검출 기저값을 각기 다르게 설정하여 상기 제1, 및 제2계수부에 전송하는 제1, 및 제2기저값 결정부와, 상기 제1, 및 제2계수부에서 출력되는 인식신호들을 카운팅하여 설정된 기저값에 도달할때 또다른 인식신호를 출력하는 제3계수부와, 상기 제3계수부에 전송되는 오류검출 기저값을 설정하는 제3기저값 결정부와, 상기 제3계수부에서 출력되는 인식신호에 따라 제1 및 제2계수부에서 각기 출력되는 인식신호들을 선택하여 출력하는 쌍극절체부와, 상기 쌍극절체부에서 선택된 인식신호에 따라 입력되는 클럭신호를 소정 비트이동시켜 비터비복호부로 전송하는 클럭동기부를 포함함을 특징으로 한다.In order to achieve the above object, the present invention, in the Viterbi error correction apparatus using the Viterbi algorithm, a Viterbi decoder for decoding the data signal input through the transmission path and outputting the correct information signal, and output from the Viterbi decoder When the synchronous error detection unit detects a frequency of detecting an error by encoding a signal to be counted, and counts a pulse signal output from the synchronous error detection unit according to the unit evaluation time signal transmitted from the Viterbi decoder, and exceeds a set base value. First and second coefficient units for outputting a recognition signal, first and second base value determination units for setting error detection basis values differently and transmitting them to the first and second coefficient units; A third coefficient unit which counts the recognition signals output from the first and second coefficient units and outputs another recognition signal when the set base value is reached; A third base value determination unit for setting an error detection base value transmitted to the hand, and a dipole for selecting and outputting recognition signals respectively output from the first and second coefficient units according to the recognition signal output from the third coefficient unit; And a clock synchronizing unit configured to transfer a clock signal input according to the recognition signal selected by the dipole switching unit to a Viterbi decoder.

이하 첨부한 도면을 참조하여 본 발명을 상세히 기술하기로 한다.Hereinafter, the present invention will be described in detail with reference to the accompanying drawings.

제2도는 본 발명에 의한 기저값 결정회로의 구성도이다.2 is a block diagram of a base value determination circuit according to the present invention.

제2도에 의하면, 본 발명에 의한 기저값 결정회로는 전송로가 연결된 입력단(IN)을 통해서 입력되는 데이타신호(S1)를 자체에서 발생하는 부호패턴과 비교함으로써 정확한 정보신호를 출력하는 비터비복호부(10)와, 상기 비터비복호부(10)에서 출력되는 신호를 부호화하여 오류가 검출되는 빈도수를 펄스형태의 신호(S4)로 출력하는 동기오류검출부(20)와, 상기 비터비복호부(10)에서 전송되는 단위평가시간신호(S3)에 따라서 동기오류검출부(20)에서 출력되는 펄스신호(S4)를 각각 카운팅하여 설정된 기저값을 초과할 때 인식신호(S3, S6)들을 출력하는 제1, 및 제2계수부(30, 50)와, 오류검출 기저값을 각기 다르게 설정하여 상기 제1, 및 제2계수부(30, 50)에 전송하는 제1, 및 제2기저값 결정부(40, 60)와, 상기 제1계수부(30)에서 전송되는 인식신호(S5)를 카운팅하여 설정된 기저값에 따른 또다른 인식신호(S7)를 출력하는 제3계수부(70)와, 상기 제3계수부(70)에 전송되는 오류검출 기저값을 설정하는 제3기저값 결정부(80)와, 상기 제3계수부(70)에서 출력되는 인식신호(S7)에 따라 제1, 및 제2계수부(40, 60)에서 각기 출력되는 인식신호(S5, S6)들을 선택하여 출력하는 쌍극절체부(90)와, 상기 쌍극절체부(90)에서 선택된 인식신호(S8)에 따라 입력되는 클럭신호(CLK)를 소정비트 이동시켜 비터비복호부(10)로 전송하는 클럭동기부(100)로 구성된다.Referring to FIG. 2, the base value determination circuit according to the present invention compares the data signal S1 input through the input terminal IN connected to the transmission path with a code pattern generated by itself, thereby outputting an accurate information signal. A synchronization error detection unit 20 for encoding a signal output from the call unit 10, the Viterbi decoder 10 and outputting a frequency in which an error is detected as a pulse-shaped signal S4, and the Viterbi decoder 10 Counting the pulse signal S4 output from the synchronization error detection unit 20 in accordance with the unit evaluation time signal S3 transmitted from the first signal and outputting the recognition signals S3 and S6 when the set base value is exceeded. And first and second base value determination units for setting the second coefficient units 30 and 50 and the error detection basis values differently, and transmitting them to the first and second coefficient units 30 and 50 ( 40 and 60 and the recognition signal S5 transmitted from the first coefficient unit 30 to count. A third counting unit 70 for outputting another recognition signal S7 according to the calculated base value, and a third base value determining unit 80 for setting an error detection base value transmitted to the third counting unit 70. And the recognition signals S5 and S6 respectively output from the first and second coefficient units 40 and 60 according to the recognition signal S7 output from the third coefficient unit 70. The clock synchronizing unit 100 for shifting the dipole switching unit 90 and the clock signal CLK input according to the recognition signal S8 selected by the dipole switching unit 90 to the Viterbi decoder 10 by a predetermined bit. It consists of

상기한 바와 같은 구성을 가진 본 발명을 보다 상세히 설명하면 다음과 같다.Hereinafter, the present invention having the configuration as described above will be described in detail.

제2도에 의하면, 입력단(IN)에 연결된 통상적인 비터비복호부(10)는 제4도에 도시된 바와 같이 데이타 열로 되어 있는 신호(S1)를 클럭동기부(100)의 클럭신호에 의해 자체에서 발생하는 부호패턴신호와 비교함으로써 정확한 정보신호를 출력하게 된다.Referring to FIG. 2, the conventional Viterbi decoder 10 connected to the input terminal IN is connected to the signal S1, which is a data string as shown in FIG. Comparing with the code pattern signal generated by the to output an accurate information signal.

이때, 상기 입력단(IN)에 연결된 전송로의 신호대 잡음비가 바뀌어 기본전송로 오류확률값이 변화하게 되면, 비터비복호부(10)의 출력축에 연결된 동기오류검출부(20)는 비터비복호부(10)에서 출력되는 데이타복호신호를 부호화하여 이 부호화된 데이타신호의 오류빈도수를 제4도에 도시된 펄스신호(S4)로 바꾸어 제1, 및 제2계수부(30, 50)에 전송한다.At this time, when the signal-to-noise ratio of the transmission line connected to the input terminal IN is changed and the error probability value of the basic transmission line is changed, the synchronous error detection unit 20 connected to the output shaft of the Viterbi decoder 10 is transmitted from the Viterbi decoder 10. The output data decoding signal is encoded, and the error frequency number of the encoded data signal is converted into the pulse signal S4 shown in FIG. 4 and transmitted to the first and second coefficient units 30 and 50. FIG.

상기 제1, 및 제2계수부(30, 50)는 입력된 펄스신호(S4)를 카운팅하여 제1 및 제2기저값 결정부(40, 60)에서 각기 설정된 오류검출 기저값에 도달하게 되면 제4도에 도시된 인식신호(S5, S6)를 쌍극절체부(90)에 각각 전송하게 된다.The first and second coefficient units 30 and 50 count the input pulse signal S4 to reach the error detection basis values respectively set by the first and second base value determination units 40 and 60. The recognition signals S5 and S6 shown in FIG. 4 are transmitted to the dipole switching unit 90, respectively.

이때, 상기 쌍극절체부(90)에 입력되는 인식신호(S5)는 또한 제3계수부(70)로 전송되어 제3기저값 결정부(80)에서 설정된 기저값에 도달할때까지 제3계수부(70)에서 인식신호(S5)를 카운팅하여 다른 인식신호(S7)를 쌍극절체부(90)에 전송한다. 상기 쌍극절체부(90)는 제1, 및 제2계수부(30, 50)에서 출력되는 인식신호(S5, S6)를 선택하여 클럭동기부(100)에 제4도에 도시된 인식신호(S8)를 전송한다.At this time, the recognition signal S5 input to the dipole switching unit 90 is also transmitted to the third coefficient unit 70 until the base value set by the third base value determination unit 80 reaches the third coefficient. The unit 70 counts the recognition signal S5 and transmits another recognition signal S7 to the dipole switching unit 90. The dipole switching unit 90 selects the recognition signals S5 and S6 output from the first and second coefficient units 30 and 50 and transmits the recognition signal shown in FIG. 4 to the clock synchronization unit 100. S8).

상기 쌍극절체부(90)에서 출력되는 인식신호(S8)는 동기오류검출부(20)에서 발생하는 오류빈도펄스신호(S4)를 단위평가시간신호(S3)의 영역내에 카운팅하여, 비터비복호부(10)로 입력되는 데이타의 순서가 송신시와 다른 상태임을 판단하는 클럭동기부(10)로 하여금 클럭신호를 한 비트 이송시키게 한다.The recognition signal S8 output from the dipole switching unit 90 counts an error frequency pulse signal S4 generated by the synchronization error detecting unit 20 in the area of the unit evaluation time signal S3, thereby providing a Viterbi decoder ( 10. The clock synchronizer 10, which determines that the order of data inputted to 10) is different from that of transmission, causes the clock signal to be transferred one bit.

한편, 동기오류검출부(20)에서 발생하는 오류빈도펄스(S4)가 제1계수부(30)에서 지정된 단위평가시간신호(S3) 동안에 카운팅되어 제1기저값 결정부(40)에서 설정된 계수값 이하가 되면 제1계수부(30)는 인식신호를 발생하지 않는다.On the other hand, the error frequency pulse S4 generated by the synchronous error detection unit 20 is counted during the unit evaluation time signal S3 specified by the first coefficient unit 30 to set the count value set by the first base value determination unit 40. If it is less than the first coefficient unit 30 does not generate a recognition signal.

그러나, 상기 제1계수부(30)가 제1기저값 결정부(40)에서 설정된 기저값이상 카운팅하게 되면 제1계수부(30)는 인식신호(S5)를 다시 출력한다. 따라서, 제3계수부(70)에서 카운팅되는 펄스의 수는 2가 될 것이고, 상기 비터비복호부(10)에 입력되는 데이타신호가 이상이동변조방법에 의해서 변조된 상태라면 제3기저값 결정부(80)는 기저값을 2로 설정하게 된다.However, when the first coefficient unit 30 counts more than the base value set by the first base value determiner 40, the first coefficient unit 30 outputs the recognition signal S5 again. Therefore, the number of pulses counted by the third coefficient unit 70 will be 2. If the data signal inputted to the Viterbi decoder 10 is modulated by the abnormal shift modulation method, the third base value determination unit 80 sets the base value to two.

상기 제3기저값 결정부(80)가 기저값을 2로 설정하면 제3계수부(70)는 제4도에 도시된 인식신호(S7)를 출력하여 쌍극절체부(90)로 하여금 제2계수부(50)에서 출력되는 인식신호(S6)를 선택한다. 상기 쌍극절체부(90)에서 선택된 인식신호(S6)는 클럭동기부(100)에 전송되어 클럭신호(CLK)를 이동시킨다. 이때, 상기 제3계수부(70)는 유지 상태가 된다.When the third base value determiner 80 sets the base value to 2, the third coefficient unit 70 outputs the recognition signal S7 shown in FIG. 4 to cause the dipole switching unit 90 to generate the second base value. The recognition signal S6 output from the counter 50 is selected. The recognition signal S6 selected by the dipole transfer unit 90 is transmitted to the clock synchronization unit 100 to move the clock signal CLK. At this time, the third coefficient unit 70 is in a holding state.

한편, 상기 제2기저값 결정부(60)의 기저값은 제1기저값 결정부(40)의 기저값보다 크게 설정되어 있으므로, 동기오류검출부(20)에서 출력되는 오류빈도펄스(S4)의 수가 제1기저값 결정부(40)에서 설정된 기저값보다 크고 제2기저값 결정부(60)에서 기정된 기저값보다 작으면 전송로의 신호대잡음비가 외부영향에 의해 나빠진 상황이므로 제2계수부(50)에서는 인식신호가 발생하지 않는다.On the other hand, since the base value of the second base value determination unit 60 is set to be larger than the base value of the first base value determination unit 40, the error frequency pulse S4 output from the synchronous error detection unit 20 is determined. If the number is greater than the base value set by the first base value determiner 40 and less than the base value specified by the second base value determiner 60, the signal-to-noise ratio of the transmission path is deteriorated due to external influence. At 50, no recognition signal is generated.

그러나, 상기 동기오류검출부(20)에서 출력되는 오류빈도펄스신호(S4)가 제2기저값 결정부(60)에서 설정된 기저값보다 크면 전송로의 신호대잡음비가 매우 나빠져 신뢰할 수 없는 상황이거나 비터비복호부(10)의 동작에 이상이 생긴 것이므로, 제2계수부(50)에서 출력되는 인식신호(S6)는 제3계수부(70)를 초기화 시킨다.However, if the error frequency pulse signal S4 output from the synchronous error detection unit 20 is larger than the base value set by the second base value determination unit 60, the signal-to-noise ratio of the transmission path is very bad and is unreliable or Viterbi is duplicated. Since an abnormality occurs in the operation of the call unit 10, the recognition signal S6 output from the second coefficient unit 50 initializes the third coefficient unit 70.

한편, 전송로를 통해서 비터비복호부(10)에 입력되는 데이타신호가 다위상 이동변조방법에 의하여 변조될 경우 제2도에 도시되지 않은 반송파복원기는 다수 위상중 어느 한 위상을 기본으로 위상차를 비교하여 데이타를 추출해내므로 비터비복호부(10)로 입력되는 데이타신호의 위상변위가 위상수만큼 일어나는데, 이는 비터비복호부(10)에 입력되는 데이타의 순서가 고정위상에 따라 변동됨을 의미한다. 따라서, 상기 제3계수부(70)가 초기상태에서 클럭동기부(100)에서 클럭이동을 실시해야 되는 최대 경우의 수는 최악의 경우 위상수가 같아지므로 이 위상수만큼 초기상태를 유지할 필요가 있다. 상기와 같이 위상수만큼 초기상태를 유지하기 위해서는 제3기저값 결정부(70)에 설정된 기저값을 위상수만큼 설정하고, 쌍극절체부(90)가 제2계수부(50)에서 출력되는 인식신호(S6)를 선택하는 시점을 제1계수부(30)에서 출력되는 인식신호(S5)가 위상수만큼 발생된 시점에 이루어지도록 하여 초기 위상동기가 가능하도록 한다.On the other hand, when the data signal input to the Viterbi decoder 10 through the transmission path is modulated by the multiphase motion modulation method, the carrier restorer (not shown in FIG. 2) compares the phase difference based on any one of a plurality of phases. Since the data is extracted, the phase shift of the data signal input to the Viterbi decoder 10 occurs by the number of phases, which means that the order of data input to the Viterbi decoder 10 varies according to the fixed phase. Therefore, since the maximum number of cases in which the third coefficient unit 70 needs to shift the clock from the clock synchronization unit 100 in the initial state is the same in the worst case, it is necessary to maintain the initial state by the number of phases. . As described above, in order to maintain the initial state by the number of phases, the base value set in the third base value determining unit 70 is set by the number of phases, and the dipole switching unit 90 recognizes the output from the second coefficient unit 50. The initial phase synchronization is enabled by selecting the signal S6 at the time when the recognition signal S5 output from the first coefficient unit 30 is generated by the number of phases.

한편, 제3도는 전송로상에서 데이타를 이상편이 변조방식으로 통신할 경우의 본 발명의 일실시예시도이다.On the other hand, Figure 3 is an exemplary embodiment of the present invention in the case of communicating data in an ideal shift modulation method on the transmission path.

이하, 제3도에 도시된 도면을 참조하여 설명하기로 한다.Hereinafter, a description will be given with reference to the drawings shown in FIG. 3.

제3도에 의하면, 제1계수부(30)는 제1기저값 결정부(40)를 이용하여 기저값을 N1으로 설정하고 제2계수부(50)의 제2기저값 결정부(60)는 기저값을 N2로 설정한다. 단 N2>N1이고 상기 제1 및 제2계수부(30, 50)들은 비터비복호부(10)에서 단위평가시간신호(S3)를 받아 리세트시키도록 한다. 이상편이 변조방법에서 발생하는 위상의 변위는 2이므로 제2도에 도시된 제3계수부(70)를 2진계수기(70')로 구성하고 이 2진계수기(70')의 출력단에서 출력되는 신호의 레벨이 "하이"일때 유지(HOLD)단자로 궤환시켜 2진계수기(70')가 유지되도록 한다. 상기 2진계수기(70')의 클리어(CLEAR)단자는 제2계수부(50)의 출력신호가 "하이"레벨일 경우 2진 계수기(70')가 초기화 되도록 한다.Referring to FIG. 3, the first coefficient unit 30 sets the base value to N1 using the first base value determination unit 40 and the second base value determination unit 60 of the second coefficient unit 50. Sets the base value to N2. However, N2> N1 and the first and second coefficient units 30 and 50 receive the unit evaluation time signal S3 from the Viterbi decoder 10 and reset it. Since the phase shift generated by the ideal shifting modulation method is 2, the third coefficient unit 70 shown in FIG. 2 is constituted by a binary counter 70 'and output from the output of the binary counter 70'. When the signal level is " high ", it is fed back to the HOLD terminal to maintain the binary counter 70 '. The CLEAR terminal of the binary counter 70 'causes the binary counter 70' to be initialized when the output signal of the second counter 50 is at the "high" level.

한편, 쌍극절체부(90)를 구성하는 앤드게이트(G1)는 초기에는 "하이"레벨의 신호를 출력한다. 초기상태에서 동기오류검출부(20)의 오류발생빈도펄스(S4)가 제1 및 제2계수부(30, 50)에 전송되면 제1계수부(30)는 카운팅을 시작하여 단위동작 단위평가시간신호(S3) 기간내에 N1값 이상되면 제1계수부(30)에서 출력되는 인식신호(S5)는 "하이"레벨로 천이되고 동시에 2진계수기(70')에 입력되어 1을 카운팅하게 된다. 상기 인식신호(S5)는 쌍극절체부(90)를 구성하는 앤드게이트(G1)를 통하여 오어게이트(G5)로 전송되어 이 오어게이트(G5)는 인식신호(S8)를 클럭신호(CLK)가 입력되는 클럭동기부(100)에 전송하여 클럭동기를 위한 이동이 일어나게 한다.On the other hand, the AND gate G1 constituting the dipole switching unit 90 initially outputs a signal of "high" level. In the initial state, when the error occurrence pulse S4 of the synchronous error detection unit 20 is transmitted to the first and second coefficient units 30 and 50, the first coefficient unit 30 starts counting to determine the unit operation time. When the value S1 is equal to or greater than the value N1 within the signal S3 period, the recognition signal S5 output from the first counting unit 30 transitions to the "high" level and is simultaneously input to the binary counter 70 'to count one. The recognition signal S5 is transmitted to the or gate G5 through the AND gate G1 constituting the dipole switching unit 90, and the or gate G5 converts the recognition signal S8 into a clock signal CLK. Transfer to the clock synchronization unit 100 to be input to cause the movement for clock synchronization.

상기 비터비복호부(10)에서 전송되는 제4도에 도시된 단위평가시간신호(S3)의 제2평가기간동안에는 오류발생빈도가 N1값을 넘었으나 N2값을 넘지 않는다. 이때 상기 2진계수기(70')는 계수값이 2가 되어 출려신호는 "하이"레벨로 천이되어 유지상태로 있게 된다. 따라서, 상기 쌍극절체부(90')의 앤드게이트(G1)는 "로우"레벨이 되고 앤드게이트(G2)는 "하이"레벨이 된다. 이때, 상기 제2계수부(50)는 "로우"레벨신호를 출력하여 클럭동기부(100)는 클럭동기동작을 행하지 않는다.During the second evaluation period of the unit evaluation time signal S3 shown in FIG. 4 transmitted from the Viterbi decoder 10, an error occurrence frequency exceeds N1 but does not exceed N2. At this time, the binary counter 70 'has a count value of 2, and the exit signal transitions to the "high" level and remains in the maintained state. Therefore, the AND gate G1 of the dipole switching portion 90 'is at the "low" level and the AND gate G2 is at the "high" level. At this time, the second coefficient unit 50 outputs a "low" level signal, so that the clock synchronization unit 100 does not perform the clock synchronization operation.

한편, 제4도의 단위평가시간신호(S3)내의 제3평가시간 동안에는 동기오류검출부(20)에서 출력되는 오류발생빈도펄스(S4)가 N1, N2값을 모두 넘었기 때문에 제2계수부(50)에서 출력되는 인식신호(S6)는 클럭동기부(100)에 전송되어 클럭이동이 발생하게 된다. 이때, 상기 2진카운터(70')의 출력신호는 앤드게이트(G3)의 출력신호를 "하이"레벨로 하여 2진카운터(70')의 클리어(CLEAR)단자에 전송하므로 2진카운터(70')는 초기화 된다.On the other hand, during the third evaluation time in the unit evaluation time signal S3 of FIG. 4, since the error occurrence frequency S4 output from the synchronous error detection unit 20 exceeds both the N1 and N2 values, the second coefficient unit 50 The recognition signal S6 outputted from the PDP is transmitted to the clock synchronizing unit 100 to generate a clock shift. At this time, the output signal of the binary counter 70 'transmits the output signal of the AND gate G3 to the "CLEAR" terminal of the binary counter 70' by setting the output signal of the AND gate G3 to the "high" level. ') Is initialized.

상술한 바와 같이 본 발명은 동기오류판별을 위한 기저값 결정부를 2개 사용함으로써 전송로에 연결된 비터비복호부로 하여금 초기데이타 순서동기가 빠르게 이루어지도록 하며, 동기가 이루어진 후 전송로의 신호대잡음비의 변화에도 동기가 유지되도록 하여 오동작을 방지하는 효과가 있다.As described above, the present invention enables the Viterbi decoder connected to the transmission line to perform initial data sequential synchronization by using two base value determination units for synchronization error discrimination, and then changes the signal-to-noise ratio of the transmission path after synchronization is performed. Even though the synchronization is maintained, there is an effect of preventing malfunction.

Claims

In the Viterbi error correction apparatus using the Viterbi algorithm, the Viterbi decoder 10 for decoding the data signal input through the transmission path and outputting the correct information signal, and the signal output from the Viterbi decoder 10 The synchronous error detection unit 20 which encodes the frequency detected by the error detection and the pulse signal output from the synchronous error detection unit 20 according to the unit evaluation time signal transmitted from the Viterbi decoder 10 are set. The first and second coefficient units 30 and 50 outputting the recognition signal when the base value is exceeded, and the error detection base value are set differently to the first and second coefficient units 30 and 50. Counting the first and second base value determination unit (40, 60) and the recognition signals output from the first and second coefficient unit (30, 50) to transmit another recognition signal according to the set base value A third coefficient unit 70 for outputting the third coefficient A third base value determiner 80 for setting an error detection base value transmitted to 70; and first and second coefficient units 30, according to a recognition signal output from the third coefficient unit 70; The dipole switching unit 90 selects and outputs the recognition signals respectively output from the 50 and the clock signal input according to the recognition signal selected by the dipole switching unit 90 to the Viterbi decoder 10. A base value determination circuit of a Viterbi error correction device, characterized in that it comprises a clock synchronization unit 100 for transmitting.

The method of claim 1, wherein the first base value determiner 40 sets the base value so that the first coefficient unit 30 has a small coefficient value, and the second base value determiner 60 sets the second coefficient. By setting the base value so that the unit 50 has a large coefficient value, the time required for synchronization is reduced by using the first coefficient unit 30 during initial synchronization, and even if the signal-to-noise ratio of the transmission path is changed after synchronization. A base value determination circuit of a Viterbi error correction device, characterized in that for operating the second coefficient unit (50) to maintain synchronization.

The phase synchronization displacement of the Viterbi decoder 10 is equal to the number of phases when the data signal modulated by the multiphase motion modulation method is input to the Viterbi decoder 10. To the first coefficient unit 30 having a coefficient value that is as small as the number of phases at which phase shift can occur at first to determine when the operation of the first and second coefficient units 30 and 50 is switched. And a second coefficient unit (50) having a large coefficient value after the clock synchronization is converted.