KR940006164B1 - 반도체 패키지 및 그 제조방법 - Google Patents

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Description

반도체 패키지 및 그 제조방법
제 1 도는 종래기술에 의한 반도체 패키지의 제조공정에 있어서, 와이어본딩공정을 보인 평면도.
제 2 도는 종래기술에 의한 반도체 패키지의 구조를 보인 단면도.
제 3 도는 본 발명에 의한 반도체 패키지의 구조를 보인 단면도.
제4(a)도 및 제4(b)도는 본 발명에 의한 반도체 패키지 제조공정에 있어서, 솔더링 공정을 보인것으로, 제4(a)도는 평면도, 제4(b)도는 단면도.
제5(a)도 및 제5(b)도는 본 발명에 의한 반도체 패키지의 반도체 칩에 형성되는 칩패드어레이(chip pad array)의 다른 실시예를 보인 것으로, 제5(a)도는 평면도, 제5(b)도는 단면도.
제 6 도는 제 5 도의 다른 실시예를 보인 평면도.
* 도면의 주요부분에 대한 부호의 설명
11 : 반도체 칩 13,13' : 패드
14,14' : 솔더 15 : 인너리드
본 발명은 반도체 패키지(semiconductor package) 및 제조방법에 관한 것으로, 특히 반도체 칩에 패들(paddle)이 없는 리드 프레임(lead frame)의 인너리드(inner lead)를 솔더링(soldering)으로 고정하여 소자의 박형(thin)화에 기여할 수 있게 한 반도체 패키지 및 그 제조방법에 관한 것이다.
최근들어 반도체 기술의 급격한 발전으로 메모리 칩(memory chip)의 용량이 점차 커지는 추세에 있는바, 이에 따라 패키지에 내장되는 베어 칩(bare chip)의 크기도 상대적으로 커지게 되고, 전체적인 패키지 면적에서 차지하고 있는 베어 칩의 면적도 점차적으로 증가하고 있는 실정이다.
이와 같은 현상은 반도체 패키지의 박형화에 역행하여 부피를 증대시키는 결과를 초래하게 되는 문제점을 안고 있는 것이다.
이와 같은 문제점을 해소하기 위하여 칩에 리드가 직접 전기적으로 접속되는 LOC(Lead-On-Chip) 기술이 알려지고 있으며, LOC 기술에 의한 SOJ(Small Outline J-Lead Package)의 전형적인 일례를 첨부된 도면에 의하여 설명하면 다음과 같다.
제 1 도는 16M DRAM 패키지의 주류를 이루고 있는 LOC-SOJ 형태의 패키지 제조공정중 와이어 본딩(wire bonding)을 보인 평면도이고, 제 2 도는 제조가 완료된 LOC-SOJ 형태의 패키지 구조를 보인 단면도로서, 이에 도시한 바와같이, LOC-SOJ형태의 반도체 패키지는 반도체 칩(1)의 상면 양측에 절연물질인 폴리이미드(polyimide)(2)가 일정두께로 각각 도포되고, 상기 반도체 칩(1)의 각 패드(pad)(3)와, 프레임(4)의 각 인너리드(inner lead)(5)는 와이어(6)에 의하여 전기적으로 각각 접속되며, 상기 반도체 칩(1)과 프레임(4)의 인너리드(5)를 포함하는 일정면적을 에폭시(epoxy)수지(7)로 몰딩(molding)된 구조로 되어 있다.
도면중 미설명 부호 5'는 아웃리이드(out lead), 8은 댐버(damber), 9는 서포트바(support bar)를 보인 것이다.
이와 같은 LOC-SOJ 형태의 패키지는 프레임(4)의 인너리드(5)를 반도체 칩(1)의 액티브셀(active cell)까지 끌어올려 프레임(4)의 인너리드(5)가 패키지 내부에서 차지할 수 있는 범위를 크게 하였다는 장점이 있다.
그러나 상기한 바와같은 형태의 반도체 패키지는 반도체 칩(1)과 프레임(4)의 인너리드(5)를 와이어(6)로 전기적 접속을 하도록 함으로써 반도체 패키지의 박형화에 한계가 있는 결점이 있는 것이었다.
즉, 와이어, 본딩을 필수적으로 수행하여야 하는 상기한 반도체 패키지에 있어서는, 와이어 루프 높이(wire loop height)를 얼마만큼 이나 낮추어야 하는 문제가 반도체 패키지의 박형화에 중요한 인자로 작용하게 되는바, 와이어 로프 높이를 낮추려는 노력을 기울이게 되면 와이어(6)가 절단(break)되는 현상이 발생되며, 이를 보완하기 위하여는 와이어(6)의 재질을 강하게 하는 노력이 필요하게 된다.
결국, 제조공정시 와이어 본딩이 요구되는 반도체 패키지는 어떠한 종류의 와이어(6)를 사용하여도 와이어 루프 높이가 프레임(4)의 인너리드(5) 높이보다 높아지게 됨으로써 전체적인 높이가 높아지게 되는 문제점이 있었다.
본 발명의 주 목적은 상기한 바와같은 여러 문제점을 갖지않는 반도체 패키지 및 그 제조방법을 제공함에 있다.
본 발명의 다른 목적은 반도체 칩의 패드에 프레임의 인너리드를 솔더링으로 고정하여 두께를 박형(thin)화시킬 수 있게 한 반도체 패키지 및 그 제조방법을 제공함에 있다.
본 발명의 또 다른 목적은 기존의 와이어 본딩공정을 배제하여 제조원가를 절감시킬 뿐만 아니라 와이어의 사용에 따른 여러 단점을 배제하여 제조공정을 보다 용이하게 할 수 있게 한 반도체 패키지 및 그 제조방법을 제공함에 있다.
이하, 본 발명의 실시예를 첨부된 도면에 의하여 보다 상세하게 설명한다.
제 3 도는 본 발명의 의한 LOC-SOJ 형태 반도체 패키지의 구조를 보인 단면도로서, 이에 도시한 바와같이, 본 발명의 반도체 패키지는 반도체 칩(11)의 상면 양측에 절연물질인 폴리이미드(12)가 일정 두께로 각각 도포되고, 상기 반도체 칩(11)의 각 패드(13)에 솔더(solder)(14)가 각각 형성되며, 상기 솔더(14)에 프레임의 각 인너리드(15)가 각각 솔더링(soldering)되어, 반도체 칩(11)과 인너리드(15)가 전기적으로 접속되고, 상기 반도체 칩(11)과 프레임의 인너리드(15)를 포함하는 일정 면적이 에폭시 수지(16)로 몰딩된 구조로 되어 있다.
이와같이 본 발명에 의한 반도체 패키지는 별도의 와이어 본딩을 실시하지 않고 반도체 칩(11)에 프레임의 인너리드(15)를 솔더링하여 전기적 접속을 가능하게 함으로서 종래의 경우와 같이 와이어 루프 높이를 전혀 고려할 필요가 없게 되고, 따라서 반도체 패키지의 박형화에 기여할 수 있는 것이다.
상기한 바와같은 본 발명에 의한 반도체 패키지를 제조함에 있어서는, 인쇄회로기판(printed circuit board)에 칩을 뒤집어 솔더링하는 플립-칩(flip-chip)개념의 솔더링 방법을 적용한 것으로, 이를 보다 상세하게 설명하면 다음과 같다.
본 발명에 의한 반도체 패키지의 제조방법은 반도체 칩(11)에 폴리이미드(12)를 도포하는 폴리이미드 도포공정과, 반도체 칩(11)의 각 패드(13)에 솔더(14)를 형성하는 솔더형성공정과, 상기솔더(14)에 프레임의 각 인너리드(15)를 솔더링하여 반도체 칩(11)과 인너리드(15)를 전기적으로 접속시키는 솔더링공정과, 상기 반도체 칩(11)과 프레임의 인너리드(15)를 포함하는 일정면적을 에폭시 수지로 몰딩하는 몰딩공정과, 통상적인 트리밍/포밍(trimming/forming) 공정으로 진행된다.
상기한 제조공정 중 폴리이마드 도포공정과, 몰딩공정과, 트리밍/포밍공정은 종래에 널리 알려진 기술이므로 이에 대한 설명은 생략하기로 하고 본 발명의 주요 기술인 솔더형성공정과, 솔더링공정에 대하여만 제4(a)도 및 제4(b)도에 도시한 바와같이, 반도체 칩(11)의 패드(13)가 길이방향으로 1열로 형성된 경우를 일실시예로 설명하면 다음과 같다.
상기한 솔더형성공정은 칩패드 금속화(chip pad metallization) 공정중에 Cr/Cu/Au 층(layer)을 얹은 다음, Pu-Sn 합금(alloy)를 증착(evaporation) 또는 스퍼터링(sputtering) 방법으로 코딩(coating)한 후, 온도를 솔더용융온도(solder melting temperetur)이상으로 잠시 상승시켜 표면장력 현상에 의하여 볼형(ball-type)의 솔더(14)를 패드(13)의 각 상면에 형성시키는 순서로 진행된다.
이후, 솔더링 공정은 반도체 칩(11)의 각 패드(13)에 형성된 솔더(14)와, 프레임의 각 인너리드(15)를 대강 정렬(align)한 다음, 접합노(Joining furnace)에 넣어 접합노의 내부온도를 상승시키게 되면 통상적인 플립-칩 패키지의 경우와 마찬가지로 정밀한 정렬작업을 실시할 필요없이 자기정렬(self-align) 되면서 솔더(14)와 프레임의 각 인너리드(15)가 접합되는 순서로 진행되며, 이에 따라 반도체 칩(11)과 인너리드(15)의 전기적 접속이 가능하게 되는 것이다.
상기한 바와같은 본 발명을 실시함에 있어서는, 솔더형성공정중 프레임의 인접한 인너리드(15) 사이의 간격등, 여러가지 원인에 의하여 솔더(14)의 오버플로우(over flow)현상이 발생할 염려가 있은 경우에는 반도체 칩(11)의 패드(13)를 2열 형성하여 리드피치(lead pitch)를 크게 함으로써 오버플로우에 대한 염려를 배제할 수 있게 하였다.
즉, 제5(a)도 및 제5(b)도에 도시한 바와같이, 반도체 칩(11)에 패드(13)(13')를 2열로 형성하되, 서로 엇갈리게 교호(交互)로 형성하고, 상기 패드(13)(13')에 솔더(14)(14')를 각각 형성할 수도 있으며, 제 6 도에 도시한 바와같이, 패드(13)(13')를 평행하게 2열로 형성할 수도 있는 것이다.
상기한 바와같이 본 발명은 SOJ 패키지를 그 실시예로 설명하였으나, 꼭 이로서 한정되는 것은 아니며, SOP(Small Out Line), MSP(Mini Square Package), QFP(Quad Flat Package)등 구조상 솔더링이 가능한 어떠한 반도체 패키지에도 적용할 수 있다.
이상에서 설명한 바와같이 본 발명은 반도체 칩의 각 패드에 프레임의 리드를 솔더링 방법으로 접속시킴으로써 패키지의 두께를 박형화시키는 이점이 있으며, 별도의 와이어 사용을 배제하여 제조원가를 절감시킬 뿐만 아니라 와이어의 절단 및 재질등의 열려를 배제하여 제조공정을 보다 용이하게 수행하는 등의 여러 효과가 있다.

Claims (11)

  1. LOC형 반도체 패키지에 있어서, 반도체 칩(11)의 중앙 상면에 패드(13)에 솔더(14)를 각각 형성하고, 프레임의 인너리드(15)를 중앙에까지 연장하여 상기 솔더(14)에 솔더링으로 고정하여, 소자의 박형화에 기여하도록 구성된 것을 특징으로 하는 반도체 패키지.
  2. 제 1 항에 있어서, 상기 솔더(14)는 Pb-Sn합금으로 형성된 것임을 특징으로 하는 반도체 패키지.
  3. 제 1 항 또는 제 2 항에 있어서, 상기 솔더(14)는 볼형(ball ytpe)인 것을 특징으로 하는 반도체 패키지.
  4. 제 1 항에 있어서, 상기 반도체 칩(11)의 패드(13)는 길이 방향으로 1열로 형성되고, 그 상면에 솔더(14)가 각각 형성된 것임을 특징으로 하는 반도체 패키지.
  5. 제 1 항에 있어서, 상기 반도체 칩(11)의 패드(13)(13')는 길이 방향으로 2열로 형성되고, 그 상면에 솔더(14)(14')가 각각 형성된 것임을 특징으로 하는 반도체 패키지.
  6. 제 5 항에 있어서, 상기 패드(13)(13')는 서로 엇갈리게 교호로 2열로 형성되고, 그 상면에 솔더(14)(14')가 각각 형성된 것임을 특징으로 하는 반도체 패키지.
  7. 제 5 항에 있어서, 상기 패드(13)(13')는 평행하게 2열로 형성되고, 그 상면에 솔더(14)(14')가 각각 형성된 것임을 특징으로 하는 반도체 패키지.
  8. 반도체 패키지 제조방법에 있어서, 반도체 칩(11)에 폴리이미드(12)를 도포하는 폴리이미드 도포공정과, 반도체 칩(11)의 각 패드(13)에 솔더(14)를 형성하는 솔더형성공정과, 상기 솔더(14)에 프레임의 각 인너리드(15)를 솔더링하여 반도체 칩(11)과 인너리드(15)를 전기적으로 접속시키는 솔더링 공정과, 반도체 칩(11)과 인너리드(15)를 포함하는 일정면적을 몰딩하는 몰딩공정과, 트리밍/포밍공정으로 진행됨을 특징으로 하는 반도체 패키지 제조방법.
  9. 제 8 항에 있어서, 상기 솔더형성공정은 칩패드 금속화 공정중에 Cr/Cu/Au 층을 얹은 다음, Pb-Sn 합금을 코팅한 후, 온도를 상승시켜 각 패드(13)의 상면에 솔더(14)를 형성시킴을 특징으로 하는 반도체 패키지 제조방법.
  10. 제 9 항에 있어서, 상기 Pb-Sn 합금은 증착 또는 스퍼터링방법에 의하여 코팅됨을 특징으로 하는 반도체 패키지 제조방법.
  11. 제 8 항에 있어서, 상기 솔더링 공정은 반도체 칩(11)의 솔더(14)에 프레임의 인너리드(15)를 정렬한 후, 접합노에 넣은다음, 접합노의 내부온도를 상승시켜 솔더(14)와 인너리드(15)를 접합시킴을 특징으로 하는 반도체 패키지 제조방법.
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