KR940003389Y1

KR940003389Y1 - Rom test circuit

Info

Publication number: KR940003389Y1
Application number: KR2019900017616U
Authority: KR
Inventors: 권병조; 김화중
Original assignee: 금성일렉트론 주식회사; 문정환
Priority date: 1990-11-16
Filing date: 1990-11-16
Publication date: 1994-05-23
Also published as: KR920010235U

Abstract

내용 없음.No content.

Description

ROM test circuit

제1도는 종래의 롬 테스트 블록도.1 is a conventional ROM test block diagram.

제2도는 본 고안의 테스트 회로도.2 is a test circuit diagram of the present invention.

* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings

10 : 노멀클럭신호 생성부 11 : 클럭신호 발생기10: normal clock signal generator 11: clock signal generator

12,13 : 카운터 14,15 : 멀티플렉서12,13: counter 14,15: multiplexer

20 : 제1스트로브신호 제어부 30 : 수동클럭신호 생성부20: first strobe signal controller 30: manual clock signal generator

40 : 어드레스신호 생성부 41-45 : 카운터40: address signal generator 41-45: counter

50 : 어드레스 표시부 60 : 측정용롬50: address display section 60: measurement ROM

70 : 피측정용롬 80 : 에러데이타검출부70: measurement object ROM 80: error data detection unit

90 : 에러데이타비트 표시부 100 : 제2스트로브신호 제어부90: error data bit display section 100: second strobe signal control section

본 고안은 롬(ROM)을 테스트하는 기술에 관한것으로 특히, 롬에 데이타가 정상적으로 기록되었는지를 판정하고 데이타가 오기록되었을때 그 오기록된 번지 및 데이타비트를 표시할 수 있도록 한 롬테스트회로에 관한것이다.The present invention relates to a technique for testing ROM, and in particular, to ROM test circuitry, which determines whether data is recorded normally in the ROM, and displays the incorrect address and data bits when the data is recorded incorrectly. It's about.

제1도는 종래의 롬테스트 블록도로서 이를 통해 종래의 롬테스트기술을 설명하면 다음과 같다.1 is a conventional ROM test block diagram illustrating a conventional ROM test technique as follows.

컴퓨터(1)가 프로그램내용에 따라 패턴발생기(3)를 제어하면, 그에따른 패턴이 어드레스발생부(4)에 인가되어 그 어드레스발생부(4)로 부터 어드레스신호가 순차적으로 발생되고, 이는 어드레스카드(5)를 통해 피측정용롬(7)의 어드레스를 지정하게 된다.When the computer 1 controls the pattern generator 3 according to the contents of the program, the corresponding pattern is applied to the address generator 4 so that address signals are sequentially generated from the address generator 4, which is an address. Through the card 5, the address of the measurement ROM 7 is designated.

이에따라 상기 피측정용롬(7)에서 지정된 어드레스의 데이타가 I/O카드(6)에 입력되므로 I/O카드(6)는 그 피측정용 롬(7)으로 부터 입력되는 데이타를 기대하는 양품의 데이타와 비교하여 그 결과를 상기 컴퓨터(1)에 공급함에 따라 그 컴퓨터(1)는 상기 피측정용롬(7)이 양품인지 불량품인지 판별하여 그 결과를 사용자에게 알려준다.Accordingly, since the data of the address designated by the measurement ROM 7 is input to the I / O card 6, the I / O card 6 expects the data input from the measurement ROM 7. As the result is compared with the data and supplied to the computer 1, the computer 1 determines whether the measured ROM 7 is good or defective and informs the user of the result.

그러나, 이와같은 종래의 기술에 있어서는 컴퓨터를 포함한한 고가의 장비를 필요로 하기 때문에 사용자에게 경제적인 부담을 주게되고, 테스트시스템에 컴퓨터가 포함되어 있어 롬을 테스트하는데 있어서 별도의 기술을 요구하게되어 사용자가 운용상의 어려움을 겪게되는 문제점이 있었다.However, such a conventional technique requires expensive equipment including a computer, and therefore an economic burden on the user, and a computer is included in the test system, which requires a separate technique for testing the ROM. There was a problem that the user experiences difficulties in operation.

본 고안은 이와같은 문제점을 해결하기 위하여 사용자에게 경제적인 부담을 주지 않고, 손쉽게 운용할수 있는 테스트회로를 안출한것으로 이를 첨부한 도면에 의하여 상세히 설명한다.The present invention devised a test circuit that can be easily operated without an economic burden on the user to solve such a problem will be described in detail by the accompanying drawings.

제2도는 본 고안의 롬테스트 회로도로서 이에 도시한 바와같이, 클럭 신호발생기(11), 카운터(12)(13), 멀티플렉서(14)(15), 오아게이트(OR1)로 구성되어 고속으로 어드레스발생용 클럭신호를 생성하는 노멀클럭신호 생성부(10)와, R,S플립플롭을 구성하는 낸드게이트(ND1,ND2), 푸쉬버튼형 스위치(SW1), 저항(R1,R2)으로 구성되어 상기 노멀클럭신호생성부(10)에 스트로브신호(STB)를 제공하는 제1스트로브신호제어부(20)와, R.S플립플롭을 구성하는 낸드게이트(ND3,ND4), 푸쉬버튼형스위치(SW2), 인버터(I1-I3), D형플립플롭(FFO) 및 저항(R3,R4)으로 구성되어 어드레스발생용클럭신호를 서서히 발생하는 수동클럭신호생성부(30)와, 카운터(41-45) 및 오아게이트(OR2)로 구성되어 상기 노멀클럭신호생성부(10) 또는 상기 수동클럭신호생성부(30)로 부터 클럭신호를 제공받아 어드레스신호를 출력하는 어드레스신호 생성부(50)와, 발광다이오드(LED1-LED17), 인버터(I4-I20) 및 저항(R5-R21)으로 구성되어 상기 어드레스신호생성부(40)에서 출력되는 어드레스를 표시하는 어드레스표시부(50)와, 익스클루시브오아게이트(XOR1-XOR9), 앤드게이트(AD1-AD8), D형플립플롭(FF1-FF8) 및 인버터(I21-I37)로 구성되어 상기 어드레스신호생성부(40)의 어드레스신호출력에 의해 측정용롬(60)과 피측정용롬(70)에서 출력되는 데이타를 서로 비교하여 그에따른 비트전위를 출력하는 에러데이타검출부(80)와, 발광다이오드(LED18-LED25) 및 저항(R22-R29)으로 구성되어 상기 에러 데이타 검출부(80)의 비트전위를 스캔하여 에러데이타가 검출될때 해당비트를 표시하는 에러데이타비트 표시부(90)와, 낸드게이트(ND5), 발광다이오드(LED26) 및 저항(R30)으로 구성되어 상기 에러데이타비트표시부(90)에서 에러데이타가 1비트이상 표시될때 상기 노멀클럭신호생성부(10)의 스트로브신호(STB)를 인액티브시킴과 아울러 불량표시를 하는 제2스트로브신호 제어부(100)로 구성한 것으로, 이와같이 구성된 본 고안의 작용 및 효과를 상세히 설명하면 다음과 같다.FIG. 2 is a ROM test circuit diagram of the present invention, which is composed of a clock signal generator 11, a counter 12, 13, a multiplexer 14, 15, and an oragate OR1. It consists of a normal clock signal generation unit 10 for generating a clock signal for generation, NAND gates (ND1, ND2), pushbutton switch (SW1), resistors R1, R2 constituting the R, S flip-flop The first strobe signal controller 20 for providing the strobe signal STB to the normal clock signal generation unit 10, the NAND gates ND3 and ND4, the push button switch SW2, and the inverter constituting the RS flip-flop. Passive clock signal generation section 30 composed of I1-I3), D-type flip-flop (FFO) and resistors (R3, R4) to gradually generate an address generation clock signal, a counter (41-45) and an oragate An OR2 is provided to receive a clock signal from the normal clock signal generation unit 10 or the manual clock signal generation unit 30. And an address signal generation unit 50 for outputting the signal, a light emitting diode (LED1-LED17), an inverter (I4-I20), and a resistor (R5-R21) to display an address output from the address signal generation unit (40). The address display unit 50, an exclusive oar gates XOR1-XOR9, an AND gate AD1-AD8, a D flip-flop FF1-FF8, and an inverter I21-I37 to generate the address signal. An error data detector 80 for comparing the data output from the measurement ROM 60 and the measurement ROM 70 by the address signal output of the section 40 and outputting the bit potential according thereto, and a light emitting diode (LED18-). LED25) and resistors R22-R29 to scan the bit potential of the error data detector 80 to display the corresponding bit when error data is detected, the NAND gate ND5, The error data bit table consists of a light emitting diode (LED26) and a resistor (R30). In the 90, when the error data is displayed more than one bit, the strobe signal STB of the normal clock signal generation unit 10 is inactive, and the second strobe signal controller 100 displays a defective display. Referring to the operation and effects of the present invention configured as described above in detail.

사용자가 시스템에 양품의 측정용롬(60)과 측정하고자하는 피측정용롬(70)을 장착시키고, 파워를 인가한 상태에서 스위치(SW2)를 누르지 않으면 그 스위치(SW2)의 상단스위치는 단락된 상태에 있게되고 하단스위치는 개방된 상태에 있게되므로 낸드게이트(ND4)의 출력단자에 저전위가 계속적으로 출력되고, 이로인하여 플립플롭(FFO)에 클럭신호가 제공되지 않아 그의 출력단자(Q)에 저전위가 출력된다.If the user installs the good quality measurement ROM 60 and the measurement ROM 70 to be measured in the system and does not press the switch SW2 while the power is applied, the upper switch of the switch SW2 is short-circuited. And the lower switch is in the open state, and thus the low potential is continuously output to the output terminal of the NAND gate ND4, and as a result, a clock signal is not provided to the flip-flop FFO. Low potential is output.

이와같은 상태에서 사용자가 스위치(SW1)를 누르면 사용자가 그 스위치(SW1)를 다시 누를 때까지 상단스위치는 개방된 상태를 유지하고 하단스위치는 단락된상태를 유지함에 따라 낸드게이트(ND1)의 출력단자에 계속 저전위가 출력되며, 이로인해 오아게이트(OR1)의 출력단자에도 저전위가 출력되고, 이는 멀티플렉서(15)의 스트로브신호(STB)로 공급된다.In this state, when the user presses the switch SW1, the upper switch remains open until the user presses the switch SW1 again, and the lower switch maintains the shorted state, thereby outputting the NAND gate ND1. The low potential is continuously output to the terminal, whereby the low potential is also output to the output terminal of the OR gate OR1, which is supplied to the strobe signal STB of the multiplexer 15.

따라서, 클럭신호발생기(11)에 출력되는 클럭신호는 카운터(12)에서 분주되어 멀티플렉서(14)에 공급되고, 그 멀티플렉서(14)의 리플캐리신호가 카운터(13)에 인가되므로 그 카운터(13)는 입력되는 리플캐리신호를 다시 분주하여 이를 상기 멀티플렉서(14)에 인가한다.Therefore, the clock signal output to the clock signal generator 11 is divided by the counter 12 and supplied to the multiplexer 14, and the ripple carry signal of the multiplexer 14 is applied to the counter 13, so that the counter 13 ) Divides the input ripple carry signal again and applies it to the multiplexer 14.

이로인하여 상기 멀티플렉서(14)는 사용자에 의해 선택되는 데이타선택신호(S9-S11)에 따라 상기 카운터(12,13)로 부터 입력되는 클럭신호중에서 소정주파수(3MHz, 1.5MHz, 750KHz)의 클럭신호를 선택하여 이를 상기 멀티플렉서(15)로 출력하게 된다.As a result, the multiplexer 14 has a clock signal having a predetermined frequency (3 MHz, 1.5 MHz, 750 KHz) among the clock signals input from the counters 12, 13 according to the data selection signals S9-S11 selected by the user. Select and output it to the multiplexer 15.

그런데, 상기 멀티플렉서(15)는 상기 스위치(SW1)에 의해 저전위의 스트로브신호(STB)를 공급받고 있으므로 상기 멀티플렉서(14)로 부터 입력되는 클럭신호를 그대로 통과시킨다.However, since the multiplexer 15 is supplied with the low potential strobe signal STB by the switch SW1, the multiplexer 15 passes the clock signal input from the multiplexer 14 as it is.

이에따라 카운터(41-45)는 오아게이트(OR2)를 통해 상기 멀티플렉서(15)로 부터 입력되는 클럭신호 카운트하여 이를 상기 측정용롬(60)과 피측정용롬(70)의 공통 어드레스신호로 출력하며, 이때, 어드레스표시부(50)는 상기 카운터(41-45)에서 발생되는 번지수를 표시하게 되므로 사용자는 현재번지수를 인식할 수 있게 된다.Accordingly, the counters 41 to 45 count clock signals input from the multiplexer 15 through the OR gate OR2, and output the counter signals as common address signals of the measurement ROM 60 and the measurement ROM 70. In this case, since the address display unit 50 displays the address number generated by the counters 41-45, the user can recognize the current address number.

또한, 익스클루시브오아게이트(XOR1-XOR8)는 상기 카운터(41-45)의 어드레스지정에 의해 측정용롬(60) 및 피측정용롬(70)에서 발생되는 동일비트의 데이타를 서로 비교하여 같을때에는 저전위, 같지 않을 때에는 고전위를 출력한다.In addition, the exclusive orifices XOR1-XOR8 compare the data of the same bits generated in the measurement ROM 60 and the measurement ROM 70 by the address designation of the counters 41-45 when they are the same. Low potential, if not equal, outputs high potential.

따라서, 상기 피측정용롬(70)에 데이타가 정상적으로 기록되어 있을때 상기 익스클루시브오아게이트(XOR1-XOR8)의 출력단자에는 모두 저전위가 출력되므로 앤드게이트(AD1-AD8)의 출력단자에 모두 저전위가 출력되고, 이로인해 D형플립플롭(FF1-FF8)에 클럭신호가 제공되지 않으므로 그들의 출력단자에 모두 저전위가 출력되고, 이는 인버터(I30-I37)를 통해 고전위반전출력되어 에러비트표시용발광다이오드(LED18-LED25)는 모두 소등상태에 있게 된다.Therefore, when data is normally recorded in the measurement target ROM 70, all the low potentials are output to the output terminals of the exclusive orifices XOR 1 to XOR 8, and therefore, the output terminals of the AND gates AD 1 to AD 8 are all low. Since the potential is output, and the clock signal is not provided to the D flip-flop (FF1-FF8), all of the low potentials are output to their output terminals, which are inverted by the high potential through the inverters I30-I37. The display light emitting diodes (LED18-LED25) are all turned off.

이로인하여 낸드게이트(ND5)의 입력단자에 모두 고전위가 공급되므로 그의 출력단자에 저전위가 출력되어 상기 멀티플렉서(15)에 계속 저전위의 스트로브신호(STB)가 공급되며, 이때, 전원단자전압(+5V)이 저항(R30) 및 정상표시용 발광다이오드(LED26)를 통해 상기 낸드게이트(ND5)의 출력단자측으로 흘러 사용자는 그 정상표시용발광다이오드(LED26)가 점등된 것을 보고 현재 데이타가 출력되는 번지의 모든 비트가 정상임을 인지하게 된다.As a result, since the high potential is supplied to the input terminal of the NAND gate ND5, the low potential is output to the output terminal thereof, and the strobe signal STB of the low potential is continuously supplied to the multiplexer 15. In this case, the power terminal voltage (+ 5V) flows through the resistor R30 and the normal display light emitting diode LED26 to the output terminal side of the NAND gate ND5. The user sees that the normal display light emitting diode LED26 is turned on and the current data is displayed. It will be recognized that all bits of the output address are normal.

그러나, 예를들어 상기 측정용롬(60)의 최상위비트데이타와 피측정용 롬(70)의 최상위비트데이타가 서로 다르다면, 이는 상기 피측정용롬(70)의 최상위비트에 데이타가 잘못 기록된것으로, 이때, 익스클루시브오아게이트(XOR1)에서 고전위가 출력되고, 이로인해 앤드게이트(AD1)에서 고전위가 출력되며, 이는 상기 플립플롭(FF1)의 클럭신호로 제공되므로 그의 출력단자(Q)에 고전위가 출력되고, 이는 다시 인버터(130)를 통해 저전위로 반전된다.However, for example, if the most significant bit data of the measurement ROM 60 and the most significant bit data of the measurement ROM 70 are different from each other, this means that data is incorrectly recorded in the most significant bit of the measurement ROM 70. At this time, a high potential is output from the exclusive ogate XOR1, and a high potential is output from the AND gate AD1, which is provided as a clock signal of the flip-flop FF1. The high potential is outputted to the power supply, which is inverted to a low potential through the inverter 130.

이에따라 전원단자전압(+5V)이 저항(R22) 및 발광다이오드(LED18)를 통해 그 인버터(I30)의 출력측으로 흐르므로 사용자는 그 발광다이오드(LED30) 및 상기 어드레스표시부(50)를 보고 현재 어드레스표시부(50)에 나타난 번지수의 최상위비트가 정상이 아님을 인지하게 된다.Accordingly, since the power supply terminal voltage (+ 5V) flows through the resistor R22 and the light emitting diode LED18 to the output side of the inverter I30, the user sees the light emitting diode LED30 and the address display section 50 and the current address. It is recognized that the most significant bit of the address number displayed on the display unit 50 is not normal.

또하, 상기 전원단자전압(+5V)이 상기 인버터(I30)의 출력측으로 흘러 상기 정상표시용발광다이오드(LED26)는 소등상태가 되며, 상기 낸드게이트(ND5)의 일측입력단자에 저전위가 입력되고 있으므로 그의 출력단자에 고전위가 출력되고, 이는 상기 오아게이트(OR1)를 통해 상기 멀티프렉서(15)에 인액티브(Inactive)신호로 제공됨에 따라 그 멀티플렉서(15)는 클럭신호를 더이상 통과시키지 않고, 이로인해 상기 어드레스신호 생성부(40)는 현재 번지수를 더이상 증가시키지 않고, 그 번지수를 그대로 유지하게 된다.In addition, the power supply terminal voltage (+ 5V) flows to the output side of the inverter I30 so that the normal display light emitting diode LED26 is turned off, and a low potential is input to one input terminal of the NAND gate ND5. Since the high potential is output to its output terminal, which is provided as an inactive signal to the multiplexer 15 through the oragate OR1, the multiplexer 15 no longer passes the clock signal. By doing so, the address signal generator 40 does not increase the current address number anymore, and maintains the address number as it is.

한편, 사용자가 상기 스위치(SW1)를 한번 더 누르면 그스위치(SW1)가 원래의 복귀되어 즉, 상단스위치는 단락되고, 하단스위치는 개방된 상태를 유지하므로 낸드게이트(ND1)의 출력단자에 지속적으로 고전위가 출력되며, 이는 상기 오아게이트(OR1)를 통해 상기 멀티플렉서(15)의 인액티브용스트로브신호(STB)로 공급됨에 따라 그 멀티플렉서(15)는 상기에서와 같이 멀티플렉서(14)로 부터 입력되는 클럭신호를 통과시키지 않는다.On the other hand, when the user presses the switch SW1 again, the switch SW1 is returned to its original state, that is, the upper switch is short-circuited and the lower switch is kept open so that the output terminal of the NAND gate ND1 is maintained. The high potential is output to the multiplexer 15 from the multiplexer 14 as described above as it is supplied to the inactive strobe signal STB of the multiplexer 15 through the oragate OR1. Do not pass the input clock signal.

이와같은 상태에서 사용자가 스위치(SW2)를 한번 누를때마다 그의 상단스위치는 개방되고, 하단스위치는 단락되므로 이때마다 상기 낸드게이트(ND4)에서 클럭신호가 출력되어 플립플롭(FFO)은 펄스를 출력하게 되며, 이는 오아게이트(OR2)를 통해 상기 카운터(41)의 클럭신호로 제공된다.In this state, whenever the user presses the switch SW2 once, the upper switch thereof is opened and the lower switch is shorted. Therefore, the clock signal is output from the NAND gate ND4 and the flip-flop FFO outputs a pulse. This is provided as a clock signal of the counter 41 through the OR gate OR2.

따라서, 어드레스신호생성부(40)는 상기의 클럭신호가 입력될때마다 어드레스를 하나씩 증가시키게 되고, 이에따라 상기 측정용롬(60) 및 피측정용롬(70)은 해당번지의 데이타를 출력하게 되므로 에러데이타검출부(80)는 상기와 같이 에러데이타를 검출하게되며, 에러데이타비트표시부(90)는 상기와 같이 에러데이타가 발생된 비트를 표시하게 된다.Therefore, the address signal generator 40 increases the address by one each time the clock signal is input. Accordingly, the measurement ROM 60 and the measurement ROM 70 output the data of the corresponding address, thereby providing error data. The detector 80 detects the error data as described above, and the error data bit display unit 90 displays the bit where the error data is generated as described above.

이상에서 상세히 설명한 바와같이 본 고안은 간단한 롬테스트회로를 제공함으로써 사용자에게 경제적인 부담을 주지 않을뿐더러 저속 또는 고속으로 어드레스를 출력할 수 있게 하고 에러데이타 검출시 현재어드레스를 홀딩시킬수 있게 함으로써 누구나 이용할수 있는 이점이 있다.As described in detail above, the present invention provides a simple ROM test circuit, which does not burden the user economically, enables the address to be output at a low or high speed, and can be used by anyone by holding the current address when error data is detected. There is an advantage to that.

Claims

A normal clock signal generator 10 controlling the address signal generator 40 using a multiplexer under the control of the first strobe signal controller 10 and the second strobe signal controller 100, and the normal clock signal generator A first strobe signal controller 20 for supplying the strobe signal STB to the unit 10, a passive clock signal generator 30 for gradually generating an address generation clock signal, and the normal clock signal generator 10; ) Or the most significant bit by using an address signal generator 40 for outputting an address signal in response to a clock signal input from the manual clock signal generator 30, and an address output from the address signal generator 40. Is the same bit data output from the measurement ROM 60 and the measurement ROM 70 by the address display section 50 displaying an address that is not normal and the address signal output from the address signal generation section 40. Comparing each An error data detection unit (80) for displaying a bit where error data is detected, an error data bit display (90) for scanning the output bit potential of the error data detection unit (80), and displaying a bit where error data is detected; A second strobe to inactivate the strobe signal STB of the multiplexer 15 when one or more error data bits are detected in the error data bit display unit 90, and to display a good product when none of the error data bits are detected. ROM test circuit, characterized in that consisting of a signal control unit (100).

2. A clock signal generator (11) for generating a basic clock signal, counters (12, 13) for continuously dividing an output signal of the clock signal generator (11), and the counters (12, 13). The normal clock signal is generated by the multiplexer 14 which selects one divided signal among the divided signals of the multiplexer and the multiplexer 15 which passes or blocks the output signal of the multiplexer 14 to the address signal generator 40. The ROM test circuit comprising the section 10.

According to claim 1, After connecting the inverter (I4-I20) to each of the output terminal of the address signal generation section 40, the power supply terminal (+ 5V) through the light emitting diodes (LED1-LED17), respectively, the inverter ( A ROM test circuit comprising the address display section 50 connected to an output terminal of I4-I20).

2. The output terminal of claim 1, wherein the corresponding ratios of the measurement ROM 60 and the measurement ROM 70 are connected to the input terminals of the exclusive orifices XOR1-XOR8, respectively, and then the output terminals thereof are connected to the AND gates. The error data detection unit 80 is connected to the clock terminals of the flip-flops FF1-FF8 through AD1-AD8, respectively, and the output terminals of the flip-flops FF1-FF8 are connected to the inverters I30-I37, respectively. ROM test circuit comprising a).

The display device of claim 1, wherein a power supply terminal (+ 5V) is connected to each of the output terminals of the inverters I30-I37 of the error data detector 80 through the light emitting diodes LED18-LED25, respectively. 90) ROM test circuit, characterized in that the configuration.

The inverter (I30-I37) output terminal of the error data detector (80) is connected to the input terminal of the NAND gate (ND5), and the power supply terminal (+ 5V) is used for the resistance (R30) and normal display. And a second strobe signal controller (100) configured to be connected to an output terminal of the NAND gate (ND5) through a light emitting diode (LED26).