KR930004910Y1

KR930004910Y1 - Data bus arbitrator for multiprocessor system

Info

Publication number: KR930004910Y1
Application number: KR2019900020972U
Authority: KR
Inventors: 박병관; 강경용; 심원세; 기안도; 윤용호; 박진원
Original assignee: 재단법인 한국전자통신연구소; 경상현
Priority date: 1990-12-26
Filing date: 1990-12-26
Publication date: 1993-07-26
Also published as: KR920013153U

Abstract

내용 없음.No content.

Description

Databus Arbitrators in Multiprocessor Systems

제1도는 본 고안의 중재기의 구성을 나타낸 블럭도.1 is a block diagram showing the configuration of the arbiter of the present invention.

제2도는 본 고안의 중재기가 중재를 수행하는 과정을 나타낸 블럭도.2 is a block diagram showing a process in which an arbitrator of the present invention performs arbitration.

본 고안의 여러개의 프로세서가 다수의 메모리를 공유하는 다중처리기 시스템에 있어서, 여러 처리기들과 메모리에 의해 공유되는 데이터버스를 충돌없이 사용하도록한 다중처리기 시스템에서의 데이터버스 중재기에 관한 것이다.In a multiprocessor system in which several processors of the present invention share a plurality of memories, the present invention relates to a data bus arbiter in a multiprocessor system that allows a data bus shared by multiple processors and memories to be used without collision.

여러개의 프로세서가 다수의 메모리를 공유하는 다중처리기 시스템에서는 하나 이상의 처리기(Handler)를 가지고 있는 각 슬롯(Slot)에 데이터 버스요청 신호선을 할당하였으므로, 각 리스폰더가 데이터버스를 충돌없이 사용하기 위하여는 이의 중재가 필요하게 되었고, 우선 순위에 의한 중재방법에 의하여서는 우선 순위가 낮은 처리기가 데이터버스를 거의 사용할 수 없게 되는 문제점이 발생하였다.In a multiprocessor system where multiple processors share multiple memories, a data bus request signal line is allocated to each slot having one or more handlers. The mediation was required, and the mediation method based on the priority caused a problem that the low priority processor could hardly use the data bus.

이에 따라 본 고안은 여러개의 처리기들에서 독립적으로 발생하는 데이터 전송을 충돌없이 원활하게 처리하도록한 다중처리기 시스템에서의 데이터버스 중재기를 제공하는 것을 그 목적으로 한다.Accordingly, an object of the present invention is to provide a data bus arbiter in a multiprocessor system capable of smoothly processing data transmission independently occurring in multiple processors without collisions.

이를 위하여 본 고안은 우선 순위를 기본으로 하는 중재규칙을 설정하고, 우선 순위가 낮거나 또는 데이터버스를 다른 요청기에서 계속 사용함으로 해서, 일정시간 동안 계속해서 데이터 버스를 사용하지 못하는 처리기가 발생할 경우에 이를 처리하여 데이터버스를 사용할 수 있도록 한다.To this end, the present invention establishes an arbitration rule based on priority, and in case of low priority or continuous use of the data bus in another requester, causing a processor that cannot use the data bus continuously for a certain period of time. This is done so that the data bus can be used.

본 고안을 첨부 도면에 의거 상세히 기술하여 보면 다음과 같다.The present invention is described in detail based on the accompanying drawings as follows.

제1도는 중재기의 개략적인 구성을 나타낸 것으로, 도면에 도시되지 않은 콘트롤러로 부터 신호(reset, request)를 받아 중재의 동작을 제어하는 데이터버스 중재제어 로직(Data Bus Arbiter Control Logic)(1)과, 데이터버스 중재제어 로직(1)으로 부터 발생하는 요청신호(req)를 받아 데이터 중재 버스에 할당된 3개의 신호선(DBRQ0~DBRQ8)들 중에서 자신과 연결된 하나의 신호선에만 구동하는 멀티플렉서(Multiplexer)(2)와, 중재기가 자신과 연결된 슬롯을 구별하도록 도면에 도시되지 않은 시스템 버스 백플레인(System Bus Back-Plane)에서 공급되는 슬롯어드레스 신호(3)와, 중재주기 동안 데이터 중재 버스의 신호선(DBRQ)에 구동된 신호들 중에서 가장 높은 우선 순위를 갖는 신호를 구별해내는 4비트의 우선 순위 엔코더(Priority Encoder)(4)와, 우선 순위 엔코더(4)의 출력과 자신의 슬롯 어드레스 신호(3)를 비교하는 4비트의 비교기(Comparator)(5)와, 중재를 요청한 후 중재가 성공되지 않은 상태에서 일정시간이 경과한 경우에 이를 알려주는 타이머(G)들로 구성한 것이다.FIG. 1 is a schematic diagram of an arbiter. The data bus arbiter control logic (1) controls the operation of arbitration by receiving a signal (reset, request) from a controller (not shown). And a multiplexer which receives only a request signal (req) generated from the data bus arbitration control logic 1 and drives only one signal line connected thereto among the three signal lines DBRQ0 to DBRQ8 allocated to the data arbitration bus. (2), the slot address signal (3) supplied from the System Bus Back-Plane (not shown in the figure) to distinguish the slot connected to the arbitrator, and the signal line (DBRQ) of the data arbitration bus during the arbitration period. 4-bit Priority Encoder (4), which distinguishes the signal having the highest priority among the signals driven by the N2, and the output of the Priority Encoder (4) and its own slot. And an address signal (3) 4-bit comparator (Comparator) (5) for comparing, after requesting the arbitration arbitration is to let you know when a period of time in a non-success status is constituted by the timer (G).

그리고 여러개의 프로세서가 다수의 메모리를 공유하는 다중처리기 시스템에서 하나의 처리기 또는 메모리에서 데이터를 전송하기 위하여 데이터버스를 사용하고자 할 경우에는 중재기의 중재를 거쳐야 한다.In a multiprocessor system in which multiple processors share a plurality of memories, the arbitrator must be arbitrated when a data bus is used to transfer data from one processor or memory.

제2도는 중재기의 중재과정을 순서에 따라 나타낸 것으로, 콘트롤러로 부터 데이터버스를 사용하기 위한 중재요청 신호(request)가 입력되면(단계 10), 도면에 도시하지 않은 시스템의 클럭 제너레이터에서 공급되는 클럭신호의 라이징(rising)에지로부터 Onsec되는 시점부터 데이터버스 중재제어 로직(1)의 제어에 따라 멀티플렉서(2)에서 해당 슬롯에 할당된 데이터버스 중재버스의 신호선(DBNQ n)에 요청신호(req)를 구동한다(단계 11).2 shows the arbitration process of the arbiter in order. When an arbitration request signal for using the data bus is input from the controller (step 10), it is supplied from a clock generator of a system (not shown). The request signal req is applied to the signal line DBNQ n of the data bus arbitration bus allocated to the corresponding slot in the multiplexer 2 according to the control of the data bus arbitration control logic 1 from the time when it is Onsec from the rising edge of the clock signal. (Step 11).

여기서 슬롯 어드레스 신호와 신호선(DBRQ〈n〉)의 n과는 같은 숫자는 아니지만 상호 연관관계를 갖는다.Here, the slot address signal and n of the signal line DBRQ < n >

신호선(DBRQ〈n〉)에 요청신호(req)를 구동한 후, 클럭신호와 라이징에지로부터 5 Onsec되는 시점에 데이터 중재 버스로부터 우선순위 엔코더(4)를 통해 나온 출력과 자신의 슬롯 어드레스 신호(3)를 비교하는 비교기(5)에서 동일한가를 판단하여 동일한 경우에 출력되는 중재성공 신호(win)가 입력되는가를 확인하여(단계 12), 중재에 성공하지 못한 경우, 즉 중재성공 신호(win)가 입력되지 않으면 중재에 성공할 때까지 데이터 중재버스의 신호선(DBRQ〈n〉)에 요청신호(req)를 계속 구동하고(단계 13). 중재성공 신호(win)가 입력되면 데이터버스 중재제어 로직(1)에서 콘트롤러 데이터 버스의 사용허가 신호(grant)를 출력하면서(단계 14), 요청신호(req)를 회수한다(단계 15).After driving the request signal req to the signal line DBRQ < n >, the output from the data arbitration bus through the priority encoder 4 and its slot address signal (5 onsec from the clock signal and the rising edge) 3) In the comparator 5 comparing the same, it is judged whether or not the arbitration success signal win outputted in the same case is input (step 12). If is not input, the request signal req is continuously driven to the signal line DBRQ <n> of the data arbitration bus until the arbitration is successful (step 13). When the arbitration success signal win is input, the data bus arbitration control logic 1 outputs a grant signal of the controller data bus (step 14), and retrieves the request signal req (step 15).

한편, 데이터 중재 버스의 신호선(DBRQ〈n〉)에 요청신호(req)를 구동한 시점부터 일정시간이 경과하도록 중재에 성공하지 못한 경우에는(단계 16), 타이머로부터 일정한 시간이 경과하였다는 신호가 입력되면 어드레스 버스의 중재를 중단시키는 신호(ABINH)를 신호선에 구동함으로써(단계 17), 데이터버스의 사용을 위한 어드레스 버스의 중재를 중단하여 오랫동안 사용하지 못하는 처리기에서 데이터 버스를 우선적으로 사용할 수 있도록 한 것이다.On the other hand, if the arbitration is not successful for a certain time since the request signal req is driven to the signal line DBRQ <n> of the data arbitration bus (step 16), a signal has been passed from the timer. Is input, the signal ABINH, which stops arbitration of the address bus, is driven on the signal line (step 17), so that the data bus can be preferentially used by a processor that cannot be used for a long time by interrupting arbitration of the address bus for use of the data bus. It would be.

Claims

In the multiprocessor system, the data bus arbitration control logic 1 for controlling the operation of arbitration, the multiplexer 2 for driving the request signal req to an assigned one of the signal lines DBRQ <n>, and the signal line DBRQ &Lt; n >) a priority encoder 4 for distinguishing the signal having the highest priority among the signal lines driven by < n >, and a comparator 5 for comparing the output of the priority encoder 4 with its slot address signal 3; And a timer (6) for informing a state that a predetermined time has elapsed after driving the request signal (req).

The method of claim 1, wherein if the arbitration success signal win is not input for a predetermined time after driving the request signal req to the signal line DBRQ < n > A data bus arbiter in a multiprocessor system that drives a signal ABINH on a signal line to enable the data bus while temporarily stopping arbitration of the address bus.