KR930001563B1 - Semiconductor integrated circuit device - Google Patents
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Abstract
내용 없음.No content.
Description
제1도는 2중 드레인구조의 n채널 MIS 소자를 도시한 단면도.1 is a cross-sectional view showing an n-channel MIS device having a double drain structure.
제2도는 정전보호회로의 일예를 도시한 전기적 등가회로도.2 is an electrical equivalent circuit diagram showing an example of an electrostatic protection circuit.
제3도는 제2도의 등가회로에 대응하는 구체적인 디바이스의 단면도.3 is a cross-sectional view of a specific device corresponding to the equivalent circuit of FIG.
제4도는 정전보호회로와 내부회로를 동일 반도체기판상에 갖는 DRAM의 칩패턴의 일예를 도시한 평면도.4 is a plan view showing an example of a chip pattern of a DRAM having an electrostatic protection circuit and an internal circuit on the same semiconductor substrate.
제5도∼제8도는 본 발명의 1실시예에 의한 제조방법을 도시한 반도체집적회로장치의 단면도.5 to 8 are cross-sectional views of a semiconductor integrated circuit device showing a manufacturing method according to an embodiment of the present invention.
제9도 및 제10도는 각각 제8도의 정전보호회로 및 내부회로의 개략적인 평면도.9 and 10 are schematic plan views of the electrostatic protection circuit and the internal circuit of FIG. 8, respectively.
제11도는 2중 확산드레인구조의 정전보호회로와 단일 확산드레인구조의 정전보호회로의 정전파괴전압에 대한 실험결과를 비교한 그래프.11 is a graph comparing the experimental results of the electrostatic breakdown voltage of the electrostatic protection circuit of the double diffusion drain structure and the electrostatic protection circuit of the single diffusion drain structure.
제12도는 정전보호회로와 그 구체적인 내부회로를 도시한 회로도.12 is a circuit diagram showing an electrostatic protection circuit and its specific internal circuit.
제13도 및 제14도는 각각 본 발명에 의한 출력버퍼를 도시한 회로도.13 and 14 are circuit diagrams showing an output buffer according to the present invention, respectively.
제15도, 제16도는 제13도, 제14도의 출력버퍼를 구성하는 MISFET의 단면도.15 and 16 are cross-sectional views of the MISFET constituting the output buffer shown in FIG. 13 and FIG.
본 발명은 출력버퍼의 마지막단에 제8도, 제15도, 제16도에 도시한 바와같은 제1MISFET(Qp)를 사용하고, 내부회로에 제1도, 제8도, 제15도, 제16도에 도시한 바와같은 제2 MIS(Metal Insulator Semiconductor)FET(Qi)를 사용한 반도체집적회로장치에 관한 것이다.The present invention uses the first MISFET (Qp) as shown in FIGS. 8, 15, and 16 at the end of the output buffer, and the first, eight, 15, and A semiconductor integrated circuit device using a second MIS (Metal Insulator Semiconductor) FET (Qi) as shown in FIG.
반도체집적회로장치(IC)의 동작속도를 증가시키고, 집적도를 개선하기 위해 반도체디바이스의 소형화가 도모되고 있다.In order to increase the operation speed of semiconductor integrated circuit devices (ICs) and improve the degree of integration, miniaturization of semiconductor devices is being made.
MIS 소자(MISFET)의 전형적인 예인 MOS 소자(MOSFET)도 예외는 아니다. MOS 소자의 소형화를 위해, 그 게이트산화막의 두께가 얇게 되어 채널길이가 짧게 되고 있다. 이 때문에, 디바이스내부가 상대적으로 고전계로 되고, 핫캐리어가 게이트산화막으로 주입되는 현상이 보여져서 스레쉬홀드전압의 시프트나 상호콘덕턴스의 저하가 발생한다.MOS devices, which are typical examples of MIS devices, are no exception. In order to reduce the size of the MOS device, the gate oxide film becomes thinner and the channel length becomes shorter. For this reason, the inside of the device becomes a relatively high field, and the phenomenon that the hot carrier is injected into the gate oxide film is observed, which causes the shift of the threshold voltage and the decrease in the mutual conductance.
제1도에 도시한 바와같이 불순물농도가 낮은 제2영역, 그것보다 불순물농도가 높은 제1영역에 의해서 드레인을 구성하고, 상기 제2영역이 게이트전극 아래에 있어서 채널영역(CH)에 접하도록 이루어지는 2중확산 드레인구조는 이와같은 문제를 해결하기 위해 제안되어 있다.As shown in FIG. 1, a drain is formed by a second region having a low impurity concentration and a first region having a higher impurity concentration, and the second region is in contact with the channel region CH under the gate electrode. A double diffusion drain structure is proposed to solve such a problem.
제1도는 본 발명에 있어서 사용되는 전형적인 n채널 MOSFET의 단면구조를 도시한 것이다.Figure 1 shows the cross-sectional structure of a typical n-channel MOSFET used in the present invention.
(1)은 p형 실리콘 반도체기판, (2)는 이산화실리콘(SiO2)막, (3)은 앞서 기술한 MISFET에 있어서의 제2게이트절연막으로써, 일반적으로는 산화막, (4)는 제2게이트전극이다. 드레인근방에서의 고전계를 완화하기 위해 드레인 및 소오스는 각각 인(P)의 도프에 의한 저불순물농도의 n형(n-형)의 제2영역(5)와 As(비소)의 도프에 의한 고불순물농도의 n형(n+형)의 제1영역(6)에 의해 이루어지는 2중확산 드레인구조를 갖고 있다(참고문헌 E. Takeda등의『An As-P(N+-N)Double Diffused Drain MOSFET for VLSI's』, Digest of Technical Papers, Symp. on VLSI Technology, OISO, Japan, pp. 40-41(1982년 9월)). 즉, 상기 제2영역의 불순물농도는 제1영역의 불순물농도보다 낮게 설정되어 있다.(1) is a p-type silicon semiconductor substrate, (2) is a silicon dioxide (SiO 2 ) film, (3) is a second gate insulating film in the above-described MISFET, and is generally an oxide film, and (4) is a second It is a gate electrode. In order to alleviate the high electric field in the vicinity of the drain, the drain and the source are respectively formed by the n-type (n-type) second region 5 and As (arsenic) dope of low impurity concentration by the dope of phosphorus (P). It has a double diffusion drain structure formed by the first region 6 of the n-type (n + type) having a high impurity concentration (Ans-P (N + -N) Double Diffused by reference E. Takeda et al. Drain MOSFET for VLSI's, Digest of Technical Papers, Symp.on VLSI Technology, OISO, Japan, pp. 40-41 (Sept. 1982). In other words, the impurity concentration of the second region is set lower than that of the first region.
입력보호회로는 IC외부에서의 이상한 신호에 대해서 MIS 소자로 이루어지는 회로를 보호하기 위해서 동일 반도체기판상에 일반적으로 형성된다. 제12도에 도시한 바와같이 보호회로(예를들면, 정전보호회로)는 제1단의 인버터(68)의 MISFET(71)의 게이트절연막의 파괴를 방지하기 위한 회로이고, 인버터(68)의 게이트전극은 저항(10)을 거쳐서 본딩패드(8)과 접속되어 있다. 이와같은 반도체집적회로장치에 있어서의 파괴는 정전에너지가 본딩패드에 인가될때에 발생한다.Input protection circuits are generally formed on the same semiconductor substrate in order to protect circuits made of MIS elements against abnormal signals from outside the IC. As shown in FIG. 12, a protection circuit (e.g., an electrostatic protection circuit) is a circuit for preventing the destruction of the gate insulating film of the MISFET 71 of the inverter 68 in the first stage. The gate electrode is connected to the bonding pad 8 via the resistor 10. Such breakdown in the semiconductor integrated circuit device occurs when electrostatic energy is applied to the bonding pads.
제2도와 같은 등가회로로 도시되는 회로가 보호회로이외의 회로(즉, IC의 내부회로)를 보호하는 대표적인 보호회로로써 알려져 있다. 내부회로로의 신호는 한쪽끝이 패드(8)에 접속된 저항(10)을 거쳐서 본딩패드(8)에서 인가되고, 게이트 및 소오스가 접지된 클램프용의 MISFET(11)은 저항(10)의 다른쪽 끝과 내부회로와의 사이의 접합부에 접속된다.The circuit shown by the equivalent circuit like FIG. 2 is known as a typical protection circuit which protects circuits other than a protection circuit (ie, internal circuit of IC). The signal to the internal circuit is applied at the bonding pad 8 via a resistor 10 whose one end is connected to the pad 8, and the MISFET 11 for the clamp with the gate and the source grounded is connected to the resistor 10. It is connected to the junction between the other end and the internal circuit.
본 발명의 발명자는 2중 드레인구조의 반도체집적회로장치를 시험 제작한 결과, 다음과 같은 문제가 있는 것을 알았다.The inventors of the present invention test-produced the semiconductor integrated circuit device of the double drain structure and found that the following problems exist.
이와같은 반도체집적회로장치에 있어서는 입력보호회로(9)도 제3도에 도시한 바와같이 내부회로에 있어서의 제2MISFET와 마찬가지로 2중확산 드레인구조를 갖는다. 제3도는 종래의 입력보호회로(9)의 단면구조를 도시한 것이다. 이 도면에 있어서, (12)는 p형 실리콘 반도체기판, (13)은 분리용 SiO2, (10)은 확산에 의해서 형성한 저항, (11)은 클램프용의 MISFET, (14)는 소오스영역, (15)는 게이트산화막, (16)은 게이트전극, (17)은 PSG(Phospho Silicate Glass)막, (18)은 알루미늄전극이다. 확산에 의해서 형성된 저항(10) 및 클램프용 MISFET(11)의 소오스 및 드레인영역인 반도체영역은 내부회로내의 MISFET와 마찬가지로 2중확산 드레인구조를 갖고, n+형 층과 n-형 층에 의해 구성되어 있다.In such a semiconductor integrated circuit device, the input protection circuit 9 also has a double diffusion drain structure similar to the second MISFET in the internal circuit as shown in FIG. 3 shows a cross-sectional structure of a conventional input protection circuit 9. In this figure, reference numeral 12 denotes a p-type silicon semiconductor substrate, reference numeral 13 denotes SiO 2 for separation, reference numeral 10 denotes a resistor formed by diffusion, reference numeral 11 denotes a MISFET for clamping, and source region 14. (15) is a gate oxide film (16) is a gate electrode (17) is a PSG (Phospho Silicate Glass) film and 18 is an aluminum electrode. The semiconductor region, which is the source and drain regions of the resistor 10 and the clamp MISFET 11 formed by diffusion, has a double diffusion drain structure like the MISFET in the internal circuit, and is composed of an n + type layer and an n − type layer. It is.
그러나, 이 종류의 반도체집적회로장치에 있어서는 2중확산 드레인구조를 갖는MISFET의 절연막의 파괴가 발생하기 쉽게 된다. 즉, 2중확산 드레인을 가지며, 또한 다이오드접속된 MISFET(11)의 접합부에서의 파괴전압이 증가하므로, 정전에너지는 클램프용 MISFET의 파괴에 의해서 기판으로 누설되기 전에 절연막에 인가된다.However, in this type of semiconductor integrated circuit device, breakdown of the insulating film of the MISFET having a double diffusion drain structure is likely to occur. That is, since the breakdown voltage at the junction of the diode-connected MISFET 11 has a double diffusion drain, the electrostatic energy is applied to the insulating film before leaking to the substrate by the breakdown of the clamp MISFET.
여기에서는 입력부를 예로 해서 문제점을 설명하였지만, 본 발명자에 의해서 출력부에 있어서도 마찬가지의 문제가 있는 것을 알았다.Here, although the problem was explained using the input unit as an example, the inventors found that the same problem exists in the output unit.
본 발명의 목적은 핫캐리어에 의한 특성저하와 출력부에 있어서의 파괴내압 저하를 개량한 반도체집적회로장치를 제공하는 것이다.SUMMARY OF THE INVENTION An object of the present invention is to provide a semiconductor integrated circuit device in which the characteristics of hot carriers are reduced and the breakdown voltage in the output portion is improved.
본 발명의 상기 및 그 밖의 목적과 새로운 특징은 본 명세서의 기술 및 첨부도면에서 명확하게 될 것이다.The above and other objects and novel features of the present invention will become apparent from the description and the accompanying drawings.
다음에, 본 발명의 대표적인 예에 대해서 설명한다. 그러나, 본 발명은 이것에 한정되는 것은 아니다. 내부회로를 구성하는 제2 MISFET(Qi)는 핫캐리어에 의한 특성저하를 초래하므로, 제1도, 제8도의 우측부분, 제15도의 중앙부분, 제16도의 중앙부분에 도시한 바와같이 2중확산 드레인구조로 형성하고, 제13도, 제14도에 도시하는 출력버퍼의 마지막단을 구성하는 제1MISFET는 제8도, 제15도, 제16도의 각각의 좌측부분을 도시한 바와같이 단일확산 드레인구조로 형성하는 것에 의해, 예를들면 출력버퍼의 마지막단을 구성하는 제1MISFET의 게이트산화막에 가해지는 전계강도를 완화하고, 높은 파괴내압을 갖도록 한 반도체집적회로장치를 얻을 수가 있다.Next, a representative example of the present invention will be described. However, the present invention is not limited to this. Since the second MISFET Qi constituting the internal circuit causes characteristics deterioration due to hot carriers, the second MISFET Qi is doubled as shown in FIG. 1, the right part of FIG. 8, the center part of FIG. The first MISFET formed of a diffusion drain structure and constituting the last stage of the output buffer shown in FIGS. 13 and 14 has a single diffusion as shown in the left portions of FIGS. 8, 15, and 16, respectively. By forming the drain structure, for example, it is possible to obtain a semiconductor integrated circuit device in which the electric field strength applied to the gate oxide film of the first MISFET constituting the last stage of the output buffer is alleviated and the breakdown voltage is high.
이하, 본 발명자가 사전에 검토한 반도체집적회로장치 및 그 제조의 일예를 제4도∼제10도를 참조해서 설명한다. 본 발명의 실시예인 제13도, 제14도에 있어서, 제1MISFET(100), (102), (95)는 제8도, 제15도, 제16도의 Qp의 구조를 갖고, 제2MISFET(101), (103)은 제1도, 제8도, 제15도, 제16도의 Qi의 구조를 갖는다. 또, 제1MISFET, 제2MISFET의 제조방법을 제5도∼제8도에 도시한 바와같다.EMBODIMENT OF THE INVENTION Hereinafter, the semiconductor integrated circuit device which this inventor examined beforehand, and an example of its manufacture are demonstrated with reference to FIGS. 13 and 14 according to the embodiment of the present invention, the first MISFETs 100, 102, and 95 have a Qp structure of FIGS. 8, 15, and 16, and the second MISFET 101 And 103 have the structures Qi in FIG. 1, FIG. 8, FIG. 15, and FIG. In addition, the manufacturing method of a 1st MISFET and a 2nd MISFET is shown in FIG.
제4도는 DRAM의 칩(7)의 레이아웃을 도시한 일예이다. (8)은 본딩패드, (9)는 각 본딩패드에 대한 보호회로이다. 또, 보호회로이외의 회로로써는 리드/라이트의 타이밍신호등을 발생하는 신호발생회로(100), MIS 소자를 메모리셀로 한 메모리 어레이(101), 컬럼 및 로우용의 어드레스 디코더(102)의 내부회로가 있다. 이들에 의해서 DRAM(Dynamic Random Access Memory) 칩이 구성되어 있다.4 is an example showing the layout of the chip 7 of the DRAM. (8) is a bonding pad, and (9) is a protection circuit for each bonding pad. As a circuit other than the protection circuit, a signal generation circuit 100 for generating a read / write timing signal or the like, a memory array 101 using a MIS element as a memory cell, and an internal circuit of the address decoder 102 for columns and rows There is. These constitute a DRAM (Dynamic Random Access Memory) chip.
제5도∼제8도의 단면도는 단계적인 반도체집적회로장치의 제조공정을 도시한 것이다. 보호회로는 각 도면의 좌측에 도시하고 있고, 내부회로의 일부인 메모리셀을 우측에 도시하고 있다. 제8도는 반도체집적회로장치의 완성단면도이다. 제9도 및 제10도는 제8도에 도시한 반도체집적회로장치의 개략적인 평면도이다.5 through 8 illustrate a stepwise manufacturing process of the semiconductor integrated circuit device. The protection circuit is shown on the left side of each drawing, and the memory cell that is part of the internal circuit is shown on the right side. 8 is a completed cross-sectional view of a semiconductor integrated circuit device. 9 and 10 are schematic plan views of the semiconductor integrated circuit device shown in FIG.
또, 출력버퍼의 마지막단을 구성하는 제1MISFET(Qp)는 다음에 기술하는 바와같이 보호회로에 있어서의 MISFET와 마찬가지의 단일확산구조를 갖는다. 따라서, 제5도∼제9도에 있어서의 보호회로의 MISFET는 출력버퍼의 마지막단을 구성하는 제1MISFET(Qp)로 바꾸어 읽을 수가 있다.The first MISFET Qp constituting the last stage of the output buffer has a single diffusion structure similar to that of the MISFET in the protection circuit as described below. Therefore, the MISFET of the protection circuit in FIGS. 5 to 9 can be read by changing to the first MISFET Qp constituting the last stage of the output buffer.
제5도는 DRAM의 MOSFET의 게이트전극의 제조공정을 종래의 공지기술을 사용해서 완성한 상태의 단면도이다. 도면에 있어서, (20)은 반도체기판, (21a)는 제1게이트절연막, (22a)는 제1게이트전극이다. 도면중, (21b) 및 (22b)는 각각 내부회로에 있어서의 제2MISFET의 제2게이트절연막 및 제2게이트전극이다. 반도체기판(20)은, 예를들면 (100)결정면을 갖는 p형 단결정 실리콘기판이고, 제1 및 제2게이트절연막(21a), (21b)는, 예를들면 SiO2막이다. 제1 및 제2게이트전극(22a), (22b)는 제2층째를 형성하는 도체층으로 이루어지고, 이것을 예를들면 CVD(Chemical Vapor Deposition)에 의해서 다결정실리콘을 증착한 후에 저항값을 내린 다결정실리콘으로 형성하기 위해 인이온등을 확산해서 형성된다. 제1 및 제2게이트전극으로써는 고융점을 갖는 금속층과 이와같은 금속의 실리사이드층, 또는 고융점을 갖는 금속의 실리사이드와 다결정실리콘으로 이루어지는 2층구조등을 사용하여도 좋다. 제2도에 도시한 회로는 제5도의 좌측의 보호회로의 일예를 도시한 것이며, 도면의 우측의 DRAM의 메모리셀은 내부회로의 일예를 도시한 것이다.5 is a cross-sectional view of a state in which a manufacturing process of a gate electrode of a MOSFET of a DRAM is completed using a conventionally known technique. In the figure, reference numeral 20 denotes a semiconductor substrate, 21a a first gate insulating film, and 22a a first gate electrode. In the figure, 21b and 22b are the second gate insulating film and the second gate electrode of the second MISFET in the internal circuit, respectively. The semiconductor substrate 20 is, for example, a p-type single crystal silicon substrate having a (100) crystal plane, and the first and second gate insulating films 21a and 21b are, for example, SiO 2 films. The first and second gate electrodes 22a and 22b are formed of a conductor layer forming the second layer, which is, for example, polycrystalline silicon having a resistance value after deposition of polycrystalline silicon by CVD (Chemical Vapor Deposition). It is formed by diffusing phosphorous ions to form silicon. As the first and second gate electrodes, a metal layer having a high melting point and a silicide layer of such a metal, or a two-layer structure composed of silicide and polycrystalline silicon of a metal having a high melting point may be used. The circuit shown in FIG. 2 shows an example of the protection circuit on the left side of FIG. 5, and the memory cell of the DRAM on the right side of the figure shows an example of the internal circuit.
(23)은 두꺼운 분리용의 산화막으로 이루어지는 필드산화막으로써, 예를들면 실리콘기판(20)의 표면의 선택적인 열산화에 의해서 형성된다. 필드산화막(23)은 제1MISFET 및 제2MISFET의 제1 및 제2게이트절연막(21a), (21b)보다도 두껍다. 축적 커패시터의 정전막으로써 작용하는 질화실리콘(Si3N4)막(25)는 막(23)과 연결되는 얇은 SiO2산화막(24)의 표면 및 메모리셀측에 형성된 필드산화막(23)의 표면상에 형성된다. 다결정실리콘 전극(27)은 SiO2막(26)을 거쳐서 얇은 막(25)상에 형성되고, 그 저저항화를 위해 인이온등이 도프되어 확산된다. 이 다결정실리콘 전극(27)로 이루어지는 제1층째의 도체층은 메모리셀의 커패시터의 한쪽의 전극을 형성하고 있다. 또한, 이 상태에서 반전방지층(즉, 채널스토퍼층) 또는 스레쉬홀드 전압제어등의 이온주입은 이미 완료하고 있다.Reference numeral 23 is a field oxide film made of a thick separation oxide film, for example, formed by selective thermal oxidation of the surface of the silicon substrate 20. The field oxide film 23 is thicker than the first and second gate insulating films 21a and 21b of the first MISFET and the second MISFET. The silicon nitride (Si 3 N 4 ) film 25 acting as an electrostatic film of the storage capacitor is formed on the surface of the thin SiO 2 oxide film 24 connected to the film 23 and on the surface of the field oxide film 23 formed on the memory cell side. Is formed. The polysilicon electrode 27 is formed on the thin film 25 via the SiO 2 film 26, and the phosphorus ion is doped and diffused to reduce the resistance thereof. The conductor layer of the 1st layer which consists of this polycrystalline silicon electrode 27 forms one electrode of the capacitor of a memory cell. In this state, ion implantation such as inversion preventing layer (i.e., channel stopper layer) or threshold voltage control has already been completed.
다음에, 제6도에 도시한 바와같이 포토레지스트막(28)은 포토리도그래피법에 의해 보호회로 및 그것과 동시에 동일 프로세스로 형성되는 제1MISFET의 표면상에 선택적으로 형성된다. 구체적으로는 포토레지스트막(28)(1㎛)는 제4도의 영역 A상에만 형성된다. 이온주입은 이 포토레지스트막(28)을 마스크로해서 반도체장치 전면에 2중확산 드레인구조의 n-형의 영역을 형성하기 위해 실행된다. 이 이온주입은, 예를들면 n형 불순물로써 인이온을 사용하고, 소오스, 드레인영역으로 되는 n-형의 제2영역(29)를 형성하고 있다. 도즈량은 1×1014/㎠이며, 에너지는 50KeV이다. As이온은 불순물로써 사용할 수 있다.Next, as shown in FIG. 6, a photoresist film 28 is selectively formed on the surface of the first MISFET formed by the photolithographic method and simultaneously with the protection circuit. Specifically, the photoresist film 28 (1 mu m) is formed only on the region A in FIG. Ion implantation is performed to form an n-type region of a double diffusion drain structure on the entire surface of the semiconductor device using this photoresist film 28 as a mask. This ion implantation uses, for example, phosphorus ions as an n-type impurity to form an n-type second region 29 serving as a source and a drain region. The dose is 1 × 10 14 / cm 2 and the energy is 50 KeV. As ion can be used as an impurity.
제7도에 있어서, 포토레지스트막(28)을 제거한 후에 비소이온과 같은 n형 불순물이온은 제2MISFET에 있어서의 2중확산 드레인구조의 n+형의 제1영역(30)의 형성과 동시에 보호회로의 저항(31)과 상기 저항에 접속된 클램프용 MISFET(및 출력버퍼의 마지막단을 구성하는 제1MISFET)의 제2반도체영역인 소오스영역(32s), 제1반도체영역인 드레인영역(32d)의 형성을 위해 주입된다. 도즈량은 8×1015/㎠이고, 에너지는 80KeV이다. 인이온은 불순물로써 사용할 수 있다. 따라서, 상기 제2영역의 불순물농도는 제1영역의 불순물농도보다도 저농도이며, 제1반도체영역의 불순물농도는 제2영역의 불순물농도보다도 고농도이다.In FIG. 7, after removing the photoresist film 28, n-type impurity ions such as arsenic ions are protected simultaneously with formation of the n + type first region 30 of the double diffusion drain structure in the second MISFET. Source region 32s, which is the second semiconductor region of the resistor 31 of the circuit, and the clamp MISFET (and the first MISFET forming the last stage of the output buffer) connected to the resistor, and drain region 32d, which is the first semiconductor region. Is injected for its formation. The dose is 8x10 15 / cm 2, and the energy is 80 KeV. Phosphorus ion can be used as an impurity. Therefore, the impurity concentration of the second region is lower than that of the first region, and the impurity concentration of the first semiconductor region is higher than that of the second region.
상술한 바와같이, 저항(10)은, 예를들면 반도체기판상에 형성된 다결정실리콘층에 의해 형성할 수도 있다.As described above, the resistor 10 may be formed by, for example, a polycrystalline silicon layer formed on a semiconductor substrate.
제6도 및 제7도에서 알 수 있는 바와같이 보호회로 및 제1MISFET는 단일 드레인구조로써, 내부회로를 구성하는 제2MISFET는 상기 제1영역이 상기 제2영역에 부분적으로 중첩된 형의 2중확산 드레인구조로써 구성된다. 이 경우, 포토레지스트막(28)은 보호회로에 n-형의 인이온이 주입되지 않도록 선택적으로 형성된다. 그러나, 보호회로로의 인이온의 주입은 이온주입 주사를 제어하는(보호회로, 즉 제4도의 영역 A를 포함하는 영역의 주사를 피하기 위해) 것에 의해서도 없애는 것이 가능하다. 왜냐하면, 정전보호회로는 제4도에 도시한 바와같이 일반적으로 칩의 주변의 어떤 영역에 편재해서 형성되어 있으므로, 이온주입 주사를 이 영역에 한정해서 중지하는 것이 비교적 용이하기 때문이다. 어느 경우에 있어서도 보호회로부분 및 출력버퍼의 마지막단을 구성하는 제1MISFET부분에는 n-형의 이온주입 영역이 없으므로, 상기 소오스, 드레인영역(32s), (32d)와 p형 반도체기판(20)과의 사이에는 상기 게이트전극(22a)의 아래의 부분에서 pn접합(Js, Jd)가 형성된다.As can be seen in FIGS. 6 and 7, the protection circuit and the first MISFET have a single drain structure, and the second MISFET constituting the internal circuit has a double type in which the first region partially overlaps the second region. It is configured as a diffusion drain structure. In this case, the photoresist film 28 is selectively formed so that n-type phosphorus ions are not injected into the protection circuit. However, the implantation of phosphorus ions into the protective circuit can also be eliminated by controlling the ion implantation scan (to avoid scanning of the protective circuit, i.e., the region including the region A in FIG. 4). This is because, since the electrostatic protection circuit is generally formed unevenly in a region around the chip as shown in FIG. 4, it is relatively easy to stop the ion implantation scan in this region. In any case, the source, drain regions 32s, 32d and the p-type semiconductor substrate 20 do not have an n-type ion implantation region in the first MISFET portion constituting the protection circuit portion and the end of the output buffer. Pn junctions (Js, Jd) are formed in the portion below the gate electrode 22a.
이와같이 해서 단일확산 드레인구조의 정전보호회로용 MISFET와 2중확산 드레인구조의 내부회로용 MISFET를 형성한 후, PSG막(33) 및 제3층째의 도체층으로써의 알루미늄층을 제8도에서 도시한 바와같이 형성한다. 알루미늄층은 확산에 의해서 형성된 저항(31)의 인출전극(34), 내부회로로의 인출전극(35), 소오스전극(36) 및 메모리셀의 데이타선(37)로써 작용한다. 또한, PSG막(33)을 형성한 후, 포토에칭이 이들전극용의 콘택트홀을 형성하기 위해 이용되고, 알루미늄의 스퍼터링이 전극을 형성하기 위해 실행된다. 최후에 PSG막(38)이 보호막으로써 형성된다.Thus, after forming the MISFET for the electrostatic protection circuit of the single diffusion drain structure and the MISFET for the internal circuit of the double diffusion drain structure, the PSG film 33 and the aluminum layer as the third conductor layer are shown in FIG. Form as one. The aluminum layer acts as the extraction electrode 34 of the resistor 31 formed by diffusion, the extraction electrode 35 to the internal circuit, the source electrode 36 and the data line 37 of the memory cell. Further, after the PSG film 33 is formed, photoetching is used to form contact holes for these electrodes, and sputtering of aluminum is performed to form the electrodes. Finally, the PSG film 38 is formed as a protective film.
제9도 및 제10도는 각각 제8도의 정전보호회로 및 내부회로의 개략적인 평면도이다. 제9도의 B-B 화살표면과 제10도의 C-C 화살표면은 각각 제8도의 보호회로영역 및 내부회로영역에 대응하고 있다.9 and 10 are schematic plan views of the electrostatic protection circuit and the internal circuit of FIG. 8, respectively. B-B arrow surface of FIG. 9 and C-C arrow surface of FIG. 10 correspond to the protection circuit region and the internal circuit region of FIG.
제9도에 있어서, (40)은 본딩패드, (41)은 입력부의 확산층, (42)는 콘택트홀, (43)은 확산에 의해서 형성된 저항이다. 저항(43)에 전기적으로 접속되는 제1반도체영역(45), 제1게이트전극(46) 및 소오스로 되는 제2반도체영역(47)에 의해 클램프용 MOSFET가 구성된다. 제1반도체영역(45)는 콘택트(45A)를 거쳐서 Al신호선(45B)에 접속되고, Al신호선(45B)는 내부회로에 전기적으로 접속되어 있다. 마찬가지로, 소오스로 되는 제2반도체영역(47)은 콘택트(47A)를 거쳐서 Al선(47B)에 접속되고, Al선(47B)의 한쪽끝은 콘택트(48)을 거쳐서 제1게이트전극에 접속되고, 그 다른쪽 끝은 접지되어 있다.In Fig. 9, reference numeral 40 denotes a bonding pad, 41 denotes a diffusion layer of an input portion, 42 denotes a contact hole, and 43 denotes a resistance formed by diffusion. The clamp MOSFET is constituted by the first semiconductor region 45, the first gate electrode 46, and the second semiconductor region 47, which is a source electrically connected to the resistor 43. The first semiconductor region 45 is connected to the Al signal line 45B via a contact 45A, and the Al signal line 45B is electrically connected to an internal circuit. Similarly, the second semiconductor region 47 serving as a source is connected to the Al line 47B via the contact 47A, and one end of the Al line 47B is connected to the first gate electrode via the contact 48. The other end is grounded.
제10도에 있어서, (50)은 메모리셀의 활성영역을 규정하는 필드산화막의 경계선, (51)은 다결정실리콘의 워드선으로써, MOSFET의 게이트전극에 대응하고 있다. (52)는 메모리셀의 커패시터의 한쪽의 전극인 다결정실리콘, (53)은 데이타선의 콘택트홀(54)에 접속된 알루미늄전극이다.In Fig. 10, reference numeral 50 denotes a boundary line of the field oxide film that defines the active region of the memory cell, and 51 denotes a word line of polycrystalline silicon, which corresponds to the gate electrode of the MOSFET. Reference numeral 52 denotes polycrystalline silicon, which is one electrode of the capacitor of the memory cell, and 53 denotes an aluminum electrode connected to the contact hole 54 of the data line.
제11도는 단일확산 드레인구조의 보호회로의 정전파괴전압과 2중확산 드레인구조의 보호회로의 정전파괴전압의 비교를 도시한 실험적 데이타의 대표예를 나타낸 그래프이다. 종축은 ％표시의 누적불량율을 나타내고, 횡축은 정전파괴전압(V)를 나타내고 있다. 절선(a)는 2중확산 드레인구조의 데이타를 나타내고, 절선(b)는 단일확산 드레인구조의 데이타이다. 5개의 샘플을 사용하여 동일핀에 대한 내압을 조사하였다. 그래프에서 명확한 바와같이 단일확산 드레인구조를 사용한 보호회로의 정전파괴전압이 훨씬 개선되어 있는 것을 알 수 있다.FIG. 11 is a graph showing representative examples of experimental data showing a comparison of the electrostatic breakdown voltage of the protection circuit of the single diffusion drain structure and the electrostatic breakdown voltage of the protection circuit of the double diffusion drain structure. The vertical axis represents the cumulative defective rate of% display, and the horizontal axis represents the electrostatic breakdown voltage (V). Line a shows data of a double diffusion drain structure, and line b shows data of a single diffusion drain structure. Five samples were used to check the internal pressure on the same pin. As is clear from the graph, it can be seen that the breakdown voltage of the protection circuit using the single diffusion drain structure is much improved.
보호회로 및 출력버퍼의 마지막단을 구성하는 제1MISFET에 마스크를 실시해서 2중확산 드레인의 한쪽의 확산층의 형성을 저지하고 있으므로, 포토리도그래피의 공정을 1회 추가하는 것에 의해서 용이하게 반도체집적회로장치를 제조할 수 있다.Since the mask is applied to the first MISFET forming the last stage of the protection circuit and the output buffer to prevent the formation of one diffusion layer of the double diffusion drain, the semiconductor integrated circuit can be easily added by adding a photolithography step once. The device can be manufactured.
또, 편재배치 내지는 국부적으로 편재하고 있는 보호회로를 피하기 위해 이온주입 주사를 국부적으로 제어하는 방법을 사용하면, 간단한 제조공정에 의해서 실시할 수 있다.In addition, by using a method of locally controlling the ion implantation scanning in order to avoid the unevenly arranged or locally localized protection circuit, it can be carried out by a simple manufacturing process.
상술한 예에 있어서의 보호회로를 1개의 확산저항과 1개의 클램프용 MISFET로 이루어지는 것으로써 예시하였지만, 이것에 특히 한정되는 것은 아니고 적어도 확산층에 있어서의 접합부 항복 및 클램프용 MISFET의 드레인끝에 있어서의 표면항복을 정전파괴전압의 향상에 이용하고 있는 여러가지의 보호회로에 적용할 수 있다. 또, 클램프용 MISFET는 1개 또는 2개의 접합다이오드에 의해 치환할 수 있다. 이 경우, 다이오드의 pn접합은 n+형의 영역(30), (31), (32)와 동시에 형성된 n+형의 영역과 p형 반도체기판과의 사이에 형성된다. 마찬가지로, DRAM을 내부회로의 일예로써 설명하였지만, 내부회로는 특히 DRAM에 한정되는 것은 아니고 적어도 2중확산 드레인구조를 갖는 MIS 소자가 마련된 회로에 널리 적용할 수 있다. 이것에 의해 본 발명은 내부회로를 구성하는 제2MISFET를 2중확산 드레인구조로 하고, 단일확산 드레인구조를 갖는 제1MISFET로 출력버퍼의 마지막단의 MISFET를 구성하는 것이다. 출력버퍼의 마지막단을 구성하는 MISFET에 단일확산구조를 갖는 MISFET를 적용한 경우의 회로도에 대해서는 각각 제13도 및 제14도에 도시한다. 제13도 및 제14도에 있어서, (82)는 출력용 본딩패드이고, 점선(84), (87)내의 구조는 단일확산 드레인구조이다.Although the protection circuit in the above-mentioned example was illustrated as consisting of one diffusion resistor and one clamp MISFET, it is not particularly limited to this, but at least the junction breakdown in the diffusion layer and the surface at the drain end of the clamp MISFET. Breakdown can be applied to various protection circuits used to improve electrostatic breakdown voltage. The clamp MISFET can be replaced by one or two junction diodes. In this case, the pn junction diode is formed between the region and the p-type semiconductor substrate of n + type formed at the same time as the regions 30, 31, 32 of the n + type. Similarly, although DRAM has been described as an example of the internal circuit, the internal circuit is not particularly limited to the DRAM and can be widely applied to a circuit provided with an MIS element having at least a double diffusion drain structure. Accordingly, in the present invention, the second MISFET constituting the internal circuit has a double diffusion drain structure, and the first MISFET having the single diffusion drain structure forms the MISFET at the end of the output buffer. Fig. 13 and Fig. 14 show circuit diagrams when the MISFET having a single diffusion structure is applied to the MISFET forming the last stage of the output buffer. 13 and 14, 82 is an output bonding pad, and the structures in dotted lines 84 and 87 are single diffusion drain structures.
제13도 및 제14도에 있어서, 제1MISFET(100), (95) 및 제3MISFET(102)는 단일확산 드레인구조를 갖고, 제2MISFET(101), (103)은 2중확산 드레인구조를 갖는다.13 and 14, the first MISFET 100, 95 and the third MISFET 102 have a single diffusion drain structure, and the second MISFETs 101 and 103 have a double diffusion drain structure. .
각각에서, 단일확산 드레인구조의 제1MISFET(100), (95) 및 제3MISFET(102)는 제8도, 제15도, 제16도의 구조를 갖고, 2중확산 드레인구조의 제2MISFET(101, 103)은 제1도, 제8도, 제15도, 제16도의 구조를 갖는다. 제3MISFET는 반도체기판상의 제3게이트절연막 및 제3게이트절연막상의 제3게이트전극 및 출력용 본딩패드에 접속된 제3반도체영역을 갖는다.In each of the first diffused drain structure, the first MISFET 100, 95 and the third MISFET 102 have the structures of FIGS. 8, 15, and 16, and the second diffused drain structure of the second MISFET 101, 103 has the structures of FIG. 1, FIG. 8, FIG. 15, and FIG. The third MISFET has a third gate insulating film on the semiconductor substrate, a third gate electrode on the third gate insulating film, and a third semiconductor region connected to the output bonding pad.
제13도에 있어서, 제1MISFET(100)의 드레인(제1반도체영역) 및 제3MISFET(102)의 소오스(제3반도체영역)는 출력용 본딩패드(82)에 접속되어 있다. 그리고, 제2MISFET(101)의 드레인은 제1MISFET(100)의 게이트에 접속되고, 제1MISFET(100) 및 제2MISFET(101)의 소오스는 접지되어 있다. 또한 제5도∼제8도에 있어서의 저항(31), (43)은 제13도, 제14도에서 명확한 바와같이 출력부분에 있어서는 생략할 수 있다.In FIG. 13, the drain (first semiconductor region) of the first MISFET 100 and the source (third semiconductor region) of the third MISFET 102 are connected to an output bonding pad 82. As shown in FIG. The drain of the second MISFET 101 is connected to the gate of the first MISFET 100, and the sources of the first MISFET 100 and the second MISFET 101 are grounded. In addition, the resistors 31 and 43 in FIGS. 5-8 can be abbreviate | omitted in an output part as evident in FIG. 13, FIG.
제14도에 있어서, 제1MISFET(95)의 드레인은 출력용 본딩패드(82)에 접속됨과 동시에 p채널 MISFET(90)에 접속되어 있다. 2개의 MISFET(90), (95)는 직렬접속되어 있고, 출력버퍼가 마지막단을 구성하고 있다. 2개의 MISFET(90), (95)의 게이트전극에는 제2 MOSFET로 구성된 내부회로에서의 신호가 입력된다.In FIG. 14, the drain of the first MISFET 95 is connected to the output bonding pad 82 and to the p-channel MISFET 90 at the same time. The two MISFETs 90 and 95 are connected in series, and the output buffer forms the last stage. The signals of the internal circuit composed of the second MOSFETs are input to the gate electrodes of the two MISFETs 90 and 95.
또한, 본 발명은 n채널 MISFET가 p웰영역이나 p기판에 형성되는 CMISIC의 n채널 MISFET에 적용할 수 있다.Further, the present invention can be applied to an n-channel MISFET of a CMISIC in which an n-channel MISFET is formed in a p well region or a p substrate.
상술한 바와같이 제14도는 p채널 MISFET와 n채널 MISFET를 직렬접속하고, 그들의 게이트전극을 서로 접속한 구성의 CMISIC의 회로도를 도시한 것이다. 내부회로를 구성하는 제2MISFET는 2중확산 드레인구조이고, 점선(87)내의 구조는 단일확산 드레인구조이다. CMISIC를 구성하는 소자는 제15도, 제16도에 도시한 바와같고, 내부회로를 구성하는 제2MISFET는 제1영역인 n+형의 영역(58)과 제2영역인 n-형의 영역(59)를 포함하는 2중확산 드레인구조를 갖는 n채널 MISFET(Qi)이고, p-형 반도체기판(56)에 형성되어 있다. p채널의 제3MISFET(90)의 p+형의 소오스 및 드레인영역(61)은 n-형의 웰영역(57)에 형성되어 있다.As described above, Fig. 14 shows a circuit diagram of a CMISIC in which a p-channel MISFET and an n-channel MISFET are connected in series and their gate electrodes are connected to each other. The second MISFET constituting the internal circuit is a double diffusion drain structure, and the structure in the dotted line 87 is a single diffusion drain structure. The elements constituting the CMISIC are as shown in Figs. 15 and 16, and the second MISFET constituting the internal circuit includes the n + type region 58 as the first region and the n-type region as the second region ( An n-channel MISFET Qi having a double diffusion drain structure including 59 is formed on the p-type semiconductor substrate 56. The p + -type source and drain regions 61 of the p-channel third MISFET 90 are formed in the n-type well region 57.
단일확산 드레인구조를 갖는 제1MISFET(Qp)는 기판(56)에 형성된 제1반도체영역으로 이루어지는 드레인영역(60d)와 제2반도체영역으로 이루어지는 소오스영역(60s)를 갖고 있다. pn접합 다이오드(96) 및 (97)은 MISFET의 단일드레인과 동시에 p형 기판과 n+형 영역과의 사이에 형성된다.The first MISFET Qp having a single diffusion drain structure has a drain region 60d formed of the first semiconductor region formed on the substrate 56 and a source region 60s composed of the second semiconductor region. The pn junction diodes 96 and 97 are formed between the p-type substrate and the n + type region simultaneously with the single drain of the MISFET.
또한, 본 발명의 n채널의 제2MISFET(Qi)가 제16도에 도시한 LDD구조를 갖는 경우에, 제2MISFET(Qi)의 소오스 및 드레인영역은 게이트전극(65)와 자기정합적으로 형성된 n-형의 제2영역(64), 사이드월 스페이서(62)와 자기정합적으로 형성된 n+형의 제1영역(63)으로 이루어져 있다.In addition, when the n-channel second MISFET Qi of the present invention has the LDD structure shown in FIG. 16, the source and drain regions of the second MISFET Qi are formed in self-alignment with the gate electrode 65. - it consists of a second region 64, sidewall spacer 62 and the self-aligning manner a first region 63 of n + type formed in the mold.
이상의 설명에서는 주로 그 발명의 배경으로 된 DRAM과 그 보호회로에 적용된 경우에 대해서 설명하였지만, 본 발명은 DRAM(예를들면, 256Kbits DRAM), SRAM, MOS논리회로등의 일반적인 MIS 소자를 사용한 반도체집적회로에 널리 적용할 수 있다.In the above description, the description has been mainly made of a DRAM which is the background of the invention and a case where the protection circuit is applied. Widely applicable to circuits.
이상 본 발명자에 의해서 이루어진 발명을 실시예에 따라 구체적으로 설명하였지만, 본 발명은 상기 실시예에 한정되는 것은 아니고 그 요지를 이탈하지 않는 범위에서 여러가지로 변경가능한 것은 물론이다.Although the invention made by the present inventors has been described in detail according to the embodiments, the present invention is not limited to the above embodiments and can be variously changed without departing from the gist thereof.
Claims (10)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019920018775A KR930001563B1 (en) | 1983-12-26 | 1992-10-13 | Semiconductor integrated circuit device |
Applications Claiming Priority (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58-243801 | 1983-12-26 | ||
| JP58243801A JPH0646662B2 (en) | 1983-12-26 | 1983-12-26 | Semiconductor device |
| KR1019840008171A KR930001564B1 (en) | 1983-12-26 | 1984-12-20 | Semiconductor integrated circuit device |
| KR1019920018775A KR930001563B1 (en) | 1983-12-26 | 1992-10-13 | Semiconductor integrated circuit device |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019840008171A Division KR930001564B1 (en) | 1983-12-26 | 1984-12-20 | Semiconductor integrated circuit device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR930001563B1 true KR930001563B1 (en) | 1993-03-04 |
Family
ID=26536437
Family Applications (2)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019920018776A KR930006139B1 (en) | 1983-12-26 | 1992-10-13 | Manufacturing method of semiconductor ic device |
| KR1019920018775A KR930001563B1 (en) | 1983-12-26 | 1992-10-13 | Semiconductor integrated circuit device |
Family Applications Before (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019920018776A KR930006139B1 (en) | 1983-12-26 | 1992-10-13 | Manufacturing method of semiconductor ic device |
Country Status (1)
| Country | Link |
|---|---|
| KR (2) | KR930006139B1 (en) |
-
1992
- 1992-10-13 KR KR1019920018776A patent/KR930006139B1/en not_active IP Right Cessation
- 1992-10-13 KR KR1019920018775A patent/KR930001563B1/en not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR930006139B1 (en) | 1993-07-07 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A107 | Divisional application of patent | ||
| A201 | Request for examination | ||
| G160 | Decision to publish patent application | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20030303 Year of fee payment: 11 |
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| LAPS | Lapse due to unpaid annual fee |