KR920003074Y1 - Circuit of trimming resistor - Google Patents

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KR920003074Y1
KR920003074Y1 KR9202033U KR920002033U KR920003074Y1 KR 920003074 Y1 KR920003074 Y1 KR 920003074Y1 KR 9202033 U KR9202033 U KR 9202033U KR 920002033 U KR920002033 U KR 920002033U KR 920003074 Y1 KR920003074 Y1 KR 920003074Y1
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KR9202033U
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가오루 이마무라
와타루 다카하시
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아오이 죠이치
가부시키가이샤 도시바
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Abstract

내용 없음.No content.

Description

트리밍 저항회로망Trimming Resistance Network

제1a도는 본 고안에 따른 트리밍 저항회로망의 제1실시예를 나타낸 전기 회로도, 제1b도는 제1실시예에 따른 트리밍 저항회로망의 작용을 설명하기 위한 부분 회로도.1A is an electric circuit diagram showing a first embodiment of a trimming resistance network according to the present invention, and FIG. 1B is a partial circuit diagram for explaining the operation of the trimming resistance network according to the first embodiment.

제2도는 제1a도의 회로망을 일부 변형한 회로도.FIG. 2 is a circuit diagram partially modified from the network of FIG. 1a. FIG.

제3a도는 본 고안에 따른 트리밍 저항회로망의 제2실시예를 나타낸 전기 회로도, 제3b도는 제2실시예에 따른 트리밍 저항회로망의 작용을 설명하기 위한 부분 회로도.Figure 3a is an electric circuit diagram showing a second embodiment of the trimming resistance network according to the present invention, Figure 3b is a partial circuit diagram for explaining the operation of the trimming resistance network according to the second embodiment.

제4도는 제1a도에 도시된 본 고안에 따른 트리밍 저항회로망의 구체적인 예를 나타낸 전기 회로도.Figure 4 is an electrical circuit diagram showing a specific example of the trimming resistance network according to the present invention shown in Figure 1a.

제5도는 제3a도에 도시된 본 고안에 따른 트리밍 저항회로망의 구체적인 예를 나타낸 전기 회로도.5 is an electric circuit diagram showing a specific example of the trimming resistance network according to the present invention shown in FIG. 3a.

제6도는 막저항체의 저항치를 결정하는 요인을 설명하기 위한 평면도.6 is a plan view for explaining the factors for determining the resistance value of the film resistor.

제7a도는 저항치를 변화시키기 위한 종래의 트리밍방법을 설명하는 전기 회로도, 제7b도는 종래의 트리밍 막저항체에 도랑 가공을 한 평면도.FIG. 7A is an electric circuit diagram illustrating a conventional trimming method for changing the resistance value, and FIG. 7B is a plan view in which a conventional trimming film resistor is ditched.

제8도 및 제9도는 종래의 트리밍 저항회로망의 문제점을 설명하기 위한 전기 회로도이다.8 and 9 are electrical circuit diagrams for explaining the problems of the conventional trimming resistance network.

* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings

11, 51 : 제1저항체(R1, R51) 11a, 51a : 제1접속단11, 51: first resistor R 1 , R 51 11a, 51a: first connection terminal

11b, 51b : 제2접속단 12, 52 : 제1직렬저항체(R2, R2q)11b and 51b: second connection terminal 12 and 52: first series resistor R 2 and R 2q

13, 56 : 제1연결체 14, 57 : 제2연결체13, 56: 1st connector 14, 57: 2nd connector

15 : 병렬 트리밍저항체(R3) 17 : 역"L"자형 저항체15: Parallel trimming resistor (R 3 ) 17: Inverted "L" shaped resistor

18, 53 : 제2직렬저항체(R4, R2n) 54 : 제3직렬저항체(R2n)18, 53: second series resistor (R 4 , R 2n ) 54: third series resistor (R 2n )

55 : 제4직렬저항체(R21) 58m, 58n, 58q: 병렬 트리밍저항체군55: fourth series resistor (R 21 ) 58 m , 58 n , 58 q : parallel trimming resistor group

T1, T3: 제1외부접속용 단자 T2, T4: 제2외부접속용 단자T 1 , T 3 : Terminal for first external connection T 2 , T 4 : Terminal for second external connection

[산업상의 이용분야][Industrial use]

본 고안은 박막 또는 후막 집적회로의 트리밍저항체에 관한 것으로, 특히 정전압 전원장치나 아날로그/디지탈변환기 등의 출력특성 조정장치에 사용되는 트리밍 저항회로망에 관한 것이다.The present invention relates to a trimming resistor of a thin film or thick film integrated circuit, and more particularly, to a trimming resistor network used in an output characteristic adjusting device such as a constant voltage power supply device or an analog / digital converter.

[종래의 기술 및 그 문제점][Traditional Technology and Problems]

근래, 반도체 집적회로 및 혼성 집적회로에 있어서는 고정밀도의 출력특성을 얻기 위한 수단으로서 기능트리밍(Functional Trimming)이 각광을 받고 있다.In recent years, functional trimming has come into the spotlight in semiconductor integrated circuits and hybrid integrated circuits as a means for obtaining high-precision output characteristics.

한편, 레이저광을 이용한 트리밍에 있어서는 광을 사용하기 때문에 피트리밍제와 전기적으로 접속하지 않고 트리밍을 행할 수 있게 된다.On the other hand, in the trimming using a laser beam, since light is used, trimming can be performed without being electrically connected to the physiothermic agent.

따라서, 회로의 출력특성을 결정하는 주요한 인자가 예컨대 저항인 경우에는, 그 저항치를 적절한 초기치로 설정해 놓고, 회로를 동작상태로 한 다음 그 출력특성을 측정하면서 레이저광으로 저항체를 절단 또는 가공해서 목표로 하는 특성이 얻어질 때까지 저항치를 조정하는 것이 가능하게 되어 고정밀도의 출력특성을 얻을 수 있게 되는데, 이러한 방법을 기능트리밍이라고 부르고 있다.Therefore, in the case where the main factor for determining the output characteristics of the circuit is, for example, resistance, the resistance is set to an appropriate initial value, the circuit is put into an operating state, and the resistor is cut or processed with a laser beam while measuring the output characteristic. It is possible to adjust the resistance value until the characteristic to be obtained is obtained to obtain a high-precision output characteristic. This method is called functional trimming.

상기한 기능트리밍에 수반하여, 저항치를 변화시키기 위한 여러 가지 트리밍방법이 제안되어 있지만, 기본적으로는 다음 2가지 종류의 방법이 주류를 이루고 있다. 그중 한가지 방법은, 제7a도의 전기 회로도에 나타낸 바와같이 직렬결선된 확산 또는 박막 저항소자(1)와 병렬로 단락바아(短絡 bar; 2)를 설치해 놓고, 이 단락바아를 순차적으로 절단(×로 표시)하여 2개의 단자(A, B)간의 저항치를 변화시키는 방법이다. 다른 한가지 방법은, 제7b도에 나타낸 바와 같은 것으로서, 동도면은 막저항체(4)의 평면도이고, 참조부호 3은 금속전극을 나타낸다. 즉, 이 방법에서는 저항막(4)에 도랑(5)을 형성하고, 막중의 전기력선의 방향을 변화시킴으로써 저항치를 변화시키도록 되어 있다.Along with the above-described functional trimming, various trimming methods for changing the resistance value have been proposed, but basically the following two kinds of methods are mainstream. One method includes a short bar 2 arranged in parallel with the diffusion or thin film resistor 1 connected in series as shown in the electrical circuit diagram of FIG. 7A, and the short bars are sequentially cut (x). Display) to change the resistance between the two terminals (A, B). Another method is as shown in Fig. 7B, wherein the same figure is a plan view of the film resistor 4, and reference numeral 3 denotes a metal electrode. That is, in this method, the groove | channel 5 is formed in the resistive film 4, and a resistance value is changed by changing the direction of the electric line of force in a film | membrane.

이하, 반도체 집적회로에서의 기능트리밍을 예로 들어서 종래 기술의 문제점을 설명한다.Hereinafter, the problem of the prior art will be described taking function trimming in a semiconductor integrated circuit as an example.

제7a도에 있어서, 단락바아(2)로서는 주로 알루미늄(이하, Al이라 칭함)등과 같은 전극배선용 금속재가 사용되는데, 이들 금속은 열전도율이 높고 광 반사계수가 크기 때문에, 레이저광을 단락바아(2)에 조사하여 그것을 발열, 용융, 절단하기 위해서는 레이저광의 파워를 세게할 필요가 있게 된다. 그 때문에, 이 단락바아(2)를 반도체 집적회로의 한 영역에 설치하고 레이저 트리밍을 행하게 되면, 절단과 동시에 단락바아(2)에 하지층(下地層)에도 레이저광이 조사되어 하지 산화막을 비롯해서 반도체기판도 파괴되기에 이르는 경우가 있다. 또한 단락바아 형성공정에서의 그 금속표면상태의 근소한 차이에 의해 반사율이 변화되어 절단에 필요한 레이저광의 파워조건이 변동하게 되므로, 하지층을 파괴시키지 않고 항상 안정한 트리밍을 실현하는 것은 극히 곤란하다.In FIG. 7A, as the shorting bar 2, a metal material for electrode wiring such as aluminum (hereinafter referred to as Al) is mainly used. Since these metals have a high thermal conductivity and a large light reflection coefficient, the shorting bar 2 ), It is necessary to increase the power of the laser light in order to generate heat, melt and cut it. Therefore, when this shorting bar 2 is provided in one area of a semiconductor integrated circuit and laser trimmed, laser light is also irradiated to the shorting bar 2 under the ground layer at the same time as the cutting bar. The semiconductor substrate may also be destroyed. In addition, since the reflectance changes due to the slight difference of the metal surface state in the shorting bar forming step, the power condition of the laser light required for cutting is varied, so that it is extremely difficult to achieve stable trimming at all times without destroying the underlying layer.

한편, 제7b도의 도량 가공방식에서는 막저항체(4)를 금속보다 열전도율이 낮은 재료, 예컨대 폴리실리콘 등을 사용함으로써, 하지층을 파괴시키지 않고 가공하는 것은 가능하지만, 가공된 파단부(破斷部)에는 미소한 균열(micro crack; 6)이 함께 생기게 되는 바, 이러한 미소한 균열(6)은 열 또는 기계적 압력에 의해 더 커지거나, 습기를 흡수함으로써 경시변화(經時變化)를 일으키기 쉽다. 그런데 기능트리밍에 의한 고정밀도 출력조정을 행하는 회로에 있어서는, 저항치의 경시변화가 치명적인 문제로 된다. 그래서 상기 경시변화의 발생을 방지하기 위해 파단부에 전기력선이 뻗치지 못하도록 병렬접속된 박막 저항회로망을 설치해 놓고, 그 막저항체를 순차적으로 절단하여 저항치를 변화시키는 방법을 사용하고 있다. 이 경우, 예컨대 동일 저항치의 트리밍 막저항체를 병렬접속시키면, 절단시마다 저항치의 변화량이 일정해지지 않게 된다.On the other hand, in the metrology processing method shown in FIG. 7B, the film resistor 4 can be processed without destroying the underlying layer by using a material having a lower thermal conductivity than a metal, such as polysilicon, but the processed fractured part ), Micro cracks (6) are produced together, and these micro cracks (6) are more likely to become larger due to heat or mechanical pressure, or to change moisture over time by absorbing moisture. By the way, in the circuit which performs high precision output adjustment by function trimming, the time-dependent change of a resistance value becomes a fatal problem. Therefore, in order to prevent the occurrence of the change over time, a thin film resistor network connected in parallel to prevent the electric line of force from extending is provided, and a method of changing the resistance value by sequentially cutting the membrane resistor is used. In this case, for example, when the trimming film resistors having the same resistance value are connected in parallel, the amount of change in the resistance value does not become constant at each cutting.

예컨대 제8도에 나타낸 바와 같이 10Ω의 막저항체를 10개 병렬접속시켰을 때의 단자(A, B)간의 초기 저항치는 1Ω이고, 다음에 1개를 절단하면 0.1Ω이 증가하지만, 최후로 남는 2개중 1개를 절단하면 단자(A, B)간의 저항치는 5Ω에서 10Ω으로 변화하게 되어 변화량은 5Ω이 된다. 따라서, 이러한 방식에서는 필요에 따라 저항치를 요구하는 만큼 변화시키는 것이 곤란하게 된다.For example, as shown in FIG. 8, the initial resistance value between the terminals A and B when 10 10 막 membrane resistors are connected in parallel is 1 ,, and when the next one is cut, 0.1 Ω increases, but the last remaining 2 When one of the pieces is cut, the resistance between the terminals A and B changes from 5 kV to 10 kV, and the change amount is 5 kV. Therefore, in this system, it is difficult to change the resistance value as required.

한편, 상기 병렬회로에서도 절단시마다 저항시 변화량을 일정하게 하는 것은 가능하다. 즉, 제9도는 1Ω에서 10Ω까지 1Ω씩 저항치를 변화시키는 것이 가능한 회로망의 일례를 나타낸 도면으로, 여기서 단자(A, B)간의 합성저항의 초기치는 1Ω이다. 이후, 동도면상 좌측으로부터 우측으로 저항을 순차적으로 절단함으로써, 상기 합성저항치를 1Ω씩 10Ω까지 변화시킬 수 있게 된다. 그러나 이 방법에서는, 미소한 균열에 의한 저항치의 경시변화는 일어나지 않지만, 2Ω에서 90Ω까지의 소정의 저항치를 갖는 막저항체를 형성하기 위해서는 막대한 면적이 필요하게 되고, 그에 따라 반도체 집적회로 소자칩의 크기가 증대되어 제품가격이 비싸지게 되므로, 실사용상 부족한 점이 있다.On the other hand, even in the parallel circuit, it is possible to make the variation in resistance constant during each cutting. In other words, Fig. 9 is a diagram showing an example of a network capable of changing the resistance value by 1 Hz from 1 Hz to 10 Hz, where the initial value of the combined resistance between the terminals A and B is 1 Hz. Thereafter, by sequentially cutting the resistance from the left side to the right side of the same figure, it is possible to change the synthesized resistance value by 10 mV by 1 mV. In this method, however, a change in resistance with time due to a minute crack does not occur, but an enormous area is required in order to form a film resistor having a predetermined resistance value from 2 kPa to 90 kPa, and thus the size of the semiconductor integrated circuit device chip. Since the product price increases due to the increase, there is a shortage in practical use.

트리밍저항체의 저항치를 변화시키는 종래의 방법은 상술한 바와 같은 좋지 않은 점이 있다. 즉, 제7a도에 나타낸 바와 같은 열도전율이 좋은 전도체의 단락바아 절단방식에서는 하지층 및 반도체기판 자체를 파괴시킬 우려가 있고, 제7b도의 저항막 도랑 가공방식에서는 미소한 균열에 의해 저항치의 경시변화을 일으키기 쉽다는 결점이 있다. 또, 제8도는 나타낸 바와 같이 막저항체를 병렬접속시키고 이것들을 순차적으로 절단하여 트리밍을 행하는 방식에서는 미소한 균열을 생기는 결점은 개선되지만, 절단시마다 저항치 변화량이 일정하지 않고, 또 집적회로의 출력특성 조정에 필요한 변화량을 현저하게 넘어서서 저항치가 변화하게 되는 경우도 있어 문제가 남게 된다. 또한, 제9도의 방식에서는 상기 특성조정에 필요한 일정 변화량이 얻어지지만, 회로망을 구성하는 막저항체의 소요저항치의 차이가 크고, 막저항체의 형성에 막대한 면적을 필요로 하게 되어 실사용상 부적당하다.The conventional method for changing the resistance value of the trimming resistor has the disadvantages as described above. That is, in the short-bar cutting method of a conductor having good thermal conductivity as shown in FIG. 7a, the underlying layer and the semiconductor substrate itself may be destroyed. In the resistive film grooving method of FIG. There is a drawback to being prone to change. In addition, as shown in FIG. 8, in the method of connecting the film resistors in parallel, cutting them sequentially and trimming, the drawback of generating small cracks is improved, but the amount of change in the resistance value is not constant every time the cutting is performed. Problems remain, as the resistance value may change significantly beyond the amount of change required for adjustment. In addition, in the method of FIG. 9, although a certain amount of change necessary for the above characteristic adjustment is obtained, the difference in the required resistance values of the film resistors constituting the network is large, and an enormous area is required for the formation of the film resistors, which is inappropriate for practical use.

[고안의 목적][Purpose of designation]

이에 본 고안은 상기와 같은 사정을 감안해서 이루어진 것으로, 트리밍저항체의 하층부를 파괴시키지 않으면서 트링밍이 가능하고, 또 트링밍시에 미소한 균열에 의해 저항치의 경시변화를 초래하게 되는 결점을 제거하며, 항상 일정하게 저항치를 변화시킬 수 있고, 또 작은 점유면적으로 설계할 수 있는 트리밍 저항회로망을 제공하고자 함에 그 목적이 있다.The present invention has been made in view of the above circumstances, and it is possible to trim without destroying the lower layer of the trimming resistor, and to eliminate the defect that causes a change in resistance over time due to a small crack during trimming. In addition, the object of the present invention is to provide a trimming resistor network that can constantly change the resistance value and can be designed with a small footprint.

[고안의 구성][Composition of design]

상기한 목적을 달성하기 위해 본 고안에 따른 트리밍 저항회로망은, 저항치(r2)를 갖는 제1직렬저항체(12)가 복수개 직렬 접속된 제1연결체(13)와, 상기 제1연결체(13)의 일단에 설치된 제1외부접속용 단자(T1), 상기 제1연결체(13)의 타단에 그 일단이 접속되고, 저항치(r1)를 갖는 제1저항체(11), 상기 제1직렬저항체(12)에 상호 접속점과 상기 제1저항체(11)의 타단 간의 및 상기 제1연결체(13)의 상기 일단과 상기 제1저항체(11)의 타단간에 접속되고, 각각이 저항치(r3)를 갖는 복수개의 병렬 트리밍 저항체(15) 및, 상기 제1저항체(11)의 상기 타단에 설치된 제2외부접속용 단자(T2)를 갖추고 있고, 상기 저항체(r1), 저항치(r2), 저항치(r3)간에In order to achieve the above object, a trimming resistance network according to the present invention includes a first connector 13 having a plurality of first series resistors 12 having a resistance value r 2 connected in series, and the first connector ( The first external connection terminal T 1 provided at one end of the terminal 13, the first end connected to the other end of the first connector 13, and the first resistor 11 having a resistance value r 1 , and the first resistor. Is connected between an interconnection point to the one series resistor 12 and the other end of the first resistor 11 and between the one end of the first connector 13 and the other end of the first resistor 11, each of which is a resistance value. and a plurality of parallel trimming resistors 15 having (r 3 ) and a second external connection terminal T 2 provided at the other end of the first resistor 11, wherein the resistors r 1 and resistance values are provided. between (r 2 ) and resistance (r 3 )

{(r1+r2)·r3}/(r1+r2+r3)=r1의 관계가 성립하는 것을 특징으로 한다.A relationship of {(r 1 + r 2 ) · r 3 } / (r 1 + r 2 + r 3 ) = r 1 is characterized.

또, 본 고안에 따른 트리밍 저항회로망의 병렬 트리밍저항체는 불순물을 도프(dope)한 폴리실리콘막이나, 니켈-크롬계 합금막, 탄탈계 금속막, 폴리이미드계 유기막, 아크릴로니트릴계 유기막 또는 루테늄계 산화막 중 어떤 한 저항막으로 구성된 것을 특징으로 한다.In addition, the parallel trimming resistor of the trimming resistance network according to the present invention is a polysilicon film doped with impurities, a nickel-chromium alloy film, a tantalum metal film, a polyimide organic film, and an acrylonitrile organic film. Or a resistive film of any one of ruthenium oxide films.

[작용][Action]

상기와 같이 구성된 본 고안에 따른 트리밍 저항회로망의 작용에 대해서 구체적인 예에 의거하여 상세히 설명하면 다음과 같다.The operation of the trimming resistor network according to the present invention configured as described above will be described in detail based on specific examples.

제1a도는 본 고안에 따른 트리밍 저항회로망을 전기 회로도로 나타낸 것인바, 이 트리밍 저항회로망은 제1외부접속용 단자(T1) 및 제2외부접속용 단자(T2)를 갖춘 2단자 회로망으로서, 제1저항체(11; 이하, 저항 R1으로 나타내며 그 저항치는 r1이라 한다)가 이 회로망의 종단에 접속된다. 또한, 단자(T1) 및 단자(T2)와 상기 저항(R1)은 제1 및 제2연결체에 의해 연결되는 바, 제1b도에 나타낸 바와 같이 제1직렬저항체(12; 저항 R2, 저항치 r2)의 일단과 병렬 트리밍저항체(15; 저항 R3, 저항치 r3)의 일단을 접속시켜서 이루어진 "L"자형 저항체(17; 파선으로 둘러 쌓인 부분)를 단위단(單位段)으로 하여, 이 저항체(17)의 복수단(본 도면에서는 6단)이 종속접속되다. 여기서, 상기 저항(R2)이 타단을 제3접속단(17a)이라 하고, 저항(R3)의 타단을 제4접속단(17b)이라 하며, 저항(R2)과 저항(R3)이 서로 접속되어 있는 상기 일단을 제5접속단(17c)이라 하자.FIG. 1a shows a trimming resistance network according to the present invention, which is a two-terminal network having a first external connection terminal T 1 and a second external connection terminal T 2 . The first resistor 11 (hereinafter referred to as resistor R 1 and its resistance value is referred to as r 1 ) is connected to the termination of this network. In addition, the terminal T 1 and the terminal T 2 and the resistor R 1 are connected by first and second connectors, and as shown in FIG. 1B, a first series resistor 12 (R) is shown. 2 , the "L" shaped resistor 17 (part surrounded by the broken line) formed by connecting one end of the resistance value r 2 and one end of the parallel trimming resistor 15 (resistance R 3 , resistance value r 3 ) to the unit stage. As a result, multiple stages (6 stages in this drawing) of the resistor 17 are cascaded. Here, the other end of the resistor R 2 is referred to as the third connection terminal 17a, the other end of the resistor R 3 is referred to as the fourth connection terminal 17b, and the resistor R 2 and the resistor R 3 are referred to as the third connection terminal 17a. Let the said ends connected to each other be the 5th connection end 17c.

상기 역"L"자형 저항체(17)의 제3접속단(17a)이 종단(終段)에 배치되어 설치된 경우에는 저항(R1)의 제1접속단(11a)에 접속되고, 종단이외에 배치되어 설치된 경우에는 다음 단의 제5접속단(17c)에 접속된다.When the third connecting end 17a of the inverted " L " shaped resistor 17 is disposed at the end and is installed, it is connected to the first connection end 11a of the resistor R1 and is disposed outside the end. If installed, it is connected to the fifth connecting end 17c of the next stage.

그리고, 제4접속단(17b)은 제2연결체(14)를 매개하여 단자(T2) 및 저항(R1)의 제2접속단(11b)과 일체로 접속된다. 한편, 상기 단자(T1)와 초단의 저항체(17)의 제5접속단(17c)간에는 제2직렬저항체(18; 저항 R4, 저항치 r4)가 삽입된다. 여기서, 각 단의 제5접속단과 제4접속단 간에서 저항(R1)측을 본 합성저항치(r)는 항상 r1으로 되도록 설계된다. 즉, r1과 r2및 r3는 r={(r1+r2)·r3}/{(r1+r2)+r3}=r……(1)을 만족시키도록 설게된다.The fourth connection terminal 17b is integrally connected to the second connection terminal 11b of the terminal T 2 and the resistor R 1 via the second connector 14. On the other hand, a second series resistor 18 (resistor R 4 , resistance r 4 ) is inserted between the terminal T 1 and the fifth connection terminal 17c of the resistor 17 at the first stage. Here, the combined resistance value r seen from the resistor R 1 side between the fifth and fourth connection terminals of each stage is always designed to be r 1 . That is, r 1 and r 2 and r 3 are r = {(r 1 + r 2 ) · r 3 } / {(r 1 + r 2 ) + r 3 } = r. … It is designed to satisfy (1).

제1도의 ×표는 트리밍저항체를 표시한 것으로서 트리밍 가공에 의해 절단되는 것을 나타낸 것이다.X mark in FIG. 1 shows a trimming resistor and shows that it is cut by trimming.

상기와 같이 구성된 트리밍 저항회로망에서의 단자(T1) 및 단자(T2)간의 합성저항치는 초기치(r4+r1)에서 최종치(r4+r1+6r2)까지 병렬 트리밍저항체를 단자(T1, T2)에 가까운 측으로부터 제1저항체측을 향하여 순차적으로 1개씩 절단할 때마다 실질적으로 일정치(r2)씩 증가하게 된다. 여기에서, 저항(R2)은 단자(T1, T2)간의 합성저항의 변화량의 단계적인 변화폭(r2)을 결정하고, 역"L"자형 저항체(17)의 단수(段數)는 변화량의 전범위를 결정한다. 또, 저항(R4)은 상기 합성저항의 초기치를 결정하기 위한 것인데, 본 회로망의 기능을 저항치 수정기능만으로 한정시키는 경우에는 생략할 수가 있다.In the trimming resistor network configured as described above, the combined resistance value between the terminal T 1 and the terminal T 2 is a parallel trimming resistor from the initial value r 4 + r 1 to the final value r 4 + r 1 + 6r 2 . Whenever one is sequentially cut toward the first resistor from the side close to the terminals T 1 and T 2 , the value R 2 is substantially increased. Here, the resistor R 2 determines the step change width r 2 of the change amount of the combined resistance between the terminals T 1 and T 2 , and the number of stages of the inverse "L" shaped resistor 17 is Determine the full range of variation. The resistance (R 4) may be omitted in the case of geotinde for determining the initial value of the combined resistance, limiting the functionality of the network only by the resistance correction.

상기 저항(R1) 및 저항(R3)의 저항치는 상기(1)식을 만족시킬 필요가 있는 바, r2가 미리 결정된 경우에는 r1, r3중 어느 하나 또는 그들의 비(r1/r3)는 자유롭게 결정할 수가 있으므로, 설계조건, 제조조건 등을 고려하여, 예컨대 본 회로망의 점유면적을 최소로 하도록 r1, r3의 값을 선택할 수 있게 된다.The resistance values of the resistors R 1 and R 3 need to satisfy the above formula (1), and when r 2 is predetermined, one of r 1 , r 3 or their ratio (r 1 / Since r 3 ) can be freely determined, the values of r 1 and r 3 can be selected so as to minimize the occupied area of the present network in consideration of design conditions, manufacturing conditions, and the like.

제2도에 도시된 트리밍 저항회로망은 제1도에 도시된 회로망에서 제1직렬저항체(12)의 저항(R2)의 일부를 제2연결체(14)측으로 분배한 것으로, 제2연결체(14)가 제2외부접속용 단자(T2)로부터 직렬저항체를 매개하여 제1저항체(11)의 제2접속단(11b)에 접속된 경우를 나타낸 것이다.The trimming resistor network shown in FIG. 2 is a part of the resistor R 2 of the first series resistor 12 distributed to the second connector 14 in the network shown in FIG. 14 illustrates a case connected to the second connecting end (11b) of the first resistor 11 to the serial-mediated resistance from the external connection terminals 2 (T 2).

동도면에서 r2a=pr2이고, r2b=(1-p)·r2이며, p는 분배비율을 결정하는 1보다 작은 수치로서, 설계조건과 제조조건 등에 따라서 소망치를 선택할 수가 있다. 제2도에서 제1도와 동일한 부호는 동일 부분 또는 대응부분을 나타내는 것이고, 그러한 부분의 작용도 제1도와 거의 같으므로 그에 대한 설명은 생략하기로 한다.In the same figure, r 2a = pr 2 , r 2b = (1-p) · r 2 , and p is a value smaller than 1 for determining the distribution ratio, and the desired value can be selected according to design conditions, manufacturing conditions, and the like. In FIG. 2, the same reference numerals as those of FIG. 1 denote the same or corresponding parts, and the operation of such parts is almost the same as that of FIG.

제3a도는 본 고안에 따른 트리밍 저항 회로망 제2실시예를 나타낸 전기 회로도이다.Figure 3a is an electrical circuit diagram showing a second embodiment of the trimming resistor network according to the present invention.

제2실시예에 따른 회로망은 제1외부접속용 단자(T3) 및 제2외부접속용 단자(T4)를 갖춘 2단자 회로망으로서, 제1저항체(51; 저항 R51, 저항치 r51)는 이 회로망의 종단에 접속된다. 이 회로망에는 제1직렬저항체(52; 저항 R2q, 저항치 r2q)와 제2직렬저항체(53; 저항 R2n, 저항치 r2n), 제3직렬저항체(54; 저항 R2m, 저항치 r2m), 제4직렬저항체(55; 저항 R21, 저항치 r21)를 매개하여 상기 단자(T3)와 저항(R51)의 제1접속단(51a)을 접속시키는 제1연결체(56)가 설치되어 있고, 또 단자(T4)와 제1저항체(51)의 제2접속단(51b)을 직렬시키는 제2연결체(57)가 설치되어 있다. 그리고 양단이 각각 상기 제1연결체(56) 및 제2연결체(57)에 접속되는 병렬 트리밍저항체군(58m, 58n, 58q)이 설치되어 있다.The network according to the second embodiment is a two-terminal network having a first external connection terminal T 3 and a second external connection terminal T 4 , and includes a first resistor 51 (resistance R 51 , resistance r 51 ). Is connected to the end of this network. The network includes a first series resistor 52 (resistance R 2q , resistance value r 2q ), a second series resistor 53 (resistance R 2n , resistance value r 2n ), and a third series resistor 54 (resistance R 2m , resistance value r 2m ). The first connector 56 connecting the first connection terminal 51a of the terminal T 3 and the resistor R 51 via a fourth series resistor 55 (resistance R 21 , resistance r 21 ) is provided. In addition, a second connecting body 57 for connecting the terminal T 4 and the second connecting end 51 b of the first resistor 51 in series is provided. In addition, parallel trimming resistor groups 58 m , 58 n , 58 q are connected to both ends of the first connector 56 and the second connector 57, respectively.

상기 병렬 트리밍저항체군(58m)은 제3b도에 도시된 바와 같이 병렬트리밍저항(R31, R32, …, R3m)의 m개의 트리밍저항을 병렬로 접속시킨 것으로, 이 기재순서에 따라 1개씩 절단하면 단자(T5, T6)간의 합성저항치가 일정치(r0)씩 증가하도록 되어 있다. 단, 저항(R31, R32, R33, …, R3m)의 저항치(r31, r32, r33, …, r3m)는 각각 (1×2)·r0, (2×3)·r0, (3×4)·r0, …, m·(m+1)·r0이다. 또한 저항(R2m)의 저항치는 r2m=mr0로 한다.The parallel trimming resistor group 58 m is connected to m trimming resistors of parallel trimming resistors R 31 , R 32 ,..., R 3m in parallel, as shown in FIG. 3B. When cutting one by one, the combined resistance between the terminals T 5 and T 6 increases by a constant value r 0 . However, the resistance values r 31 , r 32 , r 33 , ..., r 3m of the resistors R 31 , R 32 , R 33 , ..., R 3m are respectively (1 × 2) · r 0 , (2 × 3). ) · r 0, (3 × 4) · r 0, ... , m · (m + 1) · r 0 . The resistance of the resistor R 2m is r 2m = mr 0 .

상기 병렬 트리밍저항체군(58n)과 저항(R2n), 병렬 트리밍저항체군(58q)과 저항(R29)의 각각의 저항체의 저항치에 대해서도 마찬가지로 상기 병렬 트리밍저항체군(58m)과 저항(R2m)에서 수치(m)를 n 또는 q로 대치하면 된다. 그리고 저항(R51)의 저항치(r51)는 저항변화의 변화폭(r0)으로 한다. 실제로는 상기 저항(R2q)과 저항(R51)저항(r2q+r0)를 갖는 1개의 저항체(51)로서 형성되는 경우가 많다.The parallel trimming resistor group (58 n) and resistance (R 2n), parallel trimming resistor group (58 q) and a resistance (R 29) of the parallel trimming resistor group (58 m) and resistance similarly to the resistance value of each resistor In R 2m , the numerical value m is replaced with n or q. The resistance value r 51 of the resistor R 51 is defined as the change width r 0 of the resistance change. In practice, it is often formed as one resistor 51 having the resistor R 2q and the resistor R 51 resistor r 2q + r 0 .

상기 구성의 트리밍 저항회로망에 있어서는, 단자(T3, T4)간의 합성저항치는 초기치(r21+r0)에서 최종치[r21+r0+(m+n+q)·r0]까지 병렬 트리밍저항체를 단자(T3, T4)에 가까운 측으로부터 제1저항체(51)측을 향하여 순차적으로 1개씩 절단할때마다 일정치(r0)씩 증가하게 된다. 여기서 저항(R2)의 저항치는 전단의 병렬 트리밍저항체군(58m)을 절단했을 때의 합성저항의 전증가량(mr0)과 같고, 절단후에는 저항(R2m)의 저항치는 저항(R21)에 부가되어 후단에 접속되는 저항체군(58n)의 설계조건을 초단의 저항체군(58m)의 설계조건과 거의 같게 할수 있게 된다. 저항(R2n) 및 저항(R2q)에 대해서도 마찬가지이다.In the trimming resistance network having the above structure, the combined resistance value between the terminals T 3 and T 4 is changed from the initial value r 21 + r 0 to the final value [r 21 + r 0 + (m + n + q) · r 0 ] Whenever the parallel trimming resistors are sequentially cut one by one from the side close to the terminals T 3 and T 4 toward the first resistor 51 side, a constant value r 0 is increased. The resistance value of the resistance value of the resistance (R 2) is a resistor (R 2m) equal to the former increment (mr 0) of the combined resistance when cutting the parallel trimming resistor group (58 m) of the front end, after cutting the resistance (R 21) is added to the can it is possible to design conditions of the resistance groups (58 n) connected to the rear end substantially equal to the design conditions of the resistor group (58 m) of the first stage. The same applies to the resistors R 2n and R 2q .

통상, m, n, q는 1개 내지 3개정도로 함으로써, 본 희로망에서의 각각의 병렬 트리밍저항체의 저항치는 2r0, 6r0, 12r0정도로 각각의 저항치 간의 차이가 억제되어 트리밍 저항회로망을 형성하는 칩영역의 증대를 피할 수 있게 된다. 한편, 제1저항체(51)는 저항변화의 변화폭(r0)에 의해 결정되고, 또 저항(R21)은 본 회로망의 합성저항의 초기치를 결정하는 것이지만, 소망에 따라 생략할 수도 있다. 또한, 제2도의 구체적인 예에서와 같이 제1연결체(56)에 포함하는 저항(R21, R2m, R2n, R2q)의 일부를 제2연결체(57)의 각각의 대응부에 분배하여 삽입해도 지장은 없다. 또, 저항체군의 수는 58m, 58n, 58q의 3단으로 했지만, 소망에 따라 임의의 단수로 할 수도 있다.In general, m, n, and q are about 1 to 3, so that the resistance values of the parallel trimming resistors of the present network are suppressed by 2r 0 , 6r 0 , 12r 0 , and the difference between the resistance values is suppressed. The increase in the chip area to be formed can be avoided. On the other hand, the first resistor 51 is determined by the change width r 0 of the resistance change, and the resistor R 21 determines the initial value of the combined resistance of the present network, but may be omitted as desired. In addition, as shown in the specific example of FIG. 2, a part of the resistors R 21 , R 2m , R 2n , and R 2q included in the first connector 56 may be provided to each corresponding part of the second connector 57. It does not interfere with insertion. In addition, the number of resistor groups, but in three of 58 m, 58 n, 58 q , may be any of the singular as desired.

또한, 본 회로망에서의 병렬트리밍저항체는 저항막으로서 불순물을 도프한 폴리실리콘막 또는 니켈-크롬계 합금막처럼 열전도율이 종래의 단락바아의 금속에 비하여 적은 재료를 사용함으로써 조사(照射)하는 레이저광의 파워도 작게 할 수가 있고, 그에 따라서 절단가공시의 하지층의 파괴를 현저하게 감소시킬 수 있게 된다.In addition, the parallel trimming resistor in the present network is a laser beam irradiated by using a material having a lower thermal conductivity than that of a metal of a conventional short-circuit bar, such as a polysilicon film doped with impurities or a nickel-chromium alloy film as a resist film. The power can also be reduced, thereby significantly reducing the breakage of the underlying layer during cutting.

[실시예]EXAMPLE

이하, 본 고안의 실시형태를 구체적으로 설명한다.Hereinafter, embodiment of this invention is described concretely.

제4a도는 상기 제1a도에 도시된 트리밍 저항회로망의 실시예를 전기 등가회로로 나타낸 것으로, 제1도에서 사용한 것과 동일한 부호는 동일 부호 또는 동일 사항을 나타내는 것이므로 그에 대한 상세한 설명은 생략하기로 한다. 본 회로망은 저항치를 1Ω에서 10Ω까지 1Ω씩 수정하는 회로망으로, 통상 수정을 필요로 하는 저항체(도시하지 않았음)와 직렬로 접속되어 그 저항치를 적절한 값으로 수정하는데 사용된다.FIG. 4A illustrates an embodiment of the trimming resistor network shown in FIG. 1A as an electric equivalent circuit, and the same reference numerals as those used in FIG. 1 indicate the same or identical details, and thus detailed description thereof will be omitted. . This network is a network for modifying the resistance value by 1 Ω from 1 Ω to 10 Ω by 1 통상. It is usually connected in series with a resistor (not shown) that requires modification and used to correct the resistance to an appropriate value.

따라서 초기치를 결정하는 저항(R4)은 설치하지 않는다. 여기서, 저하의 변화폭이 1Ω이므로 r2=1Ω으로 한다. 종단의 역"L"자형 저항체의 접속단(17c), (17b)으로부터 저항(R1)을 본 합성저항치를 r1과 같게 하기 위해서는 r1및 r3가 상술한 (1)식을 만족시킬 필요가 있다. 즉, (1)식의 r2에 1을 대입하고 r1과 r3의 관계를 구하면 다음 식으로 된다.Therefore, the resistor R 4 which determines the initial value is not provided. Here, because the variation range of 1Ω to decrease as r 2 = 1Ω. To equal the combined resistance value of the resistance (R 1) from the connection end of the inverse of the terminating "L" shaped resistance body (17c), (17b), and r 1, r 1 and r 3 are to satisfy the above expression (1) There is a need. That is, substituting 1 into r 2 of the formula (1) and obtaining the relationship between r 1 and r 3 gives the following equation.

이 식으로부터 설계, 제조 등의 조건을 고려하여 r1과 r3는 각각 1Ω과 2Ω으로 한다. 본 실시예는 변화범위를 1Ω에서 10Ω까지로 하기 때문에 역"L"자형 저항체를 9단 종속접속시키게 된다.From these equations, r 1 and r 3 are set to 1 ms and 2 ms, respectively, in consideration of conditions such as design and manufacture. In this embodiment, since the change range is from 1 Ω to 10 Ω, 9-stage cascade connection of the inverse "L" shaped resistor is made.

최종단의 역"L"자형 저항체를 단자(17c)와 단자(17b)로부터 저항(R1)측(도면에서는 우측)을 본 합성저항은 1Ω으로 된다. 환언하면, 최종단의 역"L"자형 저항체에 1Ω(저항 R1)을 접속시킨 회로는 1Ω의 저항체와 등가로 된다. 따라서, 8단째의 역"L"자형 저항체에는 이 1Ω의 등가저항이 접속되므로, 제4a도의 회로망과 제4b도에 도시된 회로망은 단자(T1)와 단자(T2)간의 합성저항치에 대해서는 등가이다. 이러한 조작은 초단을 향해서 반복이 가능하므로, 그 결과 역"L"자형 저항체의 모든단(段)의 접속단(17c, 17b)으로부터 우측을 본 저항치는 1Ω으로 된다.The combined resistance of the reverse "L" shaped resistor terminal of the final stage (17c) and a resistor (R 1) side (the right side in the figure) from the terminal (17b) it is to 1Ω. In other words, a circuit in which 1 kV (resistance R 1 ) is connected to an inverted "L" shaped resistor at the final stage is equivalent to a 1 K resistor. Therefore, the equivalent resistance of 1 kW is connected to the inverted " L " shaped resistor of the 8th stage, so that the network shown in FIG. 4a and the network shown in FIG. 4b are the combined resistance values between the terminal T 1 and the terminal T 2 . Equivalent This operation can be repeated toward the first stage, and as a result, the resistance value seen from the connection ends 17c and 17b of all ends of the inverse "L" shaped resistor becomes 1 kΩ.

따라서, 단자(T1, T2)간의 합성저항치는 1Ω이다. 여기서, 초단의 병렬 트리밍저항체(R3)를 절단하면 단자(T1, T2)간의 합성저항치는 초단의 저항(R2)의 1Ω과 다음 단이 접속단(17c, 17b)으로부터 우측을 본 저항치(1Ω)의 합, 즉 2Ω으로 된다. 최종단을 향하여 순차적으로 병렬 트리밍저항체를 절단할 때마다 전단의 저항(R2)의 1Ω이 부가되어, 단자(T1, T2)간의 저항치는 1Ω에서 10Ω까지 1Ω씩 변화하게 된다.Accordingly, the combined resistance value between the terminals (T 1, T 2) is 1Ω. Here, when the parallel trimming resistor R 3 of the first stage is cut off, the combined resistance value between the terminals T 1 and T 2 is 1 의 of the resistance R 2 of the first stage and the next stage is seen to the right from the connection terminals 17c and 17b. The resistance value is 1 sum, that is, 2 dB. Whenever the parallel trimming resistor is sequentially cut toward the final end, 1 kΩ of the resistor R 2 at the front end is added, and the resistance value between the terminals T 1 and T 2 is changed by 1 kPa from 1 kV to 10 kV.

제5a도는 제3a도에 도시된 본 고안에 따른 트리밍 저항회로망의 실시예를 나타낸 것으로, 제3도에서 사용한 것과 동일한 부호는 동일 부분 또는 동일 사항을 나타내는 것이므로 그에 대한 상세한 설명은 생략하기로 한다. 이 회로망은 단자(T3, T4)간의 합성저항을 2Ω에서 6Ω까지 1Ω씩 변화시키는 회로망이다. 따라서, 병렬 트리밍저항체의 전갯수(m+n+q)는 4개이고, 단계적인 변화저항치(r0)는 1Ω으로 된다. 이 실시예에서는 제5도에 나타낸 바와 같이 설계, 제조 등의 여러조건을 고려하여 m=3, n=1, q=0으로 한다. 초단의 병렬트리밍저항체(58m)는 m=3이므로, r31=2r0=2Ω, r32=(2×3)·r0=6Ω, r33=(3×4)·r0=12Ω의 3개의 병렬 트리밍저항체로 구성한다. 또, 병렬 트리밍저항체군(58m)을 초단으로 했을 때의 합성저항의 저증가량은 mr0=3r0=3Ω이므로 r2m=3Ω으로 한다. 다음 단의 병렬 트리밍저항체군(58n)은 n=1이므로 r31=2r0=2Ω의 1개의 병렬 트리밍저항체로 구성하고 r2n은 1Ω으로 한다. 한편 제1저항체(51)의 r51은 변화저항치(r0)와 같게 1Ω으로 한다. 또 초기저항치(r21+r0)가 2Ω이므로 r21은 1Ω으로 된다. 그리고, 저항(R2n)과 저항(R51)은 제4b도에 나타낸 바와 같이 저항치(r2n+r51=2Ω)를 갖는 1개의 저항체로 형성되는 경우가 많다.FIG. 5a illustrates an embodiment of a trimming resistor network according to the present invention shown in FIG. 3a, and the same reference numerals as used in FIG. 3 denote the same parts or the same details, and thus a detailed description thereof will be omitted. This network is a network that changes the combined resistance between the terminals T 3 and T 4 by 1 Ω from 2 Ω to 6 Ω. Therefore, the total number of parallel trimming resistors (m + n + q) is four, and the step change resistance r 0 is 1 k ?. In this embodiment, as shown in FIG. 5, m = 3, n = 1, q = 0 in consideration of various conditions such as design and manufacturing. The parallel trimming resistor (58 m ) of the first stage is m = 3, so r 31 = 2 r0 = 2 ms, r 32 = (2 x 3) r 0 = 6 ms, r 33 = (3 x 4) r 0 = 12 ms It consists of three parallel trimming resistors. In addition, the low amount of increase of the combined resistance when parallel trimming resistor group (58 m) when the first stage is the r 2m = 3Ω because mr 0 = 3r 0 = 3Ω. The parallel trimming resistor group 58 n of the next stage is n = 1, so that one parallel trimming resistor of r 31 = 2r 0 = 2 ms is used, and r 2n is 1 ms. On the other hand, r 51 of the first resistor 51 is equal to 1 kV as the change resistance value r 0 . In addition, since the initial resistance value (r 21 + r 0 ) is 2 Ω, r 21 is 1 Ω. In addition, the resistor R 2n and the resistor R 51 are often formed of one resistor having a resistance value (r 2n + r 51 = 2 kV) as shown in FIG. 4B.

상술한 바와 같이 구성된 회로망[제5a도]의 단자(T3)와 단자(T4)간의 초기 합성저항은 2Ω이다. 따라서, 도면상의 단자(T3, T4)와 가까운 측의 병렬 트리밍저항체로부터 우측의 저항체를 향하여 순차적으로 1개씩 절단하게 되면, 단자(T3)와 단자(T4)간의 합성저항치는 일정치(1Ω)씩 변화하여 최종치(6Ω)로 되게 된다. 이회로망의 병렬 트리밍저항체군의 단수 및 저항체군을 구성하는 병렬 트리밍저항체의 갯수는 설계, 제조 등의 여러조건을 고려하여 선택할 수가 있으므로, 자유도가 커지게 된다.The initial synthesized resistance between the terminal T 3 and the terminal T 4 of the network configured as described above (FIG. 5A) is 2 kΩ. Therefore, when one by one is sequentially cut from the parallel trimming resistor on the side close to the terminals T 3 and T 4 on the drawing toward the resistor on the right, the combined resistance value between the terminal T 3 and the terminal T 4 is constant. It changes by (1 ms) to become the final value (6 ms). Since the number of stages of the parallel trimming resistor group of this network and the number of parallel trimming resistors constituting the resistor group can be selected in consideration of various conditions such as design and manufacture, the degree of freedom is increased.

본 고안에서의 저항체는 박막 또는 후막 저항체이고, 그러한 막저항의 저항치는 제6a도에 나타낸 바와 같이 막부재(4; 膜部材)의 비저항[比抵抗; ρ(Ω-㎝)]과 막두께(t), 막의 길이(l) 및 막의 폭(W)에 의해 결정된다. 동일 칩상에 형성되는 저항막에서는 ρ와 t를 일정하고, l과 W를 변화시켜 소망하는 저항치를 얻는 것이 보통이다. 이 경우, 고정항 막은 제6b도에 나타낸 바와 같이 l을 크게 하고 w를 작게하지만 W에는 미세화 기술에 따른 최소 한계치가 있고, 또 더욱 높은 고저항막을 형성하기 위해서는 l을 증가시킬 필요가 있지만 그렇게 하면 저항막의 점유면적이 증대되게 된다. 또, 저저항막을 형성하기 위해서는 제6c도에 나타낸 바와 같이 l을 작게 하고 W를 크게 하지만 l은 상기와 마찬가지로 미세화 기술로 따른 최소 한계치가 있고, 또 더욱 낮은 저항막을 형성하기 위해서는 W를 크게 할 필요가 있지만 그렇게 하면 저항막 형성의 점유면적이 증대되게 된다. 따라서, 막저항체의 형상, 칫수는 설계, 제조 등의 각종 조건을 감안하여 그 최적치를 결정하게 된다.The resistor in the present invention is a thin film or a thick film resistor, and the resistance of such a film resistor is shown in Fig. 6A as shown in Fig. 6A. ρ (Ω-cm)], the film thickness (t), the film length (l) and the film width (W). In the resistive film formed on the same chip, it is common to keep p and t constant, and change l and W to obtain a desired resistance value. In this case, as shown in Fig. 6b, the fixed-terminal membrane has a large value of l and a small value of w, but W has a minimum limit according to the miniaturization technique, and it is necessary to increase l in order to form a higher high resistance film. The area occupied by the resistive film is increased. To form a low resistance film, as shown in FIG. 6C, l is made small and W is made large, but l has a minimum limit according to the miniaturization technique as described above, and it is necessary to make W large in order to form a lower resistance film. However, doing so increases the occupied area of the resist film formation. Therefore, the shape and dimension of the membrane resistor are determined in consideration of various conditions such as design, manufacture, and the like.

본 고안에 따른 트리밍 저항회로망은, 상기 실시예에서 설명한 바와같이 소망하는 저항치 변화를 얻기 위한 구성 저항체의 저항치선택의 자유도를 크게 하여 그 회로망을 형성하는데 필요한 면적을 작게 할 수 있게 된다.The trimming resistance network according to the present invention can increase the degree of freedom in selecting resistance values of the constituent resistors for obtaining the desired resistance value change as described in the above embodiments, thereby making it possible to reduce the area required for forming the network.

상기 실시예에서의 병렬 트리밍저항체는 불순물을 도프한 폴리실리콘막을 사용하여 레이저광 조사에 의해 절단가공을 행한다. 따라서, 종래에서의 Al등과 같은 고열전도율의 금속을 절단하는 것에 비하여, 레이저광 절단시의 하지층의 손상은 현저하게 감소된다. 이와같은 효과는 Al등의 금속에 비하여, 낮은 열전도율을 갖는 니켈-크롬계 합금막, 탄탈계 금속막, 폴리이미드계 유기막, 아크릴로니트릴계 유기막 또는 루테늄계 산화막중에서 어느 부재를 사용해도 얻을 수가 있다.The parallel trimming resistor in the above embodiment is cut by laser light irradiation using a polysilicon film doped with impurities. Therefore, as compared with cutting metal of high thermal conductivity such as Al in the related art, damage to the underlying layer at the time of laser beam cutting is significantly reduced. Such an effect can be obtained by using any of a nickel-chromium alloy film, a tantalum metal film, a polyimide organic film, an acrylonitrile organic film, or a ruthenium oxide film having a lower thermal conductivity than metals such as Al. There is a number.

[고안의 효과][Effect of design]

이상에서 설명한 바와 같이 본 고안에 따른 트리밍 저항회로망에 있어서는, 트리밍저항 본체로서 Al등의 급속에 비해 낮은 열전도율을 갖는 저항막, 즉 불순물을 도프한 폴리실리콘막 또는 니켈-크롬계 합금막등을 사용하므로, 트리밍저항체 절단시에 그 하층부를 파괴시키지 않고서 레이저 트리밍을 할 수 있게 된다.As described above, in the trimming resistance network according to the present invention, as the trimming resistance main body, a resistive film having a lower thermal conductivity than Al, such as Al, that is, a polysilicon film or a nickel-chromium alloy film doped with impurities is used. Therefore, the laser trimming can be performed without breaking the lower layer portion at the time of cutting the trimming resistor.

또, 그 파단부에 예컨대 미소한 균열이 발생하더라도 절단후에는 그 파단부에 전류가 흐르지 않게 되므로, 미소한 균열에 의해 저항치가 경시변화를 일으킨다고 하는 결점도 제거되게 된다.In addition, even if a small crack, for example, occurs at the broken portion, current does not flow to the broken portion after cutting, so that the defect that the resistance value changes with time due to the small crack is also eliminated.

또한, 본 고안의 회로망을 사용함으로써, 트리밍시에 소망하는 일정변화의 저항변화량을 유지할 수가 있으므로, 집적회로의 출력특성을 조정함에 있어 용이하게 필요한 정밀도를 실현할 수 있게 된다.In addition, by using the circuit network of the present invention, it is possible to maintain a desired constant change in resistance change during trimming, and thus it is possible to easily realize the precision required for adjusting the output characteristics of the integrated circuit.

또 본 고안의 회로망에 의하면, 소망하는 효과를 얻기 위한 구성 저항체의 저항치 선택의 자유도가 크므로, 그 회로망형성에 필요한 영유면적(領有面積)을 줄일 수 있게 된다.In addition, according to the network of the present invention, since the degree of freedom in selecting the resistance value of the constituent resistor for obtaining the desired effect is large, it is possible to reduce the footprint required for forming the network.

Claims (5)

저항치(r2)를 갖는 제1직렬 저항체(12)가 복수개 직렬 접속된 제1연결체(13)와, 상기 제1연결체(13)의 일단에 설치된 제1외부접속용 단자(T1), 상기 제1연결체(13)의 타단에 그 일단이 접속되고, 저항치(r1)를 갖는 제1저항체(11), 상기 제1직렬저항체(12)의 상호 접속점과 상기 제1저항체(11)의 타단간 및 상기 제1연결체(13)의 상기 일단과 상기 제1저항체(11)의 타단 간에 접속되고, 각각이 저항치(r3)를 갖는 복수개의 병렬트리밍저항체(15) 및, 상기 제1저항체(11)의 상기 타단에 설치된 제2외부접속용 단자(T2)를 갖추고 있고, 상기 저항치(r1), 저항치(r2), 저항치(r3)간에 {(r1+r2)·r3}/(r1+r2+r3)=r1의 관계가 성립하는 것을 특징으로 하는 트리밍 저항회로망.A first connecting body 13 having a plurality of first series resistors 12 having a resistance value r 2 connected in series, and a first external connection terminal T 1 provided at one end of the first connecting body 13. One end thereof is connected to the other end of the first connector 13, and includes a first resistor 11 having a resistance value r 1 , an interconnection point of the first series resistor 12, and the first resistor 11. A plurality of parallel trimming resistors 15 connected between the other ends of the second electrode) and between the one end of the first connector 13 and the other end of the first resistor 11, each having a resistance value r 3 , and the A second external connection terminal T 2 provided at the other end of the first resistor 11 is provided, and {(r 1 + r) between the resistance value r 1 , resistance value r 2 , and resistance value r 3 . 2 ) · r 3 } / (r 1 + r 2 + r 3 ) = r 1 The relationship between the trimming resistance network. 제1항에 있어서, 상기 병렬 트리밍저항체(15)가 불순물을 도프한 폴리실리콘막이나, 니켈-크롬계 합금막, 탄탈계 금속막, 폴리아미드계 유기막, 아크릴로니트릴계 유기막 또는 루테늄계 산화막중 어떤 한 저항막으로 구성된 것을 특징으로 하는 트리밍 저항회로망.2. A polysilicon film in which the parallel trimming resistor 15 is doped with impurities, a nickel-chromium alloy film, a tantalum metal film, a polyamide organic film, an acrylonitrile organic film or a ruthenium-based film according to claim 1 Trimming resistance network, characterized in that composed of any one of the oxide film. 제1항에 있어서, 상기 제1연결체(13)의 상기 일단과 상기 제1외부접속용 단자(T1)간에 저항치(r4)를 갖는 제2저항체(18)를 갖춘 것을 특징으로 하는 트리밍 저항회로망.The trimming according to claim 1, further comprising a second resistor (18) having a resistance value (r 4 ) between said one end of said first connector (13) and said first external connection terminal (T 1 ). Resistance network. 제1항에 있어서, 개개의 상기 병렬 트리밍저항체는, 복수개의 저항체(R31∼R3m, R31∼R3n, R31∼R3q)가 병렬접속된 병렬 트리밍저항체군(58m, 58n, 58q)으로 구성되어 있는 것을 특징으로 하는 트리밍 저항회로망.The parallel trimming resistor group (58 m , 58 n ) according to claim 1, wherein each of said parallel trimming resistors has a plurality of resistors (R 31 to R 3m , R 31 to R 3n , and R 31 to R 3q ) connected in parallel. , 58 q ) trimming resistor network. 저항치(r2a)를 갖는 제1직렬저항체(12a)가 복수개 직렬 접속된 제1연결체(13)와, 상기 제1연결체(13)의 일단에 설치된 제1외부접속용 단자(T1), 저항치(r2b)를 갖는 제2직렬저항체(12b)가 복수개 직렬 접속된 제2연결체(14), 상기 제2연결체(14)의 일단에 설치된 제2외부접속용 단자(T2), 상기 제1연결체(13)의 타단과 상기 제2연결체(14)의 타단 간에 접속된 저항치(r1)를 갖는 제1저항체(11) 및, 상기 2개의 직렬저항체(12a, 12b)의 대응하는 상호 접속점끼리의 사이 및 상기 제1연결체(13)의 상기 일단과 상기 제2연결체(14)의 상기 일단간에 접속되고, 각각의 저항치(r3)를 갖는 복수개의 병렬 트리밍저항체(15)를 갖추고 있고, 상기 저항치(r1), 저항치(r2a), 저항치(r2b), 저항치(r3)간에 {(r1+r2a+r2b)·r3}/(r1+r2a+r2b+r3)=r1의 관계가 성립하는 것을 특징으로 하는 트리밍 저항회로망.A first connector 13 having a plurality of first series resistors 12a having a resistance value r2a connected in series, a first external connection terminal T 1 provided at one end of the first connector 13, A second connector 14 having a plurality of second series resistors 12b having a resistance value r 2b connected in series, a second external connection terminal T 2 provided at one end of the second connector 14, The first resistor 11 and the two series resistors 12a and 12b having a resistance value r 1 connected between the other end of the first connector 13 and the other end of the second connector 14. A plurality of parallel trimming resistors connected between corresponding interconnect points and between the one end of the first connector 13 and the one end of the second connector 14 and each having a resistance value r 3 ( 15) and between {(r 1 + r 2a + r 2b ) · r 3 } / (r 1 ) between the resistance value r 1 , resistance value r 2a , resistance value r 2b and resistance value r 3 . 2a + 2b + r r r + 3) = r characterized in that the relationship is satisfied 1 Trimming resistor network.
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