KR910000875B1

KR910000875B1 - A method and an apparatus for transfering serial data without addressing of i/o modules in programmable logic controller

Info

Publication number: KR910000875B1
Application number: KR1019880001806A
Authority: KR
Inventors: 황동주
Original assignee: 삼성전자 주식회사; 안시환
Priority date: 1988-02-22
Filing date: 1988-02-22
Publication date: 1991-02-11
Also published as: KR890013916A

Abstract

The method is for transmitting the serial data which does not need to allocate the address of the I/O module in the PLC. The control data of the bit unit synchronised to the clock signal is applied sequentially to each I/O module connected in series. A first latch signal is applied simultaneously to each I/O module after quitting the clock generation so that the control data is transmitted to the control object. The state data of the control object is generated by applying a second latch signal, and synchronised to the clock signal. Then the synchronised data is received after inputting sequentially with the bit unit.

Description

Serial data transmission method and device that do not need addressing of input / output module in programmable logic controller

제1도는 종래의 입출력 데이타 전송 블록도.1 is a block diagram of a conventional input / output data transfer.

제2도는 본 발명의 회로도.2 is a circuit diagram of the present invention.

제3도는 제2도중 제2입출력 모듈의 상세회로도.3 is a detailed circuit diagram of a second input / output module of FIG. 2.

제4도는 데이타 통신시 제2도의 등가회로도.4 is an equivalent circuit diagram of FIG. 2 in data communication.

* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings

100 : 제어부 200,300,400,500 : 입출력 모듈100: control unit 200,300,400,500: I / O module

10-13 : 직병렬 레지스터 70-73 : 병직렬 레지스터10-13: Serial and Parallel Registers 70-73: Parallel and Parallel Registers

본 발명은 프로그램어블 로직콘트롤러(Programable Logic Controller : 이하 PLC라 함)에 있어서 제어부와 각 입출력 모듈간의 데이타 전송에 관한 것으로, 특히 입출력 모듈의 번지지정이 필요없는 데이타 전송방법 및 장치에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to data transfer between a control unit and each input / output module in a programmable logic controller (hereinafter, referred to as a PLC), and more particularly, to a data transmission method and apparatus that does not require addressing of an input / output module.

통상적으로 PLC는 동작 처리 순서를 지시하는 프로그램을 제어장치내에서 기억하여 그 프로그램에 따라 자동적으로 처리동작을 하는 프로그램 내장형 처리장치(Stored Program System)를 의미하는데 제어부, 입출력 모듈로 크게 나누고 있다.Generally, PLC refers to a stored program system that stores a program indicative of an operation processing sequence in a control device and automatically performs a processing operation according to the program. The PLC is divided into a controller and an input / output module.

여기서 상기 제어부는 PLC의 두뇌에 해당하는 부분으로 메모리에서 프로그램을 읽어들이거나 입력 모듈에서 정보(신호)를 받아들여 출력모듈에 해설, 연산, 결과 신호를 내보내는 일을 주로 하며, 상기 입력 모듈은 조작스위치나 검출스위치와 같은 입력기기에서 보내온 입력신호나 상태를 제어부에서 처리할 수 있도록 전기 신호로 변환하여 전달해 주는 역할을 하고, 상기 출력 모듈은 프로그램의 지시에 따라 입력된 신호를 외부의 출력기기에 전달해 주는 일을 한다.In this case, the controller is a part corresponding to the brain of the PLC, and mainly reads a program from a memory or receives information (signals) from an input module, and outputs a commentary, operation, and result signal to an output module. It converts an input signal or state sent from an input device such as a switch or a detection switch into an electric signal for processing by a controller, and outputs the input signal to an external output device according to a program instruction. Do the work of conveying.

종래의 데이타 전송장치는 제1도와 같이 구성되어 있었으며, 하기한 바와 같은 데이타 전송 방법을 채택하고 있었다.The conventional data transfer apparatus is constructed as shown in FIG. 1, and adopts a data transfer method as described below.

제어부(100)는 데이타를 수신 또는 송신하고자 하는 입출력 모듈에 칩셀렉트 신호를 인가하여 임의의 입력 혹은 출력 모듈을 선택한 후 데이타를 수신 또는 송신하기 위한 전송 제어신호를 라인(STS)을 통해 출력함으로써 라인(DS)을 통해 임의의 입력 모듈로부터 데이타를 입력하거나 임의의 출력 모듈로 상기 데이타 처리 결과를 송신하였다. 그러나 상기 장치 및 방법은 제어부(100)로 입력되는 데이타가 어느 입력 모듈로 부터의 것인지와 제어부에서 출력되는 데이타가 어느 입출력 모듈로 전달되는 것인지를 구분하기 위해서는 데이타통신 방식이 직렬 또는 병렬이든지 상관없이 입출력 모듈의 수만큼 칩셀렉터신호를 필요로 하였다. 그러므로 디코더 칩(chip)을 쓰지 않고 입출력 모듈당 1개의 선택선을 대응시키는 경우 입출력 모듈의 개수만큼 선택선이 필요하게 되며, 디코딩 칩을 쓰더라도 일반적인 대형 PLC라면 10개 이상의 칩이 필요하다. 이는 소형의 PLC 설계시 크기 축소에 부정적인 요소가 되었을 뿐만 아니라 비경제적인 단점도 있었다.The controller 100 applies a chip select signal to an input / output module to receive or transmit data, selects an arbitrary input or output module, and then outputs a transmission control signal for receiving or transmitting data through the line STS. Data was input from any input module via (DS) or the results of the data processing were sent to any output module. However, in order to distinguish between which input module data is input from the controller 100 and from which input / output module the data output from the controller is transmitted, the apparatus and method may be used regardless of whether the data communication method is serial or parallel. As many as the number of input / output modules required the chip selector signal. Therefore, if one selection line per input / output module is used without using a decoder chip, the selection lines are required as many as the number of input / output modules. Even if a decoding chip is used, more than 10 chips are required for a general large PLC. This was not only a negative factor in the size reduction when designing a small PLC, but also had an uneconomical disadvantage.

따라서 본 발명의 목적은 PLC에서 다수의 입출력 모듈과 제어부간의 데이타통신시 각 입출력 모듈에 대한 번지지정이 필요없는 데이타 전송방법 및 장치를 제공함에 있다.Accordingly, it is an object of the present invention to provide a data transmission method and apparatus that does not require addressing for each input / output module in data communication between a plurality of input / output modules and a controller in a PLC.

이하 본 발명을 첨부한 도면을 참조하여 상세히 설명한다.Hereinafter, the present invention will be described in detail with reference to the accompanying drawings.

제2도는 본 발명의 회로도로서, 제어대상으로부터 검출한 상태데이타를 입력처리하여 제어대상을 제어할 데이타를 발생하며 상기 상태데이타를 수신하거나 제어데이타를 송신하기 위한 각종 통신제어신호를 발생하는 제어부(100)와 상기 제어부(100)에 다수의 입출력 모듈들(200,…,500)을 순차적으로 직렬 접속하여 구성하되, 상기 입출력 모듈들은 상기 제어부(100)의 통신제어신호 출력라인(TCLK, OUTL, INL)들과 병렬로 접속되고 제1입출력 모듈(200)의 상태데이타와 제어데이타 입력단은 상기 제어부(100)의 상태데이타와 제어데이타 출력라인(ID1, OD1)에 직렬 접속되며, 임의의 입출력 모듈은 전단의 입출력 모듈의 상태 및 제어데이타 출력라인에 자신의 상태 및 제어데이타 입력단이 접속되고 후단의 입출력 모듈의 상태 및 제어데이타 입력단의 자신의 상태 및 제어데이타 출력라인을 직렬 접속하여 임의의 입출력 모듈에서 임의의 제어대상으로부터 검출된 상태데이타를 1비트씩 쉬프트하여 상기 순차 접속된 입출력 모듈들을 통하여 상기 제어부(100)로 전송하며 상기 제어부(100)로부터 발생되는 제어데이타도 순차적으로 접속된 입출력 모듈들을 통해 1비트씩 쉬프트하여 해당 제어대상으로 공급하도록 접속한다.2 is a circuit diagram of the present invention, comprising: a control unit for generating data to control a control object by inputting state data detected from a control object and generating various communication control signals for receiving the state data or transmitting control data ( 100 and the plurality of input / output modules 200, ..., 500 are sequentially connected to the control unit 100, and the input / output modules are configured to communicate control signal output lines TCLK, OUTL, INL) connected in parallel and the state data and the control data input terminal of the first input and output module 200 is connected in series to the state data and the control data output lines (ID1, OD1) of the control unit 100, arbitrary input / output modules Is connected to the state of the input / output module in front and its control data output line, and the state of the input / output module in the next stage and its own state of control data input. Control data output lines are connected in series to shift the state data detected from an arbitrary control object in an arbitrary input / output module by one bit and transmitted to the controller 100 through the sequentially connected I / O modules, and from the controller 100. The control data generated is also shifted by 1 bit through sequentially connected I / O modules and connected to the control target.

제3도는 제2도중 제2입출력 모듈(300)을 구체화하여 주변 회로와의 연결 관계를 나타낸 블록도로서, 라인(TCLK)을 통하여 제어부(100)에서 공급되는 클럭신호에 의해 전단의 제1입출력 모듈 라인(OD2)을 통해 전송되어지는 상기 제어부(100)의 제어데이타를 1비트씩 직렬로 입력 쉬프트시켜 라인(OD3)을 통해 다음단의 제3입출력 모듈로 전송하며 라인(OUTL)을 통해 인가되는 제1래치(Latch) 신호에 의해 다수비트의 제어데이타를 병렬 출력하는 직병렬 레지스터(10)와, 상기 다수 비트의 제어데이타를 병렬입력하여 각 비트별로 분리하고 제어신호로 변환하므로서 다수의 제어신호를 발생 출력하는 제1변환회로(20)와, 상기 제1변환회로(20)의 다수의 제어신호를 입력하여 각각에 대응되는 릴레이(Relay), 모터(Motor), 램프(Lamp) 등의 제어대상(40)을 구동하는 구동회로(30)와, 상기 제어대상의 상태를 센서(Sensor) 혹은 리미트스위치(Limit Switch) 등에 의해 검출하는 검출회로(80)와, 상기 검출회로(80)에 의해 검출된 제어대상(40)의 다수의 상태 신호를 입력하여 분리하고 다수비트의 상태데이타로 변환하여 병렬 출력하는 제2변환회로(60)와, 라인(INL)을 통해 인가되는 제어부(100)의 제2래치신호에 의해 상기 제2변환회로(60)로부터 상태데이타를 병렬 입력한 후 라인(TCLK)를 통해 인가되는 클럭신호에 의해 1비트씩 쉬프트하여 라인(ID2)을 통해 직렬로 제1입출력 모듈로 전달하는 병직렬 레지스터(70)로 구성된다. 여기서 상기 병직렬 레지스터(70)와 제1변환 회로(60) 및 검출회로(80)는 입력모듈을 구성하는 부분이고, 상기 직병렬 레지스터(10)와 제1변환 회로(20)와 구동회로(30)는 출력 모듈을 구성하는 부분이다.FIG. 3 is a block diagram illustrating a connection relationship with a peripheral circuit by incorporating the second input / output module 300 in FIG. 2. The first input / output of the previous stage is driven by a clock signal supplied from the controller 100 through a line TCLK. The control data of the control unit 100 transmitted through the module line OD2 is input-shifted by 1 bit in serial and transmitted to the third input / output module of the next stage through the line OD3 and applied through the line OUTL. Multiple parallel control register 10 outputs parallel control data of a plurality of bits by the first latch signal, and the multiple bits of control data are inputted in parallel to separate each bit and converted into a control signal. A first conversion circuit 20 for generating and outputting a signal and a plurality of control signals of the first conversion circuit 20 are inputted to correspond to each of a relay, a motor, a lamp, and the like. A driving circuit 30 for driving the control target 40, A detection circuit 80 for detecting a state of the control object by a sensor or a limit switch, and a plurality of state signals of the control object 40 detected by the detection circuit 80 are inputted. The second conversion circuit 60 by a second latch circuit of the control unit 100 and a second conversion circuit 60 for outputting a plurality of bits and converting them into a plurality of bits of state data and outputting them in parallel. After parallel input of the state data from the serial signal by the clock signal applied through the line (TCLK) by a bit by a parallel serial register 70 is transmitted to the first input and output module in series through the line (ID2). Here, the parallel series register 70, the first conversion circuit 60, and the detection circuit 80 constitute a part of an input module, and the serial and parallel register 10, the first conversion circuit 20, and the driving circuit ( 30 is a part constituting the output module.

제4도는 데이타 통신시 제2도의 등가회로로서, 각 입출력 모듈(200,…,500)들을 데이타 통신에 관계되는 직병렬 레지스터(10-13)와 병직렬 레지스터(70-73)로 대치시킨 것인데 제2도의 등가회로임에도 불구하고 각 입출력 모듈내에 직병렬회로와 병직렬 회로만을 도시하고 나머지 제1 및 제2변환회로와 검출회로 및 구동회로를 제외한 까닭은 하나의 입출력 모듈에 대한 구성은 제3도에서 제2입출력 모듈의 경우를 예를 들어 구체적으로 언급하였기 때문에 제4도에서는 데이타 통신에 관계되는 부분만 간략화하여 나타내기 위해서이다.FIG. 4 is an equivalent circuit of FIG. 2 in data communication, in which each input / output module 200, ..., 500 is replaced with a serial / parallel register 10-13 and a parallel-series register 70-73 related to data communication. Although the equivalent circuit of FIG. 2 shows only the parallel and parallel circuits in each input / output module and excludes the remaining first and second conversion circuits, the detection circuit, and the driving circuit, the configuration of one input / output module is shown in FIG. Since the case of the second input / output module is specifically described in FIG. 4, only the parts related to data communication are shown in FIG. 4.

상술한 구성에 의거 본 발명을 상세히 설명한다.The present invention will be described in detail based on the above configuration.

먼저 제어부(100)에서 각 입출력 모듈(200,…,500)로 제어데이타를 전송하는 경우를 살펴보면, 상기 제어부(100)는 클럭신호를 라인(TCLK)를 통해 각 직병렬 레지스터(10-13)에 인가함으로써 상기 각 입출력 모듈(10-13)로 전송할 제어데이타를 상기 클럭신호에 동기시켜 한비트씩 라인(OD1)을 통해 제1직병렬 레지스터(10)로 전송한다. 이때 상기 제1직병렬 레지스터(10)는 라인(TCLK)으로부터 클럭신호가 인가되는 동안 라인(OD1)을 통해 상기 제어부(100)의 제어데이타를 1비트씩 입력 저장하여 소정비트 이상이 되면 입력되어 저장된 순서대로 한비트씩 라인(OD2)을 통해 제2직병렬 레지스터(11)로 전송한다. 제2 및 제3직병렬 레지스터(300,400)들도 상기 제1직병렬 레지스터(10)와 동일하게 작동한다. 즉, 상기 제2직병렬 레지스터(11)는 라인(OD2)를 통해 제1직병렬 레지스터(10)로부터 인가되는 제어데이타를 순차적으로 입력하여 일정 비트 이상이 되었을시 라인(OD3)을 통해 제3직병렬 레지스터(12)로 전송하고 제3직병렬 레지스터(12)도 라인(OD3)을 통해 상기 제2직병렬 레지스터(11)로부터 입력된 제어데이타를 라인(OD4)을 통해 그 다음단의 직병렬회로로 전송한다. 그리고 최종단의 제n직병렬 레지스터(13)는 다수의 직병렬 레지스터를 거친 후 라인(ODn)을 통하여 전송되는 제어데이타를 입력한다.First, when the control unit 100 transmits control data to each input / output module 200,..., 500, the control unit 100 transmits a clock signal to each serial / parallel register 10-13 through a line TCLK. The control data to be transmitted to each of the input / output modules 10-13 is transmitted to the first serial-parallel register 10 through the line OD1 bit by bit in synchronization with the clock signal. In this case, while the clock signal is applied from the line TCLK, the first serial-parallel register 10 is inputted when the control data of the controller 100 is inputted one bit by one bit through the line OD1, and when the predetermined signal is greater than or equal to a predetermined bit, One bit is transmitted to the second serial-parallel register 11 through the line OD2 in the stored order. The second and third serial and parallel registers 300 and 400 operate in the same manner as the first serial and parallel register 10. That is, the second serial-parallel register 11 sequentially inputs control data applied from the first serial-parallel register 10 through the line OD2, and when the second serial / parallel register 11 becomes more than a predetermined bit, the third serial-parallel register 11 receives the third data through the line OD3. The control data inputted from the second serial parallel register 11 through the line OD4 is transferred to the serial / parallel register 12 and the third serial parallel register 12 is also connected to the next series through the line OD4. Transfer to parallel circuit. The n-th serial parallel register 13 of the final stage receives control data transmitted through the line ODn after passing through a plurality of serial and parallel registers.

한편 제어부(100)는 각 입출력 모듈(200,…,500)로 전송할 제어데이타를 모두 전송했을 때 라인(TCLK) 상에 인가하면 클럭신호의 출력을 중단하는 반면 상기와 같이 각 모듈에 전달된 데이타가 해당 레지스터에 래치될 수 있도록 하는 펄스를 라인(OUTL)을 통해 제1-n직병렬 레지스터(10-13)로 인가함으로써 제어데이타 전송을 종료한다.On the other hand, the controller 100, when all the control data to be transmitted to each input and output module (200, ..., 500) is applied on the line (TCLK), the output of the clock signal is stopped while the data transferred to each module as described above The control data transmission is terminated by applying a pulse to the 1-n serial-parallel register 10-13 through the line OUTL to allow the latch to be latched in the corresponding register.

부연하면, 상기 라인(OUTL)을 통해 제어부(100)의 제1래치신호를 입력하는 각 입출력 모듈들(200,…,500)의 직병렬 레지스터(10-13)들은 상기 제1래치 신호에 의해 각각에 해당하는 제1변환회로(제3도의 경우는 제2입출력 모듈만을 예로 들었으나 다른 모듈도 동일한 구성을 가지므로 제1변환 회로를 가진다.)로 입력한 소정비트의 제어데이타를 병렬 출력하여 구동회로(30)를 통해 제어대상(40)을 제어한다.In other words, the serial / parallel registers 10-13 of the input / output modules 200,..., 500 that input the first latch signal of the controller 100 through the line OUTL are connected to the first latch signal by the first latch signal. Output parallel control data of a predetermined bit input to the first conversion circuit corresponding to each (in the case of FIG. 3, only the second input / output module is used as an example, but other modules have the same configuration). The control target 40 is controlled through the driving circuit 30.

다음으로 상기 제어부(100)가 제어대상(40)의 상태 데이타를 각 입출력 모드(200,…,500)로부터 수신하는 동작을 살펴보면, 상기 제어부(100)는 라인(INL)을 통해 제2래치신호를 각 입출력 모듈(200,…,500)들의 병직렬 레지스터(70-73)로 인가한 후 라인(TCLK)을 통해 제어부(100)로부터 공급되는 클럭신호를 상기 병직렬 레지스터(70-73)들에 공급한다.Next, when the control unit 100 receives the state data of the control target 40 from each input / output mode 200,..., 500, the control unit 100 receives the second latch signal through the line INL. Is applied to the parallel serial registers 70-73 of the input / output modules 200, ..., 500, and the clock signals supplied from the control unit 100 through the line TCLK are applied to the parallel serial registers 70-73. To feed.

즉, 상기 각 병직렬 레지스터들(70-73)은 라인(INL)을 통해 인가되는 제어부(100)의 제2래치신호에 의해 제2변환회로로부터 소정비트의 상태데이타를 병렬입력한 후 라인(TCLK)을 통해 인가되는 클럭신호에 동기시켜 한비트씩 쉬프트하면서 순차적으로 전단의 입출력 모듈로 중계함으로써 상기 제어부(100)쪽으로 전송하게 되는데 제n병직렬 레지스터(73)는 라인(IDn)과 직렬 접속된 다수의 병직렬 레지스터를 거쳐 라인(ID4)을 통해 제3병직렬 레지스터(72)로 한비트씩 상태데이타를 전송하고 상기 제3병직렬 레지스터(72)는 자신의 상태데이타와 라인(ID4)을 통해 입력되는 다수의 병직렬 레지스터의 상태데이타와 제n병직렬회로(73)의 상태데이타를 라인(ID3)을 통해 제2병직렬 레지스터(71)로 전송하며 상기 제2병직렬 레지스터(71)는 자신의 상태데이타와 라인(ID3)을 통해 제3병직렬 레지스터(72)로부터 입력되는 상태데이타를 라인(ID2)를 통해 제1병직렬 레지스터(70)로 전송하고 상기 제1병직렬 레지스터(70)도 역시 자신의 상태데이타와 상기 라인(ID2)을 통해 상기 제2병직렬 레지스터(71)로부터 입력된 상태데이타를 라인(ID1)을 통해 제어부(100)로 전송한다.That is, each of the parallel series registers 70-73 inputs a predetermined bit of state data in parallel from the second conversion circuit by the second latch signal of the controller 100 applied through the line INL, and then the line ( The N-th serial register 73 is serially connected to the line IDn by shifting bit by bit in synchronization with a clock signal applied through TCLK) and sequentially relaying to the input / output module. Transmit state data bit by bit to a third parallel serial register 72 via a line ID4 through a plurality of parallel serial registers, and the third parallel serial register 72 transmits its own state data and its line ID4. The state data of the multiple parallel serial registers and the state data of the nth parallel serial circuit 73 are transmitted to the second parallel serial register 71 through the line ID3, and the second parallel serial register 71 is Own status data and line (ID3) The state data input from the third parallel serial register 72 is transmitted to the first parallel serial register 70 through the line ID2, and the first parallel serial register 70 also has its own state data and the line. The state data input from the second parallel serial register 71 through ID2 is transmitted to the controller 100 through the line ID1.

그러면 상기 제어부(100)는 상기 라인(ID1)을 통해 각 입출력 모듈(200,…,500)의 병직렬 레지스터(70-73)들의 상태데이타를 모두 입력하였을 때 라인(TCLK) 상에 출력하던 클럭신호를 중단하고 데이타 입력동작을 종료한다.Then, the controller 100 outputs a clock on the line TCLK when all the state data of the parallel registers 70 to 73 of the input / output modules 200, ..., 500 are input through the line ID1. Abort the signal and end the data input operation.

상술한 바와같이 본 발명은 직렬 전송 방식을 채택함으로써 입출력 모듈의 설치 위치에 무관하게 순차적인 어드레스가 자동으로 결정되므로 병렬 입출력 전송시 필요한 어드레스 라인 및 데이타 라인이 줄어 PLC의 제어부와 입출력 모듈 간의 데이타 전송 하드웨어가 간단해질 뿐만 아니라 입출력 모듈의 고장시 처리를 간소화 할 수 있고, 어드레스에 무관함으로써 프로그램을 간소화 할 수 있을 뿐만 아니라 제어부의 부하를 감소시킬 수 있는 이점이 있다.As described above, the present invention adopts the serial transmission method, so that the sequential address is automatically determined regardless of the installation position of the input / output module, thereby reducing the number of address lines and data lines required for parallel input / output transmission, thereby transferring data between the controller and the input / output module of the PLC. Not only is the hardware simple, but it also simplifies the processing in the event of a failure of the input / output module, and has the advantage of reducing the load on the controller as well as the program by simplifying the address.

Claims

A method of transmitting and receiving data and control signals between a controller and an input / output module of a programmable logic controller, the method comprising generating a clock signal and control data to be transmitted to each input / output module and synchronizing serially with control data in a predetermined bit unit in synchronization with the clock signal. Transmitting control data to an arbitrary control target by applying serially to each input / output module through a plurality of input / output modules, stopping generation of a clock signal, and simultaneously applying a first latch signal to each input / output module; After the latch signal is applied to each input / output module at the same time to generate the status data of the control target, the clock signal is supplied to each input / output module, and the status data of each input / output module is synchronized with the clock signal to input all of them sequentially in predetermined bit units. It consists of data receiving process to stop generating clock signal Programmable logic controller address serial data transmission method is not specified, the required input and output module in which a.

In the programmable logic controller, the control unit 100 generates data to control the control target by processing the state data detected from the control target, and generates various communication control signals for receiving the state data or transmitting the control data. And serially connect a plurality of input / output modules 200, ..., 500 to the controller 100 in series, wherein the input / output modules are communication control signal output lines TCLK, OUTL, and INL of the controller 100. Are connected in parallel with each other, and the state data and control data input terminals of the first input / output module 200 are serially connected to the state data and control data output lines ID1 and OD1 of the controller 100, and any input / output module is connected to the front end. Its own state and control data input is connected to the state and control data output line of the I / O module of the By serially connecting the status and control data output lines, the state data detected from an arbitrary control target is shifted by one bit in an arbitrary input / output module and transmitted to the controller 100 through the sequentially connected I / O modules, and the controller 100 The control data generated from the serial data transmission apparatus does not need addressing of the input / output module, characterized in that the input is shifted by one bit through sequentially connected input / output modules and supplied to the corresponding control target.