KR890002174Y1 - Puse delay circuit - Google Patents

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Abstract

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Description

펄스 지연회로Pulse delay circuit

제1도는 종래의 회로도.1 is a conventional circuit diagram.

제2도는 제1도의 각 부분에서의 파형도.FIG. 2 is a waveform diagram in each part of FIG.

제3도는 제1도를 개선한 종래의 회로도.3 is a conventional circuit diagram of FIG.

제4도는 제3도의 각 부분에서의 파형도.4 is a waveform diagram in each part of FIG.

제5도는 본 고안의 회로도.5 is a circuit diagram of the present invention.

제6도는 본고안의 각 부분에서의 파형도.6 is a waveform diagram of each part of the present invention.

* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings

R1-R6: 저항 C1-C6: 콘덴서R 1 -R 6 : Resistor C 1 -C 6 : Capacitor

N1-N6: 반전게이트 AND : 앤드게이트N 1 -N 6 : Inverted gate AND: And gate

OR : 오아게이트 XOR : 익스클루시브오아게이트OR: Oagate XOR: Exclusive Oagate

MV1-MV4:단안정멀티바이브레이터 F1, F2:플립플롭MV 1- MV 4 : Monostable multivibrator F 1 , F 2 : Flip-flop

본 고안은 펄스(Pulse)지연회로에 관한 것으로서, 특히 입력펄스를 일정시간동안 지연한 후 입력펄스와 같은 펄스를 출력하는 회로에 관한 것이다.The present invention relates to a pulse delay circuit, and more particularly, to a circuit for outputting a pulse such as an input pulse after delaying an input pulse for a predetermined time.

일반적으로 펄스 지연회로는 전저제품의 오디오 및 비데오 시스템에서 잡음제거와 다른 신호와의 핸드세이킹(Hand Shaking)등에 이용된다.In general, pulse delay circuits are used for noise reduction and handshaking with other signals in all low-end audio and video systems.

제1도는 종래 방식의 펄스 지연 회로구성을 도시한 회로도로서, 입력펄스(Pin)를 직접 단안정 멀티바이브레이터(MV1)의 트리거(Trigger)단자(T)와 앤드게이트(AND)의 입력단에 인가하고, 그리고 반전게이트(N1)를 거쳐서 단안정 멀티바이브레이터(이하 멀티바이브레이터라고 칭함)(MV2)의 트리거 단자(T)에 인가하도록 연결한다.FIG. 1 is a circuit diagram showing a conventional pulse delay circuit configuration, in which an input pulse Pin is directly applied to a trigger terminal T and an input gate of an AND gate AND of a monostable multivibrator MV 1 . And, it is connected so as to be applied to the trigger terminal T of the monostable multivibrator (hereinafter referred to as multivibrator) MV 2 via the inversion gate N 1 .

전원(B)과 연결된 저항(R1)은 콘덴서(C1)와 병렬 연결하여 멀티바이브레이터(MV1)의 입력단(Rt,Ct)에 각각 연결하고, 전원과 연결된 저항(R2)은 콘덴서(C2)와 병렬 연결하여서 멀티바이브레이터(MV2)의 입력단(Rt,Rc)에 각각 연결하여 일정시간동안 펄스의 폭을 조절한다.Power source (B ) Resistance (R 1) connected with the capacitor (C 1) and the input (the capacitor (C 2), the resistance (R 2) associated with the connection, and power respectively to Rt, Ct) of the parallel connection multi-vibrator (MV 1) In parallel with and connected to the input terminals (Rt, Rc) of the multi-vibrator (MV 2 ) to adjust the width of the pulse for a predetermined time.

그리고 멀티바이브레이트(MV1)의 출력단(Q)은 앤드게이트(AND)의 다른 입력단과 연결하여 입력펄스(Pin)신호와 함께 논리곱하여 출력되고, 이 앤드게이트(AND)의 출력단신호와 멀티바이브레이터(MV2)의 출력단(Q)신호를 인가하는 오아게이트(OR)는 입력된 신호를 논리합하여서 일정시간만큼 지연된 펄스(Pout)를 출력한다.In addition, the output terminal Q of the multivibration MV 1 is connected to the other input terminal of the AND gate AND to be ANDed together with the input pulse signal, and the output terminal signal of the AND gate AND and the multivibrator are output. The OR gate applying the output terminal Q signal of the MV 2 outputs the pulse Pout delayed by a predetermined time by ORing the input signal.

이와같이 구성된 종래의 펄스 지연 회로는 제2도에 도시된 파형도에 입각하여 다음과 같이 동작한다.The conventional pulse delay circuit configured as described above operates as follows based on the waveform diagram shown in FIG.

본고안의 회로의 입력단에 제2도의 "A1"와 같은 파형이 인가될때, 멀티바이브레이트(MV1)의 출력단(Q)에는 콘덴서(C1)와 저항(R1)에 의한 시정수(t1)만큼의 펄스폭을 갖는 "0"(로우신호)이 제2도의 "C1"처럼 출력된다.When a waveform such as "A1" in FIG. 2 is applied to the input terminal of the circuit of the present invention, the time constant t 1 by the capacitor C 1 and the resistor R 1 is applied to the output terminal Q of the multivibration MV 1 . "0" (low signal) having a pulse width equal to) is output like "C1" in FIG.

그리고 입력펄스(Pin)가 제2도의 "B1"처럼 반전되어 멀티바이브레이터(MV2)의 트리거단자(T)에 인가될때, 출력단(Q)에는 콘덴서(C2)와 저항(R2)에 의한 시정수(t2)만큼의 펄수폭을 갖는 "1"(하이신호)이 제2도의 "E1"처럼 출력된다.And when the input pulse (Pin) is inverted like "B1" of FIG. 2 and applied to the trigger terminal (T) of the multivibrator (MV 2 ), the output terminal (Q) by the capacitor (C 2 ) and the resistor (R 2 ) "1" (high signal) having a pulse width equal to the time constant t 2 is output like "E1" in FIG.

한편 멀티바이브레이터(MV1)의 출력단(Q)신호와 입력신호(Pin)를 앤드게이트(AND)에서는 논리곱하여서 제2도의 "D1"처럼 출력된 신호를 오아게이트(OR)에 인가하고, 멀티바이브레이터(MV2)의 출력단(Q)신호도 인가하여서 논리합하면 제2도의 "F1"에 도시된 파형처럼 일정시간수(t1)만큼 지연된 펄스가 출력된다.On the other hand, the output terminal Q of the multivibrator MV 1 and the input signal Pin are ANDed at the AND gate AND, and a signal output as “D1” in FIG. 2 is applied to the OR gate OR. When the output terminal Q of the vibrator MV 2 is also applied and ORed, a pulse delayed by a predetermined time number t 1 is output as shown by the waveform shown in FIG.

그러나 이와같은 종래의 펄스 지연 회로에 있어서 멀티바이브레이터가 두개 필요하고 시정수 소자로 시정수를 별도로 조절하기 때문에 회로가 복잡해지고, 입력펄스에 대한 정확한 펄스폭을 갖는 출력파형을 얻을 수 없으며, 그리고 시정수 값(t1t2)이 온도변화에 대해서 각각 별도로 변화되는 결점이 있었다.However, in the conventional pulse delay circuit, two multivibrators are required, and the time constant is adjusted separately by the time constant element, which makes the circuit complicated, and the output waveform having the correct pulse width for the input pulse cannot be obtained. There was a drawback that the numerical values (t 1 t 2 ) are changed separately for temperature changes.

상기한 결점을 해결하기 위해서 개선한 종래의 펄스 지연회로구성은 제3도에 도시되어 있다.The conventional pulse delay circuit configuration improved to solve the above drawback is shown in FIG.

개선된 펄스 지연 회로에 인가되는 펄스 입력신호(Pin)는 콘덴서(C3)와 접지된 저항(R3)으로 구성된 미분회로와 반전게이트(N2)를 거쳐 낸드게이트(ND)의 한 입력단에 인가하고, 그리고 회로에 인가된펄스 입력신호(Pin)는 반전게이트(N3)를 거쳐서 반전되고, 이 신호를 콘덴서(C4)와 접지된저항(R4)으로 구성된 미분회로와 반전게이트(N4)를 통하여 낸드게이트(ND)의 다른 입력단에 인가하도록 연결한다.The pulse input signal Pin applied to the improved pulse delay circuit is applied to one input terminal of the NAND gate ND through a differential circuit composed of a capacitor C 3 and a grounded resistor R 3 and an inverted gate N 2 . And the pulse input signal Pin applied to the circuit is inverted through the inversion gate N 3 , and the signal is inverted by a differential circuit composed of a capacitor C 4 and a grounded resistor R 4 . N 4 ) to be connected to the other input terminal of the NAND gate ND.

그리고 이 낸드게이트(ND)의 출력단은 멀티바이브레이터(MV3)의 트리거단자(T)에 연결하고, 전원과 연결된 저항(R5)과 병렬연결된 콘덴서(C5)를 멀티바이브레이터(MV3)의 입력단(Rt,Rc)에 연결하여서 멀티바이브레이터(MV3)의 출력단(Q)신호가 플립플롭(F1)의 동기단자(T)에 인가하도록 연결한다.The output terminal of the NAND gate ND is connected to the trigger terminal T of the multivibrator MV 3 , and a capacitor C 5 connected in parallel with a resistor R 5 connected to a power source is connected to the multivibrator MV 3 . The output terminal Q of the multivibrator MV 3 is connected to the synchronization terminal T of the flip-flop F 1 by connecting to the input terminals Rt and Rc.

또한 초기 입력펄스(Pin)신호와 반전게이트(N5)에서 반전된 신호를 플립플롭(F1)의 입력단(J, K)에 각각 연결한다.Also, the initial input pulse signal and the signal inverted at the inversion gate N 5 are connected to the input terminals J and K of the flip-flop F 1 , respectively.

이와같이 개선하여 구성된 종래의 펄스 지연회로는 제4도에 도시된 파형도에 입각하여 설명하면 다음과 같다.The conventional pulse delay circuit constructed as described above is explained based on the waveform diagram shown in FIG.

즉 제4도의 "A2"와 같은 파형이 회로에 인가되면, 콘덴서(C3)와 저항(R3)을 거쳐서 미분신호로 변환된다.That is, when a waveform such as "A2" in FIG. 4 is applied to the circuit, it is converted into a differential signal through the capacitor C 3 and the resistor R 3 .

이 미분신호는 반전되어 "B2"와 같은 파형으로 낸드게이트(ND)의 한 입력단에 인가된다.This differential signal is inverted and applied to one input terminal of the NAND gate ND in a waveform such as "B2".

한편 입력신호가 반전되어서 미분회로인 콘덴서(C4)와 저항(R4)을 통하여 미분신호로 변환되는데, 이 미분신호가 다시 반전되어 낸드게이트(ND)의 다른 입력단에 "C3"와 같은 파형이 인가된다.On the other hand, the input signal is inverted and converted into a differential signal through the capacitor C 4 and the resistor R 4 which are differential circuits. The differential signal is inverted again to form a waveform such as "C3" at the other input terminal of the NAND gate ND. Is applied.

따라서 낸드게이트(ND)의 출력단에는 "D2"와 같은 파형이 나타나 멀티바이브레이터(MV3)의 입력단(T)에 인가되고, 이 입력신호(A2)에 따라 출력된(Q)에는 "E2"와 같은 파형이 출력되어서 플립플롭(F1)의, 동기단자(T)에 인가된다.Therefore, a waveform such as "D2" appears at the output terminal of the NAND gate ND, and is applied to the input terminal T of the multivibrator MV 3 , and "E2" is output to the output Q according to the input signal A 2 . The waveform is outputted and applied to the synchronization terminal T of the flip-flop F 1 .

그리고 플립플롭(F1)의 입력단(J, K)에는 입력신호(A2)와 이 입력신호를 반전시킨 신호를 각각 인가한다.An input signal A 2 and a signal inverting the input signal are applied to the input terminals J and K of the flip-flop F 1 , respectively.

그러므로 플립플롭(F1)의 출력단(Q)에는 입력신호(A2)에 비해서 일정 시정수(t3)만큼 늦게 상승하고 늦게 하강하여 "F2"와 같은 펄스가 출력된다.Therefore, the output terminal Q of the flip-flop F 1 rises later than the input signal A 2 by a predetermined time constant t 3 and falls late, and outputs a pulse such as “F 2”.

따라서 상기와 같이 개선된 펄스지연회로는 입력펄스에 따른 지연시간을 간단히 조절할 수 있고, 온도변화에도 안전성을 증가시킬 수 있다.Therefore, the improved pulse delay circuit as described above can easily adjust the delay time according to the input pulse and increase the safety even with temperature changes.

그러나 2개의 미분회로가 필요하고 회로를 집적화 하기가 부적당한 단점이 있었다.However, there are disadvantages in that two differential circuits are required and the circuits are inadequate to integrate.

본 고안은 상기한 단점을 해결하기 위하여 안출한 것으로서, 입력펄스의 지연시간을 간단히 조정할 수 있고, 온도변화에 대한 안정성의 증대 및 회로구성을 간단히 할 수 있는 회로를 제공하는 데 있다.The present invention has been made to solve the above disadvantages, and to provide a circuit that can easily adjust the delay time of the input pulse, increase the stability against temperature changes and simplify the circuit configuration.

이하 첨부된 도면에 실시예에 따라 본 고안을 상세히 설명하면 다음과 같다.Hereinafter, the present invention will be described in detail with reference to the accompanying drawings.

제5도는 본 고안에 의한 펄스 지연 회로의 구성을 예시한 회로도로서, 입력펄스(Pin)를 익스클루시브 오아게이트(XOR)의 한 입력단에 인가하고 다른 입력단에는 플립플롭(F2)의 출력단(Q)신호를 인가하도록 연결한다.5 is a circuit diagram illustrating a configuration of a pulse delay circuit according to the present invention, in which an input pulse Pin is applied to one input terminal of the exclusive oragate XOR and an output terminal Q of the flip-flop F2 is applied to the other input terminal. Connect to apply the signal.

그리고 익스클루시브 오아게이트(XOR)의 출력단을 멀티바이브레이터(MV4)의 입력단(T)과 연결하고, 전원(B)과 연결된 저항(R6)은 콘덴서(C6)와 병렬 연결하여 멀티바이브레이터(MV4)의 입력단(Rt, Rc)에 각각 연결한다.The output terminal of the exclusive oragate (XOR) is connected to the input terminal T of the multivibrator MV 4 , and the power source B ) Resistance (R associated with 6) is respectively connected to an input terminal (Rt, Rc) of the capacitor (C 6) and parallel connection by multivibrator (MV 4).

또한 멀티바이브레이터(MV4)의 출력단(Q)은 플립플롭(F2)의 동기단자(T)에 연결하고, 입력신호(Pin)와 이 입력신호를 반전시킨 신호를 플립플롭(F2)의 입력단(J, K)에 인가하도록 연결한다.In addition, the output terminal Q of the multivibrator MV 4 is connected to the synchronous terminal T of the flip-flop F 2 , and the input signal Pin and the signal inverted from the input signal are converted to the flip-flop F 2 . Connect to input terminal (J, K).

이와같이 구성된 본 고안의 펄스 지연 회로에 있어서 입력펄스를 일정시간동안 지연하여 출력하는 동작을 제6도에 도시한 파형도에 입각하여 설명하면 다음과 같다.The operation of delaying and outputting an input pulse for a predetermined time in the pulse delay circuit of the present invention configured as described above will be described based on the waveform diagram shown in FIG.

먼저 플립플롭(F2)의 프리세트(Preset)단자((PR, ST)에 모두 "1"(하이신호)이 인가될때, 회로의 입력단에 제6도의 "A"와 같은 펄스를 공급하면 익스클루시브오아게이트(XOR)의 출력단 신호는 입력펄스(A)가 상승할때 상승하여 "1"이 멀티바이브레이터(MV4)의 입력단에 인가된다.First, when "1" (high signal) is applied to both the preset terminals (PR, ST) of the flip-flop F 2 , a pulse like "A" in FIG. 6 is supplied to the input terminal of the circuit. inclusive Iowa output signal of the aND gate (XOR) is applied to the input terminal of the rise to "1", the multivibrator (MV 4) when the input pulse (a) increases.

이때 시정수 소자(C6, R6)에 의해 일정 시정수(t4)동안 멀티바이브레이터(MV4)의 출력단(Q)에는 "B"의 파형(P1)과 같이 "1"신호로 출력되고, 이와 동시에 출력단(Q)에는 "C"의 파형(P1)과 같이 "0"(로우신호)으로 출력되어서 플립플롭(F2)의 동기단자(T)에 인가된다.The time constant elements (C 6, R 6) on a certain number of time constant by (t 4) multivibrator (MV 4) of the output terminal (Q), the output "1" signal as shown in waveform (P 1) of the "B" for At the same time, the output terminal Q is outputted as "0" (low signal) like the waveform P 1 of "C", and is applied to the synchronization terminal T of the flip-flop F 2 .

그리고 멀티바이브레이터(MV4)의 출력단(Q)에는 "0"에서 "1"로 전위가 상승하여 플립플롭(F2)은 트리거를 발생한다.The potential rises from "0" to "1" in the output terminal Q of the multivibrator MV 4 , and the flip-flop F 2 generates a trigger.

이때 플립플롭(F2)의 입력단(J, K)에는 "1"과 "0"이 입력되어서 출력단(Q)에는 "1"이 출력되어 익스클루시브오아게이트(XOR)에 인가된다.At this time, "1" and "0" are input to the input terminals J and K of the flip-flop F 2 , and "1" is output to the output terminal Q and applied to the exclusive oar gate XOR.

그래서 입력펄스(A)에서 펄스가 하강하는 점에서 익스클루시브 오아게이트(XOR)의 출력단 신호는 "1"이 되어 멀티바이브레이터(MV4)의 입력단(T)에 인가된다.Therefore, when the pulse falls from the input pulse A, the output terminal signal of the exclusive orifice XOR becomes "1" and is applied to the input terminal T of the multivibrator MV 4 .

이때 멀티바이브레이터(MV4)의 출력단(Q)에는 "B"의 파형(P2)과 같이 출력되고, 이와 동시에 출력단(Q)에 는 "C"의 파형(P2)과 같이 출력된다.At this time, the output terminal Q of the multivibrator MV 4 is output as the waveform P 2 of "B", and at the same time, the output terminal Q is output as the waveform P 2 of "C".

상기한 멀티바이브레이터(MV4)의 출력단(Q)신호가 "0"에서 "1"로 상승할때 플립플롭(F2)은 트리거를 발생한다.When the output terminal Q of the multivibrator MV 4 rises from "0" to "1", the flip-flop F 2 generates a trigger.

이때 플립플롭(F2)의 입력단(J, K)에는 "0"과 "1"이 각각입력되어서 출력단(Q)에는 "0"이 출력된다.At this time, "0" and "1" are respectively input to the input terminals J and K of the flip-flop F 2 , and "0" is output to the output terminal Q.

따라서 플립플롭(F2)의 출력단에는 일정시간(t4)동안 지연된 "D"와 같이 파형이 출력된다.Therefore, the waveform is outputted to the output terminal of the flip-flop F 2 as "D" delayed for a predetermined time t 4 .

그리고 플립플롭(F2)의 프리세트단자(PR, ST)에 각각 "1"과 "0"이 인가될때에는 입력신호(A)와 같은 펄스파형이 상승할때 상승하는 폭(t4)의 펄스를 얻을 수 있고, 플립플롭(F2)의 프리세트단자(PR, ST)에 각각 "0"과 "1"이 인가될때에는 반대로 하강하는 폭(t4)의 펄스를 얻을 수 있다.In addition, when "1" and "0" are respectively applied to the preset terminals PR and ST of the flip-flop F 2 , the width t 4 that rises when the pulse waveform as the input signal A rises is increased. A pulse can be obtained, and pulses of opposite width t 4 can be obtained when "0" and "1" are applied to the preset terminals PR and ST of the flip-flop F 2 , respectively.

이상과 같이 본 발명에 의하면 단안정 멀티바이브레이터의 출력펄스의 폭을 간단히 조정할 수 있고, 온도변화에 대한 안정성 증대 및 회로구성을 간단히 설계할 수 있다.As described above, according to the present invention, the width of the output pulse of the monostable multivibrator can be easily adjusted, and the stability against temperature changes and the circuit configuration can be easily designed.

Claims (1)

입력펄스(Pin)와 플립플롭(F2)의 출력신호를 입력으로 하는 익스클루시브 오아게이트(XOR)의 출력을 시정수조자인 저항(R6)과 콘덴서(C6)를 병렬 연결한 단안정 멀티바이브레이터(MV4)의 입력단(T)에 인가하고, 단안정 멀티바이브레이터(MV4)의 출력신호로 플립플롭(F2)을 동기시키며, 입력펄스(Pin)와 이 입력펄스 신호를 반전게이트(N6)로 반전하여 플립플롭(F2)의 입력단(J, K)에 각각 인가하도록 연결하여서 된 것을 특징으로 하는 펄스 지연회로.Monostable with parallel connection of resistor (R 6 ) and capacitor (C 6 ), which is a time constant regulator, to the output of the exclusive oragate (XOR) that inputs the output signal of the input pulse (Pin) and flip-flop (F 2 ). applied to the input terminal (T) of the multivibrator (MV 4), and a monostable output signal of the multivibrator (MV 4) sikimyeo synchronization flip-flops (F 2), turn the pulse input (Pin) and the input pulse signal gate And a pulse delay circuit inverted to (N 6 ) so as to be applied to the input terminals (J, K) of the flip-flop (F 2 ), respectively.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100785342B1 (en) * 2007-02-16 2007-12-17 김상훈 Device for economically extruding toothpaste

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