KR880000809Y1

KR880000809Y1 - Step signal generating apparatus

Info

Publication number: KR880000809Y1
Application number: KR2019850007142U
Authority: KR
Inventors: 박종석
Original assignee: 주식회사 금성사; 허신구
Priority date: 1985-06-14
Filing date: 1985-06-14
Publication date: 1988-03-15
Also published as: KR870001336U

Abstract

내용 없음.No content.

Description

Step signal generator

제1도는 본 고안 장치의 회로도.1 is a circuit diagram of the device of the present invention.

제2(a)도-제2(z)도 는 본 고안 장치의 설명을 위한 파형도.2 (a) to 2 (z) is a waveform diagram for explaining the device of the present invention.

본 고안은 비월주사방식을 유지하면서 고해상도의 기능을 갖도록 한2배 주사를 하는 고해상도 TV수상기에 있어 2배의 비월주사를 행하기 위한 스텝주사용 스텝신호 발생장치에 관한 것이며, 특히 기존의 TV수상기에서 발생되는 수직 및 수평동기 신호를 2배로 활용하여 2배주사용 스텝신호와 2배주사용 수직동기신호를 유출하기 위한 스텝신호 발생장치에 관한 것이다.The present invention relates to a step-injection step signal generator for performing double interlaced scanning in a high-definition television receiver having a double scan to maintain a high resolution function while maintaining the interlaced scanning method. In particular, a conventional TV receiver The present invention relates to a step signal generator for releasing a double dominant step signal and a double dominant vertical synchronous signal by doubling the vertical and horizontal synchronous signals generated by the multiplier.

종래의 로해상도 TV수상기에서는 비월주사를 2배로 행하기 위한 스텝신호를 일반적인 합성 비디오 신호에서 동화펄스신호 및 수직 동기펄스 신호를 계수하여 제1필드와 제2필드를 구분하여 이에 따른 스텝신호를 발생시켜 왔으므로 그 장치 구성이 매우 복잡하였다. 따라서 그 구성이 복잡하므로 제조원가의 상승요인이 되었었다.In a conventional low resolution TV receiver, a step signal for doubling interlaced scanning is counted as a moving picture pulse signal and a vertical sync pulse signal in a general synthesized video signal, and the first field and the second field are divided to generate a step signal accordingly. The device configuration was very complicated. Therefore, the composition was complicated, which led to an increase in manufacturing cost.

본 고안은 일반적인 TV수상기에 통상 존재하는 525주 사선(NTSC 방식)용 수평동기 신호와 수직동기 신호를 이용하여 1050주사용 스텝신호와 수직동기신호를 발생시키도록 하여 그 구성을 매우 간단히하고 원가를 크게 절감할 수 있도록 한 스텝신호 발생장치를 제공하는 것을 목적으로 하며 이하 첨부된 도면을 참조 하면서 본 고안의 구성, 작용 효과를 설명하면 다음과 같다.The present invention generates a 1050 injection step signal and a vertical synchronization signal by using a horizontal sync signal and a vertical sync signal for a 525 scan line (NTSC system), which is usually present in a general television set, thereby making the configuration very simple and cost effective. It is an object of the present invention to provide a step signal generator that can greatly reduce and describe the configuration and operation effects of the present invention with reference to the accompanying drawings.

제1도를 참조하면 본 고안의 구성은, 525주사용 수평동기신호(H/S)를 D-플립플롭(3)의 입력(D)과 반전기(2), 그리고 AND 게이트(4)의 일측입력 및 지연소자(7)의 입력에 연결하고, 525주사용 수직동기신호(V/S)는 D-플립플롭(3)의 입력(CK)과 D-플립플롭(6)의 입력(D)에 연결하며, 반전기(2)의 출력은 AND게이트(3,9)의 일측입력에 연결하고, D-플립플롭(1)의 출력(Q,)은 각각 AND 게이트(3,4)와 OR 게이트(5)를 통하여 D-플립플롭(6)의 입력(CK)에 연결하며, D-플립플롭(6)의 출력(Q)을 AND 게이트(9)의 타측입력에 연결해서 AND 게이트(9)의 출력을 1050주사용 스텝신호로 하고, D-플립플롭(8)의 입력(D,CK)에는 D-플립플롭(6)의 출력(Q)과 지연소자(7)의 출력을 각각 연결하여 D-플립플롭(8)의 출력(Q)을 1050 주사용 수직동기신호로 하여된 것이다. 이러한 본 고안 구성의 작용 효과를 제2(a)도-제2(z)도의 파형도를 참조하여 설명하면 다음과 같다.Referring to FIG. 1, the configuration of the present invention is to provide the 525-injected horizontal synchronizing signal (H / S) of the input (D) of the D-flip flop (3), the inverter (2), and the AND gate (4). It is connected to the input of one side input and the delay element 7, and the 525-injection vertical synchronizing signal (V / S) is input (CK) of the D-flip flop (3) and the input (D) of the D-flip flop (6). ), The output of the inverter 2 is connected to the input of one side of the AND gate (3, 9), and the output (Q, ) Is connected to the input CK of the D-flip flop 6 through the AND gates 3 and 4 and the OR gate 5, respectively, and the output Q of the D-flip flop 6 is connected to the AND gate ( The output of the AND gate 9 is a 1050 injection step signal connected to the other input of 9), and the output Q of the D-flop flop 6 is input to the inputs D and CK of the D-flop flop 8. ) And the output of the delay element 7 are connected to each other so that the output Q of the D-flop flop 8 is a 1050 scanning vertical synchronization signal. If described with reference to the waveform diagram of the second (a) to 2 (z) the effect of the present invention configuration as follows.

제1도에서 D-플립플롭(1)의 입력(D)에 인가되는 525주사용 수평동기신호(H/S)는 제2(a)도, 제2(k)도에서 도시된 바와 같으며 이는 보통의 TV회로에서 쉽게 얻어질 수 있는 것이다.In FIG. 1, the 525 scanning horizontal synchronizing signal H / S applied to the input D of the D-flip flop 1 is as shown in FIGS. 2 (a) and 2 (k). This can be easily obtained in ordinary TV circuits.

수직동기신호는 제2(b)도, 제2(a)도에서 도시된 바와 같다. 제2(a)도∼제2(j)도와 같은 필드 1일때는 수직동기신호의 소인선이 수평동기신호의 "로우"상태에 걸쳐 있다.The vertical synchronization signal is as shown in FIG. 2 (b) and FIG. 2 (a). In the field 1 as shown in Figs. 2 (a) to 2 (j), the sweep line of the vertical synchronization signal spans the " low " state of the horizontal synchronization signal.

한편 제2(k)도∼제2(t)도에 나타낸 필드 2일때를 보면 수직동기신호의 소인선 시점이 수평동기신호의 하이상태에 있게 된다. 따라서 이 두 신호(수평동기신호, 수직동기신호)를 이용하면 필드 1과 필드 2를 구별할 수 있으며, 필드 1일때는 수직동기신호가 하이상태로 바뀌는 시점에서 스텝신호를 넣지 않으며 필드 2일때는 이를 삽입시키는 작용을 할 수 있는 것이다.On the other hand, in the case of the field 2 shown in Figs. 2 (k) to 2 (t), the sweep line timing of the vertical synchronization signal is in the high state of the horizontal synchronization signal. Therefore, using these two signals (horizontal synchronization signal, vertical synchronization signal), it is possible to distinguish between field 1 and field 2.In the case of field 1, the step signal is not input at the time when the vertical synchronization signal changes to high state. It can act to insert it.

D-플립플롭(1)의 입력(D)에 수평동기신호가 가해지고 클럭입력(K)에 수직동기신호가 가해지면 출력(Q)는 제2(c)도, 제2(m)도와 같이 동작한다.When a horizontal synchronous signal is applied to the input D of the D-flop flop 1 and a vertical synchronous signal is applied to the clock input K, the output Q is as shown in the second (c) and the second (m). It works.

D-플립플롭(1)의 출력(Q,)은 필드가 진행되면서 "하이"및 "로우"상태가 반복되면 출력(Q)이 "로우"일때는 필드1, "하이"일때는 필드 2를 각각 나타낸다. 이들 출력(Q,)은 AND 게이트(3,4)에 가해지며 AND 게이트(3)의 출력신호는 제2(d)도, 제2(n)도에 나타내었으며 AND 게이트(4)의 출력신호는 제2(e)도, 제2(o)도에 각각 나타내었다. 이들 신호는 오아게이트(5)에서 합성되어 제2(f)도, 제2(p)도에 나타낸 파형과 같은 신호를 발생 시킨다. 오아게이트(5)의 출력은 D-플립플롭(6)의 클럭입력(CK)에 가해지며 입력(D)에 가해지는 수직동기 신호값에 따라 제2(g)도, 제2(q)도에 나타낸 것과 같은 신호를 출력(Q)에 나타나게 한다. D-플립플롭(6)의 출력(Q)은 반전기(2)의 출력과 AND 게이트(9)에 가해지며 제2(i)도, 제2(s)도에 나타낸 바와같은 1050주사용 스텝신호(S/S)출력을 제공하는 것이다. 한편, D-플립플롭(6)의 출력(Q)은 D-플립플롭(8)의 입력(D)에 가해지며 D-플립플롭(8)의 클럭입력(CK)은 수평동기신호(H/S)를 시간(T)만큼 지연된(지연소자(7)를 통과한)신호로 가하고 있는 것이다.Output of D-Flip-Flop (1) (Q, ) Indicates field 1 when the output Q is "low" when the "high" and "low" states are repeated as the field progresses, and field 2 when the "high" is shown. These outputs (Q, ) Is applied to the AND gates 3 and 4, and the output signal of the AND gate 3 is shown in the second (d) and the second (n) degrees, and the output signal of the AND gate 4 is the second (e). ) Is also shown in FIG. 2 (o). These signals are synthesized in the oragate 5 to generate a signal similar to the waveforms shown in the second (f) and second (p) diagrams. The output of the oar gate 5 is applied to the clock input CK of the D-flip flop 6, and according to the vertical synchronization signal value applied to the input D, the second (g) and the second (q) Make a signal such as shown at output Q. The output Q of the D-flop flop 6 is applied to the output of the inverter 2 and the AND gate 9 and 1050 injection steps as shown in the second (i) and second (s) diagrams. It is to provide signal (S / S) output. On the other hand, the output Q of the D-flop flop 6 is applied to the input D of the D-flop flop 8 and the clock input CK of the D-flop flop 8 is the horizontal synchronization signal H /. S is added to the signal delayed by the time T (passed through the delay element 7).

이때 지연시간(T)은 제2(g)도에 나타낸 신호를 D-플립플롭(8)에서 래치할 수 있을 정도의 값이 필요하며 이는 제2(j)도, 제2(t)도에 나타내었다. 이와같은 조건이 만족되면 D-플립플롭(8)의 출력(Q)에는 제2(i)도, 제2(s)도와 같은 파형의 신호가 나타나며, 이는 새로운 수직동기신호(V/S')로서 수직편향부에 가해지게 되는 것이다. 이와같은 스텝신호(S/S)와 새로운 수직동기신호(V/S')는 필드 1일때와 필드 2일때를 종합하여 볼때 제2(u)도-제2(z)도와 같이 된다. 제2(u)도는 525 주사용 15,75KHZ의 수평동기신호(H/S)이고 제2(v)도는 두배주사(1050 주사)가 가능한 31.5KHZ의 새로운 수평동기신호를 나타내고 있다. 즉, 제2(y)도에 나타낸 수평편향신호는 제2(v)도에 나타낸 수평동기신호(31.5KHZ)를 적분한 것과 같은 파형을 갖고 있는 것이다.At this time, the delay time T needs to be large enough to latch the signal shown in FIG. 2 (g) in the D-flip-flop 8, which is in FIG. 2 (j) and FIG. 2 (t). Indicated. If this condition is satisfied, a second waveform (i) and a second waveform (s) are displayed at the output Q of the D-flop flop 8, which is a new vertical synchronization signal (V / S '). As a vertical deflection. The step signal S / S and the new vertical synchronization signal V / S 'are equal to the second (u) and second (z) degrees when the field 1 and the field 2 are combined. FIG. 2 (u) shows a horizontal sync signal H / S of 15,75KHZ for 525 scans and FIG. 2 (v) shows a new horizontal sync signal of 31.5KHZ for double scanning (1050 scans). That is, the horizontal deflection signal shown in FIG. 2 (y) has the same waveform as the integral of the horizontal synchronous signal 31.5KHZ shown in FIG. 2 (v).

여기서 스텝신호는 제2(w)도와 같은 형태를 취하고 있으며 점선으로 나타낸 부분은 필드 2일 경우이다.In this case, the step signal has a shape similar to that of the second (w) diagram and the part indicated by the dotted line is the case of field 2.

이는 제2(a)도∼제2(t)도에서 스텝신호와 D-플립플롭(8)의 출력(Q)에 나타나는 새로운 수직동기신호(V/S')사이의 위상관계를 비교하여보면 쉽게 이해가 되는 것이다.This is a comparison of the phase relationship between the step signal and the new vertical synchronization signal V / S 'appearing at the output Q of the D-flip flop 8 in FIGS. 2 (a) to 2 (t). It is easy to understand.

따라서 제2(w)도 및 제2(x)도에 나타낸 스텝신호 및 수직동기신호를 바탕으로 수직편향신호를 도출해보면 제2(z)도와 같은 파형으로 나타나게 된다.Accordingly, when the vertical deflection signal is derived based on the step signal and the vertical synchronization signal shown in FIGS. 2 (w) and 2 (x), the waveform is shown as the second (z) diagram.

이것을 보면 필드 1일때와 2일때 일정폭 만큼 차이를 두고 수직편향신호가 가해지고 있으며 이를 통해 비월주사의 효과가 유지되면서 두배주사를 가능하게 하는 것이다.In this case, the vertical deflection signal is applied with a certain width difference between the field 1 and the 2, thereby enabling double scanning while maintaining the interlaced effect.

이상에서 설명된 바와같이 본 고안에 의하면 현재 NTSC식으로 방송되는 비월주사 525주사신호를 수신 장치에서 두배로 증가시키되 기존의 수평, 수직동기신호를 그대로 이용하므로 그 구성이 매우 간단하며 제조원가를 매우 낮출 수 있는 것이다.As described above, according to the present invention, the interlaced scan 525 scan signal, which is currently broadcast in NTSC format, is doubled in the receiving device, but the existing horizontal and vertical synchronization signals are used as they are, so the configuration is very simple and the manufacturing cost is very low. It can be.

Claims

Connect the 525 scan horizontal sync signal (H / S) to the input (D) and inverter (2) of the D-flop flop (3), and to the input of one side of the AND gate (4) and the input of the delay element (7). The 525 vertical vertical synchronizing signal (V / S) is connected to the input (CK) of the D-flip flop (3) and the input (D) of the D-flip flop (6), and the output of the inverter (2). Is connected to the input of one side of the AND gate (3,9), the output of the D-flip-flop (Q, ) Is connected to the input CK of the D-flip flop 6 through the AND gates 3 and 4 and the oragate 5, respectively, and the output Q of the D-flip flop 6 is connected to the AND gate ( The output of the AND gate 9 is a 1050 injection step signal connected to the other input of 9), and the output Q of the D-flop flop 6 is input to the inputs D and CK of the D-flop flop 8. ) And the output of the delay element (7), respectively, so that the output (Q) of the D-flip-flop (8) is a 1050 scan direct synchronization signal.