KR830002299B1

KR830002299B1 - Digital tuning device

Info

Publication number: KR830002299B1
Application number: KR1019800002124A
Authority: KR
Inventors: 굿칠데 노리에 헨더손 죤; 마틴 윈 찰스; 죠셉 마투로 로버트
Original assignee: 알. 씨. 에이. 코퍼레이션; 에드워드 제이. 노오턴
Priority date: 1979-05-30
Filing date: 1980-05-29
Publication date: 1983-10-21
Also published as: AU532355B2; FI801674A; GB2052903B; PL224632A1; PL130381B1; ES491963A0; ES8103524A1; SE8003855L; FR2458189A1; DE3020663A1; GB2052903A; KR830003982A; IT1131190B; NZ193794A; IT8022326A0; AU5872180A

Abstract

내용 없음.No content.

Description

Digital tuning device

제1도, 제1a도, 제1b도 및 제1c도는 텔레비죤 수상기에 사용되는 본 발명 동조 시스템의 한 실시예를 계략적으로 도시한 계통도,1, 1a, 1b and 1c are schematic diagrams schematically showing one embodiment of the present tuning system for use in a television receiver;

제2도는 본 발명 동조장치를 쉽게 이해하기 위해서 본 발명 동조장치에 사용될 수 있는 전압 제어 동조기의 동조전압 특성을 동시한 도면,2 is a view simultaneously showing the tuning voltage characteristics of a voltage controlled tuning device that can be used in the tuning device of the present invention in order to easily understand the tuning device of the present invention;

제3도는 본 발명 동조장치에 사용된 경계전압 기억장치의 기억위치를 도시한 도면,3 is a diagram showing a storage position of the boundary voltage memory device used in the tuning device of the present invention;

제4a도, 제4b도 및 제4c도는 제1도, 제1a도, 제1b도, 및 제1c도에 도시한 회로의 작동을 나타내는 흐름도,4A, 4B, and 4C are flowcharts showing the operation of the circuit shown in FIGS. 1, 1a, 1b, and 1c;

제5도 및 제6도는 본 발명에 사용된 경계전압 메모리를 프로그램하기 위한 장치를 도시한 계통도,5 and 6 are schematic diagrams showing an apparatus for programming a threshold voltage memory used in the present invention;

제7도 및 제8도는 본 발명 동조장치의 실시부분을 도시한 논리계통도 있다.7 and 8 also show a logic system showing an embodiment of the present invention tuning device.

본 발명은 디지를 동조장치에 관한 것이다. 라디오 수신기 또는 텔레비젼 수상기를 동조하도록 전압계어발진기를 제어하여 국부발진신호를 발생시키는 디지틀 동조장치는 잘 알려져 있으며, 이와 같은 디지틀 동조장치는 일반적으로 주파수 합성기(synthesizer), 전압합성기 또는 전압 소인형(掃引型)이 될 어떠한 장치일 수도 있다.The present invention relates to a digital tuning device. Digital tuning devices that generate a local oscillation signal by controlling a voltmeter oscillator to tune a radio receiver or television receiver are well known, and such digital tuning devices are generally frequency synthesizers, voltage synthesizers, or voltage sweepers. It may be any device that will be a type.

주파수합성기는 일반으로 폐루우프형이며 어느 한 유형의 합성기는 국부발진신호의 분주(分周)에 의하여 얻어진 가변주파수 신호와 비교적 안정된 기존 주파수 신호와의 위상 및 주파수를 동시에 비교하거나 개별적으로 비교하는 것에 의하여 국부 발진신호용의 제어전압을 발생시키는 위상 또는 주파수 비교기를 포함하고 있다. 이 루우프의 주파수와 그에 의한 그 국부발진신호의 주파수는 그 루우프내에서 그정분주비로 프로그램 가능한 분주기의 분주비(分州比)에 의하여 결정되며, 그 프로그램 가능한 분주기는 선택된 채널의 번호를 나타내는 2진 신호에 응답하여 제어되며 특정한 국부발진주파수를 결정한다. 주파수 합성기의 다른 유형은 전압제어 국부발진기의 신호의 사이클 수를 계수하는 계수기와, 이 계수기에 누산된 수치를 선택된 채널의 번호를 나타내는 2진 신호로부터 인출된 수치와 비교하여 국부발진기이 제어전압을 생성하는 계수비교기를 포함하고 있다. 어느 방식에 있어서도 선택된 채널의 번호를 나타내는 2진 신호에 응답하여 그 채널번호를 용이하게 표시할 수가 있다. 이와 같은 주파수 합성기는 이 장치의 폐루우프의 특성으로 국부 발진신호의 주파수가 비교적 정확하다고 하는 장점이 있으나, 절대필요한 고수분주기 및 계수기의 가격이 매우 고가이다.A frequency synthesizer is generally a closed loop type, and either type of synthesizer is used to compare the phase and frequency of a variable frequency signal obtained by division of a local oscillation signal with a relatively stable existing frequency signal simultaneously or separately. And a phase or frequency comparator for generating a control voltage for the local oscillation signal. The frequency of this loop and thus the frequency of its local oscillation signal is determined by the division ratio of the divider programmable within the loop at its fractional ratio, and the programmable divider determines the number of the selected channel. It is controlled in response to the representing binary signal and determines the specific local oscillation frequency. Another type of frequency synthesizer is a counter that counts the number of cycles of a signal of a voltage controlled local oscillator, and the local oscillator generates a control voltage by comparing the value accumulated in the counter with a value derived from a binary signal representing the number of the selected channel. A coefficient comparator is included. In either manner, the channel number can be easily displayed in response to a binary signal indicating the number of the selected channel. Such a frequency synthesizer has the advantage that the frequency of the local oscillation signal is relatively accurate due to the closed loop characteristic of the device, but the price of the high frequency and counter which is absolutely necessary is very expensive.

전압합성기는 일반적으로 개방루우프 장치로 구성되어 통상 사용자가 선택할 수 있는 각 채널에 대한 동조전압을 나타내는 2진신호를 기억하기 위한 복수개의 동조전압 기억위치를 가진 기억장치를 갖추고 있다. 선택 채널의 채널번호는 예컨대 그 채널번호를 나타내는 2진수에 응답하여 용이하게 표시되며, 그에 대응하는 동조전압 기억위치를 어드레스하는데 이용할 수가 있다. 이와 같은 전압합성기는 고속분주기나 계수기를 필요로 하지 않으므로 주파수 합성기에 비하여 비교적 비싸지 않다는 장점이 있으나, 동조전압 기억위치에 기억된 2진신호를 대응하는 동조전압 기억위치에 기억된 2진신호를 대응하는 동조전압으로 변환시키는데 요하는 정밀도 및 분해도가 개방 루우프장치에서는 용이하게 얻어질 수 없으므로 그 정밀도가 낮아진다.The voltage synthesizer is generally composed of an open loop device and has a storage device having a plurality of tuning voltage storage positions for storing a binary signal indicative of a tuning voltage for each channel that can be selected by a user. The channel number of the selected channel is easily displayed in response to a binary number representing the channel number, for example, and can be used to address the corresponding tuning voltage storage position. Such a voltage synthesizer has the advantage of being relatively inexpensive compared to a frequency synthesizer because it does not require a high-speed divider or a counter, but it corresponds to a binary signal stored at a tuned voltage storage location corresponding to a binary signal stored at a tuned voltage storage location. The precision and resolution required to convert to the tuning voltage can not be easily obtained in an open loop device, so the accuracy is lowered.

전압 소인형(掃引型)의 동조장치도 여러가지가 알려져 있다. 이러한 유형의 장치는 모두 기본적으로 램프 동조전압을 발생시키고 이것은 사용하여 국부발진신호의 주파수를 소인한다. 이 장치에서 가장 간단한것은 사용자가 전위차계등을 사용하여 동조전압은 가감하여 소요의 국(局)에 도달하였는지 아닌지를 결정하는 것이다. 반송파가 자동적으로 검출될 때까지 동조전압의 크기가 변하는 신호소인 장치도 또한 잘 알려져 있다. 이와 같은 소인방식은 소요의 채널이 포착될 때까지 동조전압이 연속적으로 변하기 때문에 전압합성기보다 비교적 정밀도가 좋고, 또한 고속의 분주기나 계수기를 필요로 하지 않으므로 주파수 합성기보다 비교적 염가라고 하는 장점이 있으나, 동조전압이 선택된 채널의 번호를 나타내는 2진신호를 사용하여 작동되는 장치에 의하여 발생되지 않기 때문에 채널을 확인하는 장치를 추가로 설치할 필요가 있디.Various types of tuning devices for voltage sweep type are also known. All of these types of devices basically generate lamp tuning voltages that they use to sweep the frequency of the local oscillation signal. The simplest in this device is to determine whether or not the user has reached the required station by adding or subtracting the tuning voltage using a potentiometer or the like. Devices are also well known that are signal sources whose magnitude of tuning voltage changes until the carrier is automatically detected. This sweeping method has the advantage of being relatively more accurate than a voltage synthesizer because the tuning voltage is continuously changed until the required channel is captured, and it is relatively cheaper than a frequency synthesizer because it does not require a high speed divider or counter. Since the tuning voltage is not generated by the device operating using the binary signal indicating the number of the selected channel, it is necessary to install an additional device for identifying the channel.

그속계수기를 사용하여 국부발진신호의 주파수를 결정하고 이 주파수로부터 선택된 채널의 번호를 인출할 수는 없으므로 소인장치의 경우는 원가효율 유지를 위해 고속 계수기의 사용을 피하여야 한다.The speed counter should not be used to determine the frequency of the local oscillation signal, and the number of the selected channel can not be extracted from this frequency. Therefore, the use of high speed counters should be avoided for the maintenance of cost efficiency.

동조전압을 시험하므로 수상기가 동조되어 있는 채널을 검출하는 장치도 공지이다. 이러한 장치에서는 수상기가 이미 동조되어 있는 채널의 동조전압을, 기억장치의 기억위치에 기억된 각 채널의 동조전압의 크기에 상당한 크기의 전압과 비교하여, 그 동조전압과 기억전압의 어느 하나와의 사이에 적어도 그값에 근사하게 도달될 때까지 순차로 그 기억위치를 어드레스한다. 선택된 채널의 번호는 그 근사치의 동일값을 갖는 기억위치의 어드레스에 의하여 검출된다. 이러한 장치는 텔레비젼의 동작시험에 있어서의 한정된 수의 채널을 식별하기 위하여 사용될 수는 있으나, 텔레비젼 수상기에 있어서 동조범위가밀접하여 있는 채널을 정확히 확인하기에는 상당한 분해도를 필요로 하므로 텔레비젼의 동조범위의 전채널을 식별하는데는 특히 부적당하다. 나아가 이와 같은 검출장치는 특히 소인형장치에 있어서 소정 채널이 확인될 때까지 동조전압이 변하므로 그때까지에 지난 채널의 번호를 표시하는데는 적당치 않다. 소인형장치에서는 소요채널에 도달하기까지 통과한 채널의 채널번호를 표시하여, 사용자가 장치가 동작중이라고 하여도 가시표시를 하게 하여 소정의 채널를 탐색하는 중에 겉보기만으로도 채널을 확실히 식별할 수 있게 하는 것이 좋다.Since the tuning voltage is tested, a device for detecting a channel to which the receiver is tuned is also known. In such a device, the tuning voltage of the channel to which the receiver is already tuned is compared with a voltage of a magnitude that is significant to the magnitude of the tuning voltage of each channel stored in the storage position of the storage device. The memory addresses are sequentially addressed until at least approximately that value is reached. The number of the selected channel is detected by the address of the storage position having the same value of its approximation. Such a device may be used to identify a limited number of channels in the operation test of a television, but requires a significant resolution to accurately identify the channels in close proximity of the tuning range in a television receiver, thus requiring full resolution of the television's tuning range. It is particularly inadequate for identifying channels. Furthermore, such a detection device is not suitable for displaying the number of the last channel until then because the tuning voltage changes until a certain channel is identified, especially in a small doll. In the small doll device, the channel number of the channel that passed to reach the required channel is displayed so that the user can make a visible display even when the device is in operation so that the channel can be clearly identified while searching for a predetermined channel. good.

수상기를 각 채널에 동조하는 장치는 동조전압의 크기에 따라 수상기를 각 채널에 동조하는데에 적합한 국부발진신호를 발생시키는 국부발진기를 포함하고 있다. 동조전압은 그 크기를 바구어 자동적으로 소정의 채널을포착하는 신호탐색수단 또는 그 동조전압의 크기를 사용자가 소정채널을 포착할 때까지 변화시키는 수동장치를 설치한 장치에 의하여 발생될 수 있다. 채널번호의 표시를 위하여 동조장치는 인접채널의 동조전압 범위간의 주파수로 동조전압에 신질적으로 같은 경계전압을 나타내는 2진신호를 개별적으로 기억하는 복수개의 기억위치를 지닌 예컨데 프로그램 가능한 판독전용 기억장치(PROM) 등의 기억수단을 구비하고 있다. 이 기억장치를 어드레스하기 위하여 어드레스 장치가 설치되고 그 기억위치가 어드레스 되면, 비교기에 의하여 동조전압이 경계전압과 비교된다. 미리 결정된 어느 한 동조전압 및 어드레스된 기억장치에 관계하는 경계전압의 크기가 다른 전압의 크기를 초과할 때까지, 다음의 채널에 대한 경계전압에 대응하는 기억위치를 어드레스장치에 의하여 어드레스 하도록 하는 제어수단이 있다. 어드레스되어 있는 기억위치에 관련된 채널의 채널번호는 채널번호 표시장치에 의하여 표시된다. 동조전압의 크기가 별화되고 있는 때도 채널번호를 표스하는 것이 바람직한 경우는 추가의 수단에 의하여 그 동조전압의 변화기간중 기억위치를 순차로 어드레스 하도록 하면 된다.The apparatus for tuning the receiver to each channel includes a local oscillator for generating a local oscillation signal suitable for tuning the receiver to each channel according to the magnitude of the tuning voltage. The tuning voltage can be generated by means of a signal search means for varying the magnitude and automatically capturing a predetermined channel, or a device equipped with a manual device for changing the magnitude of the tuning voltage until the user captures the predetermined channel. For display of channel numbers, the tuning device is a programmable read only storage device having a plurality of storage locations for individually storing binary signals having a boundary voltage substantially equal to the tuning voltage at frequencies between tuning voltage ranges of adjacent channels. And storage means such as (PROM). When an address device is provided to address this storage device and its storage location is addressed, the tuning voltage is compared with the threshold voltage by a comparator. Control to address the storage position corresponding to the boundary voltage for the next channel by the address apparatus until the magnitude of the predetermined tuning voltage and the boundary voltage associated with the addressed storage device exceeds the magnitude of the other voltage. There is a means. The channel number of the channel related to the addressed storage position is displayed by the channel number display device. When it is desirable to express the channel number even when the magnitude of the tuning voltage is different, additional storage means may be sequentially addressed during the change period of the tuning voltage.

다음에 본 발명을 첨부도면을 참조하면서 상세히 기술하면 다음과 같다.Next, the present invention will be described in detail with reference to the accompanying drawings.

제1도에 도시된 컬러텔레비젼 수상기는 IF 신호를 발생하도록 설치된 안테나 (1), RF 처리기(3), 믹서(5) 및 전압제어국부발빈기(7)를 포함하고 있다. IF 신호는 IF 처리기(5)로 처리되고 난 다음 음성처리기(11), 화성처리기(13) 및 동기장치(15)로 공급된다. 음성처리기(11)에 의하여 IF 신호로부터 발생된 음성신호에 응답하여 스피이커(17)에 의하여 발성되며, 또, 화성처리기(13)에 의하여 IF 신호로부터 인출된 화상신호에 응답하여 영상관(19)에 적. 록. 청의 정보를 나타내는 전자비임이 발사된다. 이 전자비임은 동기장치(15)에 의하여 IF 신호로부터 인출된 수폐수직의 동기펄스에 응답하면서 편향기(21)에 의하여 발생된 수평수직의 동기신호에 응답하여 라스터위치에서 편향되어 영상을 형성한다. 국부발진기(7)는 채널 2내지 6의 저 VHF 대(VL), 채널 7내지 13의 고 VHF 대(VH) 및 채널 14내지 83의 UHF 대(U)의 각각에 대한 피동조 회로(도시하지 않을)를 구비하고 있다. 이들의 피동조회로는 본 발명에 따라서 구성된 동조방식(23)에 의하여 발생된 VL, VH 및 U의 각 대역선택신호에 응하여 선택적으로 작동된다. 각 동조회로는 유도자 및 바렉터(가변용량) 다이오우드(도시하지 않음)을 포함하여 이 바렉터다이오우드는 동조장치(23)에서 발생된 동조전압에 의하여 역바이어스되고, 전기용량을 나타낸다. 이 동조전압의 크기에 의하여 동조회로의 캐패시턴스가 결정되며, 그이 의하여 국부발진기(23)의 주파수가 정해진다. 또한 대역선택 신호 및 동조신호는 RE 처리기(3)에도 공급되어서 선택적으로 작동되는 피동조회로를 국부발진기(7) 내의 어느한 신호회로와 동일하게 제어하고, 국부발진기(7)의 동조를 추종하도록 한다.The color television receiver shown in FIG. 1 includes an antenna 1, an RF processor 3, a mixer 5, and a voltage controlled local generator 7 installed to generate an IF signal. The IF signal is processed by the IF processor 5 and then supplied to the voice processor 11, the harmonic processor 13, and the synchronizer 15. The speaker 19 is uttered by the speaker 17 in response to an audio signal generated from the IF signal by the audio processor 11, and in addition to the image signal drawn from the IF signal by the chemical processor 13 Ever. rock. An electronic beam is launched showing the blue information. The electron beam is deflected at the raster position in response to the horizontal and vertical synchronization signals generated by the deflector 21 while responding to the synchronization pulse of the closed vertical pulled out from the IF signal by the synchronizer 15 to form an image. do. The local oscillator 7 is a passive circuit (not shown) for each of the low VHF bands (VL) of channels 2 to 6, the high VHF bands (VH) of channels 7 to 13 and the UHF bands (U) of channels 14 to 83 (not shown). Not). These driven circuits are selectively operated in response to respective band selection signals of VL, VH, and U generated by the tuning method 23 constructed in accordance with the present invention. Each tuning circuit includes an inductor and a varactor (variable capacitance) diode (not shown), which is reverse biased by the tuning voltage generated in the tuning device 23, and exhibits capacitance. The capacitance of the tuning circuit is determined by the magnitude of this tuning voltage, whereby the frequency of the local oscillator 23 is determined. In addition, the band selection signal and the tuning signal are also supplied to the RE processor 3 to control the driven circuit selectively operated in the same way as any signal circuit in the local oscillator 7 and to follow the tuning of the local oscillator 7. do.

IF 신호의 일부는 IF 신호의 화상 반송파 성분의 주파수의 공칭치(예컨대 45.75MH_Z)로부터의 편차의 크기를 나타내는 크기의 자동미동조(AGC)신호를 발생시키는 AGC 변별기(25)에 공급된다. 이 AGC 신호는 후술하는 바와 같이 동조전압을 발생시키는 동조장치(23)에서 이용된다. IF 신호는 자동 이득제어기(AFC)(27)에도 공급되며, IF 신호의 진폭에 의하여 나타내는 RF 신호의 강도에 따라 RF 단 및 IF 단의 이득을 개별적으로 제어하는 RF 및 IF 의 AGC 신호를 발생시킨다.A portion of the IF signal is supplied to an AGC discriminator 25 that generates an AGC signal of magnitude indicating the magnitude of the deviation from the nominal value of the frequency of the image carrier component of the IF signal (eg 45.75MH _Z ). . This AGC signal is used in the tuning device 23 for generating a tuning voltage as described later. The IF signal is also supplied to an automatic gain controller (AFC) 27 and generates AGC signals of RF and IF which individually control gains of the RF stage and the IF stage according to the strength of the RF signal represented by the amplitude of the IF signal. .

제1도에 나타내는 수상기부분은 동조장치(23)이외의 통상의 것이며 예컨대 R. C. A사 (RCA Corp.)에서 제조되어 「R. C. A 서어비스 데이타」 1978년 제 C-7호에 기째된 CTC-93형 텔레비젼에 설치한 장이여도 좋다. 동조장치(23)는 상기의 소인신호 탐색형의 것으로 로프전압발생기(29) 및 자동채널 검출회로(31)를 포함하고 있으며 사용자가 상부의 압압 버튼(UPPB)(33)이나 하부의 압압 버튼(DNPB)(35)을 누르면 램프전압발생기는 자동채널검출회로가 표시 조건에 맞는 최초의 채널을 검출하기까지 상승 또는 처하하는 램프전압을 개별적으로 발생시킨다.The water receiver portion shown in FIG. 1 is common other than the tuning device 23, and is manufactured by, for example, R. C. A (RCA Corp.), and the "R. C. A Service Data ”This may be a cabinet installed on a CTC-93 television set in C-7 of 1978. The tuning device 23 is of the above-mentioned sweep signal search type and includes a rope voltage generator 29 and an automatic channel detection circuit 31. The tuning device 23 has a user's upper push button (UPPB) 33 or lower push button ( Pressing DNPB) 35 causes the ramp voltage generator to individually generate ramp voltages that rise or fall until the automatic channel detection circuit detects the first channel meeting the display conditions.

채널식별장치(36)는, UPPB(33) 또는 DNPB(35)의 어느 하나는 압압한 후에 수상기를 동체장치(23)에 의하여 동조시킨 최초의 채널번호 및 그 채널에 도달하기까지 통과한 채널의 채널번호를 표시한다. 이 후자의 경우에 있어서 사용자는 선택하고자 하는 채널의 탐색중에 동조장치(23)가 작동하고 있는 것을 알 수 있다. 특히 UHF 대에 있어서는 선택하고자 하는 채널이 상당히 떨어져 있는 수가 있으므로 이러한 작동은 바람직하다.The channel identification device 36 is the first channel number tuned by the fuselage device 23 after either the UPPB 33 or the DNPB 35 is pressed and the channel of the channel passed to reach the channel. Displays the channel number. In this latter case, the user can see that the tuning device 23 is operating during the search for the channel to be selected. This is particularly desirable for UHF bands because the channels to be selected may be quite far apart.

채널식별장치(36)는 동조장치(23)가 수상기를 동조할 수 있는 채널 2내지 83의 각각에 대응하는 동조전압범위의 처저치 및 최고치에 해당되게 한 크기의 경계전압을 나타내는 2직신호를 기억하는 기억위치를 가진 동제전압 경계기억장치(37)를 포함하고 있다. 이 동기전압 경계전압기억장치(37)는 후술하는 이유에서 PROM을 구비하고 있으며 이 PROM의 기억위치를 동조전압경계기억 어드레스 레지스터(39)가 마이크로프로세셔(41)의 제어에서 어드레스 한다. 채널식별장치(36)는 또 채널번호 2내지 83을 나타내는 2진 번호를 기억하는 기억위치를 가직 판독전용 기억장치(ROM)를 포함한 채널번호 기억장치(43)와 이 기억장치(43)의 기억위치를 마이크로프로세서(41)의 제어하에 호출하는 채널번호 어드레스레지스터(45)를 구비하고 있다.The channel identification device 36 outputs a binary signal representing a threshold voltage of a magnitude corresponding to the peak and peak of the tuning voltage range corresponding to each of channels 2 to 83 to which the tuning device 23 can tune the receiver. A dynamic voltage boundary storage device 37 having a storage position to be stored is included. The synchronous voltage boundary voltage storage device 37 has a PROM for the reason described later, and the tuning voltage boundary memory address register 39 addresses the storage position of the PROM under the control of the microprocessor 41. The channel identification device 36 further stores a channel number storage device 43 including a read only storage device (ROM) and a storage position for storing a binary number indicating channel numbers 2 to 83 and the storage of the storage device 43. A channel number address register 45 for calling the position under the control of the microprocessor 41 is provided.

기억장치(37)의 기억위치가 어드레스기면 디지틀 아나로그 변환기(D/A)(47)는 기억된 2직 신호에 응답하여 경계전압을 발생시킨다. 동조전압이 상승하는 방향으로 변화하면, 상부전압 비교기(49)에 의하여 상부경계전압이 동조전압에 비교되어 선택하고자 하는 채널을 검출하지 않는 한 동조전압이 그 상부 경계전압보다 높을 때는 항상 비교기(49)로부터 어드레스 변경신호가 발생동는데, 이것은 상의 램프신호에 의하여 작동되는 앤드(AND) 게이트(51) 및 오어(OR) 게이트(53)를 경유하여 마이크로프로세서(41)에 공급된다. 이에 응답하여 마이크로프로세서(41)는 동조전압 어드레스 레지스터(39)가 그 다음의 높은 채널에 대한 상부경계 전압에 해당하는 동조전압경계기억장치(37)의 기억장치를 어드레스하는 동시에 채널번호 어드레스 레지스터(45)에 다음의 높은 채널에 대한 채널번호 기억장치(43)의 기억위치를 어드레스 한다. 또 동조전압이 저하하는 방향으로 변화하면, 하전압비교기(55)에 의하여 하부 경계전압이 동조전압과 비교되며 선택하고자하는 채널이 검출되지 않는 한, 동조전압이 그 하부경계전압별다 낮은 때는 항상 그 비교기(55)에서 어드레스 변경 신호가 발생되며, 이 신호는 하램프 신호에 의하여 작동되는 엔드게이트(57) 및 오어게이트(53)를 경유하여 마이크로프로세서 (41)에 공급된다. 이러한 어드레스 변경신호에 응답하여 마이크로프로세서(41)는 동조전압경계 어드레스 레지스트(39)에 그 다음의 낮은 채널에 대한 하부 경계전압에 해당하는 동조전압 경계기억장치(37)의 기억위치를 어드레스함과 동시에 채널번호 어드레스 레지스터45)의 그 다음의 낮은 채널에 대한 채널번호에 해당하는 채널번호 기억장치(43)의 기억위치를 어드레스 한다.When the storage position of the storage device 37 is an address, the digital analog converter (D / A) 47 generates a threshold voltage in response to the stored straight signal. When the tuning voltage changes in a rising direction, the comparator 49 is always higher when the tuning voltage is higher than its upper threshold voltage unless the upper boundary voltage is compared with the tuning voltage by the upper voltage comparator 49 to detect a channel to be selected. An address change signal is generated from < RTI ID = 0.0 > 1, < / RTI > which is supplied to the microprocessor 41 via an AND gate 51 and an OR gate 53 which are operated by the ramp signal of the phase. In response, the microprocessor 41 addresses the storage device of the tuning voltage boundary storage device 37 corresponding to the upper boundary voltage for the next high channel, while the channel number address register ( 45 stores the storage position of the channel number storage device 43 for the next higher channel. When the tuning voltage is changed in a decreasing direction, the lower voltage comparator 55 compares the lower boundary voltage with the tuning voltage and always adjusts the tuning voltage when the tuning voltage is lower than the lower boundary voltage. An address change signal is generated in the comparator 55, and this signal is supplied to the microprocessor 41 via the end gate 57 and the or gate 53, which are operated by the lower ramp signal. In response to this address change signal, the microprocessor 41 addresses a tuning position of the tuning voltage boundary storage device 37 corresponding to the lower threshold voltage for the next lower channel in the tuning voltage boundary address resist 39. At the same time, the storage position of the channel number storage device 43 corresponding to the channel number for the next lower channel of the channel number address register 45 is addressed.

채널번호 기억장치(43)의 기억장치가 어드레스 되면 숫자표시를 위채 예컨대 통상의 방식으로 배치된 7개 세그먼트 발광다이오우드 배열의 2조로 이루어진 2자리 채널번호 표시장치(59)가 그에 해당하는 채널번호를 표시한다. 또한 대역 데코우더(61)는 이 채널번호를 시험하여 대역 선택 신호(VL), (VH), (U)를 발생하고 있는 것이 저 VHF 대, 고 VHF 대, UHF 대의 어느 것인가를 판정한다.When the storage device of the channel number storage device 43 is addressed, the two-digit channel number display device 59 consisting of two sets of seven-segment LED arrays arranged in a conventional manner for numeric display, for example, displays the corresponding channel number. Display. In addition, the band decoder 61 tests the channel number to determine which of the low VHF band, the high VHF band, and the UHF band is generated for the band selection signals VL, VH, and U.

선택하고자 하는 채널은 AGC 신호의 크기, 수평동지펄스의 평균치 및 IF 단에 공급되는 AGC 신호의 크기를 시험하므로 검출된다. 이 때문에 자동 채널검출회로(31)(제1a도 참조)는 AGC 신호의 크기가 그의 제어범위를 한정하는 소정의 드레스호울드레벨에 있을 때는 AGC VALID 신호를 발생시키는 AGC 전압비교기(63)와, 수평동기펄스의 평균전압이 소정범위 내에 있을 때 동기타당신호를 발생하는 평균검지기(65) 및 평균 동기전압비교기(67)와, IF AGC 전압이 소정의 드레스호울드레벨 보다 낮은 때 AGC VALID 신호를 발생시킨는 AGC 전압비교기(69)를 포함하고 있다.The channel to be selected is detected by testing the magnitude of the AGC signal, the average value of the horizontal sync pulses, and the magnitude of the AGC signal supplied to the IF stage. For this reason, the automatic channel detection circuit 31 (see also FIG. 1A) includes an AGC voltage comparator 63 for generating an AGC VALID signal when the magnitude of the AGC signal is at a predetermined dress-hould level that defines its control range, An average detector 65 and an average synchronous voltage comparator 67 that generate a synchronization valid signal when the average voltage of the horizontal synchronization pulses is within a predetermined range, and an AGC VALID signal when the IF AGC voltage is lower than a predetermined dresshold level. The generated generator includes an AGC voltage comparator 69.

AGC 신호를 시험하여 IF 반송파의 존재가 결정되나 이렇게 검출된 반송파는 화상반송파가 아니며 IF 신호의 음성 성분일 때도 있다. 이러한 상태하에서 동기펄스의 평균 전압은 평균동기 전압비교기(67)에 의하여 미리 설정된 소정의 범위내에 있지 않는다. 따라서 동기장치(23)가 수상기를 화상반송파가 아니고 음성반송파에 동조하는 것을 방지하기 위해 동기펄스가 시험된다.The presence of the IF carrier is determined by testing the AGC signal, but the detected carrier is not an image carrier but is a voice component of the IF signal. Under this condition, the average voltage of the synchronous pulses is not within a predetermined range set in advance by the average synchronous voltage comparator 67. Therefore, the synchronization pulses are tested to prevent the synchronization device 23 from tuning the receiver to the voice carrier rather than the image carrier.

IF AGC 신호는 수상기가 신호강도가 부족한 반송파에 동조되어 자주「스노오(snow)」라고 불리우는 이상량의 간섭에 의한 화상을 표시하지 않도록 시험된다. 허용할 수 있는 간섭의 정도는 사용자 각자의 기호에 의하기 때문에 AGC 비교기(69)에 IF AGC 신호를 비교하는 소정의 드레스 호울드 전압을 제어하는 전위치 계등을 설치할 수도 있다. 통상의 컬러텔레비젼 수상기의 RF AGC 신호는 신호강도가 어느 정도까지는 실질적으로 일일정하므로, RF AGC 신호가 아니고 IF AGC 신호가 사용된다.The IF AGC signal is tested so that the receiver is tuned to a carrier that lacks signal strength and displays an image due to an unusual amount of interference, often referred to as "snow." Since the degree of permissible interference depends on the user's preference, the AGC comparator 69 may be equipped with an all position meter for controlling a predetermined dress-hold voltage for comparing the IF AGC signal. Since the RF AGC signal of a conventional color television receiver is substantially constant to a certain degree of signal strength, the IF AGC signal is used instead of the RF AGC signal.

AGC VALID 신호는 램프전압발생기(29)의 공급되어 동기 VALID 신호와 AGC VALID 신호 앤드게이트(71)에서 결합되어서 마이크로프로세서(41)에 공급되나, AGC VALID 신호이 발생후, 자연회로(73)에 의하여 결정된 소정시간의 지연후 뿐만이다. 이 정지연시간은 동기장치(15) 및 AGC 장치(27)가 반송파 검출후 침정(沈靜)하는 시간을 가질수 있도록 선정된다.The AGC VALID signal is supplied from the ramp voltage generator 29 and coupled to the synchronous VALID signal and the AGC VALID signal and gate 71 to be supplied to the microprocessor 41, but after the AGC VALID signal is generated, the natural circuit 73 generates the AGC VALID signal. Only after a predetermined time delay determined. This stop delay time is selected so that the synchronization device 15 and the AGC device 27 can have a time to settle after the carrier detection.

램프전압발생기(29)(제1b도 참조)는 전압적분기 구조의 차동증폭기(75) 및 콘덴서(77)를 검출한다. 자동채널검출회로(31)에 의하여 발생하는 제어신호에 응답하여 다수의 전송게이트의 도통이 제어되며 램프동조전압의 발생의 개시 및 정지가 행하여짐과 동시에 그 크기가 변화하는 방향이 제어된다.The ramp voltage generator 29 (see also FIG. 1B) detects the differential amplifier 75 and the capacitor 77 of the voltage integrator structure. The conduction of the plurality of transfer gates is controlled in response to the control signal generated by the automatic channel detection circuit 31, and the direction in which the magnitude thereof changes is controlled while the start and stop of the generation of the lamp tuning voltage are performed.

상(UP) 펄스는(1)전력상승검출기(76)가 수상기를 그의 전원의 하나의 레벨을 검출하여 작동된 것을 검출하였을 때, (2) UPPB (33)가 압압되었을 때, (3)상향 탐색중에 AGC VALID 신호가 발생하지 않았을 때 및 (4) 상향 탐색중에 AGC VALID 신호는 발생하였으나 동기 VALID 신호 및 AGC VALID 신호가 발생하지 않았을 때에 마이크로프로세서(41)에 의하여 발생된다. 또 하 DN 펄스는 (1) DNPB (35)가 압압되었을 때, (2) 하향탐색중 AGC VALID 신호가 발생하지 않았을 때, 및 (3) 하향탐색중에 AGC VALID 신호는 발생하였으나 동기 VALID 신호 및 AGC VALID 신호가 발생하지 않았을 때에 발생된다. 상펄스거나 하펄스의 어느 것인가 발생할 때 마이크로프로세서(41)는 탬프 개시펄스를 발생한다.The UP pulse is (1) when the power rise detector 76 detects that the water phase is activated by detecting one level of its power supply, (2) when the UPPB 33 is pressed, and (3) It is generated by the microprocessor 41 when the AGC VALID signal is not generated during the search and (4) when the AGC VALID signal is generated during the upward search but the synchronous VALID signal and the AGC VALID signal are not generated. In addition, the lower DN pulse is (1) when the DNPB (35) is pressed, (2) when the AGC VALID signal is not generated during the down search, and (3) while the AGC VALID signal is generated during the down search, the synchronous VALID signal and AGC Occurs when the VALID signal is not generated. The microprocessor 41 generates a tamper start pulse when either an upper pulse or a lower pulse occurs.

램프 개시펄스는 셋트 리셋트 플립플롭(S-R-FF)(78)을 셋트하여 전송게이트(79)를 도통시킨다. 상펄스는 탬프 개시펄스내에 동시에 존재하므로 작동 앤드게이트(81)를 경유하여 플립프롭(83) S 입력에 인가되며 이 때문에 플립프롭(83)은 셋트되고 이에 의하여 상램프신호가 발생된다. 이 상램프신호에 의하여 전송게이트(85)가 도통하고 양측의 전송게이트(79), (85)의 도통에 의하여 자동증폭기(75)의 비반전 입격(+)에 저항 (87)을 경유하는 정의 전압이 인가되며 동조전압을 상승시킨다. 또 하펄스는 램프 개시펄스내에 동시에 존재하므로 작동앤드게이트(89)를 경유하는 플립프롭(83)의 R 입력에 인가되고, 이때문에 플립프롭(83)이 리셋트되며 이에 의하여 하램프 신호가 발생된다. 이 하램프 신호에 의하여 전송게이트(91)가 도통하고 양전송게이트(79), (91)의 도통에 의하여 차동증폭기(75)의 반전입력(-)에 저항(93)을 경유하는 정의 전압(V)이 인가되어 동조전압을 하강시킨다.The ramp start pulse sets a set reset flip-flop (S-R-FF) 78 to conduct the transfer gate 79. Since the phase pulses are simultaneously present in the tamper start pulse, they are applied to the flip-flop 83 S input via the operation and gate 81, which causes the flip-flop 83 to be set, thereby generating a phase ramp signal. The transmission gate 85 conducts due to the phase lamp signal, and the conduction of the transmission gates 79 and 85 on both sides passes through the resistor 87 to the non-inverting entrance (+) of the automatic amplifier 75. Voltage is applied to increase the tuning voltage. In addition, since the lower pulse is simultaneously present in the ramp start pulse, it is applied to the R input of the flip-prop 83 via the operation and gate 89, which causes the flip-prop 83 to be reset so that the lower ramp signal is generated. Is generated. The transmission gate 91 conducts by the lower ramp signal, and the positive voltage passing through the resistor 93 to the inverting input (-) of the differential amplifier 75 by conduction of both transmission gates 79 and 91 ( V) is applied to decrease the tuning voltage.

이 상램프 신호 및 하램프 신호는 각각 앤드게이트(51), (57)에 인가되어서 상 전압비교기(49)또는 하전압비교기(55)의 어느 한쪽을 작동시킴과 동시에 마이크로프로세서(41)에도 인가된다.The upper lamp signal and the lower lamp signal are applied to the AND gates 51 and 57, respectively, to operate either the phase voltage comparator 49 or the lower voltage comparator 55 and to the microprocessor 41 at the same time. do.

VHF 및 UHF의 전체동조범위에 걸친 바렉더 다이오우드를 사용한 텔레비젼 수상기의 동조전압대 주파수 특성은 제2도에 도시한 것과 같이 불연속적이며 중복부가 있다. 즉 채널(6)용의 동조전압은 채널(7)용의 동조전압보다 높고, 채널(13)용의 동조전압은 채널(14)용의 동조전압보다 높다. 따라서, 동조전압의 크기가 어느 한 대역의 종단에 대응하는 값에서 다음의 대역의 시단으로 향하여 상향으로도 하향으로도 신속히 변화하는 것이 바람직하다. 그 속의 승강제어기(95)는 대역 엔코우더(61)에서 발생한 채널(2), (6), (7), (13), (14), (85), 즉 각 대역의 경역의 채널을 나타내는 신호에 응답하여 대역의 단중에 도달하였을 때 상램프 방향에 대하여 급강하 신호를 발생시키고 하램프방향에 대하여 급상승 신호를 발생시킨다.The tuning voltage band frequency characteristics of a television receiver using a varder diode over the entire tuning range of VHF and UHF are discontinuous and overlapping as shown in FIG. In other words, the tuning voltage for the channel 6 is higher than the tuning voltage for the channel 7, and the tuning voltage for the channel 13 is higher than the tuning voltage for the channel 14. Therefore, it is preferable that the magnitude of the tuning voltage changes rapidly from the value corresponding to the end of one band to the start of the next band, either upwardly or downwardly. The lift controller 95 therein shows channels 2, 6, 7, 13, 14, and 85, i.e., a wide-range channel of each band, generated in the band encoder 61. In response to the signal, when the end of the band is reached, a sudden drop signal is generated in the upper lamp direction and a sudden rise signal is generated in the lower lamp direction.

이 급상승 또는 급강하 신호의 어느 것인가에 의하여 오어게이트(97)가 램프 정지 신호를 발생시킨다. 이 램프정지 신호에 의하여 전송게이트(79)가 비도통로 되게 한다. 또 급강하신호는 전송게이트(99)를 도통시켜서 정의전압(V)을 (정상램프에 사용하는) 저항(87), (93)으로부터 저항치가 낮은 저항(101)을 경유하여 자동증폭기(75)의 반전입력(-)에 인가한다. 이 때문에 상램프의 경우는 동조전압값이 대역간에서 비교적 신속히 저하한다. 또 급상승신호는 전송게이트(103)를 도통시켜 정의 전압(V)을 저항 (87), (93)으로부터 저항값이 낮은 저항(105)을 경유하여 차동증폭기(75)의 비반전입력(+)에 인가한다. 이때문에 하램프의 경우 동조전압 값이 대역간에서 비관적 신속히 상승한다.The orifice 97 generates a ramp stop signal by either of the sudden rise or fall signals. The ramp stop signal causes the transfer gate 79 to become non-conducting. In addition, the steep arc conducts the transfer gate 99 so that the positive voltage (V) of the automatic amplifier 75 is passed from the resistors 87 and 93 (used for the normal lamp) to the resistor 101 having the low resistance value. It is applied to the inverting input (-). For this reason, in the case of a phase lamp, the tuning voltage value decreases relatively quickly between bands. The rising signal conducts the transfer gate 103 so that the positive voltage V is supplied from the resistors 87 and 93 to the non-inverting input (+) of the differential amplifier 75 via the resistor 105 having the low resistance value. To apply. For this reason, in the case of lower lamps, the tuning voltage value rises pessimistically between bands.

상램프 및 하램프 신호는 각각 앤드게이트(51), (57)에 인가되어 상전압비교기(49) 또는 하전압비교기(55)의 아느 한쪽을 작동스킴과 동스에 마이크로프로세서(41)에도 인가된다.The upper and lower ramp signals are applied to the AND gates 51 and 57, respectively, and are applied to the microprocessor 41 in the same operation scheme as those of the phase voltage comparator 49 or the lower voltage comparator 55. .

동조전압이 하향 또는 상향으로 급속히 변화하므로 다음의 대역의 스단(始端)에 대응하는 값에 다달으면 급속승강검출기(95)가 급상승 신호가 급강하 신호의 적당한 어느 한쪽을 정지시킨다.Since the tuning voltage changes rapidly downward or upward, when the value corresponding to the step of the next band is reached, the rapid lift detector 95 stops any one of the sudden drop signals as appropriate.

동조장치(23)는 급속램프 기간중은 발생된 동조전압이 나쁜 방향으로 변화하기 때문에 노어게이트(107), 앤드게이트(109) 및 앤드게이트(111)에 의하여 어드레스 변경신호 또는 AGC VALID 신호에 응답하지 않도록 되어 있다.The tuning device 23 responds to the address change signal or the AGC VALID signal by the NOR gate 107, the AND gate 109, and the AND gate 111 because the generated tuning voltage changes in a bad direction during the rapid ramp period. It is not supposed to.

정상적인 램프기간중에 AGC VALID 신호가 발생되어지면 오어게이트(97)에 의하여 램프정지 신호가 발생된다. 이에 응답하여 플립프(78)이 리셋트되어 전송게이트(79)가 비도통으로 되며 램프가 정지된다. 다시 AGC VALID 신호에 응답하여 전송게이트(113), (115)가 도통하고 정의전압(V)의 일부를 기준전압으로하여 차동증폭기(75)의 반전입력(-)이 인가하고 AGC 변별기신호의 일부를 차동증폭기(75)의 비반적입력(+)에 개별적으로 인가한다. 동조전압, 예컨데 콘덴서(77)로부터의 누설전하에 의하여 어떠한 변화가 있더라도, 차동증폭기(75)에 인가된 AGC 신호가 이것에 응답하여 변화하기 때문에 동조전압은 실질적으로 일정하게 유지시킨다.When the AGC VALID signal is generated during the normal lamp period, the lamp stop signal is generated by the or gate 97. In response, the flip 78 is reset so that the transfer gate 79 becomes non-conductive and the lamp is stopped. In response to the AGC VALID signal, the transmission gates 113 and 115 are turned on, and the inverting input (-) of the differential amplifier 75 is applied with a part of the positive voltage V as a reference voltage and a part of the AGC discriminator signal. Are applied separately to the inverse input (+) of the differential amplifier (75). Even if there is any change due to the tuning voltage, for example the leakage charge from the capacitor 77, the tuning voltage is kept substantially constant because the AGC signal applied to the differential amplifier 75 changes in response.

마이크로프로세서(41)는 본래의 동조전압 경계기업장치(37) 및 채널번호 기억장치(43)의 어드레스를 제어하는 것에 의하여 동조장치의 작동을 제어한다. 이 마이크로프로세서(41)(제1c도 참조)는 동조장치(23)중에서 발생된 갖가지 입력신호를 수신하는 입력부와, 입력신호를 평가하는 CPU(중앙연산 처리기)(119)와 입력신호에 응답하여 CPU (119)에서 발생된 출력장치를 동조장치(23)의 각부에 인가도는 출력부(121)를 포함하고 있다. CPU (119)에서 발생된 출력신호 RAM(램덤억세스 기억장치)(123)의 기억위치에 영구적으로 기억되며 이 프로그램이 수행될 때 CPU (119)의 제어하에 RAM 어드레스 레지스터(125)에 의하여 어드레스 된다.The microprocessor 41 controls the operation of the tuning device by controlling the addresses of the original tuning voltage boundary enterprise device 37 and the channel number storage device 43. The microprocessor 41 (see also FIG. 1C) has an input for receiving various input signals generated in the tuning device 23, a CPU (central processor) 119 for evaluating the input signals, and in response to the input signals. The output unit 121 which applies the output device generated by the CPU 119 to each part of the tuning device 23 is included. The output signal generated by the CPU 119 is permanently stored in the storage location of the RAM (Random Access Storage) 123 and is addressed by the RAM address register 125 under the control of the CPU 119 when this program is executed. .

RAM (123)에 기억된 프로그램을 기술하기 전에 제3도에 나타내는 동조 전압경계기억 장치(37)의 기억위치의 배열을 시험하면 편리하다. 어느 대역내에서 기억장치(37)에 기어된 경계전압은 인접채널의 화상반송파의 공칭주파수의 중간주파수의 동조전압과 실질적으로 같은 값을 가진다. 이 때문에 각 경계전압에 대한 동조전압 범위의 종단과, 다음 채널에 대한 동조전압범위의 시단을 나타낸다. 따라서, 예컨데 저 대역에 있어서 2⁺, 3⁺, 4⁺, 5⁺로 식별되는 경계전압은 각각 채널 2, 3, 4, 5의 동조전압 범위의 최대 크기와 동일하고 동시에 채널 3, 4, 5, 6의 동조전압 범위의 최저 크기와 동일하므로 각각 3^-, 4^-, 5^-, 6^-,로도 식별된다. 또한 각 대역의 최저 채널에 대한 동조전압의 최저 크기와 실질적으로 동일한 값을 가진 경계전압(예컨데 2^-)과, 각 대역의 최고 채널에 대한 동조전압의 최고 크기와 실질적으로도 동일한 값을 가진 경계전압(예컨데 6⁺)은 기억장치(37)의 기억위치에 기억되어 있다. 경계전압과 채널번호는 각각 기억장치(37), (43)에 연속된 순서로 기억되어 있다. 제3도에 나타낸 바와 같이, 이 기억장치(37), (43)의 기억위치는 양 램프 방향으로 연속순환식, 즉 [wrap-around] 식으로 어드레스 된다.Before describing the program stored in the RAM 123, it is convenient to test the arrangement of the storage positions of the tuning voltage boundary storage device 37 shown in FIG. The boundary voltage geared to the storage device 37 within a band has a value substantially equal to the tuning voltage of the intermediate frequency of the nominal frequency of the image carrier of the adjacent channel. Therefore, the end of the tuning voltage range for each boundary voltage and the start of the tuning voltage range for the next channel are shown. Thus, for example, in the low band, the threshold voltages identified as 2 ⁺ , 3 ⁺ , 4 ⁺ , 5 ⁺ are equal to the maximum magnitude of the tuning voltage range of channels 2, 3, 4 and 5, respectively, and at the same time channels 3, 4 and 5 , the same as the minimum size of the tuning voltage range for each of six 3 ^-, 4 ^-, ^5-, ^6-, and is also identified. In addition, a boundary voltage having a value substantially equal to the lowest magnitude of the tuning voltage for the lowest channel of each band (for example, 2 ⁻ ) and a boundary having a value substantially equal to the highest magnitude of the tuning voltage for the highest channel of each band. The voltage (for example 6 ⁺ ) is stored in the storage position of the storage device 37. The boundary voltages and the channel numbers are stored in the memory devices 37 and 43 in the sequential order, respectively. As shown in Fig. 3, the storage positions of the storage devices 37 and 43 are addressed in a continuous circulation manner, i.e., in a wrap-around manner in both ramp directions.

동조장치(23)를 제어하기 위하여 RAM (123)에 기억된 프로그램의 프로우챠아트를 제4b도 및 제4c도에 나타낸다, RAM (123)에 기억된 프로그램은 본래의 기억장치(57), (43)의 어드레스 제어에 이용되는 것이므로 이들의 프로우챠아트는 동조장치(23)의 마이크로프로세서(41)의 외부에 있는 부분에 있는 부분분 에 의하여 제어되는 급상승이나 급강하와 같은 동조장치(23)의 작동을 나타내고 있지 않다. 그러나 동조장치(23)의 작동을 나타내고 있다. 그러나 동조장치(23)의 전체 작동의 이해를 하는데는 램프장치 신호의 발생과 같은 동조장치(23)의 작동이 마이크로프로세서(41)의 외부에 있는 동조장치의 일부분에 의하여 제어되는 것일지라도 이를 상기 후로우챠아드에 포함되어 있다고 생각하는 것이 편리하다.In order to control the tuning device 23, the procha art of the program stored in the RAM 123 is shown in Figs. 4B and 4C. The programs stored in the RAM 123 are the original storage devices 57, ( 43. These procha arts are used for the address control of 43, so that the procha arts of the tuning device 23, such as the rising or falling, are controlled by the portion in the outside of the microprocessor 41 of the tuning device 23. It does not indicate operation. However, the operation of the tuning device 23 is shown. However, to understand the overall operation of the tuning device 23, the operation of the tuning device 23, such as the generation of a lamp device signal, is controlled even if it is controlled by a part of the tuning device external to the microprocessor 41. It is convenient to think that it is included in the flow chart.

수상기의 스위치를 넣었을 때, 채널(2)에 해당하는 기억장치(43)의 기억위치와 채널(2)의 동조범위의 최대크기 즉 2⁺에 해당하는 기억장치(37)의 기억위치가 어드레스되어 채널(2)의 수신 가능한 화상 반송파 유무의 상향탐색(프로그램 단계 00 내지 10)이 개시된다.When the receiver is switched on, the storage position of the storage device 43 corresponding to the channel 2 and the maximum size of the tuning range of the channel 2, that is, the storage position of the storage device 37 corresponding to ²⁺ are addressed. Uplink search (program steps 00 to 10) of the presence or absence of an image carrier that can be received on the channel 2 is started.

AGC VALID 신호의 존재에 의하여 나타내는 바와 같이 어떠한 반송파라도 검출되면 즉시 램프정치 신호가 발생된다. 동기 VALID 및 AGC VALID의 양 신호의 존재에 의하여 나타내는 바와 같이 이 반송파가 화상 반송파로 충분한 진폭을 가진것이라면 채널(2)은 수신가능한 채널이 되므로 동기 순서가 종료한다, 그러나 동기 VALID 신호가 없는 것으로 나타낸 바와 같이 그 발송파가 화상 반송파가 아니거나 또는 AGC VALID 신호가 없는 것으로 나타낸 바와 같이 그 반송파의 진폭이 불충분 하면 진폭의 충분한 화상 반송파가 얻어질때까지 상향 탐색이 반복개시된다. AFT VALID 신호가 없는 것으로 나타낸 바와 같이 반송파가 검출되지 않으면 동계 전압의 크기가 발생중의 상부 경계 전압의 크기를 초과하고 그후 동조전압이 반복하여 증가될때마다 항상 기억장치(43), (37)의 기억장치가 채널번호 증가순으로 계속하여 어드레스 된다(프로그램 단계 11내지 17) 이러한 작동에 있어서(채널번호 증가의 순으로) 그다음 대역의 최초의 채널번호에 도달하면 반드시 동조전압 경계 기억장치(37)의 어드레스가 1씩 인상되어 다음 대역의 최저 채널의 하부경계 전압을 스킵(skip)된다. (프로그램 15, 16). 환언하면 상향 탐색중에 각 대역의 하부 경계전압(최소번호 채널 7, 14, 2에 대한 7, 14, 2)이 스컵된다. 기억장치(43), (37)의 기억 위치를 순차로 어드레스하여, 동조전압을 상승시키는 작동은 반송파가 검출될때까지 계속하나, 반송파가 검출되고 그것이 화상 반송파로써 진폭이 충분하다면 동조 순서가 종료된다. 만일 반송파가 화상 반송파가 아니거나 또는 진폭이 충분하지 않으면 다른 반송파의 탐색이 속행된다. 동조 순서가 종료하며 즉, 조건에 맞는 채널이 발견되면 UPPB (33)나 DNPB (35)을 눌러서 마이크로프로세서(41)로부터 상신호나 하신호를 인출하지 않는한 동작은 전혀 일어나지 않는다. 상램프 신호에 의하여 나타나는 바와 같이 (프로그램 단계22), UPPB (33)가 눌려 동조방식(23)이 미리 상램프를 행하도록 설정되어 있으면, 상술과 같이 상향탐색이 개시되지만 하램프 신호에 의하여 나타낸 바와 같이(프로그램 22) UPPB (23)가 눌려 동조장치(23)가 미리 하램프를 행하도록 설정되어 있으면 동조전압 경계 기억장치(37)의 어드레스가 1씩 상승되어진다.(프로그램 단계 23). 이것이 행하여지지 않으면 이때 발생한 경계전압이 상부경계 전압은 아니며 현재 동조되어 있는 채널의 하부경계 전압으로 되며 이 때문에 다음의 상향탐색중에 발생하는 경계전압이 발생된 채널번호와 맞지 않게 된다. DNPB (35)를 누르면 하향 탐색이 개시된다. 제4c도의 후로우챠아트로 나타내는 하향 탐색에 순서는 제4a도 및 제4b도에서 나타내는 상향 탐색의 숙서와 동일하므로 상세한 설명은 생략하지만 상향 탐색의 종류후 하향 탐색이 개시되면 다음 탐색중에 발생하는 경계전압과 채널번호가 맞도록 동조전압 경계 기억장치(37)의 어드레스가 1씩 상향된다(프로그램 단계 24, 25). 또한 채널번호가 83, 13 또는 6인때는 동조 전압경계 기억장치(37)의 어드레스를 하향시키는 것에 그 채널의 경계전압 각각 83⁺, 13⁺, 6⁺이 햐향 탐색중에 스킵된다(프로그램 26, 27)As indicated by the presence of the AGC VALID signal, a ramp-fix signal is generated immediately upon detection of any carrier. As indicated by the presence of both signals of the synchronous VALID and the AGC VALID, if this carrier has sufficient amplitude as an image carrier, the synchronization sequence ends because the channel 2 becomes a receivable channel, but the absence of the synchronous VALID signal is indicated. As indicated by the fact that the sender is not an image carrier or that there is no AGC VALID signal, if the amplitude of the carrier is insufficient, the uplink search is repeated until a sufficient image carrier of amplitude is obtained. If no carrier is detected, as indicated by the absence of the AFT VALID signal, whenever the magnitude of the threshold voltage exceeds the magnitude of the upper boundary voltage being generated and then the tuning voltage is repeatedly increased, the memory device 43, 37 must be The storage device is addressed continuously in increasing channel number order (program steps 11 to 17). In this operation (in increasing channel number order), if the first channel number of the next band is reached, the tuning voltage boundary storage device 37 Is addressed by 1 to skip the lower boundary voltage of the lowest channel of the next band. (Programs 15, 16). In other words, the lower boundary voltages (7, 14, 2 for the minimum number channels 7, 14, 2) of each band are skipped during the uplink search. The operation of raising the tuning voltage by sequentially addressing the storage positions of the memory devices 43 and 37 continues until the carrier is detected, but the tuning sequence is terminated if the carrier is detected and it has sufficient amplitude as the image carrier. . If the carrier is not an image carrier or the amplitude is not sufficient, the search for another carrier is continued. When the tuning sequence ends, i.e., when a channel matching the condition is found, no operation occurs at all unless the UPPB 33 or DNPB 35 is pushed to draw an upper signal or a lower signal from the microprocessor 41. FIG. As indicated by the upper lamp signal (program step 22), if the UPPB 33 is pressed and the tuning method 23 is set to perform the upper lamp in advance, the upward search is started as described above, but the lower lamp signal is indicated. As described above (program 22), when the UPPB 23 is pressed and the tuning device 23 is set to lower ramp in advance, the address of the tuning voltage boundary memory device 37 is increased by one (program step 23). If this is not done, the boundary voltage generated at this time is not the upper boundary voltage, but becomes the lower boundary voltage of the currently tuned channel, so that the boundary voltage generated during the next uplink search does not match the generated channel number. Pressing DNPB 35 initiates a downward search. Since the order of the downward search indicated by the flow chart in FIG. 4C is the same as the thorough reading of the upward search shown in FIGS. 4A and 4B, detailed descriptions are omitted, but occur during the next search when the downward search is started after the type of the upward search. The address of the tuning voltage boundary storage device 37 is increased by one so that the boundary voltage and the channel number are matched (program steps 24 and 25). In addition, the channel number 83, is skipped in the 13 or 6 which, when the tuning voltage boundary memory device that channel boundary voltage respectively 83 ⁺ of that of down-the address of 37, 13 ^+, the search is 6 ⁺ hyahyang (program 26, 27 )

기억장치(37)에 기억된 전압은 표시하여야할 채널번호를 결정하는데 사용되므로, 수상기의 동조에 사용되므로, 수상기의 동조에 사용리는 전압동기 장치형의 동조 장치의 기억장치에 기억되는 전압만큼 정밀을 요하지 않는다. 그렇지만 현재의 기술 상태로는 다수의 바렉터 제어 동조기의 동조전압 특성을 채널번호표 사용으로 소정 한계치내에서 지정하기가 곤란하다. 따라서 수상기 제조업자가 기억장치(37)의 정보를 프로그램하여 기억된 경제전압이 특정한 국부 발진기의 동조전압 특성 및 이것을 목표로한 RF부분에 대응하도록 하는 것이 바람직하다. 이 때문에 기억장치(37)는 PROM인 것이 바람직하다. 경계전압을 나타내는 2진신호는 제5도에 나타난 회로 구성을 사용하여 기억장치(37)에 넣을 수 있다. 제5도의 회로에서는 D/A변환기(47)의 출력이 RF부(3)의 동조전압입력 및 국부발진기(7)에 공급된다. 적당한 대역 선택 신호가 대역선택 제어기(501)에 의하여 외부에서 발생되며, 기억장치(37)의 어드레스를 나타내는 2진 신호도 어드레스 레지스터(502)에 의하여 외부에서 발생된다. 또한 제5도에 도시와 같이 주파수 합성기(503), 업-다운 계수기(504), 주파수 계수기(505) 및 서입(書●) 압압버튼(507)을 포함한 시험장치가 수상기의 각부에 접속되어 있다. 이러한 구성에 의하여 다음의 조정 순서를 사용하여 경계전압을 나타내는 2진신호를 기억시킬 수 있다.Since the voltage stored in the storage device 37 is used to determine the channel number to be displayed, it is used for tuning of the receiver, so that the voltage stored in the storage device of the tuning device of the voltage synchronization type used for tuning of the receiver is used. Does not require precision However, in the state of the art, it is difficult to specify the tuning voltage characteristics of a plurality of varactor control tuners within a predetermined limit by using a channel number table. Therefore, it is desirable for the receiver manufacturer to program the information in the storage device 37 so that the stored economic voltage corresponds to the tuning voltage characteristic of the specific local oscillator and the RF portion that targets it. For this reason, the storage device 37 is preferably a PROM. The binary signal representing the threshold voltage can be put into the memory device 37 using the circuit configuration shown in FIG. In the circuit of FIG. 5, the output of the D / A converter 47 is supplied to the tuning voltage input of the RF section 3 and the local oscillator 7. FIG. The appropriate band selection signal is externally generated by the band selection controller 501, and a binary signal representing the address of the storage device 37 is also externally generated by the address register 502. In addition, as shown in FIG. 5, a test apparatus including a frequency synthesizer 503, an up-down counter 504, a frequency counter 505, and a write pressure button 507 is connected to each part of the receiver. . This configuration makes it possible to store the binary signal representing the boundary voltage using the following adjustment procedure.

(1) 경계 전압을 기억해야할 기억 위치를 호출한다.(1) The storage position at which the boundary voltage is to be stored is called.

(2) 주파수 합성기(503)를 경계 전압에 해당하는 주파수에 셋트한다.(2) The frequency synthesizer 503 is set to a frequency corresponding to the boundary voltage.

(3) 주파수 계수기(505)가 소요의 중간주파수(45.75MH_Z)를 나타날때까지 업-다운 계수기(504)의 내용을 바꾼다.(3) Change the contents of the up-down counter 504 until the frequency counter 505 shows the desired intermediate frequency (45.75MH _Z ).

(4) 서입압압 버튼을 눌러 업-다운 계수기(504)에 의하여 발생하는 2진 신호를 입력시킨다.(4) Press the write pressure button to input a binary signal generated by the up-down counter 504.

이러한 구성에서는 정상 작동중 사용되는 D/A 변환기(47)가 조정중에도 사용되므로 D/A 변환기의 오차가 이 조정 작동에 의하여 명백해진다. 변환기(47)를 프로그래밍하는 다른 회로구성을 제6도에 나타낸다. 이 구성에 의한 경우는 다음의 조정 순서를 어드레스 레지스터(601)에 사용면된다.In this configuration, the error of the D / A converter is evident by this adjusting operation since the D / A converter 47 used during normal operation is also used during adjustment. Another circuit configuration for programming the transducer 47 is shown in FIG. In this case, the following adjustment procedure may be used for the address register 601.

(1) 경계전압을 기억해야할 기억 위치를 어드레스한다.(1) The storage position at which the boundary voltage is to be stored is addressed.

(2) 주파수 합성기(602)를 경계 전압에 해당하는 주파수에 셋트한다.(2) The frequency synthesizer 602 is set to a frequency corresponding to the boundary voltage.

(3) 주파수 계구(604)가 소정의 중간 주파수(45.75MH_Z)를 나타날때까지 가변전압원(602)을 조정한다.(3) Adjust the variable voltage source 602 until the frequency instrument 604 exhibits a predetermined intermediate frequency (45.75MH _Z ).

(4) 비교기(605)가 예컨대 그 출력에 결합된 전등(606)등에 의하여 상태 변화를 표시할때까지 업-다운 계수기(604)의 내용을 바꾼다.(4) Change the contents of the up-down counter 604 until the comparator 605 indicates a change in state, such as by a light 606 coupled to its output.

(5) 서입 압압 버튼을 누르고 업-다운 계수기(604)에 의하여 발생하는 2진 신호를 입력시킨다.(5) Press the write pressure button and input the binary signal generated by the up-down counter 604.

비교기(49), (55)가 하나의 집적 회로내에 형성되어 있으면 그 차단전압 특성이 같게되는 경향이 있으므로 비교기(59), (55)중 어느 하나를 비교기(605)로서 사용하여 그 차단전압 특성이 조정중에 알수 있도록 하는 것이 바람직하다.If the comparators 49 and 55 are formed in one integrated circuit, the blocking voltage characteristics tend to be the same, so that any one of the comparators 59 and 55 is used as the comparator 605 so that the blocking voltage characteristics are the same. It is desirable to be informed during this adjustment.

제7도는 (제1도에 블록으로 나타낸다) 급속 승강제어기(95)의 논리 회로도를 나타낸다. 상향 탐색중에 대역에서 마지막 채널의 채널번호 즉, 06, 13 또는 83을 나타내는 2진 신호가 채널번호 기억장치(43)(제1도)에 의하여 발생되고 대역 테코우더는 2진 신호의 발생을 나타내는 신호를 발생시킨다. 이에 응하여 2어게이트(701)가 고레벨의 논리 신호를 D형 플립프롭(703), (705)의 셋트입력(S)에 인가하여 Q 출력에서 저레벨의 논리 신호를 발생시킨다. 다음 대역에서 최초의 채널의 채널번호 즉 07, 14 또는 02를 나타내는 2진신호가 발생하면 즉시 고레벨의 FAST DNENABCE 논리 신호가 논리게이트(707), (709), (711), (713), (715), (717)로 구성시킨 논리 회로망에 의하여 발생된다. 이와 동시에 오어게이트(717)가 고레벨의 논리신호를 발생하여 단안정 멀리 바이브레이터(MSMV) (719)를 트리거한다. MSMV (719)는 급강하램프 기간을 완료하기에 족한 긴 지속 시간의 정의 진행 FAST DN TIME 펄스를 발생한다. 플립프롭(83)(제1도)에 의하여 발생된 UP RAMP 신호와, FASTDN ENABLE 및 FAST DN TIME 신호에 응답하여 앤드게이트(721)는 고레벨의 급강하 신호를 발생시킨다. 급강 신호는 동조전압 값이 다음 대역의 최저 채널의 동조전압 범위의 최저값과 실질적으로 동인항. 종료한다. 비교기(723)는 동조 전압이 채널(7)의 동조전압 범위의 상램프의 시간에 일치하는 값을 가질때를 판전하고 이 채널(7)의 동조전압 범위의 시단에 도달하면, D형 플립프롭(703)의 클록입력(C)에 고레벨의 논리신호를 인가한다. 플립프롭(703)은 D입력이 접지되어 있기 때문에 이 결과로 리세트되어 그의 Q 출력에서는 고레벨의 논리 신호를 발생시킨다. 이에 따라서 논리게이트(707), (709), (711)는 FAST DNENABLE 신호를 저논리 레벨로하며 앤드게이트(721)에 의하여 고레벨의 FAST DN 신호가 종료된다. (저논 리레벨로 한다). 채널 2, 14의 상향 주사방향에 있어서의 동조전압 범위의 시단값이 대략 동일하다고 하면(제2도에 나타남), 하나의 비교기(725)를 사용하여 동조전압이 채널2, 14의 동조전압 범위의 시단에 일치하는 값을 가진때를 판정할 수가 있다. 채널2, 14D의 동조전압 범위의 시단에 다달으면, D형 플립플롭(705)은 리셋트되어 논리게이트(713), (715), (709), (711)에 의하여 FAST DNENABLE 신호가 저논리 레벨이 되며, 앤드 게이트(711)에 의하여 고레벨의 FAST DN 신호가 종료된다(저논 리레벨로 된다), 하향 탐색중에 있는 대역의 최저 채널의 변호즉 02, 07 또는 14를 나타내는 2진 신호가 발생하면 오어게이트(717)에 의하여 D형 플립프롭(727)이 셋트된다. 그 다음 대역의 최초 채널의 번호즉, 83, 06 또는 13을 나타내는 2진 신호가 발생하면 즉시 앤드 게이트(729)가 고논리레벨의 FASTUP ENABLE 신호를 발생한다. 이와 동시에 MSMV (731)가 오어게이트(701)에 의하여 트리거되어 급강하 램프가 작동 완료하는데 충분한 지속시간을 가진 고논리 레벨의 FASTUP TIME펄스를 발생시킨다. 앤드게이트(733)는 FAST UP ENABLE 신호, FAST UP TIME 펄스 및 FAST UP 신호에 응답하여 고레벨의 FAST UP 신호를 발생시킨다. 동도전압이 그 다음 대역의 최고 채널의 동조전압 범위의 시단에 일치하는 크기를 가질때, 이들 포기가 대략 같다고 한다면(제2도에 나타남), 비교기(735)는 D형 플립프롭(727)을 리셋트한다. 이 때문에 고논리 레벨의 FAST UP ENABLE 신호 및 FAST UP 신호가 종료된다. 제7도에 도시된 제어기(95)내에 비교기(723), (725), (735)의 드레스호울드 전압은 저항으로 구성시킨 분압기(736)에 의하여 발생되기 때문에 이들은 급상승 및 급강하의 램프 기간중에 동조전압 경계 기억장치(37)의 해당기억 위치를 어드레스하는 것에 의하여 발생시킬 수 있음을 알수 있다. 제1a도에 블록형식으로 표시한 AFT 비교기(63)의 내용을 제8도에 나타낸다. 이 AFT 비교기(63)는 AFT 전압의 정의 험프(hump)에 해당하는 소정 전압을 검출하는 비교기(801)와, 부의 험프에 해당하는 소정전압을 검출하는 비교기(803)를 포함하고 있다. AFT 비교기(63)의 나머지의 논리회로는 AFT 전압의 험프의 순서를 검출하여, AFT전압이 제어범위, 즉 험프 사이의 부분에 있는지 아닌지를 판정하고, 반송파의 주파수가 소정의 중간 주파수(45.75MH_Z)에 충분히 근접하게하여 정상적인 램프 작동이 정지되었는가를 표시한다. 이를 위하여 AFT 비교기(63)의 논리회로분은 국부발전기의 주파수가 증가되는 동안 그 대문에 IF 신호의 주파수가 감소되고 있을때, 정(正)의 험프앞에 부(負)의 험프가 검출되도록 구성되어 있다. 2개의 험프중 제2의 험프가 검출되면 AFT VALID 신호가 발생한다. AFT 비교기(63)의 논리회로 부분은 반송파가 검출된후 제1의 험프는 다음의 순서검출 작동으로 무시되며, 그 이유는 이러한 상태에서 램프작동이 제거되었을때 검출된 제1의 험프가 다음의 반송파가 아닌 이미 검출되어 있는 반송파에 관련되어 있기 때문이다.7 shows a logic circuit diagram of the rapid lift controller 95 (indicated by a block in FIG. 1). During the upward search, a binary signal representing the channel number of the last channel in the band, i.e. 06, 13 or 83, is generated by channel number storage 43 (FIG. 1) and the band recorder generates the binary signal. Generates a signal to indicate. In response, the second gate 701 applies a high level logic signal to the set inputs S of the D flip-flops 703 and 705 to generate a low level logic signal at the Q output. If a binary signal representing the channel number of the first channel, i.e. 07, 14 or 02, occurs in the next band, a high-level FAST DNENABCE logic signal is immediately applied to the logic gates 707, 709, 711, 713, ( 715) and 717 to generate a logic network. At the same time or gate 717 generates a high level logic signal to trigger a monostable far vibrator (MSMV) 719. The MSMV 719 generates a long running positive FAST DN TIME pulse sufficient to complete the dive ramp period. In response to the UP RAMP signal generated by the flip-prop 83 (FIG. 1) and the FASTDN ENABLE and FAST DN TIME signals, the AND gate 721 generates a high level descent signal. The dip signal is such that the tuning voltage value is substantially equal to the lowest value of the tuning voltage range of the lowest channel of the next band. Quit. The comparator 723 judges when the tuning voltage has a value corresponding to the time of the phase lamp of the tuning voltage range of the channel 7, and reaches the beginning of the tuning voltage range of the channel 7, when the D-type flip-flop ( A logic signal of high level is applied to the clock input C of 703. Flip-prop 703 is reset as a result of the D input being grounded to generate a high level logic signal at its Q output. Accordingly, the logic gates 707, 709, and 711 make the FAST DNENABLE signal at a low logic level, and the high gate FAST DN signal is terminated by the AND gate 721. (Low Log Relevel). Assuming that the start values of the tuning voltage ranges in the upward scanning directions of the channels 2 and 14 are approximately the same (as shown in FIG. 2), the tuning voltage range of the channels 2 and 14 is adjusted using one comparator 725. FIG. You can determine when you have a value that matches the beginning of. Upon reaching the beginning of the tuning voltage range of channels 2 and 14D, the D flip-flop 705 is reset so that the fast DNENABLE signal is low logic by the logic gates 713, 715, 709, and 711. Level, and the AND gate 711 ends the high-level FAST DN signal (at a low logic level), generating a binary signal indicating the lowest channel in the band being searched, i.e., 02, 07 or 14. A lower flip-flop 727 is set by the or gate 717. The AND gate 729 immediately generates a high logic level FASTUP ENABLE signal when a binary signal representing the number of the first channel of the next band, i.e., 83, 06 or 13, is generated. At the same time, the MSMV 731 is triggered by the orifice 701 to generate a high logic level FASTUP TIME pulse with sufficient duration for the descent ramp to complete operation. The AND gate 733 generates a high level FAST UP signal in response to the FAST UP ENABLE signal, the FAST UP TIME pulse, and the FAST UP signal. When the equalization voltages have magnitudes corresponding to the beginning of the tuning voltage range of the highest channel of the next band, if these abandons are approximately equal (shown in FIG. 2), the comparator 735 returns the D flip-flop 727. Set. As a result, the high logic level FAST UP ENABLE signal and the FAST UP signal are terminated. Since the dresshold voltages of the comparators 723, 725, and 735 in the controller 95 shown in FIG. 7 are generated by the voltage divider 736 configured as a resistor, they are generated during the ramping period of the rising and falling ramps. It can be seen that this can be generated by addressing the corresponding storage position of the tuning voltage boundary memory device 37. 8 shows the contents of the AFT comparator 63 shown in block form in FIG. 1A. The AFT comparator 63 includes a comparator 801 for detecting a predetermined voltage corresponding to a positive hump of an AFT voltage, and a comparator 803 for detecting a predetermined voltage corresponding to a negative hump. The remaining logic circuit of the AFT comparator 63 detects the order of the hump of the AFT voltage, determines whether the AFT voltage is in the control range, that is, the portion between the humps, and the frequency of the carrier wave is a predetermined intermediate frequency (45.75 MHz). Close enough to _Z ) to indicate that normal lamp operation has stopped. For this purpose, the logic circuit of the AFT comparator 63 is configured to detect a negative hump in front of the positive hump when the frequency of the IF signal is reduced while the frequency of the local generator is increased. have. An AFT VALID signal is generated when a second hump is detected. The logic circuit portion of the AFT comparator 63 is that after the carrier is detected, the first hump is ignored by the next sequential detection operation, because the first hump detected when the ramp operation is removed in this state is This is because it relates to a carrier that has already been detected, not a carrier.

AFT 비교기(63)는 논리회로분은 램프개시 신호에 응답하여 리셋트되는 4개의 D형 플리프롭(805), (807), (809), (811)을 가진다. 램프 방향이 햐향 즉 IF 신호의 주파수가 직가하고 있다고 가정하면 최초 검출된 험프는 이미 검출된 반송파에 관련된 부의 험프이다. 따라서 D형 플립프롭(805)은 세트되며 앤드게이트(813도 작용되고 그 다음으로 검출되는 험프는 다음 반송파에 관련된 정의 험프이기 때문에 D형 플립프롭(807)은 셋트되어 앤드게이트(815)가 작동된다. 또한 앤드게이트(813)가 이미 작동되어 있기 때문에 D형 플립프롭(809)은 셋트된다. 그러나 고논리 레벨의 UP RAM 신호가 없기 때문에 앤드게이트(817)가 비작동 되므로 오어게이트(819)로부터 AFT VALID 신호는 발생되지 않는다. 다음의 출험프는 다음 반송파에 관련한 부의 험프이다. 따라서 앤드게이트(815)의 셋트된 D형 플립프롭(807)에 의하여 이미 부세되어 있으므로 D형 플립프롭811)이 셋트된다. 앤드게이트(821)가 고는 리레벨의 DN RAMP 신호에 의하여 부세되므로 오어이게트(819)에서 AFT VAL 신호가 발생된다. 이와 같이하여 하램프 방향에 있어서 최초부의 험프가 무시되어 정의험프 부의 험프 순서 그후에 AFT VALID 신호가 발생된다. 상램프 방향에서는 AFT 비교기(63)와 논리회로 부분이 동일한 작동을 하여 최초의 정의 험프를 무시하고. 부의험프 정의 험프의 순서 그후의 AFT VALID 신호를 발생한다. 자동 채널 검출회로(31)순 동기 및 AFT 신호를 평가하는 회로는 신호탐색 기술의 분야에서 공지되어 있으므로 본 발명의 장치에서는 이들의 장치를 상세히 설명하지 않는다. 다종채널 검출회로(31). 제1a도에 나타내는 특정한 구성에 대하여 설명하였으나 예컨대 미국 특허 제3632864호 명세서 개시의 구성과 같은 동일한 목적의 다른 구성도 사용할 수 있다. 다시 상술의 동조겸채널번호 식별 장치는 자동신호 탐색 방식으로서 설명 하였으나, 이 채널식별 장치는 선택하고자 하는 채널이 동조될때까지 전위차계등에 의한 수동제어에 의하여 램프 또는 램프형 동조전압을 발생시키는 동조장치를 포함할 수 있다. 상기 및 기타의 변형은 특허 청구의 범위에 포함되는 것이다.The AFT comparator 63 has four D-type flip-flops 805, 807, 809, and 811 whose logic circuits are reset in response to the ramp start signal. Assuming that the ramp direction is backward, that is, the frequency of the IF signal is directly going up, the first detected hump is the negative hump associated with the already detected carrier. Therefore, the D-type flip-flop 805 is set, and the AND gate 813 is also acted on, and the D-type flip-flop 807 is set so that the AND gate 815 operates because the hump detected next is a positive hump related to the next carrier. In addition, the D-type flip-flop 809 is set because the AND gate 813 is already activated, but the OR gate 817 is disabled because the AND gate 817 is inactivated because there is no UP logic signal of a high logic level. AFT VALID signal is not generated from N. The next hump is a negative hump with respect to the next carrier, and therefore is already biased by the set D flip-flop 807 of the AND gate 815. Is set. Since the AND gate 821 is biased by the re-level DN RAMP signal, an AFT VAL signal is generated at the ORIGATE 819. In this way, the hump at the beginning of the lower ramp direction is ignored and the AFT VALID signal is generated after the hump order of the positive hump section. In the upward lamp direction, the AFT comparator 63 and the logic circuit portion operate the same and ignore the first positive hump. Sub-Hump Definition Generates the AFT VALID signal after the Hump sequence. The circuits for evaluating the automatic channel detection circuit 31 synchronous and the AFT signal are well known in the field of signal search technology, and thus the apparatus of the present invention does not describe these devices in detail. Multi-channel detection circuit 31. Although the specific configuration shown in FIG. 1A has been described, other configurations for the same purpose may be used, such as, for example, the disclosure of US Patent No. 3632864. Again, the above-described tuning and channel number identification device has been described as an automatic signal search method. However, this channel identification device is a tuning device for generating a lamp or lamp-type tuning voltage by manual control by a potentiometer or the like until the channel to be selected is tuned. It may include. Such and other modifications are included within the scope of the claims.

Claims

A local oscillator 7 for generating a local oscillation signal having a plurality of frequencies for tuning to each channel in response to a tuning voltage in accordance with the size of the tuning voltage, and for selectively increasing and decreasing the local oscillator frequency. A tuning controller 29 for generating a tuning voltage, including a UPPB 33 and a DNPB 35, and a storage device 37 having a plurality of storage positions for separately storing binary signals corresponding to each frequency boundary; Comparators 49, 51 for generating an address change signal when an address register 39 for addressing a storage position and a frequency of the local oscillator signal pass a frequency corresponding to a boundary stored in one of the addressed positions. 53, 55, 57 and the address register 39 in response to the address change signal to control the address of the storage position corresponding to the next boundary. Channel number address registers 343 and 45 for generating a binary signal representing the channel number 41, and display devices 59 for displaying the channel number in response to a binary signal generated by the channel number address register; And a plurality of channels corresponding to the lowest frequency channel in each of the bands, each matching a neighboring channel in the middle band, to tune the television image to several channels identified by the upper and lower frequency boundaries within the separate frequency band. A storage device 37 having multiple storage locations associated with the boundaries of the and corresponding boundaries corresponding to the highest frequency channel in the band, and the address register 39 tunes in response to this fluctuation signal upon a substantial change in the local oscillator frequency. Addressing the memory level corresponding to the next continuous boundary voltage for a change in voltage magnitude, When the call is increased, the address of any memory location associated with the boundary voltage corresponding to the lowest frequency channel in the band is skipped, while the local oscillator 7 signal is associated with the boundary voltage corresponding to the highest frequency channel in the band when the signal is reduced. And a microprocessor 41 for skipping the address of any memory location, and a binary signal representing the channel number in the order in which the frequency of the local oscillator corresponds to the change in response to the address change signal while the frequency of the local oscillator changes. A digital tuning device comprising channel number address registers 43 and 45 for generating.