KR830000211Y1

KR830000211Y1 - Synchronous signal generation circuit

Info

Publication number: KR830000211Y1
Application number: KR2019820000162U
Authority: KR
Inventors: 다까시 사사끼
Original assignee: 산요덴기 가부시기 가이샤; 이우에 가오루
Priority date: 1978-02-13
Filing date: 1982-01-11
Publication date: 1993-02-15

Abstract

내용 없음.No content.

Description

Synchronous signal generation circuit

제1도는 종래의 동기신호발생회로를 표시한 블록도.1 is a block diagram showing a conventional synchronization signal generation circuit.

제2도는 그 오동작을 설명하기 위한 파형도.2 is a waveform diagram for explaining the malfunction.

제3도는 본 고안의 회로 블록도.3 is a circuit block diagram of the present invention.

제4도는 그 요부의 일실시 회로예를 표시한 블록도.4 is a block diagram showing an example of an embodiment of the main portion thereof.

제5도는 그 동작을 설명하기 위한 파형도.5 is a waveform diagram for explaining the operation thereof.

제6도는 본 고안의 요부회로도.6 is a main circuit diagram of the present invention.

본 고안은, 외부동기신호로 텔레비젼카메라를 구동함에 접합한 동기신호발생회로의 개량에 관한 것이다.The present invention relates to an improvement of a synchronization signal generation circuit bonded to driving a television camera with an external synchronization signal.

복수의 텔레비젼 카메라를 사용해서 화상의 와이프등의 특수 효과를 행할 경우에는 각 카메라내에 갖춘 동기신호발생회로를 단일의 등기신호원에 의해서 외부동기를 걸어서, 그 각 동기신호발생회로에서 만들어지는 동기신호의 위상이 정확히게 일치하도록 하지 않으면 안된다.When using a plurality of television cameras to perform special effects such as wiping an image, a synchronization signal generated by each synchronization signal generator is generated by synchronizing external synchronization with a single registered signal source. The phases of must match exactly.

제1도는 종래의 외부동기회로를 채용한 동기신호발생회로를 표시하고, 이 회로는 기본적으로는, 전압제어형의 기준 발진기와, 이 발진기의 출력을 순차 분주 및 합성하므로서 후술하는 각 신호를 만드는 동기신호 작성용 IC(2)와, 이 IC에 동기를 걸기위한 외부동기회로(3)로 구성된다.Fig. 1 shows a synchronization signal generating circuit employing a conventional external synchronization circuit, which basically is a voltage controlled reference oscillator and a synchronous signal for synchronizing each output described later by sequentially dividing and synthesizing the output of the oscillator. And a signal synchronizing IC 2 and an external synchronizing circuit 3 for synchronizing with the IC.

상기 외부동기회로(3)는 외부부반송파신호(Ce)를 비교 기준입력으로 하는 위상비교회로(4)와 상기 IC내의 1/4 분주회로(7)로 상기 발진기(1)의 위상 로크루우프를 형성하여, 이 발진기를 제어함과 동시에 외부수평동기신호(He)가 인가되는 지연회로(8)의 출력으로 상기 IC 내의 1/7. 1/65. 1/2의 각 분주회로(9), (10), (11)를 1수평주기(1H)마다, 또한 외부수직동기신호(Ve)가 인가되는 자연회로(12)의 출력으로 1/525분주회로(13)를 1수직주기(1V)마다 각각 리세트하도록 되어 있다.The external synchronization circuit (3) forms a phase lock loop of the oscillator (1) with a phase comparison circuit (4) having an external subcarrier signal (Ce) as a comparison reference input and a quarter division circuit (7) in the IC. Then, the oscillator is controlled and at the same time, the output of the delay circuit 8 to which the external horizontal synchronization signal He is applied is applied. 1/65. Each division circuit (9), (10), (11) of 1/2 is divided into 1/525 by the output of the natural circuit (12) to which the external vertical synchronization signal (Ve) is applied every one horizontal period (1H). The circuit 13 is reset for each vertical period (1V).

상기 지연회로(8), (12)는, (He), (Ve)에 의한 각 분주기의 리세트의 시점에서 각각 어느 일정한 시간의 지연을 가지고, 내부 수평동기신호(Hi)가 라인데코오더(14)에서, 내부수직동기신호(Vi)가 프레임데코오더(15)에서, 각각 도출되게 상기 IC(2)가 구성되어 있으므로, (He)Ve)를 상기 일정시간만 지연시켜서(Hi)(Vi)와 위상이 일치한도록 함과 동시에, 그 수평, 수직 각 리세트의 펄스폭을 결정하기 위한 것이다.The delay circuits (8) and (12) each have a predetermined time delay at the time of resetting each frequency divider by (He) and (Ve), and the internal horizontal synchronization signal (Hi) is a line decoder. In (14), since the IC 2 is configured such that the internal vertical synchronization signal Vi is derived from the frame decoder 15, respectively, (He) Ve is delayed only by the predetermined time (Hi) ( In order to make the phase of Vi) coincide with each other, the pulse width of each of the horizontal and vertical resets is determined.

또한 도면중(5)(6)은 기준발진기(1)의 출력의 파형정형용의 인버어터이고, 또 IC(2)중의 부호(16)는 상기 라인데코오더(14) 및 프레임데코오더(15)의 각 출력신호를 얻어서 복합동기신호외에 도면중에 표시한 각 신호를 만드는 복합데코오더를 나타낸다. 또 (17)은 1/2 분주기이다.In addition, (5) and (6) in the figure are inverters for waveform shaping of the output of the reference oscillator 1, and the code | symbol 16 in IC2 is the said line decoder 14 and the frame decoder 15 This shows a composite decoder that obtains each output signal and produces each signal shown in the figure in addition to the composite synchronous signal. (17) is a 1/2 divider.

이러한 종래예에 있어서, 동기신호작성용 IC(2)에 도입된 외부 부반송파신호(Ce)와 외부 수평동기신호(He)와의 위상차는 항상 일정하게 되어 있지 않다.In this conventional example, the phase difference between the external subcarrier signal Ce and the external horizontal synchronization signal He introduced into the synchronization signal generation IC 2 is not always constant.

왜냐하면, 외부동기신호원에서 발생되는 (Ce)와 (He)에 일정한 위상관계가 있었다고 해도, 외부동기신호원과 동기신호발생회로와의 사이의 케이블의 장단에 따라서 (Ce)(He)가 받는 위상 지연량이 다르기 때문이다.This is because even though there is a constant phase relationship between Ce and He generated from the external synchronous signal source, depending on the length and length of the cable between the external synchronous signal source and the synchronous signal generator, This is because the amount of phase delay is different.

그래서 이(Ce)의 위상에 로크되는 기준발진기(1)의 발진출력과 (He)가 어떤 위상관계가 되었을때에는 내부 수평동기신호(Hi)의 위상이 일의적으로 결정되지 않게 된다.Therefore, when the oscillation output of the reference oscillator 1 locked to the phase of Ce and He are in a certain phase relationship, the phase of the internal horizontal synchronization signal Hi is not uniquely determined.

제2도는 이 관계를 설명하기 위한 것이다.Figure 2 is intended to illustrate this relationship.

즉. 동도면에 표시한 바와 같이, 기준발진기(1)의 출력(가)의 하강과 분주기(9)의 리세트의 타이밍을 결정하는 지연회로(8)의 출력(나)의 상승이 일치하도록 한 위상관계에 있는 경우에는, 그 1H마다의 각 리세트시에 상기 (나)의 상승의 타이밍이 온도 드리프트등에 극히 근소하나마 도면의 좌우로 이동하면, 그것에 따라서 상기 분주기(9)가 그 카운트를 펄스(n)에서 시작하거나, 다음의 펄스(n+1)에서 시작하거나 한다.In other words. As shown in the figure, the falling of the output (a) of the reference oscillator 1 and the rise of the output (b) of the delay circuit 8, which determines the timing of the reset of the frequency divider 9, coincide with each other. In the case of the phase relationship, when the timing of the rise of (B) is very little to the temperature drift or the like at the time of each reset of the 1H, the divider 9 adjusts the count accordingly. Start with pulse n or start with next pulse n + 1.

그래서, 이것에 의해서 IC(2)로부터는 기준발진 펄스(가)의 1주기 즉, 0.07μs만 위상이 다른 내부수평동기펄스 (다) 또는 (라)에 나타나고, 더우기 이 (다)(라)의 어느쪽이, 1H 마다의 각 리세트시에, 나타나는 가는 본래 일정하게 되어 있지 않을 것이다.As a result, only one cycle of the reference oscillation pulse (a) from the IC 2, i.e., 0.07 µs, appears in the internal horizontal synchronizing pulse (C) or (D), which is out of phase. Neither of which will appear at the time of each reset per 1H will be inherently constant.

그러나, 실제로는 상기 (다)(라)의 내부수평동기신호가 1H마다 무질서하게 나타나기(실험에서 이것이 확인되었다)때문에, 이와 같은 수평동기신호를 텔레비젼 카메라등에 사용하면, 화상이 수직방향에서 비틀어지는지등의 여러가지 폐단이 생긴다.In practice, however, since the internal horizontal synchronizing signal of (C) above appears randomly every 1H (the experiment confirmed this), if such a horizontal synchronizing signal is used in a television camera or the like, the image is distorted in the vertical direction. Various closures such as these occur.

그래서, 본 고안은 이러한 결점을 해소하기 위하여, 제3도(제1도와 동일한 부분은 동일한 번호를 사용하고 있음)에 표시한 바와 같이, 라인데코오더(14)에서 도출되는 내부수평동기신호(Hi)와 외부수평동기신호(He)가 ±0.1μsec이상 위상처짐이 생겼을 경우에 게이트제어회로(18)로 위상의 일치를 검출하고, 이 제어출력에 의해 지연된 외부수평동기신호(He)를 집적회로 IC(2)내의 1/7분주회로(9), 1/65분주회로(10), 제1 1/2분주회로(11)에 게이트회로(19)에 의해 리세트펄스로서 입력시키며 내부수직동기신호(Vi)를 외부수평동기 지연회로(8')에 입력시키게 한 것이다.Thus, the present invention solves this drawback, as shown in FIG. 3 (the same part as FIG. 1 uses the same number), the internal horizontal synchronization signal Hi derived from the line decoder 14 ) And the external horizontal synchronizing signal He has a phase sag of ± 0.1 μsec or more, the phase control is detected by the gate control circuit 18, and the external horizontal synchronizing signal He delayed by this control output is integrated circuit. The internal vertical synchronizer is input to the 1/7 frequency division circuit 9, the 1/65 frequency division circuit 10, and the first 1/2 frequency division circuit 11 in the IC 2 by the gate circuit 19 as a reset pulse. The signal Vi is inputted to the external horizontal synchronization delay circuit 8 '.

상기 게이트제어회로(18)의 일치검출감도는, (He)와 (Hi)의 위상차가 허용되는 범위, 즉 동기정도(同期精度) 범위내에서 기준발진기(1)의 출력의 일주기인 0.07μs 이상의 적당한 치, 예를들면 0.2μs 정도로 선정할 필요가 있다.The coincidence detection sensitivity of the gate control circuit 18 is 0.07 μs, which is one cycle of the output of the reference oscillator 1 within a range in which the phase difference between (He) and (Hi) is allowed, that is, within the range of synchronization accuracy. It is necessary to select the above suitable values, for example, about 0.2 μs.

왜냐하면, (Hi)는 제2도에서 설명한 바와 같이, 수평리세트의 타이밍에 의해서 0.07μs 변동되므로, 상기 검출강도를 이것(0.07μs) 이하로 설정하면, 게이트회로(19)를 설치한 의미가 없어지기 때문이다.Because (Hi) varies by 0.07 μs due to the horizontal reset timing as described in FIG. 2, setting the detection intensity below this (0.07 μs) has no meaning of providing the gate circuit 19. For losing.

제4도는 검출감도의 설정이 용이한 상기 위상 비교회로(18)의 일실시 구성예를 표시하고, 제5도는 그 동작 설명을 위한 파형도이다. (20)은 제3도의 (He)(Hi)를 2입력으로 하는 익스클루시브오어게이트로, 이 게이트(20)로부터는 제5(a)도, 제5(b)도에 각각 표시한 (He)(Hi)의 위상차와 같은 펄스폭을 갖는 제5(d)도의 펄스가 도출된다.4 shows an example of the configuration of the phase comparison circuit 18 in which the detection sensitivity can be easily set, and FIG. 5 is a waveform diagram for explaining the operation thereof. (20) is an exclusive ore gate having two inputs (He) (Hi) in FIG. 3, and the gates 20 are shown in FIGS. 5 (a) and 5 (b), respectively. A pulse of FIG. 5 (d) having a pulse width equal to the phase difference of He) (Hi) is derived.

이 펄스(c)가 미분회로(21)로 미분되어 제5(d)도의 펄스에 변환되어, 이 펄스(d)의 후연에서 준안정기간이 2-3H 정도로 선정한 단안정멀티바이브레이터(22)를 트리거하도록 되어 있다.This pulse c is differentiated into the differential circuit 21 and converted into the pulse of FIG. 5d, and the monostable multivibrator 22 which selected the metastable period of about 2-3H from the trailing edge of this pulse d was selected. It is supposed to trigger.

이때 상기 미분회로(21)의 시정수를 비교적 크게 선정하면, 펄스(d)의 펄스폭이 π₁일때는 이 멀티바이브레이터의 트리거레벨(제5도의 파선)을 넘지 못하고, π₂일때는 이것을 넘어서 제5(e)도의 출력펄스를 도출하도록 할 수 있다.In this case, when a relatively large selection of the time constant of the differentiation circuit 21, the pulse width of pulse (d) π ₁ when is not less than the trigger level (the broken line 5 degrees) of the multivibrator, π ₂ when is beyond this The output pulse of FIG. 5 (e) can be derived.

그래서, 이 트리거 레벨을 넘는 펄스(c)의 최소의 펄스폭이 전술한 0.2μs 정도가 되도록, 상기 미분회로(21)의 시정수를 선정하면 되는 것이다.Therefore, what is necessary is just to select the time constant of the said differential circuit 21 so that the minimum pulse width of the pulse c which exceeds this trigger level may be about 0.2 microsecond mentioned above.

즉, 상기 양 외부동기신호(He) 및 (Ve)를 상기 직접회로 IC(2)내의 분주회로에 리세트신호로서 입력하고 있으나, 도출되는 내부동기신호의 내부수직동기신호(Vi)는 리세트신호(외부수직동기신호)에 대하여 1필드 약(16.5m sec))지연되고, 내부수평동기신호(Hi)는 리세트신호(외부수평동기신호)에 대하여 2μ sec 지연되므로, 리세트신호는 외부수직동기신호(Ve)를 0.2m sec (=16.7-16.5), 외부수평동기신호(He)를 61.5μ sec(=63.5-2) 각각 지연하지 않으면 안되며, 상기 수직동기신호지연회로(12)와 수평동기신호지연회로(8')를 구성하는 단안정멀티바이브레이터는, 온도변화에 따라 ±수%의 범위로 준안정기간을 변경하게 된다.That is, although both external synchronization signals He and Ve are input to the division circuit in the integrated circuit IC 2 as a reset signal, the internal vertical synchronization signal Vi of the derived internal synchronization signal is reset. Since one field is delayed (16.5 m sec) with respect to the signal (external vertical synchronization signal), and the internal horizontal synchronization signal Hi is delayed by 2 μ sec with respect to the reset signal (external horizontal synchronization signal), the reset signal is external. The vertical synchronization signal Ve must be delayed by 0.2m sec (= 16.7-16.5) and the external horizontal synchronization signal He by 61.5μ sec (= 63.5-2), respectively, and the vertical synchronization signal delay circuit 12 The monostable multivibrator constituting the horizontal synchronous signal delay circuit 8 'changes the metastable period in a range of ± several percent in accordance with temperature change.

따라서, 본 고안은 상기 수평동기신호지연회로(8')를 구성하는 단안정멀티바이브레이터의 준안정지기간을, 수직동기주기로 외부수평동기신호(He)의 발생때 서서히 변경시키므로서, 온도에 의한 준안정기간의 변경이 있을지라도 항상 소망의 지연출력을 도출하고, 1필드이내의 내부동기신호를 외부동기신호에 일치시켜서 게이트회로를 폐로되게 구성한 것인데 제6도에 따라 이런 관계를 상세히 설명하면 다음과 같다. 즉, 도시한 바와 같이 본 수평동기지연회로(8')는, 상온시에 있어서 소정의 지연량의 약 90-110%의 범위로 지연량을 가변하기 위해 구성되어 있다.Accordingly, the present invention gradually changes the quasi-stable period of the monostable multivibrator constituting the horizontal synchronous signal delay circuit 8 'during the generation of the external horizontal synchronous signal He at the vertical synchronous period. Even if there is a change in the stability period, the desired delay output is always derived and the gate circuit is closed by matching the internal synchronous signal within one field with the external synchronous signal. same. That is, as shown in the figure, the horizontal synchronous delay circuit 8 'is configured to vary the delay amount in the range of about 90-110% of the predetermined delay amount at normal temperature.

즉 제6도에 도시한 바와 같이 본 실시예의 수평동기지연회로(8')는, 외부수평동기신호(He)를 트리거 입력으로하는 단안정 멀티바이브레이터의 준안정기간을 가변하기 위해, 안정시에 도통상태에 있는 제1트랜지스터(Tr₁)의 베이스에 수직동기주기로 충방전을 반복하는 충방전회로를 접속하고 있다.That is, as shown in FIG. 6, the horizontal synchronous delay circuit 8 'of the present embodiment has a stable time in order to vary the metastable period of the monostable multivibrator whose external horizontal synchronous signal He is the trigger input. The base of the first transistor Tr ₁ in the conduction state is connected to a charge / discharge circuit which repeats charge / discharge at a vertical synchronization period.

따라서, 내부수직동기신호(Ci)로 방전상태가 되는 층반전용의 제1 콘덴서(C₁)는, 충전에 수반하여 서서히 제1 트랜지스터(Tr₁)의 베이스 전위를 상승시켜 트리거의 입력마다 준안정기간을 소정의 준안정기간의 110%에서 90%까지 서서히 짧게하고 있다.Therefore, the first capacitor C _{1 for} layer reversal, which is in a discharged state by the internal vertical synchronization signal Ci, gradually increases the base potential of the first transistor Tr ₁ with charging and metastable for each input of the trigger. The period is gradually shortened from 110% to 90% of the predetermined metastable period.

따라서, 단안정멀티바이브레이터가, 온도변화에 따라서 준안정기간을 수%의 범위로 변경시켰다 하더라도, 항상 소망의 준안정기간은, 제1 콘덴서(Ci)에 의한 준안정기간의 가변역에 있기 때문에, 단안정멀티바이브레이터는, 항상 소망하는 준안정기간의 출력을 도출할수가 있다.Therefore, even if the monostable multivibrator changes the metastable period to a range of several percent in accordance with the temperature change, the desired metastable period is always in the variable range of the metastable period by the first capacitor Ci. The monostable multivibrator can always derive the desired metastable period output.

상술한 바와 같이, 상기 수평동기신호지연회로(8')에서 도출되는 지연회로출력은, 지연량을 변경하기 위하여 상기 동기신호작성용 IC(2)에 입력되었을 경우, 통상 외부수평동기신호(He)와 내부수평동기신호(Hi)의 위상은 0.2μsec 이상 벗어나기 때문에, 상기 위상 비교회로(18)는 상기 게이트회로(19)의 개방을 계속한다.As described above, when the delay circuit output derived from the horizontal synchronization signal delay circuit 8 'is input to the synchronization signal generation IC 2 to change the delay amount, the external horizontal synchronization signal He ) And the internal horizontal synchronization signal Hi are out of 0.2 mu sec or more, so that the phase comparison circuit 18 continues to open the gate circuit 19.

따라서 상기 동기신호작성용 IC(2)는 지연 출력 발생때마다 리세트되나, 상기 수평동기신호지연회로(8')가 소정의 지연량을 도출하였을때, 외부수평동기신호(He)와 내부수평동기신호(Hi)의 위상차는 0.2이내가 되어서 상기 게이트회로(19)는 개방된다음 적어도 1/60초 이내에 폐로되어, 어떠한 온도하에 있어서도 상기 동기신호작성용 IC(2)는 안정된 동기신호를 도출할수가 있다.Therefore, the synchronization signal preparation IC 2 is reset every time a delay output occurs, but when the horizontal synchronization signal delay circuit 8 'derives a predetermined delay amount, the external horizontal synchronization signal He and the internal horizontal signal are generated. The phase difference of the synchronization signal Hi is less than 0.2 so that the gate circuit 19 is opened and then closed within at least 1/60 seconds, and the synchronization signal creation IC 2 derives a stable synchronization signal at any temperature. You can do it.

이상과 같이 본 고안에 의하면, 종래의 외부동기회로에 약간의 변경을 하는 것만으로, 어떠한 온도하에 있어서도 확실하게 외부동기를 걸 수가 있고 항상 안정된 동기신호를 오차없이 도출할 수가 있어, 그 효과는 크다.As described above, according to the present invention, by making a slight change to the conventional external synchronization circuit, external synchronization can be reliably applied under any temperature, and a stable synchronization signal can always be derived without error, and the effect is large. .

Claims

The phase oscillator 1 is phase-controlled using the external carrier signal Ce as the reference reference signal, and the divider 9, 10, 11 for dividing the output of the oscillator 1 is used as an external synchronization signal. In a synchronization signal generating circuit that is externally synchronized by resetting, a phase between the horizontal synchronization delay circuit 8 'and the external synchronization signal He (Ve) and the internal synchronization signal Hi (Vi), in which a delay amount can be changed. Phase comparison consisting of the exclusive OR 20 for comparison, the differential circuit 21 connected to this output, and the monostable multivibrator 22, wherein the phases of the two synchronization signals He and Hi coincide. And a NAND gate (19) reset by the external synchronization signal (He) (Ve) and a variable delay circuit capable of periodically changing the delay amount.