KR20230082377A - 메모리 컨트롤러 및 메모리 시스템 - Google Patents

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KR20230082377A
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문영석
박재근
이종인
황상묵
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삼성전자주식회사
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Abstract

메모리 장치 및 메모리 컨트롤러를 포함하는 메모리 시스템의 메모리 컨트롤러는 메모리 뱅크들을 포함하는 버퍼 메모리, 호스트를 위한 버퍼 메모리에 대한 액세스를 수행하는 하나 이상의 호스트 액세스 유닛들, 메모리 장치를 위한 버퍼 메모리에 대한 액세스를 수행하는 하나 이상의 메모리 액세스 유닛들, 및 메모리 컨트롤러의 동작을 제어하는 프로세서를 포함한다. 프로세서는 메모리 뱅크들을 호스트와 관련된 외부 동작을 위한 외부 메모리 뱅크 그룹, 및 메모리 시스템 내의 내부 동작을 위한 내부 메모리 뱅크 그룹으로 구분한다. 호스트 액세스 유닛들은 외부 메모리 뱅크 그룹을 액세스한다. 메모리 액세스 유닛들은 외부 동작을 수행하도록 외부 메모리 뱅크 그룹을 액세스하고, 내부 동작을 수행하도록 내부 메모리 뱅크 그룹을 액세스한다. 이에 따라, 메모리 시스템에서 호스트 및 메모리 액세스 유닛들이 동일한 메모리 뱅크를 액세스하는 뱅크 충돌(conflict)이 방지되고, 버퍼 메모리의 이용률(utilization)이 향상될 수 있다.

Description

메모리 컨트롤러 및 메모리 시스템{MEMORY CONTROLLER AND MEMORY SYSTEM}
본 발명은 반도체 집적 회로에 관한 것으로서, 더욱 상세하게는 메모리 컨트롤러 및 메모리 시스템에 관한 것이다.
반도체 메모리 장치는 전원 공급이 중단될 때 저장된 데이터를 상실하는지 여부에 따라 휘발성 메모리 장치(volatile memory device)와 비휘발성 메모리 장치(nonvolatile memory device)로 구분될 수 있다. 휘발성 메모리 장치는 읽고 쓰는 속도가 빠르지만 전원 공급이 끊기면 저장된 내용이 사라져 버리는 단점이 있다. 반면에, 비휘발성 메모리 장치는 전원 공급이 중단되더라도 그 내용을 보존한다. 그러므로, 비휘발성 메모리 장치는 전원이 공급되었는지의 여부에 관계없이 보존되어야 할 내용을 기억시키는 데 쓰인다.
반도체 메모리 장치는 메모리 컨트롤러에 의해 제어된다. 메모리 컨트롤러는 호스트로부터 수신된 데이터를 버퍼 메모리에 일시적으로 저장하고, 상기 버퍼 메모리에 저장된 상기 데이터를 상기 반도체 메모리 장치에 기입할 수 있다. 또한, 상기 메모리 컨트롤러는 상기 반도체 메모리 장치로부터 독출된 데이터를 상기 버퍼 메모리에 일시적으로 저장하고, 상기 버퍼 메모리에 저장된 상기 데이터를 상기 호스트에 전송할 수 있다. 또한, 상기 메모리 컨트롤러는 가비지 콜렉션(Garbage Collection)과 같은 내부 동작을 수행하기 위하여 상기 반도체 메모리 장치의 데이터를 일시적으로 저장하도록 상기 버퍼 메모리를 이용할 수 있다.
본 발명의 일 목적은 버퍼 메모리에 대한 뱅크 충돌(Bank Conflict)을 방지 또는 감소시킬 수 있는 메모리 컨트롤러를 제공하는 것이다.
본 발명의 다른 목적은 상기 메모리 컨트롤러를 포함하는 메모리 시스템을 제공하는 것이다.
상기 일 목적을 달성하기 위해, 본 발명의 실시예들에 따른 메모리 장치 및 메모리 컨트롤러를 포함하는 메모리 시스템의 상기 메모리 컨트롤러는 메모리 뱅크들을 포함하는 버퍼 메모리, 호스트를 위한 상기 버퍼 메모리에 대한 액세스를 수행하는 하나 이상의 호스트 액세스 유닛들, 상기 메모리 장치를 위한 상기 버퍼 메모리에 대한 액세스를 수행하는 하나 이상의 메모리 액세스 유닛들, 및 상기 메모리 컨트롤러의 동작을 제어하는 프로세서를 포함한다. 상기 프로세서는 상기 메모리 뱅크들을 상기 호스트와 관련된 외부 동작을 위한 외부 메모리 뱅크 그룹, 및 상기 메모리 시스템 내의 내부 동작을 위한 내부 메모리 뱅크 그룹으로 구분한다. 상기 호스트 액세스 유닛들은 상기 외부 메모리 뱅크 그룹을 액세스한다. 상기 메모리 액세스 유닛들은 상기 외부 동작을 수행하도록 상기 외부 메모리 뱅크 그룹을 액세스하고, 상기 내부 동작을 수행하도록 상기 내부 메모리 뱅크 그룹을 액세스한다.
상기 다른 목적을 달성하기 위해, 본 발명의 실시예들에 따른 메모리 시스템은 메모리 장치, 및 상기 메모리 장치의 동작을 제어하는 메모리 컨트롤러를 포함한다. 상기 메모리 컨트롤러는 메모리 뱅크들을 포함하는 버퍼 메모리, 호스트를 위한 상기 버퍼 메모리에 대한 액세스를 수행하는 하나 이상의 호스트 액세스 유닛들, 상기 메모리 장치를 위한 상기 버퍼 메모리에 대한 액세스를 수행하는 하나 이상의 메모리 액세스 유닛들, 및 상기 메모리 컨트롤러의 동작을 제어하는 프로세서를 포함한다. 상기 프로세서는 상기 메모리 뱅크들을 상기 호스트와 관련된 외부 동작을 위한 외부 메모리 뱅크 그룹, 및 상기 메모리 시스템 내의 내부 동작을 위한 내부 메모리 뱅크 그룹으로 구분한다. 상기 호스트 액세스 유닛들은 상기 외부 메모리 뱅크 그룹을 액세스한다. 상기 메모리 액세스 유닛들은 상기 외부 동작을 수행하도록 상기 외부 메모리 뱅크 그룹을 액세스하고, 상기 내부 동작을 수행하도록 상기 내부 메모리 뱅크 그룹을 액세스한다.
상기와 같은 본 발명의 실시예들에 따른 메모리 컨트롤러 및 메모리 시스템에서, 상기 메모리 컨트롤러의 프로세서는 버퍼 메모리의 메모리 뱅크들을 외부 동작을 위한 외부 메모리 뱅크 그룹, 및 내부 동작을 위한 내부 메모리 뱅크 그룹으로 구분하고, 호스트 액세스 유닛들은 상기 외부 메모리 뱅크 그룹을 액세스하고, 메모리 액세스 유닛들은 상기 외부 동작을 수행하도록 상기 외부 메모리 뱅크 그룹을 액세스하고, 상기 내부 동작을 수행하도록 상기 내부 메모리 뱅크 그룹을 액세스할 수 있다. 이에 따라, 상기 메모리 시스템에서 상기 호스트 및 메모리 액세스 유닛들이 동일한 메모리 뱅크를 액세스하는 뱅크 충돌(conflict)이 방지되고, 상기 버퍼 메모리의 이용률(utilization)이 향상될 수 있다.
도 1은 본 발명의 실시예들에 따른 메모리 컨트롤러를 구비하는 메모리 시스템 및 이를 포함하는 전자 시스템을 나타내는 블록도이다.
도 2는 도 1에 도시된 메모리 컨트롤러에 의한 버퍼 메모리에 대한 메모리 뱅크 할당의 일 예를 설명하기 위한 도면이다.
도 3은 본 발명의 일 실시예에 따른 메모리 컨트롤러를 나타내는 블록도이다.
도 4는 메모리 컨트롤러에 포함된 호스트 액세스 매니저 또는 메모리 액세스 매니저의 버퍼 인덱스 요청 동작의 일 예를 설명하기 위한 순서도이다.
도 5는 메모리 컨트롤러에 포함된 버퍼 할당기의 동작의 일 예를 설명하기 위한 순서도이다.
도 6은 본 발명의 일 실시예에 따른 메모리 컨트롤러가 내부 및 외부 동작들의 트래픽 양들에 따라 외부 및 내부 메모리 뱅크 그룹들을 변경하는 일 예를 설명하기 위한 도면이다.
도 7은 본 발명의 다른 실시예에 따른 메모리 컨트롤러를 나타내는 블록도이다.
도 8은 메모리 컨트롤러에 포함된 호스트 액세스 매니저의 버퍼 인덱스 지정 동작의 일 예를 설명하기 위한 순서도이다.
도 9는 메모리 컨트롤러에 포함된 메모리 액세스 매니저의 버퍼 인덱스 지정 동작의 일 예를 설명하기 위한 순서도이다.
도 10은 도 7에 도시된 메모리 컨트롤러에 의한 버퍼 메모리에 대한 메모리 뱅크 할당의 일 예를 설명하기 위한 도면이다.
도 11은 본 발명의 또 다른 실시예에 따른 메모리 컨트롤러를 나타내는 블록도이다.
도 12는 본 발명의 또 다른 실시예에 따른 메모리 컨트롤러를 나타내는 블록도이다.
도 13은 본 발명의 또 다른 실시예에 따른 메모리 컨트롤러를 나타내는 블록도이다.
도 14는 본 발명의 실시예들에 따른 전자 시스템을 나타내는 블록도이다.
도 15는 본 발명의 실시예들에 따른 메모리 시스템을 나타내는 블록도이다.
도 16은 본 발명의 실시예들에 따른 메모리 시스템에 포함된 메모리 장치의 일 예를 나타내는 블록도이다.
도 17은 도 16의 메모리 장치의 메모리 셀 어레이에 포함되는 메모리 블록의 일 예를 나타내는 사시도이다.
도 18은 도 17을 참조하여 설명된 메모리 블록의 등가 회로를 나타내는 회로도이다.
도 19는 본 발명의 실시예들에 따른 메모리 시스템에 포함된 메모리 장치의 일 예를 나타내는 단면도이다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
도 1은 본 발명의 실시예들에 따른 메모리 컨트롤러를 구비하는 메모리 시스템 및 이를 포함하는 전자 시스템을 나타내는 블록도이고, 도 2는 도 1에 도시된 메모리 컨트롤러에 의한 버퍼 메모리에 대한 메모리 뱅크 할당의 일 예를 설명하기 위한 도면이다.
도 1의 전자 시스템(100)은, 일 실시예에서, PC(Personal Computer), 서버 컴퓨터(server computer), 데이터 센터(data center), 워크스테이션(workstation), 디지털 TV(digital television), 셋-탑 박스(set-top box) 등의 임의의 컴퓨팅 시스템일 수 있으나, 이에 한정되지 않는다. 다른 실시예에서, 전자 시스템(100)은 휴대폰(mobile phone), 스마트 폰(smart phone), 태블릿(tablet) PC(Personal Computer), 노트북(laptop computer), PDA(Personal Digital Assistant), PMP(Portable Multimedia Player), 디지털 카메라(digital camera), 캠코더(camcorder), 휴대용 게임 콘솔(portable game console), 음악 재생기(music player), 동영상 재생기(video player), 내비게이션(navigation) 기기, 웨어러블(wearable) 기기, IoT(Internet of Things) 기기, e-북(e-book), VR(Virtual Reality) 기기, AR(Augmented Reality) 기기, 드론(drone) 등의 임의의 모바일 시스템일 수 있다.
도 1을 참조하면, 전자 시스템(100)은 호스트(120) 및 메모리 시스템(140)을 포함할 수 있다. 호스트(120)는 메모리 시스템(140)에 데이터(WD)(이하, 기입 데이터(WD))를 기입하고, 메모리 시스템(140)으로부터 데이터(RD)(이하, 독출 데이터(RD))를 독출할 수 있다.
메모리 시스템(140)은 메모리 장치(160), 및 메모리 장치(160)를 제어하는 메모리 컨트롤러(200)를 포함할 수 있다. 일 실시예에서, 메모리 시스템(140)은 스토리지 장치일 수 있다. 예를 들어, 메모리 시스템(140)은 SSD(Solid State Drive), UFS(Universal Flash Storage), MMC(Multi Media Card) 또는 eMMC(embedded MMC)일 수 있다. 메모리 시스템(140)이 SSD인 경우, 메모리 시스템(140)은 NVMe(non-volatile memory express) 표준을 따르는 장치일 수 있으나, 이에 한정되지 않는다. 다른 예에서, 메모리 시스템(140)은 SD(Secure Digital) 카드, 마이크로 SD 카드, 메모리 스틱(memory stick), 칩 카드(chip card), USB(Universal Serial Bus) 카드, 스마트 카드(smart card), CF(Compact Flash) 카드 또는 이와 유사한 형태로 구현될 수 있다.
메모리 장치(160)는 호스트(120)로부터 수신된 기입 데이터(WD)를 저장할 수 있다. 또한, 메모리 장치(160)로부터 독출된 데이터(RD)는 호스트(120)에 제공될 수 있다. 일 실시예에서, 메모리 장치(160)는 하나 이상의 비휘발성 메모리 장치들을 포함할 수 있다. 예를 들어, 메모리 장치(160)는 NAND 플래시 메모리(Flash Memory), EEPROM(Electrically Erasable Programmable Read-Only Memory), PRAM(Phase Change Random Access Memory), RRAM(Resistance Random Access Memory), NFGM(Nano Floating Gate Memory), PoRAM(Polymer Random Access Memory), MRAM(Magnetic Random Access Memory), FRAM(Ferroelectric Random Access Memory) 또는 이와 유사한 메모리를 포함할 수 있다.
메모리 컨트롤러(200)는 버퍼 메모리(210), 적어도 하나의 호스트 액세스 유닛(220), 적어도 하나의 메모리 액세스 유닛(230) 및 프로세서(240)를 포함할 수 있다. 일 실시예에서, 메모리 컨트롤러(200)는 호스트 인터페이스, 메모리 인터페이스, 플래시 변환 레이어(Flash Translation Layer; FTL), ECC(error correction code) 엔진, AES(advanced encryption standard) 엔진, 워킹 메모리 등을 더 포함할 수 있다.
버퍼 메모리(210)는 호스트(120)로부터 수신된 기입 데이터(WD)를 일시적으로 저장할 수 있다. 버퍼 메모리(210)에 저장된 기입 데이터(WD)는 반도체 메모리 장치(160)에 기입될 수 있다. 또한, 버퍼 메모리(210)는 반도체 메모리 장치(160)로부터 독출된 독출 데이터(RD)를 일시적으로 저장할 수 있다. 버퍼 메모리(210)에 저장된 독출 데이터(RD)는 호스트(120)에 전송될 수 있다. 또한, 가비지 콜렉션(Garbage Collection)과 같은 내부 동작을 수행하기 위하여, 버퍼 메모리(210)는 반도체 메모리 장치의 데이터(MD)(이하, 메모리 데이터(MD))를 일시적으로 저장할 수 있다.
일 실시예에서, 버퍼 메모리(210)는 DRAM(Dynamic Random Access Memory)과 같은 휘발성 메모리 장치로 구현될 수 있으나, 이에 한정되지 않는다. 또한, 버퍼 메모리(210)는 복수의 메모리 뱅크들(MB)을 포함할 수 있다. 각 메모리 뱅크(MB)는 복수의 버퍼들을 포함할 수 있다. 각 버퍼는 메모리 뱅크(MB)의 하나의 행의 메모리 셀들을 의미할 수 있으나, 이에 한정되지 않는다. 각 데이터(WD, RD, MD)는 버퍼 메모리(210)의 각 버퍼에 저장될 수 있다. 한편, 동일한 메모리 뱅크(MB) 내의 버퍼들은 데이터 기입/독출 동작들을 동시에 수행할 수 없으나, 서로 다른 메모리 뱅크들(MB) 내의 버퍼들은 상기 데이터 기입/독출 동작들을 실질적으로 동시에 수행할 수 있다.
호스트 액세스 유닛(220)은 호스트(120)를 위한 버퍼 메모리(210)에 대한 액세스를 수행할 수 있다. 예를 들어, 호스트 액세스 유닛(220)은, 호스트(120)로부터 수신된 기입 데이터(WD)를 버퍼 메모리(210)에 저장하도록, 버퍼 메모리(210)를 액세스할 수 있다. 또한, 호스트 액세스 유닛(220)은, 버퍼 메모리(210)로부터 호스트(120)에 제공될 독출 데이터(WD)를 독출하도록, 버퍼 메모리(210)를 액세스할 수 있다. 일 실시예에서, 호스트 액세스 유닛(220)은 버퍼 메모리(210)에 직접 액세스할 수 있고, 호스트 액세스 유닛(220)은 호스트 직접 메모리 액세스(Host Direct Memory Access; HDMA)라 불릴 수 있다.
메모리 액세스 유닛(230)은 메모리 장치(160)를 위한 버퍼 메모리(210)에 대한 액세스를 수행할 수 있다. 예를 들어, 메모리 액세스 유닛(230)은, 메모리 장치(160)로부터 독출된 독출 데이터(RD)를 버퍼 메모리(210)에 저장하도록, 버퍼 메모리(210)를 액세스할 수 있다. 또한, 메모리 액세스 유닛(230)은, 버퍼 메모리(210)로부터 메모리 장치(160)에 기입될 기입 데이터(WD)를 독출하도록, 버퍼 메모리(210)를 액세스할 수 있다. 또한, 메모리 시스템(140) 내에서 호스트(120)에 송수신되지 않는 메모리 데이터(MD)에 대한 내부 동작을 수행하도록, 메모리 액세스 유닛(230)은 버퍼 메모리(210)를 액세스할 수 있다. 일 실시예에서, 메모리 액세스 유닛(230)은 버퍼 메모리(210)에 직접 액세스할 수 있고, 메모리 장치(160)는 적어도 하나의 플래시 메모리를 포함할 수 있으며, 메모리 액세스 유닛(230)은 플래시 직접 메모리 액세스(Flash Direct Memory Access; FDMA)라 불릴 수 있다.
프로세서(240)는 호스트(120)로부터 수신된 커맨드에 응답하여 메모리 컨트롤러(200)의 동작을 제어할 수 있다. 일 실시예에서, 프로세서(240)는 CPU(central processing unit)일 수 있으나, 이에 한정되지 않는다.
본 발명의 실시예들에 따른 메모리 컨트롤러(200)에서, 프로세서(240)는 버퍼 메모리(210)의 메모리 뱅크들(MB)을, 호스트(120)와 관련된 외부 동작을 위한 외부 메모리 뱅크 그룹(EMBG), 및 메모리 시스템(140) 내의 내부 동작을 위한 내부 메모리 뱅크 그룹(IMBG)으로 구분할 수 있다. 여기서, 상기 외부 동작은 호스트(120)와 메모리 시스템(140) 사이에서 송수신되는 데이터(WD, RD)에 대한 동작일 수 있다. 일 실시예에서, 상기 외부 동작은 호스트(120)로부터 수신된 기입 데이터(WD)를 메모리 장치(160)에 기입하는 데이터 기입 동작, 및 메모리 장치(160)로부터 독출된 독출 데이터(RD)를 호스트(120)에 제공하는 데이터 독출 동작을 포함할 수 있다. 또한, 상기 내부 동작은 호스트(120)에 송수신되지 않는 메모리 데이터(MD)에 대한 동작일 수 있다. 일 실시예에서, 상기 내부 동작은, 메모리 장치(160)의 하나의 블록의 메모리 데이터(MD)를 다른 블록에 복사하고, 상기 하나의 블록을 소거(erase)하여 프리 블록을 확보하는 가비지 콜렉션(garbage collection) 동작을 포함할 수 있다. 다른 실시예에서, 상기 내부 동작은, 메모리 장치(160)의 어떠한 영역이 미사용되는 것으로 설정되는 경우, 상기 영역의 메모리 데이터(MD)를 다른 영역으로 이동하는 데이터 이주(data migration) 동작을 더 포함할 수 있다. 또 다른 실시예에서, 상기 내부 동작은, 메모리 장치(160)의 SLC(Single Level Cell) 영역에서 메모리 장치(160)의 MLC(Multi-Level Cell) 영역으로 메모리 데이터(MD)를 이동하는 온-칩 버퍼(On-Chip Buffer) 동작을 더 포함할 수 있다.
상기 외부 동작을 수행하도록, 호스트 액세스 유닛(220)은 버퍼 메모리(210)의 외부 메모리 뱅크 그룹(EMBG)을 액세스하고, 메모리 액세스 유닛(230)은 버퍼 메모리(210)의 외부 메모리 뱅크 그룹(EMBG)을 액세스할 수 있다. 예를 들어, 호스트 액세스 유닛(220)은 호스트(120)로부터의 기입 데이터(WD)를 외부 메모리 뱅크 그룹(EMBG) 내의 메모리 뱅크들(MB)에 기입하고, 메모리 액세스 유닛(230)은 외부 메모리 뱅크 그룹(EMBG) 내의 메모리 뱅크들(MB)로부터 기입 데이터(WD)를 독출할 수 있다. 또한, 메모리 액세스 유닛(230)은 메모리 장치(160)로부터의 독출 데이터(RD)를 외부 메모리 뱅크 그룹(EMBG) 내의 메모리 뱅크들(MB)에 기입하고, 호스트 액세스 유닛(220)은 외부 메모리 뱅크 그룹(EMBG) 내의 메모리 뱅크들(MB)로부터 독출 데이터(RD)를 독출할 수 있다.
또한, 상기 내부 동작을 수행하도록, 메모리 액세스 유닛(230)은 버퍼 메모리(210)의 내부 메모리 뱅크 그룹(IMBG)을 액세스할 수 있다. 예를 들어, 호스트 액세스 유닛(220)은 메모리 장치(160)의 하나의 영역의 메모리 데이터(MD)를 내부 메모리 뱅크 그룹(IMBG) 내의 메모리 뱅크들(MB)에 기입할 수 있다. 또한, 버퍼 메모리(210)에 저장된 메모리 데이터(MD)가 메모리 장치(160)의 다른 영역에 기입되도록, 호스트 액세스 유닛(220)은 내부 메모리 뱅크 그룹(IMBG) 내의 메모리 뱅크들(MB)로부터 메모리 데이터(MD)를 독출할 수 있다.
한편, 종래의 메모리 시스템에서는, 도 2에 도시된 바와 같이, 호스트 액세스 유닛(또는 HDMA)와 메모리 액세스 유닛(또는 FDMA)가 버퍼 메모리의 동일한 메모리 뱅크를 액세스할 수 있다. 이와 같이, 종래의 메모리 시스템에서는, 서로 다른 액세스 유닛들이 동일한 메모리 뱅크를 액세스하는 뱅크 충돌(conflict)이 발생될 수 있다. 이 경우, 상기 메모리 뱅크는 상기 HDMA을 위한 동작과 상기 FDMA를 위한 동작을 동시에 수행하지 못하므로, 상기 종래의 메모리 시스템의 상기 버퍼 메모리의 이용률(utilization)이 감소될 수 있다.
그러나, 본 발명의 실시예들에 따른 메모리 시스템(140)에서는, 버퍼 메모리(210)의 메모리 뱅크들(MB)이 상기 외부 동작을 위한 외부 메모리 뱅크 그룹(EMBG) 및 상기 내부 동작을 위한 내부 메모리 뱅크 그룹(IMBG)으로 구분되고, 상기 외부 동작을 수행하는 호스트 액세스 유닛(220)과 상기 내부 동작을 수행하는 메모리 액세스 유닛(230)이 서로 다른 메모리 뱅크들(MB)을 액세스할 수 있다. 이 경우, 상기 뱅크 충돌이 방지 또는 감소될 수 있고, 상기 외부 동작 및 상기 내부 동작이 실질적으로 동시에 수행될 수 있으며, 버퍼 메모리(210)의 상기 이용률이 향상될 수 있다.
도 3은 본 발명의 일 실시예에 따른 메모리 컨트롤러를 나타내는 블록도이다.
도 3을 참조하면, 메모리 컨트롤러(200a)는 버퍼 메모리(210a), 적어도 하나의 호스트 액세스 유닛(220a), 적어도 하나의 메모리 액세스 유닛(230a) 및 프로세서(240a)를 포함할 수 있다. 일 실시예에서, 프로세서(240a)는 호스트 액세스 매니저(250a), 메모리 액세스 매니저(260a) 및 버퍼 할당기(270a)를 포함할 수 있다.
버퍼 메모리(210a)는 복수의 메모리 버퍼들(MB1 내지 MB8)을 포함할 수 있다. 도 3에는 버퍼 메모리(210a)가 제1 내지 제8 메모리 버퍼들(MB1 내지 MB8)을 포함하는 예가 도시되어 있다. 다만, 버퍼 메모리(210a)의 메모리 버퍼들(MB1 내지 MB8)의 개수는 도 3의 예에 한정되지 않는다. 제1 내지 제8 메모리 버퍼들(MB1 내지 MB)은 외부 메모리 뱅크 그룹(EMBG) 및 내부 메모리 뱅크 그룹(IMBG)으로 구분될 수 있다. 예를 들어, 제1 내지 제4 메모리 버퍼들(MB1 내지 MB4)은 외부 메모리 뱅크 그룹(EMBG)으로 그룹화되고, 제5 내지 제8 메모리 버퍼들(MB5 내지 MB)은 내부 메모리 뱅크 그룹(IMBG)으로 그룹화될 수 있다.
적어도 하나의 호스트 액세스 유닛(220a)은 호스트를 위한 버퍼 메모리(210a)에 대한 액세스를 수행할 수 있다. 도 3에는 메모리 컨트롤러(200a)가 제1 및 제2 호스트 액세스 유닛들(HDMA1, HDMA2)를 포함하는 예가 도시되어 있다. 다만, 호스트 액세스 유닛들(HDMA1, HDMA2)의 개수는 도 3의 예에 한정되지 않는다.
적어도 하나의 메모리 액세스 유닛(230a)은 메모리 장치를 위한 버퍼 메모리(210a)에 대한 액세스를 수행할 수 있다. 도 3에는 메모리 컨트롤러(200a)가 제1 내지 제4 메모리 액세스 유닛들(FDMA1 내지 FDMA4)를 포함하는 예가 도시되어 있다. 다만, 메모리 액세스 유닛들(FDMA1 내지 FDMA4)의 개수는 도 3의 예에 한정되지 않는다.
일 실시예에서, 메모리 컨트롤러(200a)는 복수의 채널들을 통하여 메모리 장치에 연결되고, 메모리 액세스 유닛들(FDMA1 내지 FDMA4)은 서로 다른 채널들에 할당될 수 있다. 예를 들어, 메모리 컨트롤러(200a)가 제1 내지 제8 채널들을 통하여 상기 메모리 장치에 연결되고, 제1 내지 제4 메모리 액세스 유닛들(FDMA1 내지 FDMA4)을 포함하는 경우, 제1 메모리 액세스 유닛(FDMA1)은 제1 및 제2 채널들을 통하여 송수신되는 데이터를 위한 액세스를 수행하고, 제2 메모리 액세스 유닛(FDMA2)은 제3 및 제4 채널들을 통하여 송수신되는 데이터를 위한 액세스를 수행하고, 제3 메모리 액세스 유닛(FDMA3)은 제5 및 제6 채널들을 통하여 송수신되는 데이터를 위한 액세스를 수행하고, 제4 메모리 액세스 유닛(FDMA4)은 제7 및 제8 채널들을 통하여 송수신되는 데이터를 위한 액세스를 수행할 수 있다. 다만, 상기 채널들의 개수 및 메모리 액세스 유닛들(FDMA1 내지 FDMA4)의 개수는 상술한 예에 한정되지 않는다.
호스트 액세스 매니저(250a)는 호스트 액세스 유닛들(HDMA1, HDMA2)을 제어할 수 있다. 또한, 호스트 액세스 매니저(250a)는 외부 메모리 뱅크 그룹(EMBG) 내의 메모리 뱅크들(MB1, MB2, MB3, MB4) 각각에 대한 외부 뱅크 인덱스 풀들(EBIP1, EBIP2, EBIP3, EBIP4)을 관리할 수 있다. 예를 들어, 도 3에 도시된 바와 같이, 외부 메모리 뱅크 그룹(EMBG)은 제1, 제2, 제3 및 제4 메모리 뱅크들(MB1, MB2, MB3, MB4)을 포함하고, 호스트 액세스 매니저(250a)는 제1 메모리 뱅크(MB1)에 대한 제1 외부 뱅크 인덱스 풀(EBIP1), 제2 메모리 뱅크(MB2)에 대한 제2 외부 뱅크 인덱스 풀(EBIP2), 제3 메모리 뱅크(MB3)에 대한 제3 외부 뱅크 인덱스 풀(EBIP3) 및 제4 메모리 뱅크(MB4)에 대한 제4 외부 뱅크 인덱스 풀(EBIP4)을 관리할 수 있다. 각 외부 뱅크 인덱스 풀(예를 들어, EBIP1)은 상응하는 메모리 뱅크(예를 들어, MB1)의 이용 가능한 버퍼들(또는 프리 버퍼들)의 버퍼 인덱스들을 저장할 수 있다.
외부 동작을 수행하도록, 호스트 액세스 매니저(250a)는 호스트 액세스 유닛들(HDMA1, HDMA2)에 외부 뱅크 인덱스 풀들(EBIP1 내지 EBIP4) 내의 버퍼 인덱스(BI3, BI4)를 제공하고, 호스트 액세스 유닛들(HDMA1, HDMA2)은 상기 버퍼 인덱스(BI3, BI4)에 기초하여 외부 메모리 뱅크 그룹(EMBG)의 메모리 뱅크들(MB1 내지 MB4)을 액세스할 수 있다. 한편, 호스트 액세스 매니저(250a)가 호스트 액세스 유닛들(HDMA1, HDMA2)에 상기 버퍼 인덱스(BI3, BI4)를 제공하면, 호스트 액세스 매니저(250a)는 외부 뱅크 인덱스 풀들(EBIP1 내지 EBIP4)에서 상기 제공된 버퍼 인덱스(BI3, BI4)를 삭제할 수 있다.
일 실시예에서, 호스트 액세스 매니저(250a)는 각 외부 뱅크 인덱스 풀(EBIP1 내지 EBIP4)이 기준 개수의 버퍼 인덱스들을 유지하도록, 도 4를 참조하여 후술된 바와 같이, 각 외부 뱅크 인덱스 풀(EBIP1 내지 EBIP4)에 저장된 버퍼 인덱스들의 개수가 상기 기준 개수 미만인 경우, 버퍼 할당기(270a)에 버퍼 인덱스 요청(BI_REQ)을 전송할 수 있다. 예를 들어, 각 외부 뱅크 인덱스 풀(EBIP1 내지 EBIP4)의 최대 버퍼 인덱스 개수가 메모리 컨트롤러(200a) 내의 레지스터들에 의해 설정될 수 있고, 상기 기준 개수는 상기 최대 버퍼 인덱스 개수의 약 50%에 상응할 수 있으나, 이에 한정되지 않는다. 또한, 예를 들어, 호스트 액세스 매니저(250a)는, 각 외부 뱅크 인덱스 풀(예를 들어, EBIP1)의 버퍼 인덱스 개수가 상기 최대 버퍼 인덱스 개수의 약 50%, 즉 상기 기준 개수 미만일 때로부터, 상기 외부 뱅크 인덱스 풀(예를 들어, EBIP1)의 상기 버퍼 인덱스 개수가 상기 최대 버퍼 인덱스 개수의 약 80%가 될 때까지, 버퍼 할당기(270a)에 버퍼 인덱스 요청(BI_REQ)을 전송할 수 있다.
버퍼 인덱스 요청(BI_REQ)을 전송할 때, 호스트 액세스 매니저(250a)는 버퍼 할당기(270a)에 상기 버퍼 인덱스들의 개수가 상기 기준 개수 미만인 외부 뱅크 인덱스 풀에 상응하는 버퍼 메모리에 대한 뱅크 주소(BA1)를 전송할 수 있다. 예를 들어, 제1 외부 뱅크 인덱스 풀(EBIP1)의 상기 버퍼 인덱스들의 개수가 상기 기준 개수 미만인 경우, 호스트 액세스 매니저(250a)는 버퍼 할당기(270a)에 제1 외부 뱅크 인덱스 풀(EBIP1)에 상응하는 제1 메모리 뱅크(MB1)의 뱅크 주소(BA1)를 포함하는 버퍼 인덱스 요청(BI_REQ)을 전송할 수 있다. 또한, 호스트 액세스 매니저(250a)는 버퍼 할당기(270a)로부터 제1 메모리 뱅크(MB1)의 버퍼들 중 사용 가능한 버퍼(또는 프리 버퍼)의 버퍼 인덱스(BI1)를 수신하고, 제1 외부 뱅크 인덱스 풀(EBIP1)에 버퍼 인덱스(BI1)를 추가할 수 있다.
메모리 액세스 매니저(260a)는 메모리 액세스 유닛들(FDMA1 내지 FDMA4)을 제어할 수 있다. 또한, 메모리 액세스 매니저(260a)는 내부 메모리 뱅크 그룹(IMBG) 내의 메모리 뱅크들(MB5, MB6, MB7, MB8) 각각에 대한 내부 뱅크 인덱스 풀들(IBIP1, IBIP2, IBIP3, IBIP4)을 관리할 수 있다. 예를 들어, 도 3에 도시된 바와 같이, 내부 메모리 뱅크 그룹(IMBG)은 제5, 제6, 제7 및 제8 메모리 뱅크들(MB5, MB6, MB7, MB8)을 포함하고, 메모리 액세스 매니저(260a)는 제5 메모리 뱅크(MB5)에 대한 제1 내부 뱅크 인덱스 풀(IBIP1), 제6 메모리 뱅크(MB6)에 대한 제2 내부 뱅크 인덱스 풀(IBIP2), 제7 메모리 뱅크(MB7)에 대한 제3 내부 뱅크 인덱스 풀(IBIP3) 및 제8 메모리 뱅크(MB8)에 대한 제4 내부 뱅크 인덱스 풀(IBIP4)을 관리할 수 있다. 각 내부 뱅크 인덱스 풀(예를 들어, IBIP1)은 상응하는 메모리 뱅크(예를 들어, MB5)의 이용 가능한 버퍼들(또는 프리 버퍼들)의 버퍼 인덱스들을 저장할 수 있다.
외부 동작을 수행하도록, 메모리 액세스 매니저(260a)는 호스트 액세스 매니저(250a)로부터 버퍼 인덱스(BI3, BI4)를 수신하고, 메모리 액세스 유닛들(FDMA1 내지 FDMA4)에 상기 버퍼 인덱스(BI3, BI4)를 제공할 수 있다. 메모리 액세스 유닛들(FDMA1 내지 FDMA4)은 호스트 액세스 매니저(250a)로부터 메모리 액세스 매니저(260a)를 통하여 수신된 상기 버퍼 인덱스(BI3, BI4)에 기초하여 외부 메모리 뱅크 그룹(EMBG)의 메모리 뱅크들(MB1 내지 MB4)을 액세스할 수 있다.
내부 동작을 수행하도록, 메모리 액세스 매니저(260a)는 메모리 액세스 유닛들(FDMA1 내지 FDMA4)에 내부 뱅크 인덱스 풀들(IBIP1 내지 IBIP4) 내의 버퍼 인덱스(BI5)를 제공하고, 메모리 액세스 유닛들(FDMA1 내지 FDMA4)은 상기 버퍼 인덱스(BI5)에 기초하여 내부 메모리 뱅크 그룹(IMBG)의 메모리 뱅크들(MB5 내지 MB8)을 액세스할 수 있다. 한편, 메모리 액세스 매니저(260a)가 메모리 액세스 유닛들(FDMA1 내지 FDMA4)에 상기 버퍼 인덱스(BI5)를 제공하면, 메모리 액세스 매니저(260a)는 내부 뱅크 인덱스 풀들(IBIP1 내지 IBIP4)에서 상기 제공된 버퍼 인덱스(BI5)를 삭제할 수 있다.
일 실시예에서, 메모리 액세스 매니저(260a)는 각 내부 뱅크 인덱스 풀(IBIP1 내지 IBIP4)이 기준 개수의 버퍼 인덱스들을 유지하도록, 도 4를 참조하여 후술된 바와 같이, 각 내부 뱅크 인덱스 풀(IBIP1 내지 IBIP4)에 저장된 버퍼 인덱스들의 개수가 상기 기준 개수 미만인 경우, 버퍼 할당기(270a)에 버퍼 인덱스 요청(BI_REQ)을 전송할 수 있다. 예를 들어, 각 내부 뱅크 인덱스 풀(IBIP1 내지 IBIP4)의 최대 버퍼 인덱스 개수가 메모리 컨트롤러(200a) 내의 레지스터들에 의해 설정될 수 있고, 상기 기준 개수는 상기 최대 버퍼 인덱스 개수의 약 50%에 상응할 수 있으나, 이에 한정되지 않는다. 또한, 예를 들어, 메모리 액세스 매니저(260a)는, 각 내부 뱅크 인덱스 풀(예를 들어, IBIP1)의 버퍼 인덱스 개수가 상기 최대 버퍼 인덱스 개수의 약 50%, 즉 상기 기준 개수 미만일 때로부터, 상기 내부 뱅크 인덱스 풀(예를 들어, IBIP1)의 상기 버퍼 인덱스 개수가 상기 최대 버퍼 인덱스 개수의 약 80%가 될 때까지, 버퍼 할당기(270a)에 버퍼 인덱스 요청(BI_REQ)을 전송할 수 있다.
버퍼 인덱스 요청(BI_REQ)을 전송할 때, 메모리 액세스 매니저(260a)는 버퍼 할당기(270a)에 상기 버퍼 인덱스들의 개수가 상기 기준 개수 미만인 내부 뱅크 인덱스 풀에 상응하는 버퍼 메모리에 대한 뱅크 주소(BA2)를 전송할 수 있다. 예를 들어, 제1 내부 뱅크 인덱스 풀(IBIP1)의 상기 버퍼 인덱스들의 개수가 상기 기준 개수 미만인 경우, 메모리 액세스 매니저(260a)는 버퍼 할당기(270a)에 제1 내부 뱅크 인덱스 풀(IBIP1)에 상응하는 제5 메모리 뱅크(MB5)의 뱅크 주소(BA2)를 포함하는 버퍼 인덱스 요청(BI_REQ)을 전송할 수 있다. 또한, 메모리 액세스 매니저(260a)는 버퍼 할당기(270a)로부터 제5 메모리 뱅크(MB5)의 버퍼들 중 사용 가능한 버퍼(또는 프리 버퍼)의 버퍼 인덱스(BI2)를 수신하고, 제1 외부 뱅크 인덱스 풀(IBIP1)에 버퍼 인덱스(BI2)를 추가할 수 있다.
버퍼 할당기(270a)는 버퍼 메모리(210a)의 메모리 뱅크들(MB1 내지 MB8)의 버퍼들의 버퍼 인덱스들을 저장하고, 메모리 뱅크들(MB1 내지 MB8)의 상기 버퍼들 각각이 사용 가능한지 여부 또는 프리 버퍼인지 여부를 관리할 수 있다. 여기서, 각 버퍼 인덱스는 상응하는 버퍼(예를 들어, 하나의 메모리 뱅크 내의 하나의 행의 메모리 셀들)의 주소이거나, 버퍼 주소로부터 도출된 값일 수 있다. 버퍼 할당기(270a)는, 도 5를 참조하여 후술되는 바와 같이, 호스트 액세스 매니저(250a)로부터 외부 메모리 뱅크 그룹(EMBG) 내의 메모리 버퍼들(MB1 내지 MB4) 중 하나의 뱅크 주소(BA1)를 포함하는 버퍼 인덱스 요청(BI_REQ)를 수신하고, 뱅크 주소(BA1)를 포함하는 버퍼 인덱스 요청(BI_REQ)에 응답하여 뱅크 주소(BA1)를 가지는 메모리 뱅크를 식별하고, 호스트 액세스 매니저(250a)에 상기 식별된 메모리 뱅크의 버퍼들 중 사용 가능한 버퍼의 버퍼 인덱스(BI1)를 전송할 수 있다. 또한, 버퍼 할당기(270a)는, 도 5를 참조하여 후술되는 바와 같이, 메모리 액세스 매니저(260a)로부터 내부 메모리 뱅크 그룹(IMBG) 내의 메모리 버퍼들(MB5 내지 MB8) 중 하나의 뱅크 주소(BA2)를 포함하는 버퍼 인덱스 요청(BI_REQ)를 수신하고, 뱅크 주소(BA2)를 포함하는 버퍼 인덱스 요청(BI_REQ)에 응답하여 뱅크 주소(BA2)를 가지는 메모리 뱅크를 식별하고, 메모리 액세스 매니저(260a)에 상기 식별된 메모리 뱅크의 버퍼들 중 사용 가능한 버퍼의 버퍼 인덱스(BI2)를 전송할 수 있다.
본 발명의 일 실시예에 따른 메모리 컨트롤러(200a)에서는, 상기 외부 동작을 수행하도록 버퍼 메모리(210a)의 외부 메모리 뱅크 그룹(EMBG)이 이용되고, 상기 내부 동작을 수행하도록 버퍼 메모리(210a)의 내부 메모리 뱅크 그룹(IMBG)이 이용될 수 있다.
예를 들어, 상기 외부 동작으로서 데이터 기입 동작이 수행되는 경우, 호스트 액세스 매니저(250a)는 제1 호스트 액세스 유닛(HDMA1)에 제1 외부 뱅크 인덱스 풀(EBIP1)의 버퍼 인덱스(BI3)를 제공하고, 제1 호스트 액세스 유닛(HDMA1)은 상기 버퍼 인덱스(BI3)에 기초하여 외부 메모리 뱅크 그룹(EMBG) 내의 제1 메모리 뱅크(MB1)의 버퍼(BUF1)에 기입 데이터(WD)를 기입할 수 있다. 또한, 메모리 액세스 매니저(260a)는 호스트 액세스 매니저(250a)로부터 상기 버퍼 인덱스(BI3)를 수신하고, 제3 메모리 액세스 유닛(FDMA3)에 상기 버퍼 인덱스(BI3)를 제공할 수 있다. 제3 메모리 액세스 유닛(FDMA3)은 상기 버퍼 인덱스(BI3)에 기초하여 외부 메모리 뱅크 그룹(EMBG) 내의 제1 메모리 뱅크(MB1)의 버퍼(BUF1)로부터 기입 데이터(WD)를 독출하고, 메모리 장치에 기입 데이터(WD)를 제공할 수 있다.
다른 예에서, 상기 외부 동작으로서 데이터 독출 동작이 수행되는 경우, 호스트 액세스 매니저(250a)는 메모리 액세스 매니저(260a)에 제2 외부 뱅크 인덱스 풀(EBIP2)의 버퍼 인덱스(BI4)를 제공하고, 메모리 액세스 매니저(260a)는 제4 메모리 액세스 유닛(FDMA4)에 상기 버퍼 인덱스(BI4)를 제공할 수 있다. 제4 메모리 액세스 유닛(FDMA4)는 상기 버퍼 인덱스(BI4)에 기초하여 외부 메모리 뱅크 그룹(EMBG) 내의 제2 메모리 뱅크(MB2)의 버퍼(BUF2)에 메모리 장치로부터 수신된 독출 데이터(RD)를 기입할 수 있다. 또한, 호스트 액세스 매니저(250a)는 제2 호스트 액세스 유닛(HDMA2)에 상기 버퍼 인덱스(BI4)를 제공할 수 있다. 제2 호스트 액세스 유닛(HDMA2)은 상기 버퍼 인덱스(BI4)에 기초하여 외부 메모리 뱅크 그룹(EMBG) 내의 제2 메모리 뱅크(MB2)의 버퍼(BUF2)로부터 독출 데이터(RD)를 독출하고, 호스트에 독출 데이터(RD)를 제공할 수 있다.
또한, 예를 들어, 제1 메모리 액세스 유닛(FDMA1)에 할당된 채널에 연결된 상기 메모리 장치의 제1 영역으로부터 제2 메모리 액세스 유닛(FDMA2)에 할당된 채널에 연결된 상기 메모리 장치의 제2 영역으로 메모리 데이터(MD)가 복사 또는 이동되는 상기 내부 동작이 수행되는 경우, 메모리 액세스 매니저(260a)는 제1 메모리 액세스 유닛(FDMA1)에 제2 내부 뱅크 인덱스 풀(IBIP2)의 버퍼 인덱스(BI5)를 제공하고, 제1 메모리 액세스 유닛(FDMA1)은 상기 버퍼 인덱스(BI5)에 기초하여 내부 메모리 뱅크 그룹(IMBG) 내의 제6 메모리 뱅크(MB6)의 버퍼(BUF3)에 메모리 데이터(MD)를 기입할 수 있다. 또한, 메모리 액세스 매니저(260a)는 제2 메모리 액세스 유닛(FDMA2)에 상기 버퍼 인덱스(BI5)를 제공하고, 제2 메모리 액세스 유닛(FDMA2)은 상기 버퍼 인덱스(BI5)에 기초하여 제6 메모리 뱅크(MB6)의 버퍼(BUF3)로부터 메모리 데이터(MD)를 독출하고, 상기 메모리 장치에 메모리 데이터(MD)를 제공할 수 있다.
상술한 바와 같이, 본 발명의 실시예들에 따른 메모리 컨트롤러(200a)에서는, 상기 외부 동작을 위한 메모리 뱅크들(MB1 내지 MB4)과 상기 내부 동작을 위한 메모리 뱅크들(MB5 내지 MB8)이 구분될 수 있다. 이에 따라, 호스트 및 메모리 액세스 유닛들(220a, 230a)이 동일한 메모리 뱅크를 액세스하는 뱅크 충돌이 방지되고, 버퍼 메모리(210a)의 이용률이 향상될 수 있다.
도 4는 메모리 컨트롤러에 포함된 호스트 액세스 매니저 또는 메모리 액세스 매니저의 버퍼 인덱스 요청 동작의 일 예를 설명하기 위한 순서도이다.
도 3 및 도 4를 참조하면, 호스트 액세스 매니저(250a)는 각 외부 뱅크 인덱스 풀(EBIP1 내지 EBIP4)의 버퍼 인덱스들의 개수를 제1 기준 개수와 비교하고, 메모리 액세스 매니저(260a)는 각 내부 뱅크 인덱스 풀(IBIP1 내지 IBIP4)의 버퍼 인덱스들의 개수를 제2 기준 개수와 비교할 수 있다(S410). 실시예들에 따라, 상기 제1 기준 개수와 상기 제2 기준 개수는 서로 동일하거나, 서로 다를 수 있다. 예를 들어, 각 외부 뱅크 인덱스 풀(EBIP1 내지 EBIP4)의 제1 최대 버퍼 인덱스 개수 및 각 내부 뱅크 인덱스 풀(IBIP1 내지 IBIP4)의 제2 최대 버퍼 인덱스 개수가 메모리 컨트롤러(200a) 내의 레지스터들에 의해 설정될 수 있고, 상기 제1 기준 개수는 상기 제1 최대 버퍼 인덱스 개수의 약 50%에 상응하고, 상기 제2 기준 개수는 상기 제2 최대 버퍼 인덱스 개수의 약 50%에 상응할 수 있으나, 이에 한정되지 않는다. 각 외부 뱅크 인덱스 풀(EBIP1 내지 EBIP4)의 버퍼 인덱스들의 개수가 상기 제1 기준 개수 이상인 경우(S410: NO), 호스트 액세스 매니저(250a)는 버퍼 인덱스 요청(BI_REQ)를 출력하지 않을 수 있다. 또한, 각 내부 뱅크 인덱스 풀(IBIP1 내지 IBIP4)의 버퍼 인덱스들의 개수가 상기 제2 기준 개수 이상인 경우(S410: NO), 메모리 액세스 매니저(260a)는 버퍼 인덱스 요청(BI_REQ)를 출력하지 않을 수 있다.
제1 외부 뱅크 인덱스 풀(EBIP1)의 버퍼 인덱스들의 개수가 상기 제1 기준 개수 미만인 경우(S410: YES), 호스트 액세스 매니저(250a)는 버퍼 할당기(270a)에 제1 외부 뱅크 인덱스 풀(EBIP1)에 상응하는 제1 메모리 뱅크(MB1)의 뱅크 주소(BA1)를 포함하는 버퍼 인덱스 요청(BI_REQ)을 전송할 수 있다(S420). 또한, 제1 내부 뱅크 인덱스 풀(IBIP1)의 버퍼 인덱스들의 개수가 상기 제2 기준 개수 미만인 경우(S410: YES), 메모리 액세스 매니저(260a)는 버퍼 할당기(270a)에 제1 내부 뱅크 인덱스 풀(IBIP1)에 상응하는 제5 메모리 뱅크(MB5)의 뱅크 주소(BA2)를 포함하는 버퍼 인덱스 요청(BI_REQ)을 전송할 수 있다(S420).
호스트 액세스 매니저(250a) 또는 메모리 액세스 매니저(260a)가 버퍼 할당기(270a)로부터 버퍼 인덱스(BI1, BI2)를 수신하지 못하고, 버퍼 할당기(270a)로부터 실패 응답을 수신하는 경우(S430: NO), 호스트 액세스 매니저(250a) 또는 메모리 액세스 매니저(260a)는 일정 시간을 대기하고(S440), 상기 버퍼 인덱스 요청(BI_REQ)을 재전송할 수 있다(S420).
호스트 액세스 매니저(250a)가 버퍼 할당기(270a)로부터 버퍼 인덱스(BI1)를 수신하는 경우(S430: YES), 호스트 액세스 매니저(250a)는 제1 외부 뱅크 인덱스 풀(EBIP1)에 버퍼 인덱스(BI1)를 추가하여 제1 외부 뱅크 인덱스 풀(EBIP1)을 업데이트할 수 있다(S450). 또한, 메모리 액세스 매니저(260a)가 버퍼 할당기(270a)로부터 버퍼 인덱스(BI2)를 수신하는 경우(S430: YES), 메모리 액세스 매니저(260a)는 제1 내부 뱅크 인덱스 풀(IBIP1)에 버퍼 인덱스(BI2)를 추가하여 제1 내부 뱅크 인덱스 풀(IBIP1)을 업데이트할 수 있다(S450).
도 5는 메모리 컨트롤러에 포함된 버퍼 할당기의 동작의 일 예를 설명하기 위한 순서도이다.
도 3 및 도 5를 참조하면, 버퍼 할당기(270a)는 호스트 액세스 매니저(250a) 또는 메모리 액세스 매니저(260a)로부터 뱅크 주소(BA1, BA2)를 포함하는 버퍼 인덱스 요청(BI_REQ)을 수신할 수 있다(S510).
버퍼 할당기(270a)는 버퍼 인덱스 요청(BI_REQ)의 뱅크 주소(BA1, BA2)를 가지는 메모리 뱅크를 식별하고, 상기 식별된 메모리 뱅크의 버퍼들 중 이용 가능한 버퍼 또는 프리 버퍼를 탐색할 수 있다(S520). 상기 식별된 메모리 뱅크에서 상기 프리 버퍼가 존재하지 않는 경우(S530: NO), 버퍼 할당기(270a)는 호스트 액세스 매니저(250a) 또는 메모리 액세스 매니저(260a)에 실패 응답을 전송할 수 있다(S540).
상기 식별된 메모리 뱅크에서 상기 프리 버퍼가 존재하는 경우(S530: YES), 버퍼 할당기(270a)는 호스트 액세스 매니저(250a) 또는 메모리 액세스 매니저(260a)에 상기 프리 버퍼의 버퍼 인덱스(BI1, BI2)를 전송할 수 있다(S550).
도 6은 본 발명의 일 실시예에 따른 메모리 컨트롤러가 내부 및 외부 동작들의 트래픽 양들에 따라 외부 및 내부 메모리 뱅크 그룹들을 변경하는 일 예를 설명하기 위한 도면이다.
도 3 및 도 6을 참조하면, 프로세서(240a)는 버퍼 메모리(210a)의 제1 내지 제4 메모리 뱅크들(MB1 내지 MB4)을 외부 동작을 위한 외부 메모리 뱅크 그룹(EMBG)으로 그룹화하고, 버퍼 메모리(210a)의 제5 내지 제8 메모리 뱅크들(MB5 내지 MB8)을 내부 동작을 위한 내부 메모리 뱅크 그룹(IMBG)으로 그룹화할 수 있다.
일 실시예에서, 프로세서(240a)는 외부 메모리 뱅크 그룹(EMBG) 및 내부 메모리 뱅크 그룹(IMBG)을 동적으로 설정할 수 있다. 프로세서(240a)는 상기 외부 동작의 제1 트래픽 양(TA1)과 상기 내부 동작의 제2 트래픽 양(TA2)을 비교할 수 있다. 또한, 제1 트래픽 양(TA1)과 제2 트래픽 양(TA2)의 차이가 기준 트래픽 양 이상인 경우, 외부 메모리 뱅크 그룹(EMBG) 및 내부 메모리 뱅크 그룹(IMBG) 중 하나의 메모리 뱅크들의 개수를 증가시키고, 외부 메모리 뱅크 그룹(EMBG) 및 내부 메모리 뱅크 그룹(IMBG) 중 다른 하나의 메모리 뱅크들의 개수를 감소시킬 수 있다.
예를 들어, 상기 외부 동작의 제1 트래픽 양(TA1)이 상기 내부 동작의 제2 트래픽 양(TA2)보다 상기 기준 트래픽 양 이상 큰 경우, 프로세서(240a)는 하나의 메모리 뱅크(MB5)를 내부 메모리 뱅크 그룹(IMBG)으로부터 외부 메모리 뱅크 그룹(EMBG)으로 변경함으로써, 외부 메모리 뱅크 그룹(EMBG')이 다섯 개의 메모리 뱅크들(MB1 내지 MB5)을 가지고, 내부 메모리 뱅크 그룹(IMBG')이 세 개의 메모리 뱅크들(MB6 내지 MB8)을 가지게 할 수 있다.
도 7은 본 발명의 다른 실시예에 따른 메모리 컨트롤러를 나타내는 블록도이고, 도 8은 메모리 컨트롤러에 포함된 호스트 액세스 매니저의 버퍼 인덱스 지정 동작의 일 예를 설명하기 위한 순서도이고, 도 9는 메모리 컨트롤러에 포함된 메모리 액세스 매니저의 버퍼 인덱스 지정 동작의 일 예를 설명하기 위한 순서도이고, 도 10은 도 7에 도시된 메모리 컨트롤러에 의한 버퍼 메모리에 대한 메모리 뱅크 할당의 일 예를 설명하기 위한 도면이다.
도 7을 참조하면, 메모리 컨트롤러(200b)는 버퍼 메모리(210b), 적어도 하나의 호스트 액세스 유닛(220b), 적어도 하나의 메모리 액세스 유닛(230b) 및 프로세서(240b)를 포함할 수 있다. 프로세서(240b)는 호스트 액세스 매니저(250b), 메모리 액세스 매니저(260b) 및 버퍼 할당기(270b)를 포함할 수 있다. 도 7의 메모리 컨트롤러(200b)는, 외부 메모리 뱅크 그룹(EMBG)이 호스트 액세스 유닛들(HDMA1, HDMA2) 각각에 대한 외부 메모리 뱅크 서브-그룹들(EMBSG1, EMBSG2)로 더욱 구분되는 것을 제외하고, 도 3의 메모리 컨트롤러(200a)와 유사한 구성 및 유사한 동작을 가질 수 있다.
프로세서(240b)는 외부 동작을 위한 외부 메모리 뱅크 그룹(EMBG)을 제1 호스트 액세스 유닛(HDMA1)에 대한 제1 외부 메모리 뱅크 서브-그룹(EMBSG1) 및 제2 호스트 액세스 유닛(HDMA2)에 대한 제2 외부 메모리 뱅크 서브-그룹(EMBSG2)으로 구분할 수 있다. 제1 호스트 액세스 유닛(HDMA1)은 제1 외부 메모리 뱅크 서브-그룹(EMBSG1) 내의 적어도 하나의 메모리 뱅크(MB1, MB2)를 액세스하고, 제2 호스트 액세스 유닛(HDMA2)은 제2 외부 메모리 뱅크 서브-그룹(EMBSG2) 내의 적어도 하나의 메모리 뱅크(MB3, MB4)를 액세스할 수 있다.
각 호스트 액세스 유닛이 상응하는 외부 메모리 뱅크 서브-그룹에 액세스하도록, 호스트 액세스 매니저(250b)는 각 호스트 액세스 유닛에 상응하는 버퍼 인덱스를 지정할 수 있다. 예를 들어, 도 8에 도시된 바와 같이, 호스트로부터 외부 동작을 요청하는 커맨드가 수신되면, 호스트 액세스 매니저(250b)는 상기 외부 동작을 위한 버퍼 메모리(210b)에 대한 액세스를 수행할 호스트 액세스 유닛(HDMA1, HDMA2)을 결정할 수 있다(S610). 예를 들어, 호스트 액세스 매니저(250b)는 제1 및 제2 호스트 액세스 유닛들(HDMA1, HDMA2)을 번갈아 선택할 수 있으나, 이에 한정되지 않는다. 상기 외부 동작을 위한 메모리 액세스를 수행할 호스트 액세스 매니저로서 제1 호스트 액세스 유닛(HDMA1)이 선택된 경우, 호스트 액세스 매니저(250b)는 제1 호스트 액세스 유닛(HDMA1)에 상응하는 제1 외부 메모리 뱅크 서브-그룹(EMBSG1)을 결정할 수 있다(S620). 이 경우, 호스트 액세스 매니저(250b)는 제1 외부 메모리 뱅크 서브-그룹(EMBSG1) 내의 제1 및 제 메모리 뱅크들(MB1, MB2)에 대한 제1 및 제2 외부 뱅크 인덱스 풀들(EBIP1, EBIP2)로부터 버퍼 인덱스를 추출하고(S630), 제1 호스트 액세스 유닛(HDMA1)에 상기 버퍼 인덱스를 전송할 수 있다(S640). 따라서, 제1 호스트 액세스 유닛(HDMA1)는 상기 버퍼 인덱스에 기초하여 제1 외부 메모리 뱅크 서브-그룹(EMBSG1) 내의 제1 및 제 메모리 뱅크들(MB1, MB2)을 액세스할 수 있다.
일 실시예에서, 내부 동작을 수행하도록, 내부 메모리 뱅크 그룹(IMBG) 내의 메모리 뱅크들(MB5, MB6, MB7, MB8)이 순차적으로 또는 라운드 로빈(round robin) 방식으로 이용될 수 있다. 예를 들어, 상기 내부 동작을 수행하도록, 메모리 액세스 매니저(260b)는 내부 메모리 뱅크 그룹(IMBG) 내의 메모리 뱅크들(MB5, MB6, MB7, MB8) 각각에 대한 내부 뱅크 인덱스 풀들(IBIP1, IBIP2, IBIP3, IBIP4) 중 하나를 상기 라운드 로빈 방식으로 선택하고, 메모리 액세스 유닛들(FDMA1 내지 FDMA4)에 상기 선택된 하나의 내부 뱅크 인덱스 풀의 버퍼 인덱스를 전송할 수 있다.
도 9에 도시된 바와 같이, 상기 내부 동작이 수행될 때, 상기 내부 동작과 관련된 채널에 따라 메모리 액세스 유닛이 결정될 수 있다(S710). 예를 들어, 제1 메모리 액세스 유닛(FDMA1)에 할당된 채널을 통하여 수신되는 메모리 데이터가 버퍼 메모리(210b)에 저장되는 내부 동작이 수행되는 경우, 제1 메모리 액세스 유닛(FDMA1)이 상기 내부 동작을 위한 메모리 액세스 동작을 수행하는 메모리 액세스 유닛으로 결정될 수 있다. 메모리 액세스 매니저(260b)는 내부 메모리 뱅크 그룹(IMBG) 내에서 상기 내부 동작에 이용될 메모리 뱅크를 상기 라운드 로빈 방식으로 선택하고(S720), 상기 선택된 메모리 뱅크에 상응하는 내부 뱅크 인덱스 풀로부터 버퍼 인덱스를 추출할 수 있다(S730). 메모리 액세스 매니저(260b)는 제1 메모리 액세스 유닛(FDMA1)에 상기 추출된 버퍼 인덱스를 전송하고(S740), 제1 메모리 액세스 유닛(FDMA1)은 상기 버퍼 인덱스에 기초하여 내부 메모리 뱅크 그룹(IMBG) 내의 상기 선택된 메모리 뱅크에 액세스할 수 있다.
한편, 종래의 메모리 시스템에서는, 도 10에 도시된 바와 같이, 호스트 액세스 유닛들(HDMA1, HDMA2)과 메모리 액세스 유닛들(FDMA1, FDMA2, FDMA3, FDMA4)가 버퍼 메모리의 동일한 메모리 뱅크를 액세스하는 뱅크 충돌이 발생될 수 있다. 그러나, 본 발명의 실시예들에 따른 메모리 컨트롤러(200b)에서는, 버퍼 메모리(210b)의 메모리 뱅크들(MB)이 외부 메모리 뱅크 그룹(EMBG)과 내부 메모리 뱅크 그룹(IMBG)으로 구분됨으로써, 상기 외부 동작을 수행하는 호스트 액세스 유닛들(HDMA1, HDMA2)과 상기 내부 동작을 수행하는 메모리 액세스 유닛들(FDMA1, FDMA2, FDMA3, FDMA4)이 서로 다른 메모리 뱅크들을 액세스할 수 있다. 또한, 외부 메모리 뱅크 그룹(EMBG)이 외부 메모리 뱅크 서브-그룹들(EMBSG1, EMBSG2)로 더욱 구분됨으로써, 제1 및 제2 호스트 액세스 유닛들(HDMA1, HDMA2)이 서로 다른 메모리 뱅크들을 액세스할 수 있다. 게다가, 메모리 액세스 매니저(260b)가 내부 메모리 뱅크 그룹(IMBG) 내의 메모리 뱅크들(MB5, MB6, MB7, MB8)을 라운드 로빈 방식으로 선택함으로써, 상기 내부 동작을 수행하는 메모리 액세스 유닛들(FDMA1, FDMA2, FDMA3, FDMA4)이 서로 다른 메모리 뱅크들을 액세스할 수 있다. 이에 따라, 상기 뱅크 충돌이 방지 또는 감소될 수 있고, 버퍼 메모리(210b)의 이용률이 향상될 수 있다.
도 11은 본 발명의 또 다른 실시예에 따른 메모리 컨트롤러를 나타내는 블록도이다.
도 11을 참조하면, 메모리 컨트롤러(200c)는 버퍼 메모리(210c), 적어도 하나의 호스트 액세스 유닛(220c), 적어도 하나의 메모리 액세스 유닛(230c) 및 프로세서(240c)를 포함할 수 있다. 프로세서(240c)는 호스트 액세스 매니저(250c), 메모리 액세스 매니저(260c) 및 버퍼 할당기(270c)를 포함할 수 있다. 도 11의 메모리 컨트롤러(200c)는, 내부 메모리 뱅크 그룹(IMBG)이 메모리 액세스 유닛들(FDMA1, FDMA2, FDMA3, FDMA4) 각각에 대한 내부 메모리 뱅크 서브-그룹들(IMBSG1, IMBSG2, IMBSG3, IMBSG4)로 더욱 구분되는 것을 제외하고, 도 7의 메모리 컨트롤러(200b)와 유사한 구성 및 유사한 동작을 가질 수 있다.
프로세서(240c)는 내부 동작을 위한 내부 메모리 뱅크 그룹(IMBG)을 제1 메모리 액세스 유닛(FDMA1)에 대한 제1 내부 메모리 뱅크 서브-그룹(IMBSG1), 제2 메모리 액세스 유닛(FDMA2)에 대한 제2 내부 메모리 뱅크 서브-그룹(IMBSG2), 제3 메모리 액세스 유닛(FDMA3)에 대한 제3 내부 메모리 뱅크 서브-그룹(IMBSG3), 및 제4 메모리 액세스 유닛(FDMA4)에 대한 제4 내부 메모리 뱅크 서브-그룹(IMBSG4)으로 구분할 수 있다. 제1 메모리 액세스 유닛(FDMA1)이 상기 내부 동작을 위한 메모리 액세스 동작을 수행하는 경우, 메모리 액세스 매니저(260c)는 제1 메모리 액세스 유닛(FDMA1)에 제1 내부 뱅크 인덱스 풀(IBIP1)의 버퍼 인덱스를 제공하고, 제1 메모리 액세스 유닛(FDMA1)은 상기 버퍼 인덱스에 기초하여 제1 내부 메모리 뱅크 서브-그룹(IMBSG1)의 제5 메모리 뱅크(MB5)를 액세스할 수 있다. 제2 메모리 액세스 유닛(FDMA2)이 상기 내부 동작을 위한 메모리 액세스 동작을 수행하는 경우, 메모리 액세스 매니저(260c)는 제2 메모리 액세스 유닛(FDMA2)에 제2 내부 뱅크 인덱스 풀(IBIP2)의 버퍼 인덱스를 제공하고, 제2 메모리 액세스 유닛(FDMA2)는 상기 버퍼 인덱스에 기초하여 제2 내부 메모리 뱅크 서브-그룹(IMBSG2)의 제6 메모리 뱅크(MB6)를 액세스할 수 있다. 제3 메모리 액세스 유닛(FDMA3)이 상기 내부 동작을 위한 메모리 액세스 동작을 수행하는 경우, 메모리 액세스 매니저(260c)는 제3 메모리 액세스 유닛(FDMA3)에 제3 내부 뱅크 인덱스 풀(IBIP3)의 버퍼 인덱스를 제공하고, 제3 메모리 액세스 유닛(FDMA3)은 상기 버퍼 인덱스에 기초하여 제3 내부 메모리 뱅크 서브-그룹(IMBSG3)의 제7 메모리 뱅크(MB7)를 액세스할 수 있다. 제4 메모리 액세스 유닛(FDMA4)이 상기 내부 동작을 위한 메모리 액세스 동작을 수행하는 경우, 메모리 액세스 매니저(260c)는 제4 메모리 액세스 유닛(FDMA4)에 제4 내부 뱅크 인덱스 풀(IBIP4)의 버퍼 인덱스를 제공하고, 제4 메모리 액세스 유닛(FDMA4)은 상기 버퍼 인덱스에 기초하여 제4 내부 메모리 뱅크 서브-그룹(IMBSG4)의 제8 메모리 뱅크(MB8)를 액세스할 수 있다. 이에 따라, 뱅크 충돌이 더욱 방지 또는 감소될 수 있다.
도 12는 본 발명의 또 다른 실시예에 따른 메모리 컨트롤러를 나타내는 블록도이다.
도 12를 참조하면, 메모리 컨트롤러(200d)는 버퍼 메모리(210d), 적어도 하나의 호스트 액세스 유닛(220d), 적어도 하나의 메모리 액세스 유닛(230d) 및 프로세서(240d)를 포함할 수 있다. 프로세서(240d)는 호스트 액세스 매니저(250d), 메모리 액세스 매니저(260d) 및 버퍼 할당기(270d)를 포함할 수 있다. 도 12의 메모리 컨트롤러(200d)는, 각 호스트 액세스 유닛(예를 들어, HDMA1)이 상기 외부 메모리 뱅크 서브-그룹(예를 들어, EMBSG1) 내의 메모리 뱅크들(예를 들어, MB1, MB2)을 번갈아 액세스하는 것을 제외하고, 도 11의 메모리 컨트롤러(200c)와 유사한 구성 및 유사한 동작을 가질 수 있다.
제1 호스트 액세스 유닛(HDMA1)은 제1 외부 메모리 뱅크 서브-그룹(EMBSG1) 내의 제1 및 제2 메모리 뱅크들(MB1, MB2)을 번갈아 액세스할 수 있다. 예를 들어, 제1 기입 데이터(WD1)의 기입을 요청하는 제1 호스트 커맨드 및 제2 기입 데이터(WD2)의 기입을 요청하는 제2 호스트 커맨드가 순차적으로 수신되는 경우, 제1 호스트 액세스 유닛(HDMA1)은 제1 외부 메모리 뱅크 서브-그룹(EMBSG1) 내의 제1 메모리 뱅크(MB1)에 제1 기입 데이터(WD1)를 기입하고, 이어서 제1 외부 메모리 뱅크 서브-그룹(EMBSG1) 내의 제2 메모리 뱅크(MB2)에 제2 기입 데이터(WD2)를 기입할 수 있다. 한편, 다음 기입 데이터를 수신하는 경우, 제1 호스트 액세스 유닛(HDMA1)은 다시 제1 메모리 뱅크(MB1)를 액세스할 수 있다.
도 13은 본 발명의 또 다른 실시예에 따른 메모리 컨트롤러를 나타내는 블록도이다.
도 13을 참조하면, 메모리 컨트롤러(200e)는 버퍼 메모리(210e), 적어도 하나의 호스트 액세스 유닛(220e), 적어도 하나의 메모리 액세스 유닛(230e) 및 프로세서(240e)를 포함할 수 있다. 프로세서(240e)는 호스트 액세스 매니저(250e), 메모리 액세스 매니저(260e) 및 버퍼 할당기(270e)를 포함할 수 있다. 도 13의 메모리 컨트롤러(200e)는, 외부 메모리 뱅크 그룹(EMBG)이 복수의 펑션 아이디들(FID1, FID2) 각각에 대한 복수의 외부 메모리 뱅크 펑션 그룹들(EMBF1, EMBF2)로 더욱 구분되는 것을 제외하고, 도 11의 메모리 컨트롤러(200c)와 유사한 구성 및 유사한 동작을 가질 수 있다.
메모리 컨트롤러(200e)를 포함하는 메모리 시스템은, 멀티-펑션(Multi-Function)을 지원하도록, 즉 상기 메모리 시스템의 가상화를 지원하도록, 복수의 펑션 아이디들(FID1, FID2)에 각각 상응하는 저장 공간들을 제공할 수 있다. 이 경우, 메모리 컨트롤러(200e)는 호스트로부터 복수의 펑션 아이디들(FID1, FID2) 중 하나의 펑션 아이디를 포함하는 호스트 커맨드를 수신할 수 있다. 상기 호스트 커맨드에 응답하여, 호스트 액세스 유닛들(HDMA1, HDMA2)은 복수의 외부 메모리 뱅크 펑션 그룹들(EMBF1, EMBF2) 중 상기 호스트 커맨드의 상기 하나의 펑션 아이디에 상응하는 외부 메모리 뱅크 펑션 그룹을 액세스할 수 있다.
일 실시예에서, 각 외부 메모리 뱅크 펑션 그룹(EMBF1, EMBF2)이 호스트 액세스 유닛들(HDMA1, HDMA2) 각각에 대한 외부 메모리 뱅크 서브-그룹들(EMBSG1, EMBSG2, EMBSG3, EMBSG4)로 더욱 구분될 수 있다. 예를 들어, 제1 펑션 아이디(FID1)에 상응하는 제1 외부 메모리 뱅크 펑션 그룹(EMBF1)이 제1 호스트 액세스 유닛(HDMA1)에 대한 제1 외부 메모리 뱅크 서브-그룹(EMBSG1) 및 제2 호스트 액세스 유닛(HDMA2)에 대한 제2 외부 메모리 뱅크 서브-그룹(EMBSG2)으로 구분되고, 제2 펑션 아이디(FID2)에 상응하는 제2 외부 메모리 뱅크 펑션 그룹(EMBF2)이 제1 호스트 액세스 유닛(HDMA1)에 대한 제3 외부 메모리 뱅크 서브-그룹(EMBSG3) 및 제2 호스트 액세스 유닛(HDMA2)에 대한 제4 외부 메모리 뱅크 서브-그룹(EMBSG4)으로 구분될 수 있다.
예를 들어, 제1 기입 데이터(WD1)를 기입하는 것을 요청하는 제1 호스트 커맨드(HCMD1)가 제1 펑션 아이디(FID1)를 가지는 경우, 제1 호스트 액세스 유닛(HDMA1)은 제1 펑션 아이디(FID1)에 상응하는 제1 외부 메모리 뱅크 펑션 그룹(EMBF1) 내의 제1 호스트 액세스 유닛(HDMA1)에 상응하는 제1 외부 메모리 뱅크 서브-그룹(EMBSG1)의 제1 메모리 뱅크(MB1)에 제1 기입 데이터(WD1)를 기입할 수 있다. 또한, 제2 기입 데이터(WD2)를 기입하는 것을 요청하는 제2 호스트 커맨드(HCMD2)가 제2 펑션 아이디(FID2)를 가지는 경우, 제2 호스트 액세스 유닛(HDMA2)은 제2 펑션 아이디(FID2)에 상응하는 제2 외부 메모리 뱅크 펑션 그룹(EMBF2) 내의 제2 호스트 액세스 유닛(HDMA2)에 상응하는 제4 외부 메모리 뱅크 서브-그룹(EMBSG4)의 제4 메모리 뱅크(MB4)에 제2 기입 데이터(WD2)를 기입할 수 있다.
도 14는 본 발명의 실시예들에 따른 전자 시스템을 나타내는 블록도이다.
도 14를 참조하면, 전자 시스템(100)은 호스트(120) 및 메모리 시스템(140)을 포함할 수 있다. 또한, 메모리 시스템(140)는 메모리 컨트롤러(200) 및 메모리 장치(160)를 포함할 수 있다. 일 실시예에서, 메모리 장치(160)는 비휘발성 메모리 장치(NVM)일 수 있다. 또한, 본 발명의 예시적인 실시예에 따라, 호스트(120)는 호스트 컨트롤러(122) 및 호스트 메모리(124)를 포함할 수 있다. 호스트 메모리(124)는 메모리 시스템(140)으로 전송될 데이터, 혹은 메모리 시스템(140)으로부터 전송된 데이터를 임시로 저장하기 위한 버퍼 메모리로서 기능할 수 있다.
메모리 시스템(140)의 메모리 장치(160)가 플래시 메모리를 포함할 때, 상기 플래시 메모리는 2D NAND 메모리 어레이나 3D(또는 수직형, Vertical) NAND(VNAND) 메모리 어레이를 포함할 수 있다. 다른 예로서, 메모리 시스템(140)는 다른 다양한 종류의 비휘발성 메모리들을 포함할 수도 있다. 예를 들어, 메모리 시스템(140)은 MRAM(Magnetic RAM), 스핀전달토크 MRAM(Spin-Transfer Torgue MRAM), Conductive bridging RAM(CBRAM), FeRAM(Ferroelectric RAM), PRAM(Phase RAM), 저항 메모리(Resistive RAM) 및 다른 다양한 종류의 메모리가 적용될 수 있다.
일 실시예에 따라, 호스트 컨트롤러(122)와 호스트 메모리(124)는 별도의 반도체 칩으로 구현될 수 있다. 또는, 일부 실시예들에서, 호스트 컨트롤러(122)와 호스트 메모리(124)는 동일한 반도체 칩에 집적될 수 있다. 일 예로서, 호스트 컨트롤러(122)는 애플리케이션 프로세서(Application Processor)에 구비되는 다수의 모듈들 중 어느 하나일 수 있으며, 상기 애플리케이션 프로세서는 시스템 온 칩(System on Chip, SoC)으로 구현될 수 있다. 또한, 호스트 메모리(124)는 상기 애플리케이션 프로세서 내에 구비되는 임베디드 메모리이거나, 또는 상기 애플리케이션 프로세서의 외부에 배치되는 비휘발성 메모리 또는 메모리 모듈일 수 있다.
호스트 컨트롤러(122)는 호스트 메모리(124)의 버퍼 영역의 데이터(예컨대, 기입 데이터)를 메모리 장치(160)에 저장하거나, 메모리 장치(160)의 데이터(예컨대, 독출 데이터)를 버퍼 영역에 저장하는 동작을 관리할 수 있다.
메모리 컨트롤러(200)는 호스트 인터페이스(202), 메모리 인터페이스(204), 버퍼 메모리(210), 호스트 액세스 유닛(220), 메모리 액세스 유닛(230) 및 프로세서(240)를 포함할 수 있다. 일 실시예에서, 프로세서(240)는 CPU(central processing unit)일 수 있다. 또한, 메모리 컨트롤러(200)는 플래시 변환 레이어(Flash Translation Layer; FTL)(280), 패킷 매니저(290), ECC(error correction code) 엔진, AES(advanced encryption standard) 엔진 등을 더 포함할 수 있다. 메모리 컨트롤러(200)는 플래시 변환 레이어(280)가 로딩되는 워킹 메모리(미도시)를 더 포함할 수 있으며, CPU(240)가 플래시 변환 레이어를 실행하는 것에 의해 메모리 장치(160)에 대한 데이터 기입 및 독출 동작이 제어될 수 있다.
호스트 인터페이스(202)는 호스트(120)와 패킷(packet)을 송수신할 수 있다. 호스트(120)로부터 호스트 인터페이스(202)로 전송되는 패킷은 커맨드(command) 혹은 메모리 장치(160)에 기록될 데이터 등을 포함할 수 있으며, 호스트 인터페이스(202)로부터 호스트(120)로 전송되는 패킷은 커맨드에 대한 응답(response) 혹은 메모리 장치(160)로부터 독출된 데이터 등을 포함할 수 있다. 메모리 인터페이스(204)는 메모리 장치(160)에 기록될 데이터를 메모리 장치(160)로 송신하거나, 메모리 장치(160)로부터 독출된 데이터를 수신할 수 있다. 이러한 메모리 인터페이스(204)는 토글(Toggle) 혹은 온파이(Open NAND Flash Interface; ONFI)와 같은 표준 규약을 준수하도록 구현될 수 있다.
플래시 변환 계층(280)은 어드레스 매핑(address mapping), 웨어-레벨링(wear-leveling), 가비지 콜렉션(garbage collection)과 같은 여러 기능을 수행할 수 있다. 어드레스 매핑 동작은 호스트(120)로부터 수신한 논리 어드레스(logical address)를, 메모리 장치(160) 내에 데이터를 실제로 저장하는 데 사용되는 물리 어드레스(physical address)로 바꾸는 동작이다. 웨어-레벨링은 메모리 장치(160) 내의 블록(block)들이 균일하게 사용되도록 하여 특정 블록의 과도한 열화를 방지하기 위한 기술로, 예시적으로 물리 블록(physical block)들의 소거 카운트들을 밸런싱하는 펌웨어 기술을 통해 구현될 수 있다. 가비지 콜렉션은, 블록의 유효 데이터를 새 블록에 복사한 후 기존 블록을 소거(erase)하는 방식을 통해 메모리 장치(160) 내에서 사용 가능한 용량을 확보하기 위한 기술이다.
패킷 매니저(290)는 호스트(120)와 협의된 인터페이스의 프로토콜에 따른 패킷(Packet)을 생성하거나, 호스트(120)로부터 수신된 패킷(Packet)으로부터 각종 정보를 파싱할 수 있다. 또한, 버퍼 메모리(210)는 메모리 장치(160)에 기록될 데이터 혹은 메모리 장치(160)로부터 독출될 데이터를 임시로 저장할 수 있다. 버퍼 메모리(210)는 메모리 컨트롤러(200) 내에 구비되는 구성일 수 있으나, 메모리 컨트롤러(200)의 외부에 배치되어도 무방하다.
ECC 엔진은 메모리 장치(160)로부터 독출되는 독출 데이터에 대한 오류 검출 및 정정 기능을 수행할 수 있다. 보다 구체적으로, 상기 ECC 엔진은 메모리 장치(160)에 기입될 기입 데이터에 대하여 패리티 비트(parity bit)들을 생성할 수 있으며, 이와 같이 생성된 패리티 비트들은 기입 데이터와 함께 메모리 장치(160) 내에 저장될 수 있다. 메모리 장치(160)로부터의 데이터 독출 시, 상기 ECC 엔진은 독출 데이터와 함께 메모리 장치(160)로부터 독출되는 패리티 비트들을 이용하여 독출 데이터의 에러를 정정하고, 에러가 정정된 독출 데이터를 출력할 수 있다.
AES 엔진은, 메모리 컨트롤러(200)로 입력되는 데이터에 대한 암호화(encryption) 동작과 복호화(decryption) 동작 중 적어도 하나를, 대칭 키 알고리즘(symmetric-key algorithm)를 이용하여 수행할 수 있다.
도 15는 본 발명의 실시예들에 따른 메모리 시스템을 나타내는 블록도이다.
도 15를 참조하면, 메모리 시스템(140)은 메모리 컨트롤러(200) 및 메모리 장치(160)를 포함할 수 있다. 메모리 시스템(140)은 복수의 채널들(CH1, CH2, ..., CHm)을 지원할 수 있고, 메모리 컨트롤러(200)와 메모리 장치(160)는 복수의 채널들(CH1~CHm)을 통해 연결될 수 있다. 예를 들어, 메모리 시스템(140)은 SSD와 같은 스토리지 장치로 구현될 수 있다.
메모리 장치(160)는 복수의 비휘발성 메모리 장치들(NVM11, NVM12, ..., NVM1n, NVM21, NVM22, ..., NVM2n, NVMm1, NVMm2, ..., NVMmn)을 포함할 수 있다. 비휘발성 메모리 장치들(NVM11~NVMmn) 각각은 대응하는 웨이(way)를 통해 복수의 채널들(CH1~CHm) 중 하나에 연결될 수 있다. 예를 들어, 비휘발성 메모리 장치들(NVM11~NVM1n)은 웨이들(W11, W12, ..., W1n)을 통해 제1 채널(CH1)에 연결되고, 비휘발성 메모리 장치들(NVM21~NVM2n)은 웨이들(W21, W22, ..., W2n)을 통해 제2 채널(CH2)에 연결되며, 비휘발성 메모리 장치들(NVMm1~NVMmn)은 웨이들(Wm1, Wm2, ..., Wmn)을 통해 제m 채널(CHm)에 연결될 수 있다. 일 실시예에서, 비휘발성 메모리 장치들(NVM11~NVMmn) 각각은 메모리 컨트롤러(200)로부터의 개별적인 명령에 따라 동작할 수 있는 임의의 메모리 단위로 구현될 수 있다. 예를 들어, 비휘발성 메모리 장치들(NVM11~NVMmn) 각각은 칩(chip) 또는 다이(die)로 구현될 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
메모리 컨트롤러(200)는 복수의 채널들(CH1~CHm)을 통해 메모리 장치(160)와 신호들을 송수신할 수 있다. 예를 들어, 메모리 컨트롤러(200)는 채널들(CH1~CHm)을 통해 메모리 장치(160)로 커맨드들(CMDa, CMDb, ..., CMDm), 어드레스들(ADDRa, ADDRb, ..., ADDRm) 및 데이터(DATAa, DATAb, ..., DATAm)를 전송하거나, 메모리 장치(160)로부터 데이터(DATAa~DATAm)를 수신할 수 있다.
메모리 컨트롤러(200)는 각각의 채널을 통해 해당 채널에 연결된 비휘발성 메모리 장치들 중 하나를 선택하고, 선택된 비휘발성 메모리 장치와 신호들을 송수신할 수 있다. 예를 들어, 메모리 컨트롤러(200)는 제1 채널(CH1)에 연결된 비휘발성 메모리 장치들(NVM11~NVM1n) 중 비휘발성 메모리 장치(NVM11)를 선택할 수 있다. 메모리 컨트롤러(200)는 선택된 비휘발성 메모리 장치(NVM11)로 제1 채널(CH1)을 통해 커맨드(CMDa), 어드레스(ADDRa) 및 데이터(DATAa)를 전송하거나, 선택된 비휘발성 메모리 장치(NVM11)로부터 데이터(DATAa)를 수신할 수 있다.
메모리 컨트롤러(200)는 서로 다른 채널들을 통해 메모리 장치(160)와 신호들을 병렬적으로 송수신할 수 있다. 예를 들어, 메모리 컨트롤러(200)는 제1 채널(CH1)을 통해 메모리 장치(160)로 커맨드(CMDa)를 전송하는 동안 제2 채널(CH2)을 통해 메모리 장치(160)로 커맨드(CMDb)를 전송할 수 있다. 예를 들어, 메모리 컨트롤러(200)는 제1 채널(CH1)을 통해 메모리 장치(160)로부터 데이터(DATAa)를 수신하는 동안 제2 채널(CH2)을 통해 메모리 장치(160)로부터 데이터(DATAb)를 수신할 수 있다.
메모리 컨트롤러(200)는 메모리 장치(160)의 전반적인 동작을 제어할 수 있다. 메모리 컨트롤러(200)는 채널들(CH1~CHm)로 신호를 전송하여 채널들(CH1~CHm)에 연결된 비휘발성 메모리 장치들(NVM11~NVMmn) 각각을 제어할 수 있다. 예를 들어, 메모리 컨트롤러(200)는 제1 채널(CH1)로 커맨드(CMDa) 및 어드레스(ADDRa)를 전송하여 비휘발성 메모리 장치들(NVM11~NVM1n) 중 선택된 하나를 제어할 수 있다.
비휘발성 메모리 장치들(NVM11~NVMmn) 각각은 메모리 컨트롤러(200)의 제어에 따라 동작할 수 있다. 예를 들어, 비휘발성 메모리 장치(NVM11)는 제1 채널(CH1)로 제공되는 커맨드(CMDa), 어드레스(ADDRa) 및 데이터(DATAa)에 따라 데이터(DATAa)를 프로그램할 수 있다. 예를 들어, 비휘발성 메모리 장치(NVM21)는 제2 채널(CH2)로 제공되는 커맨드(CMDb) 및 어드레스(ADDRb)에 따라 데이터(DATAb)를 독출하고, 독출된 데이터(DATAb)를 메모리 컨트롤러(200)로 전송할 수 있다.
메모리 컨트롤러(200)는 L개의 메모리 액세스 유닛들(FDMA1 내지 FDMAL)(L은 1 이상의 정수)을 포함하고, L개의 메모리 액세스 유닛들(FDMA1 내지 FDMAL)은 서로 다른 채널들에 할당될 수 있다. 예를 들어, 제1 메모리 액세스 유닛(FDMA1)은 제1 및 제2 채널들(CH1, CH2)의 데이터(DATAa, DATAb)를 위한 메모리 컨트롤러(200)의 버퍼 메모리에 대한 액세스를 수행하고, 제L 메모리 액세스 유닛(FDMAL)은 제1 및 제2 채널들(CH1, CH2)과 다른 제m-1 및 제m 채널들(CHm-1, CHm)의 데이터(DATAm)를 위한 상기 버퍼 메모리에 대한 액세스를 수행할 수 있다.
도 15에서는 메모리 장치(160)가 m개의 채널을 통해 메모리 컨트롤러(200)와 통신하고, 메모리 장치(160)가 각각의 채널에 대응하여 n개의 비휘발성 메모리 장치를 포함하는 것으로 도시하였으나, 채널들의 개수와 하나의 채널에 연결된 비휘발성 메모리 장치의 개수는 다양하게 변경될 수 있다. 또한, 도 15에서는 메모리 장치(160)가 비휘발성 메모리 장치들(NVM11~NVMmn)을 포함하는 예가 도시되어 있으나, 메모리 장치(160)는 임의의 메모리 장치로 구현될 수 있다.
도 16은 본 발명의 실시예들에 따른 메모리 시스템에 포함된 메모리 장치의 일 예를 나타내는 블록도이다.
도 16을 참조하면, 메모리 장치(300)는 메모리 셀 어레이(330), 및 메모리 셀 어레이(330)에 대한 동작을 수행하는 제어 회로를 포함할 수 있다. 상기 제어 회로는 제어 로직 회로(320), 페이지 버퍼 회로(340), 전압 생성기(350) 및 로우 디코더(360)를 포함할 수 있다. 도 16에는 도시되지 않았으나, 메모리 장치(300)는 인터페이스 회로(310)를 더 포함할 수 있고, 또한 컬럼 로직, 프리-디코더, 온도 센서, 커맨드 디코더, 어드레스 디코더 등을 더 포함할 수 있다.
제어 로직 회로(320)는 메모리 장치(300) 내의 각종 동작을 전반적으로 제어할 수 있다. 제어 로직 회로(320)는 인터페이스 회로(310)로부터의 커맨드(CMD) 및/또는 어드레스(ADDR)에 응답하여 각종 제어 신호들을 출력할 수 있다. 예를 들어, 제어 로직 회로(320)는 전압 제어 신호(CTRL_vol), 로우 어드레스(X-ADDR), 및 컬럼 어드레스(Y-ADDR)를 출력할 수 있다.
메모리 셀 어레이(330)는 복수의 메모리 블록들(BLK1 내지 BLKz)을 포함할 수 있고(z는 양의 정수), 복수의 메모리 블록들(BLK1 내지 BLKz) 각각은 복수의 메모리 셀들을 포함할 수 있다. 메모리 셀 어레이(330)는 비트 라인들(BL)을 통해 페이지 버퍼 회로(340)에 연결될 수 있고, 워드 라인들(WL), 스트링 선택 라인들(SSL), 및 그라운드 선택 라인들(GSL)을 통해 로우 디코더(360)에 연결될 수 있다.
예시적인 실시 예에서, 메모리 셀 어레이(330)는 3차원 메모리 셀 어레이를 포함할 수 있고, 3차원 메모리 셀 어레이는 복수의 낸드 스트링들을 포함할 수 있다. 각 낸드 스트링은 기판 위에 수직으로 적층된 워드 라인들에 각각 연결된 메모리 셀들을 포함할 수 있다. 미국 특허공개공보 제7,679,133호, 미국 특허공개공보 제8,553,466호, 미국 특허공개공보 제8,654,587호, 미국 특허공개공보 제8,559,235호, 및 미국 특허출원공개공보 제2011/0233648호는 본 명세서에 인용 형식으로 결합된다. 예시적인 실시 예에서, 메모리 셀 어레이(330)는 2차원 메모리 셀 어레이를 포함할 수 있고, 2차원 메모리 셀 어레이는 행 및 열 방향을 따라 배치된 복수의 낸드 스트링들을 포함할 수 있다.
페이지 버퍼 회로(340)는 복수의 페이지 버퍼들(PB1 내지 PBm)을 포함할 수 있고(m은 3 이상의 정수), 복수의 페이지 버퍼들(PB1 내지 PBm)은 복수의 비트 라인들(BL)을 통해 메모리 셀들과 각각 연결될 수 있다. 페이지 버퍼 회로(340)는 컬럼 어드레스(Y-ADDR)에 응답하여 비트 라인들(BL) 중 적어도 하나의 비트 라인을 선택할 수 있다. 페이지 버퍼 회로(340)는 동작 모드에 따라 기입 드라이버 또는 감지 증폭기로서 동작할 수 있다. 예를 들어, 프로그램 동작 시, 페이지 버퍼 회로(340)는 선택된 비트 라인으로 프로그램될 데이터에 대응하는 비트 라인 전압을 인가할 수 있다. 독출 동작 시, 페이지 버퍼 회로(340)는 선택된 비트 라인의 전류 또는 전압을 감지하여 메모리 셀에 저장된 데이터를 감지할 수 있다.
전압 생성기(350)는 전압 제어 신호(CTRL_vol)를 기반으로 프로그램, 독출, 및 소거 동작들을 수행하기 위한 다양한 종류의 전압들을 생성할 수 있다. 예를 들어, 전압 생성기(350)는 워드 라인 전압(VWL)으로서 프로그램 전압, 독출 전압, 프로그램 검증 전압, 소거 전압 등을 생성할 수 있다.
로우 디코더(360)는 로우 어드레스(X-ADDR)에 응답하여 복수의 워드 라인들(WL) 중 하나를 선택할 수 있고, 복수의 스트링 선택 라인들(SSL) 중 하나를 선택할 수 있다. 예를 들어, 프로그램 동작 시, 로우 디코더(360)는 선택된 워드 라인으로 프로그램 전압 및 프로그램 검증 전압을 인가하고, 독출 동작 시, 선택된 워드 라인으로 독출 전압을 인가할 수 있다.
도 17은 도 16의 메모리 장치의 메모리 셀 어레이에 포함되는 메모리 블록의 일 예를 나타내는 사시도이다.
도 17을 참조하면, 메모리 블록(BLKi)은 3차원 구조 또는 수직 구조로 형성되는 낸드 스트링들을 포함한다. 메모리 블록(BLKi)은 복수의 방향들(D1, D2, D3)을 따라 신장된 구조물들을 포함한다.
메모리 블록(BLKi)을 형성하기 위해서는, 우선 기판(111)이 제공된다. 예를 들어, 기판(111)은 붕소(B, boron)와 같은 3족 원소가 주입되어 형성된 P-웰로 형성될 수 있다. 또는, 기판(111)은 N-웰 내에 제공되는 포켓 P-웰로 형성될 수 있다. 이하에서, 기판(111)은 P-웰인 것으로 가정한다. 그러나 기판(111)은 P-웰에만 한정되지 않는다.
기판(111) 상에, 제2 방향(D2)을 따라 복수의 도핑 영역들(311, 312, 313, 314)이 형성된다. 예를 들어, 복수의 도핑 영역들(311~314)은 기판(111)과 상이한 N-타입의 도전체로 형성될 수 있다. 이하에서, 복수의 도핑 영역들(311~314)은 N-타입을 갖는 것으로 가정한다. 그러나 복수의 도핑 영역들(311~314)은 N-타입을 갖는 것으로만 한정되지 않는다.
도핑 영역들(311, 312) 사이의 기판(111) 상에, 제1 방향(D1)을 따라 신장되는 복수의 절연 물질들(112)이 제3 방향(D3)을 따라 순차적으로 제공된다. 예를 들어, 복수의 절연 물질들(112)은 제3 방향(D3)을 따라 특정 거리만큼 이격되어 형성될 수 있다. 예를 들어, 복수의 절연 물질들(112)은 실리콘 산화물(silicon oxide)과 같은 절연 물질을 포함할 수 있다.
도핑 영역들(311, 312) 사이의 기판(111) 상에, 제1 방향(D1)을 따라 순차적으로 배치되며 제3 방향(D3)을 따라 복수의 절연 물질들(112)을 관통하는 복수의 필라들(113)이 형성된다. 예를 들어, 복수의 필라들(113)은 복수의 절연 물질들(112)을 관통하여 기판(111)과 연결될 수 있다. 또한, 복수의 필라들(113)은 도핑 영역들(312, 313) 사이의 기판 상에, 및 도핑 영역들(313, 314) 사이의 기판 상에도 형성된다.
일 실시예에서, 각 필라(113)는 복수의 물질들로 구성될 수 있다. 예를 들어, 각 필라(113)의 표면층(114)은 제1 타입을 갖는 실리콘 물질을 포함할 수 있고, 낸드 스트링의 채널이 형성되는 영역으로 기능할 수 있다. 예를 들어, 각 필라(113)의 표면층(114)은 기판(111)과 동일한 타입을 갖는 실리콘 물질을 포함할 수 있다. 이하에서, 각 필라(113)의 표면층(114)은 P-타입 실리콘을 포함하는 것으로 가정한다. 그러나 각 필라(113)의 표면층(114)은 P-타입 실리콘을 포함하는 것으로 한정되지 않는다.
각 필라(113)의 내부층(115)은 절연 물질로 구성된다. 예를 들어, 각 필라(113)의 내부층(115)은 실리콘 산화물(silicon oxide)과 같은 절연 물질을 포함할 수 있다. 예를 들어, 각 필라(113)의 내부층(115)은 에어 갭(air gap)을 포함할 수 있다.
도핑 영역들(311, 312) 사이의 영역에서, 복수의 절연 물질들(112), 복수의 필라들(113), 그리고 기판(111)의 노출된 표면을 따라 절연막(116)이 제공된다. 예를 들어, 제3 방향(D3)을 따라 제공되는 마지막 절연 물질(112)의 제3 방향(D3) 쪽의 노출면에 제공되는 절연막(116)은 제거될 수 있다.
도핑 영역들(311, 312) 사이의 영역에서, 절연막(116)의 노출된 표면상에 복수의 제1 도전 물질들(211, 221, 231, 241, 251, 261, 271, 281, 291)이 제공된다. 예를 들어, 기판(111)에 인접한 절연 물질(112) 및 기판(111) 사이에 제1 방향(D1)을 따라 신장되는 제1 도전 물질(211)이 제공될 수 있다. 구체적으로, 기판(111)에 인접한 절연 물질(112)의 하부면의 절연막(116) 및 기판(111) 사이에, 제1 방향(D1)으로 신장되는 제1 도전 물질(211)이 제공될 수 있다.
절연 물질들(112) 중 특정 절연 물질 상부면의 절연막(116) 및 특정 절연 물질 상부에 배치된 절연 물질의 하부면의 절연막(116) 사이에, 제1 방향(D1)을 따라 신장되는 제1 도전 물질이 제공된다. 예를 들어, 절연 물질들(112) 사이에, 제1 방향(D1)으로 신장되는 제1 도전 물질들(221~281)이 제공될 수 있다. 예를 들어, 제1 도전 물질들(211~291)은 금속 물질일 수 있다. 예를 들어, 제1 도전 물질들(211~291)은 폴리 실리콘 등과 같은 도전 물질들일 수 있다.
도핑 영역들(312, 313) 사이의 영역에서, 그리고 도핑 영역들(313, 314) 사이의 영역에서, 도핑 영역들(311, 312) 사이의 영역 상의 구조물과 동일한 구조물이 제공될 수 있다.
복수의 필라들(113) 상에 복수의 드레인들(321)이 각각 제공된다. 드레인들(321) 상에, 제2 방향(D2)으로 신장된 복수의 제2 도전 물질들(331, 332, 333)이 제공된다. 제2 도전 물질들(331~333)은 제1 방향(D1)을 따라 순차적으로 배치된다. 제2 도전 물질들(331~333) 각각은 대응하는 영역의 드레인(321)과 연결된다. 예를 들어, 드레인들(321) 및 제2 방향(D2)으로 신장된 제2 도전 물질들(331~333)은 각각 콘택 플러그들(contact plug)을 통해 연결될 수 있다. 예를 들어, 제2 도전 물질들(331~333)은 금속 물질들일 수 있다. 예를 들어, 제2 도전 물질들(331~333)은 폴리 실리콘 등과 같은 도전 물질들일 수 있다.
도 17의 예에서, 제1 도전 물질들(211~291)은 워드 라인들(WL), 스트링 선택 라인들(SSL) 및 접지 선택 라인들(GSL)을 형성할 수 있다. 제2 도전 물질들(331~333)은 비트 라인들(BL)을 형성할 수 있다. 또한, 도 17의 예에서, 제1 도전 물질들(211~291)의 층수는 예시적인 것에 불과하다.
도 18은 도 17을 참조하여 설명된 메모리 블록의 등가 회로를 나타내는 회로도이다.
도 18에 도시된 메모리 블록(BLKi)은 기판 상에 삼차원 구조로 형성되는 삼차원 메모리 블록을 나타낸다. 예를 들어, 메모리 블록(BLKi)에 포함되는 복수의 메모리 낸드 스트링들은 상기 기판과 수직한 방향으로 형성될 수 있다.
도 18을 참조하면, 메모리 블록(BLKi)은 비트 라인들(BL1, BL2, BL3)과 공통 소스 라인(CSL) 사이에 연결되는 복수의 메모리 낸드 스트링들(NS11, NS12, NS13, NS21, NS22, NS23, NS31, NS32, NS33)을 포함할 수 있다. 복수의 메모리 낸드 스트링들(NS11~NS33) 각각은 스트링 선택 트랜지스터(SST), 복수의 메모리 셀들(MC1, MC2, MC3, MC4, MC5, MC6, MC7, MC8) 및 접지 선택 트랜지스터(GST)를 포함할 수 있다. 비트 라인들(BL1~BL3)은 도 17의 제2 도전 물질들(331~333)에 대응할 수 있고, 도 17의 도핑 영역들(311~314)이 서로 연결되어 공통 소스 라인(CSL)을 형성할 수 있다.
스트링 선택 트랜지스터(SST)는 상응하는 스트링 선택 라인(SSL1, SSL2, SSL3)에 연결될 수 있다. 복수의 메모리 셀들(MC1~MC8)은 각각 상응하는 워드 라인(WL1, WL2, WL3, WL4, WL5, WL6, WL7, WL8)에 연결될 수 있다. 접지 선택 트랜지스터(GST)는 상응하는 접지 선택 라인(GSL1, GSL2, GSL3)에 연결될 수 있다. 스트링 선택 트랜지스터(SST)는 상응하는 비트 라인(BL1, BL2, BL3)에 연결되고, 접지 선택 트랜지스터(GST)는 공통 소스 라인(CSL)에 연결될 수 있다.
하나의 비트 라인에 공통으로 연결된 셀 스트링들은 하나의 열을 형성하고, 하나의 스트링 선택 라인에 연결되는 셀 스트링들은 하나의 행을 형성한다. 예를 들어, 제1 비트 라인(BL1)에 연결된 셀 스트링들(NS11, NS21, NS31)은 제1 열을 형성하고, 제1 스트링 선택 라인(SSL1)에 연결된 셀 스트링들(NS11, NS12, NS13)은 제1 행을 형성할 수 있다.
동일한 층의 워드 라인(예를 들면, WL1)은 공통으로 연결되고, 접지 선택 라인(GSL1~GSL3) 및 스트링 선택 라인(SSL1~SSL3)은 각각 분리될 수 있다. 동일한 반도체 층의 메모리 셀들은 워드 라인을 공유하고, 동일한 행의 셀 스트링들은 스트링 선택 라인을 공유하며, 공통 소스 라인(CSL)은 모든 셀 스트링들에 공통으로 연결될 수 있다.
도 18의 예에서, 워드 라인들(WL1~WL8), 비트 라인들(BL1~BL3) 및 메모리 셀들(MC1~MC8)의 개수는 예시적인 것에 불과하다.
한편, NAND 플래시 메모리 장치에 기초하여 본 발명의 실시예들에 따른 메모리 장치에 포함되는 메모리 셀 어레이 및 메모리 블록을 설명하였으나, 본 발명의 실시예들에 따른 메모리 장치는 DRAM, SRAM 등과 같은 임의의 휘발성 메모리 장치이거나, PRAM, RRAM, MRAM, FRAM, NFGM(Nano Floating Gate Memory), PoRAM(Polymer Random Access Memory) 등과 같은 임의의 비휘발성 메모리 장치일 수 있다.
도 19는 본 발명의 실시예들에 따른 메모리 시스템에 포함된 메모리 장치의 일 예를 나타내는 단면도이다.
도 19를 참조하면, 메모리 장치(2000)는 C2C(chip to chip) 구조일 수 있다. C2C 구조는 제1 웨이퍼 상에 셀 영역(CELL)을 포함하는 상부 칩을 제작하고, 제1 웨이퍼와 다른 제2 웨이퍼 상에 주변 회로 영역(PERI)을 포함하는 하부 칩을 제작한 후, 상기 상부 칩과 상기 하부 칩을 본딩(bonding) 방식에 의해 서로 연결하는 것을 의미할 수 있다. 일례로, 상기 본딩 방식은 상부 칩의 최상부 메탈층에 형성된 본딩 메탈과 하부 칩의 최상부 메탈층에 형성된 본딩 메탈을 서로 전기적으로 연결하는 방식을 의미할 수 있다. 예컨대, 상기 본딩 메탈이 구리(Cu)로 형성된 경우, 상기 본딩 방식은 Cu-to-Cu 본딩 방식일 수 있으며, 상기 본딩 메탈은 알루미늄(Al) 혹은 텅스텐(W)으로도 형성될 수 있다.
메모리 장치(2000)의 주변 회로 영역(PERI)과 셀 영역(CELL) 각각은 외부 패드 본딩 영역(PA), 워드라인 본딩 영역(WLBA), 및 비트라인 본딩 영역(BLBA)을 포함할 수 있다.
주변 회로 영역(PERI)은 제1 기판(2210), 층간 절연층(2215), 제1 기판(2210)에 형성되는 복수의 회로 소자들(2220a, 2220b, 2220c), 복수의 회로 소자들(2220a, 2220b, 2220c) 각각과 연결되는 제1 메탈층(2230a, 2230b, 2230c), 제1 메탈층(2230a, 2230b, 2230c) 상에 형성되는 제2 메탈층(2240a, 2240b, 2240c)을 포함할 수 있다. 일 실시예에서, 제1 메탈층(2230a, 2230b, 2230c)은 상대적으로 전기적 비저항이 높은 텅스텐으로 형성될 수 있고, 제2 메탈층(2240a, 2240b, 2240c)은 상대적으로 전기적 비저항이 낮은 구리로 형성될 수 있다.
본 명세서에서는 제1 메탈층(2230a, 2230b, 2230c)과 제2 메탈층(2240a, 2240b, 2240c)만 도시되고 설명되나, 이에 한정되는 것은 아니고, 제2 메탈층(2240a, 2240b, 2240c) 상에 적어도 하나 이상의 메탈층이 더 형성될 수도 있다. 제2 메탈층(2240a, 2240b, 2240c)의 상부에 형성되는 하나 이상의 메탈층 중 적어도 일부는, 제2 메탈층(2240a, 2240b, 2240c)을 형성하는 구리보다 더 낮은 전기적 비저항을 갖는 알루미늄 등으로 형성될 수 있다.
층간 절연층(2215)은 복수의 회로 소자들(2220a, 2220b, 2220c), 제1 메탈층(2230a, 2230b, 2230c), 및 제2 메탈층(2240a, 2240b, 2240c)을 커버하도록 제1 기판(2210) 상에 배치되며, 실리콘 산화물, 실리콘 질화물 등과 같은 절연 물질을 포함할 수 있다.
워드라인 본딩 영역(WLBA)의 제2 메탈층(2240b) 상에 하부 본딩 메탈(2271b, 2272b)이 형성될 수 있다. 워드라인 본딩 영역(WLBA)에서, 주변 회로 영역(PERI)의 하부 본딩 메탈(2271b, 2272b)은 셀 영역(CELL)의 상부 본딩 메탈(2371b, 2372b)과 본딩 방식에 의해 서로 전기적으로 연결될 수 있으며, 하부 본딩 메탈(2271b, 2272b)과 상부 본딩 메탈(2371b, 2372b)은 알루미늄, 구리, 혹은 텅스텐 등으로 형성될 수 있다.
셀 영역(CELL)은 적어도 하나의 메모리 블록을 제공할 수 있다. 셀 영역(CELL)은 제2 기판(2310)과 공통 소스 라인(2320)을 포함할 수 있다. 제2 기판(2310) 상에는, 제2 기판(2310)의 상면에 수직하는 제3 방향(D3)을 따라 복수의 워드라인들(2331, 2332, 2333, 2334, 2335, 2336, 2337, 2338; 2330)이 적층될 수 있다. 워드라인들(2330)의 상부 및 하부 각각에는 스트링 선택 라인들과 접지 선택 라인이 배치될 수 있으며, 스트링 선택 라인들과 접지 선택 라인 사이에 복수의 워드라인들(2330)이 배치될 수 있다.
비트라인 본딩 영역(BLBA)에서, 채널 구조체(CH)는 제2 기판(2310)의 상면에 수직하는 제3 방향(D3)(즉, Z축 방향)으로 연장되어 워드라인들(2330), 스트링 선택 라인들, 및 접지 선택 라인을 관통할 수 있다. 채널 구조체(CH)는 데이터 저장층, 채널층, 및 매립 절연층 등을 포함할 수 있으며, 채널층은 제1 메탈층(2350c) 및 제2 메탈층(2360c)과 전기적으로 연결될 수 있다. 예컨대, 제1 메탈층(2350c)은 비트라인 컨택일 수 있고, 제2 메탈층(2360c)은 비트라인일 수 있다. 일 실시예에서, 비트라인(2360c)은 제2 기판(2310)의 상면에 평행한 제2 방향(D2)(즉, Y축 방향)을 따라 연장될 수 있다.
도 19의 예에서, 채널 구조체(CH)와 비트라인(2360c) 등이 배치되는 영역이 비트라인 본딩 영역(BLBA)으로 정의될 수 있다. 비트라인(2360c)은 비트라인 본딩 영역(BLBA)에서 주변 회로 영역(PERI)에서 페이지 버퍼(2393)를 제공하는 회로 소자들(2220c)과 전기적으로 연결될 수 있다. 일례로, 비트라인(2360c)은 주변 회로 영역(PERI)에서 상부 본딩 메탈(2371c, 2372c)과 연결되며, 상부 본딩 메탈(2371c, 2372c)은 페이지 버퍼(2393)의 회로 소자들(2220c)에 연결되는 하부 본딩 메탈(2271c, 2272c)과 연결될 수 있다.
워드라인 본딩 영역(WLBA)에서, 워드라인들(2330)은 제2 방향(D2)에 수직하면서 제2 기판(2310)의 상면에 평행한 제1 방향(D1)(즉, X축 방향)을 따라 연장될 수 있으며, 복수의 셀 컨택 플러그들(2341, 2342, 2343, 2344, 2345, 2346, 3347; 3340)과 연결될 수 있다. 워드라인들(2330)과 셀 컨택 플러그들(2340)은, 제1 방향(D1)을 따라 워드라인들(2330) 중 적어도 일부가 서로 다른 길이로 연장되어 제공하는 패드들에서 서로 연결될 수 있다. 워드라인들(2330)에 연결되는 셀 컨택 플러그들(2340)의 상부에는 제1 메탈층(2350b)과 제2 메탈층(2360b)이 차례로 연결될 수 있다. 셀 컨택 플러그들(2340)은 워드라인 본딩 영역(WLBA)에서 셀 영역(CELL)의 상부 본딩 메탈(2371b, 2372b)과 주변 회로 영역(PERI)의 하부 본딩 메탈(2271b, 2272b)을 통해 주변 회로 영역(PERI)과 연결될 수 있다.
셀 컨택 플러그들(2340)은 주변 회로 영역(PERI)에서 어드레스 디코더 또는 로우 디코더(2394)를 형성하는 회로 소자들(2220b)과 전기적으로 연결될 수 있다. 일 실시예에서, 로우 디코더(2394)를 형성하는 회로 소자들(2220b)의 동작 전압은, 페이지 버퍼(2393)를 형성하는 회로 소자들(2220c)의 동작 전압과 다를 수 있다. 일례로, 페이지 버퍼(2393)를 형성하는 회로 소자들(2220c)의 동작 전압이 로우 디코더(2394)를 형성하는 회로 소자들(2220b)의 동작 전압보다 클 수 있다.
외부 패드 본딩 영역(PA)에는 공통 소스 라인 컨택 플러그(2380)가 배치될 수 있다. 공통 소스 라인 컨택 플러그(2380)는 금속, 금속 화합물, 또는 폴리실리콘 등의 도전성 물질로 형성되며, 공통 소스 라인(2320)과 전기적으로 연결될 수 있다. 공통 소스 라인 컨택 플러그(2380) 상부에는 제1 메탈층(2350a)과 제2 메탈층(2360a)이 차례로 적층될 수 있다. 일례로, 공통 소스 라인 컨택 플러그(2380), 제1 메탈층(2350a), 및 제2 메탈층(2360a)이 배치되는 영역은 외부 패드 본딩 영역(PA)으로 정의될 수 있다.
한편 외부 패드 본딩 영역(PA)에는 입출력 패드들(2205, 2305)이 배치될 수 있다. 제1 기판(2210)의 하부에는 제1 기판(2210)의 하면을 덮는 하부 절연막(2201) 이 형성될 수 있으며, 하부 절연막(2201) 상에 제1 입출력 패드(2205)가 형성될 수 있다. 제1 입출력 패드(2205)는 제1 입출력 컨택 플러그(2203)를 통해 주변 회로 영역(PERI)에 배치되는 복수의 회로 소자들(2220a, 2220b, 2220c) 중 적어도 하나와 연결되며, 하부 절연막(2201)에 의해 제1 기판(2210)과 분리될 수 있다. 또한, 제1 입출력 컨택 플러그(2203)와 제1 기판(2210) 사이에는 측면 절연막이 배치되어 제1 입출력 컨택 플러그(2203)와 제1 기판(2210)을 전기적으로 분리할 수 있다.
제2 기판(2310)의 상부에는 제2 기판(2310)의 상면을 덮는 상부 절연막(2301)이 형성될 수 있으며, 상부 절연막(2301) 상에 제2 입출력 패드(2305)가 배치될 수 있다. 제2 입출력 패드(2305)는 제2 입출력 컨택 플러그(2303)를 통해 주변 회로 영역(PERI)에 배치되는 복수의 회로 소자들(2220a, 2220b, 2220c) 중 적어도 하나와 연결될 수 있다. 일 실시예에서, 제2 입출력 패드(2305)는 회로 소자(2220a)와 전기적으로 연결될 수 있다.
실시예에 따라서, 제2 입출력 컨택 플러그(2303)가 배치되는 영역에는 제2 기판(2310) 및 공통 소스 라인(2320) 등이 배치되지 않을 수 있다. 또한, 제2 입출력 패드(2305)는 제3 방향(D3)에서 워드라인들(2380)과 오버랩되지 않을 수 있다. 제2 입출력 컨택 플러그(2303)는 제2 기판(2310)의 상면에 평행한 방향에서 제2 기판(2310)과 분리되며, 셀 영역(CELL)의 층간 절연층(2315)을 관통하여 제2 입출력 패드(2305)에 연결될 수 있다.
실시예에 따라서, 제1 입출력 패드(2205)와 제2 입출력 패드(2305)는 선택적으로 형성될 수 있다. 일례로, 메모리 장치(2000)는 제1 기판(2201)의 상부에 배치되는 제1 입출력 패드(2205)만을 포함하거나, 또는 제2 기판(2301)의 상부에 배치되는 제2 입출력 패드(2305)만을 포함할 수 있다. 또는, 메모리 장치(2000)가 제1 입출력 패드(2205)와 제2 입출력 패드(2305)를 모두 포함할 수도 있다.
셀 영역(CELL)과 주변 회로 영역(PERI) 각각에 포함되는 외부 패드 본딩 영역(PA)과 비트라인 본딩 영역(BLBA) 각각에는 최상부 메탈층의 메탈 패턴이 더미 패턴(dummy pattern)으로 존재하거나, 최상부 메탈층이 비어있을 수 있다.
메모리 장치(2000)는 외부 패드 본딩 영역(PA)에서, 셀 영역(CELL)의 최상부 메탈층에 형성된 상부 메탈 패턴(2372a)에 대응하여 주변 회로 영역(PERI)의 최상부 메탈층에 셀 영역(CELL)의 상부 메탈 패턴(2372a)과 동일한 형태의 하부 메탈 패턴(2273a)을 형성할 수 있다. 주변 회로 영역(PERI)의 최상부 메탈층에 형성된 하부 메탈 패턴(2273a)은 주변 회로 영역(PERI)에서 별도의 콘택과 연결되지 않을 수 있다. 이와 유사하게, 외부 패드 본딩 영역(PA)에서 주변 회로 영역(PERI)의 최상부 메탈층에 형성된 하부 메탈 패턴(2273a)에 대응하여 셀 영역(CELL)의 상부 메탈층에 주변 회로 영역(PERI)의 하부 메탈 패턴(2273a)과 동일한 형태의 상부 메탈 패턴(2372a)을 형성할 수도 있다.
워드라인 본딩 영역(WLBA)의 제2 메탈층(2240b) 상에는 하부 본딩 메탈(2271b, 2272b)이 형성될 수 있다. 워드라인 본딩 영역(WLBA)에서, 주변 회로 영역(PERI)의 하부 본딩 메탈(2271b, 2272b)은 셀 영역(CELL)의 상부 본딩 메탈(2371b, 2372b)과 본딩 방식에 의해 서로 전기적으로 연결될 수 있다.
또한, 비트라인 본딩 영역(BLBA)에서, 주변 회로 영역(PERI)의 최상부 메탈층에 형성된 하부 메탈 패턴(2252)에 대응하여 셀 영역(CELL)의 최상부 메탈층에 주변 회로 영역(PERI)의 하부 메탈 패턴(2252)과 동일한 형태의 상부 메탈 패턴(2392)을 형성할 수 있다. 셀 영역(CELL)의 최상부 메탈층에 형성된 상부 메탈 패턴(2392) 상에는 콘택을 형성하지 않을 수 있다.
본 발명의 실시예들은 메모리 장치 및 메모리 시스템을 포함하는 임의의 전자 장치 및 시스템에 유용하게 이용될 수 있다. 예를 들어, 본 발명의 실시예들은 PC(Personal Computer), 서버 컴퓨터(server computer), 데이터 센터(data center), 워크스테이션(workstation), 노트북(laptop), 핸드폰(cellular), 스마트 폰(smart phone), MP3 플레이어, PDA(Personal Digital Assistant), PMP(Portable Multimedia Player), 디지털 TV, 디지털 카메라, 포터블 게임 콘솔(portable game console), 네비게이션(navigation) 기기, 웨어러블(wearable) 기기, IoT(Internet of Things) 기기, IoE(Internet of Everything) 기기, e-북(e-book), VR(Virtual Reality) 기기, AR(Augmented Reality) 기기, 드론(drone) 등과 같은 전자 시스템에 더욱 유용하게 적용될 수 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자는 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 것이다.

Claims (10)

  1. 메모리 장치 및 메모리 컨트롤러를 포함하는 메모리 시스템의 상기 메모리 컨트롤러에 있어서,
    메모리 뱅크들을 포함하는 버퍼 메모리;
    호스트를 위한 상기 버퍼 메모리에 대한 액세스를 수행하는 하나 이상의 호스트 액세스 유닛들;
    상기 메모리 장치를 위한 상기 버퍼 메모리에 대한 액세스를 수행하는 하나 이상의 메모리 액세스 유닛들; 및
    상기 메모리 컨트롤러의 동작을 제어하는 프로세서를 포함하고,
    상기 프로세서는 상기 메모리 뱅크들을 상기 호스트와 관련된 외부 동작을 위한 외부 메모리 뱅크 그룹, 및 상기 메모리 시스템 내의 내부 동작을 위한 내부 메모리 뱅크 그룹으로 구분하고,
    상기 호스트 액세스 유닛들은 상기 외부 메모리 뱅크 그룹을 액세스하고,
    상기 메모리 액세스 유닛들은 상기 외부 동작을 수행하도록 상기 외부 메모리 뱅크 그룹을 액세스하고, 상기 내부 동작을 수행하도록 상기 내부 메모리 뱅크 그룹을 액세스하는 메모리 컨트롤러.
  2. 제1 항에 있어서, 상기 외부 동작은 상기 호스트로부터 수신된 기입 데이터를 상기 메모리 장치에 기입하는 데이터 기입 동작, 및 상기 메모리 장치로부터 독출된 독출 데이터를 상기 호스트에 제공하는 데이터 독출 동작을 포함하고,
    상기 내부 동작은 상기 메모리 장치에 대한 가비지 콜렉션(garbage collection) 동작을 포함하는 것을 특징으로 하는 메모리 컨트롤러.
  3. 제1 항에 있어서, 상기 프로세서는,
    상기 호스트 액세스 유닛들을 제어하는 호스트 액세스 매니저; 및
    상기 메모리 액세스 유닛들을 제어하는 메모리 액세스 매니저를 포함하고,
    상기 호스트 액세스 매니저는 상기 외부 메모리 뱅크 그룹 내의 상기 메모리 뱅크들 각각에 대한 외부 뱅크 인덱스 풀들을 관리하고,
    상기 메모리 액세스 매니저는 상기 내부 메모리 뱅크 그룹 내의 상기 메모리 뱅크들 각각에 대한 내부 뱅크 인덱스 풀들을 관리하고,
    상기 호스트 액세스 유닛들은 상기 호스트 액세스 매니저로부터 수신된 상기 외부 뱅크 인덱스 풀들 내의 제1 버퍼 인덱스에 기초하여 상기 외부 메모리 뱅크 그룹을 액세스하고,
    상기 메모리 액세스 유닛들은 상기 외부 동작을 수행하도록 상기 호스트 액세스 매니저로부터 상기 메모리 액세스 매니저를 통하여 수신된 상기 제1 버퍼 인덱스에 기초하여 상기 외부 메모리 뱅크 그룹을 액세스하고, 상기 내부 동작을 수행하도록 상기 메모리 액세스 매니저로부터 수신된 상기 내부 뱅크 인덱스 풀들 내의 제2 버퍼 인덱스에 기초하여 상기 내부 메모리 뱅크 그룹을 액세스하는 메모리 컨트롤러.
  4. 제1 항에 있어서, 상기 프로세서는,
    상기 외부 동작의 제1 트래픽 양과 상기 내부 동작의 제2 트래픽 양을 비교하고,
    상기 제1 트래픽 양과 상기 제2 트래픽 양의 차이가 기준 트래픽 양 이상인 경우, 상기 외부 메모리 뱅크 그룹 및 상기 내부 메모리 뱅크 그룹 중 하나에 포함된 상기 메모리 뱅크들의 개수를 증가시키고, 상기 외부 메모리 뱅크 그룹 및 상기 내부 메모리 뱅크 그룹 중 다른 하나에 포함된 상기 메모리 뱅크들의 개수를 감소시키는 것을 특징으로 하는 메모리 컨트롤러.
  5. 제1 항에 있어서, 상기 프로세서는 상기 외부 메모리 뱅크 그룹을 상기 호스트 액세스 유닛들 각각에 대한 외부 메모리 뱅크 서브-그룹들로 더욱 구분하는 것을 특징으로 하는 메모리 컨트롤러.
  6. 제1 항에 있어서, 상기 프로세서는,
    상기 내부 메모리 뱅크 그룹 내의 상기 메모리 뱅크들 각각에 대한 내부 뱅크 인덱스 풀들을 관리하는 메모리 액세스 매니저를 포함하고,
    상기 내부 동작이 수행될 때, 상기 메모리 액세스 매니저는 상기 내부 뱅크 인덱스 풀들 중 하나의 내부 뱅크 인덱스 풀을 라운드 로빈(round robin) 방식으로 선택하고, 상기 메모리 액세스 유닛들에 상기 선택된 하나의 내부 뱅크 인덱스 풀의 버퍼 인덱스를 전송하는 것을 특징으로 하는 메모리 컨트롤러.
  7. 제1 항에 있어서, 상기 프로세서는 상기 내부 메모리 뱅크 그룹을 상기 메모리 액세스 유닛들 각각에 대한 내부 메모리 뱅크 서브-그룹들로 더욱 구분하는 것을 특징으로 하는 메모리 컨트롤러.
  8. 제1 항에 있어서, 상기 프로세서는 상기 외부 메모리 뱅크 그룹을 상기 호스트 액세스 유닛들 각각에 대한 외부 메모리 뱅크 서브-그룹들로 더욱 구분하고,
    상기 외부 메모리 뱅크 서브-그룹들 중 제1 외부 메모리 뱅크 서브-그룹은 상기 메모리 뱅크들 중 제1 및 제2 메모리 뱅크들을 포함하고,
    상기 호스트 액세스 유닛들 중 상기 제1 외부 메모리 뱅크 서브-그룹에 상응하는 제1 호스트 액세스 유닛은 상기 제1 메모리 뱅크 및 상기 제2 메모리 뱅크를 번갈아 액세스하는 것을 특징으로 하는 메모리 컨트롤러.
  9. 제1 항에 있어서, 상기 프로세서는 상기 외부 메모리 뱅크 그룹을 복수의 펑션 아이디들 각각에 대한 복수의 외부 메모리 뱅크 펑션 그룹들로 더욱 구분하고,
    상기 메모리 컨트롤러는 상기 호스트로부터 상기 복수의 펑션 아이디들 중 하나의 펑션 아이디를 포함하는 호스트 커맨드를 수신하고,
    상기 호스트 액세스 유닛들은 상기 호스트 커맨드에 응답하여 상기 복수의 외부 메모리 뱅크 펑션 그룹들 중 상기 하나의 펑션 아이디에 상응하는 외부 메모리 뱅크 펑션 그룹을 액세스하는 것을 특징으로 하는 메모리 컨트롤러.
  10. 메모리 장치; 및
    상기 메모리 장치의 동작을 제어하는 메모리 컨트롤러를 포함하고,
    상기 메모리 컨트롤러는,
    메모리 뱅크들을 포함하는 버퍼 메모리;
    호스트를 위한 상기 버퍼 메모리에 대한 액세스를 수행하는 하나 이상의 호스트 액세스 유닛들;
    상기 메모리 장치를 위한 상기 버퍼 메모리에 대한 액세스를 수행하는 하나 이상의 메모리 액세스 유닛들; 및
    상기 메모리 컨트롤러의 동작을 제어하는 프로세서를 포함하고,
    상기 프로세서는 상기 메모리 뱅크들을 상기 호스트와 관련된 외부 동작을 위한 외부 메모리 뱅크 그룹, 및 상기 메모리 시스템 내의 내부 동작을 위한 내부 메모리 뱅크 그룹으로 구분하고,
    상기 호스트 액세스 유닛들은 상기 외부 메모리 뱅크 그룹을 액세스하고,
    상기 메모리 액세스 유닛들은 상기 외부 동작을 수행하도록 상기 외부 메모리 뱅크 그룹을 액세스하고, 상기 내부 동작을 수행하도록 상기 내부 메모리 뱅크 그룹을 액세스하는 메모리 시스템.
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