KR20230076184A - Screening apparatus and method for latent defects of stack-type semiconductor - Google Patents
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Abstract
본 발명은 웨이퍼 또는 패키지 반도체 또는 복수개의 다이 반도체로 적층 구성된 시스템 반도체 또는 다양한 시스템 반도체를 복합 실장하는 시스템 모듈에 초음파를 인가할 수 있도록 초음파를 인가하는 초음파 컨택터, 초음파의 증폭 및 특성을 제어하는 혼구조부 및 초음파 발생 제어를 위한 트랜스듀서 주파수 및 전력제어부, 트레이 핸들러, 컨택터의 정렬 및 초음파 출력 포지션 제어를 위한 초음파컨택터액츄에이터제어부, 초음파 반사파 특성 판별 및 주파수 캘리브레이션을 지원하는 초음파펄서및수신기 및 시스템제어부를 포함하는, 적층형 반도체의 잠재 불량 스크린 장치를 제공한다.The present invention relates to an ultrasonic contactor for applying ultrasonic waves so that ultrasonic waves can be applied to a system semiconductor stacked with a wafer or package semiconductor or a plurality of die semiconductors or a system module in which various system semiconductors are compositely mounted, and an ultrasonic contactor for controlling the amplification and characteristics of ultrasonic waves. Transducer frequency and power control unit for horn structure and ultrasonic generation control, tray handler, ultrasonic contactor actuator control unit for contactor alignment and ultrasonic output position control, ultrasonic pulser and receiver supporting ultrasonic reflection wave characteristic determination and frequency calibration, and A device for screening latent defects of a multilayer semiconductor, including a system control unit, is provided.
Description
본 발명은 적층형 반도체의 잠재 불량 스크린 장치 및 그 방법에 관한 것이다.The present invention relates to a latent defect screen device and method for a multilayer semiconductor.
전통적으로 반도체의 제조 공정 중에 발생하는 주요 불량들은 전기적인 테스트 공정을 이용해서 양품과 불량으로 구별되고 있다. 테스트 공정은 웨이퍼 제조 공정 진행 후 진행되는 웨이퍼 테스트 공정과, 패키징이 완료된 후 조립 공정에서 진행되는 패키지 테스트 공정으로 이루어져 있다. Traditionally, major defects that occur during the manufacturing process of semiconductors are classified into good products and defective products using an electrical test process. The test process consists of a wafer test process performed after the wafer manufacturing process and a package test process performed during the assembly process after packaging is completed.
주요 반도체 제조 업체들은 반도체 신뢰성을 위해서 테스트 공정 외에도 다양한 신뢰성 평가를 진행하여 제품의 신뢰성 수준을 파악하고 잠재적인 불량이 빠져나가지 않도록 신뢰성 불량을 스크린하기 위해 웨이퍼에서는 전기적인 스트레스를 인가하는 웨이퍼 레벨 번인이나 웨이퍼 번인 공정을 적용하여 불량을 선스크린하고, 패키지 후에는 고온 챔버 내에서 열적으로 스트레스를 인가하는 번인 스트레스 공정을 적용하여 기본 불량과 잠재 불량을 스크린하고 있다. Major semiconductor manufacturers conduct various reliability evaluations in addition to the test process for semiconductor reliability to determine the reliability level of the product and to screen for reliability defects so that potential defects do not escape, wafer-level burn-in or wafer-level burn-in, which applies electrical stress to the wafer, A wafer burn-in process is applied to screen defects, and after packaging, a burn-in stress process in which thermal stress is applied in a high-temperature chamber is applied to screen basic defects and latent defects.
반도체 디자인 선폭의 미세화가 10나노미터 이하로 고도화됨에 따라 반도체 특성 확보를 위해 FINFET, GAA등의 삼차원 트랜지스터 기술이 개발되어 적용되고 있으며 또 이를 기반으로 높은 종횡비를 가지는 적층 기술을 구현하여 고용량 제품을 실현해가고 있다. 그러나, 현재의 불량 검출 모델은 기본적으로 평판 트렌지스터(Planar Transistor)의 구조 기반으로 예측된 불량 모델링에 기반하고 있다. 삼차원 적층 구조를 가지는 고집적 고용량의 반도체의 신뢰성 잠재 불량을 스크린하는 방법에 있어서도 기존과 같은 방법으로 불량을 스크린하고 있다. 반면에 인공지능 기술의 발달 및 전기자동차로의 전환으로 최근 구현되는 지능형시스템에 사용되는 반도체의 신뢰성 요구 수준은 더 높아 지는 추세이다. 따라서 3차원 구조로 제조되는 반도체의 신뢰성을 제고하여 기존 보다 높은 수준의 신뢰성을 확보하기 위한 수단을 필요로 하고 있다. As the miniaturization of the semiconductor design line width has advanced to less than 10 nanometers, three-dimensional transistor technologies such as FINFET and GAA have been developed and applied to secure semiconductor characteristics. are doing However, current defect detection models are basically based on defect modeling predicted based on the structure of a planar transistor. In a method of screening reliability latent defects of a high-integration, high-capacity semiconductor having a three-dimensional stacked structure, defects are screened in the same way as before. On the other hand, with the development of artificial intelligence technology and the transition to electric vehicles, the level of reliability requirements for semiconductors used in recently realized intelligent systems is on the rise. Therefore, there is a need for a means for securing a higher level of reliability than before by improving the reliability of semiconductors manufactured in a three-dimensional structure.
또한, 테스트 비용적인 측면에서도 집적도가 높아 지고 종횡비가 높아 질수록 기존의 방법으로 신뢰성 요구 품질 수준을 달성하는데 드는 테스트 및 신뢰성 불량 스크린 비용은 더 증가할 것으로 전망되고 있다. In addition, in terms of test cost, it is expected that as the degree of integration increases and the aspect ratio increases, the cost of testing and reliability failure screens required to achieve the required reliability quality level by the existing method will increase.
새로운 디자인 룰을 가지고 개발된 공정의 양산 적용 시 미세 공정의 산포나 이상 변화에 기인하는 구조적 미확인 잠재 불량은 기존 테스트 패턴 및 공정만으로 검출되지 않은 경우가 많다. 따라서 신뢰성평가서 발견되는 불량들은 양산 공정에서 검출되기가 쉽지 않다. 이는 양산 단계에서 비용 효율적인 적절한 스트레스 가속 방법이 없기 때문이다. When a process developed with a new design rule is applied to mass production, structural unidentified latent defects due to dispersion or abnormal changes in micro processes are often not detected only with existing test patterns and processes. Therefore, defects found in the reliability evaluation are not easy to detect in the mass production process. This is due to the lack of an appropriate, cost-effective stress acceleration method at the mass production stage.
또한 잠재 불량이 빠져나가 고객이 사용하는 환경에서 발견될 경우 잠재불량이 일으키는 신뢰성, 시스템 안정성의 파괴에서 기인하는 비즈니스 실패 리스크 비용은 감당하기 어려운 수준이 될 수 있다. 따라서, 이러한 문제를 해결하기 위해서 제조 단계에서 실시간으로 비용 효과적으로 잠재 불량을 이끌어내는 방법은 필수적이라고 할 수 있다. In addition, if a latent defect escapes and is discovered in the environment used by the customer, the cost of the business failure risk resulting from the destruction of reliability and system stability caused by the latent defect may become unaffordable. Therefore, in order to solve this problem, it can be said that a method of cost-effectively inducing latent defects in real time in the manufacturing stage is essential.
특허 제10-1820332호는 반도체 웨이퍼나 MEMS 웨이퍼 등의 미세하며, 또한 다층 구조를 포함하는 피검사체에 대한 초음파 검사에 있어서, 내부에 존재하는 불량을 정상 패턴과 분리하고, 고감도로 검출하기 위하여 취득한 피검사체의 화상으로부터 결함을 포함하지 않는 기준 화상을 작성하고, 취득한 피검사체의 화상으로부터 비결함 화소를 마스킹하기 위한 마스크를 작성하고, 피검사체의 화상과 기준 화상의 밝기를 대조해서 결함 확도를 산출하고, 산출한 결함 확도와 작성한 마스크를 비교해서 결함을 검출하는 기술을 개시하고 있다. 그러나, 이 특허에서 이용되는 초음파는 화상 검출로 기능이 국한되며 다층 반도체 구조에 열적 스트레스를 가하는 기능은 개시되어 있지 않다.Patent No. 10-1820332 was acquired to separate defects existing inside from normal patterns and to detect them with high sensitivity in ultrasonic inspection of microscopic and multi-layered objects such as semiconductor wafers and MEMS wafers. Create a reference image that does not contain defects from the image of the inspected object, create a mask for masking non-defective pixels from the acquired image of the inspected object, and compare the brightness of the image of the inspected object and the reference image to determine the degree of defect accuracy. A technique for detecting a defect by calculating and comparing the calculated defect accuracy with a prepared mask is disclosed. However, the function of the ultrasound used in this patent is limited to image detection, and the function of applying thermal stress to the multilayer semiconductor structure is not disclosed.
따라서, 본 발명에서는 3차원 구조의 트랜지스터 및 높은 종횡비를 가지고 3차원으로 적층되는 반도체, 여러 개의 단품 반도체를 쓰루 실리콘 비아기술로 적층 해가는 고층형 복합 칩 내에서 유발될 수 있는 다양한 3차원 잠재 불량을 효과적으로 스크린하기 위해 초음파 진행 시 종횡으로 발생하는 물리적인 충격 파동 스트레스와 집속 초음파에서 발생하는 열 스트레스를 인가할 수 있는 다양한 트랜스듀서를 사용하여 새로운 잠재 불량 스크린 방법을 제시한다.Therefore, in the present invention, various 3D latent defects that can be caused in high-rise complex chips in which three-dimensional transistors, semiconductors stacked three-dimensionally with a high aspect ratio, and several single-piece semiconductors are stacked using through-silicon via technology. In order to screen effectively, we present a new potential defect screening method using various transducers capable of applying the physical impact wave stress that occurs vertically and horizontally during ultrasound and the thermal stress that occurs in focused ultrasound.
그러므로 본 발명은 반도체 내부 레이어의 적층 수직 구조에서 나타나는 잠재 구조 불량을 스크린 할 수 있도록 전기적인 에너지를 열에너지 및 기계적인 에너지로 변환이 가능한 압전 트랜스듀서를 이용하여 초음파 에너지를 열과 물리적인 충격 스트레스로 반도체에 인가하는 적층형 반도체의 잠재 불량 스크린 장치를 제공하는 것을 목적으로 한다.Therefore, the present invention uses a piezoelectric transducer capable of converting electrical energy into thermal energy and mechanical energy so that potential structural defects appearing in the stacked vertical structure of the semiconductor inner layer can be screened. It is an object of the present invention to provide a latent defect screen device for layered semiconductors applied to
고성능 반도체를 구현하기 위해 실현되는 높은 종횡비를 가지는 3차원 구조에서 유발되는 구조 기인 잠재 불량을 스트레스로 가속하여 스크린하기 위한 잠재 불량의 기본 원인 요소를 반도체 내부 구조와 연계되는 메탈 재료간 계면, 이종 재료간 계면, 미세 크랙(CRACKS), 기포(VOID), 저항성 파티클, 쇼트성 파티클, 무기 재료의 균질성 등으로 규정하고 이러한 노드에 인가할 물리적 충격, 진동, 열 스트레스를 인가할 초음파 발생 트랜스듀서를 크게 두가지 타입으로 구분하여 제시한다.The basic causative factor of potential defects to accelerate and screen latent defects due to structures caused by the three-dimensional structure with a high aspect ratio realized to realize high-performance semiconductors with stress is the interface between metal materials linked to the internal structure of the semiconductor, and heterogeneous materials Interfacial interfaces, micro cracks (CRACKS), bubbles (VOID), resistive particles, short-circuit particles, homogeneity of inorganic materials, etc. are defined, and the ultrasonic generation transducer to apply physical shock, vibration, and thermal stress to be applied to these nodes is greatly It is presented by dividing into two types.
벌크 스트레스 타입으로 랑주반 타입 트랜스듀서를, 어레이 배치 구조를 가지는 개별 스트레스 인가 타입으로 평판 디스크 또는 집속 초음파(HIFU) 트랜스듀서를 반도체의 스트레스 인가 사용 환경에 따라 두 가지로 구현한다. A Langevan type transducer as a bulk stress type and a flat disk or focused ultrasound (HIFU) transducer as an individual stress application type having an array arrangement structure are implemented in two ways depending on the stress application environment of the semiconductor.
트레이에 담긴 반도체를 대상으로 하는 초음파를 이용한 잠재불량 스크린 시스템과, 패키지된 반도체와 웨이퍼 상태의 반도체를 직접 초음파 컨택터를 통하여 초음파 종횡 출력이 인가될 수 있도록 구현하는 구조를 가지도록 한다. A latent defect screen system using ultrasonic waves targeting semiconductors contained in a tray, and a structure implemented so that ultrasonic vertical and horizontal outputs can be applied directly to packaged semiconductors and semiconductors in a wafer state through an ultrasonic contactor.
초음파 컨택터는 초음파 트랜스듀서에서 발생되는 진동신호를 효율적으로 받아들일 수 있도록 임피던스 매칭 구조를 구현하고 개별 칩에 진동 스트레스가 잘 전달되도록 출력단을 칩 사이즈와 동일한 규격으로 디자인하였다. 컨택터의 두께는 웨이퍼나 대상 반도체의 재질, 두께 등에 따른 합성 고유 주파수를 고려하여 디자인한다. The ultrasonic contactor implements an impedance matching structure to efficiently accept the vibration signal generated from the ultrasonic transducer, and the output stage is designed to the same standard as the chip size so that the vibration stress is well transmitted to each chip. The thickness of the contactor is designed in consideration of the synthesized natural frequency according to the material and thickness of the wafer or target semiconductor.
주파수 발생기는 초음파 출력 강도를 효과적으로 조절할 수 있도록 공진 주파수 제어, 전압, 전류, 온도를 측정하여 피드백 한다. 출력 제어부에서는 초음파의 시계열 출력 임펄스 특성을 프로그램하여 제어하도록 구현한다. 초음파 스트레스 인가 전후의 시료의 상태나 불량을 모니터하기 위해 초음파 펄서 리시버 기능을 구현하여 스트레스 전후 특성 평가 및 스트레스 시그널 캘리브레이션을 가능하도록 구현한다. The frequency generator measures and feeds back resonance frequency control, voltage, current, and temperature so that the ultrasonic output intensity can be effectively adjusted. In the output controller, time-series output impulse characteristics of ultrasound are programmed and controlled. In order to monitor the condition or defect of the sample before and after ultrasonic stress application, the ultrasonic pulser receiver function is implemented to enable evaluation of characteristics before and after stress and calibration of stress signals.
디스크나 HIFU 타입의 어레이 구조를 가지는 컨택터를 적용하는 경우는 X-Y-Z 모션 제어를 이용하여 스트레스 인가 포지션을 변경하여 적용하도록 컨택터 모션 제어부를 구현한다. 또한 웨이퍼나 패키지된 IC가 담긴 트레이를 로딩, 언로딩하는 핸들러를 구비하여 웨이퍼나 트레이를 자동으로 스트레스 작업 배치 처리가 가능하다.In the case of applying a contactor having a disk or HIFU type array structure, a contactor motion control unit is implemented to change and apply a stress application position using X-Y-Z motion control. In addition, a handler for loading and unloading wafers or trays containing packaged ICs is provided, enabling automatic batch processing of wafers or trays.
본 발명은 반도체 패키지에 진동스트레스를 인가하기 위해 저주파수에서 고주파수에 이르는 넓은 범위의 초음파 발생 트랜스듀서를 사용하여 스트레스는 물론 초음파 집속 시 발생하는 순간 고열을 반도체 내부의 원하는 부위 또는 전체에 인가할 수 있어 효율적으로 고온-냉각의 반복 열 스트레스를 인가 할 수 있는 효과를 발휘한다.In the present invention, in order to apply vibration stress to a semiconductor package, a wide range of ultrasonic generating transducers ranging from low to high frequencies can be used to apply stress as well as instantaneous high heat generated during ultrasonic focusing to a desired part or the whole inside the semiconductor. It exhibits the effect of efficiently applying high-temperature-cooling repeated thermal stress.
본 발명은 기존 기술인 국소부위, 잠재 불량 계면 레이어 또는 전체 영역에 기존 번인 공정에서는 인가 하기 힘든 온도 스트레스를 선택적으로 인가 할 수 있으며, 고강도 집속 초음파를 사용하는 경우는 챔버 전체의 온도를 올리는 방식보다는 디바이스 내부에 순간 온도를 전기적인 펄스 방식으로 제어할 수 있기 때문에 시스템 에너지 효율 측면에서도 효율적인 효과를 발휘한다.The present invention can selectively apply temperature stress, which is difficult to apply in the existing burn-in process, to local areas, latent defect interface layers or the entire area, which is an existing technology, and when using high-intensity focused ultrasound, rather than raising the temperature of the entire chamber Since the instantaneous temperature inside can be controlled in an electrical pulse method, it is effective in terms of system energy efficiency.
특히 본 발명은 구조 불량의 원인이 높아지는 쓰루홀 비아 공정의 식각 결함이나 그 계면에 내재된 잠재 불량 요인 또 다층 레이어 구조의 계면 특성 약화 및 적층 기둥 인접 계면 미세 크랙, 깊어지는 비아 내의 기포 등에서 구조 기인한 불량인 점에 착안하여 초음파의 기본 특징인 물리적인 파동 에너지 와 열에너지 생성, 캐비테이션을 이용하여 기존의 번인 공정에서 스크린이 부족한 “구조적 스트레스”를 인가할 수 있다는 효과를 발휘한다.In particular, the present invention is caused by etching defects in the through-hole via process, which increase the cause of structural defects, potential defects inherent in the interface, weakening of the interface characteristics of the multi-layer structure, micro-cracks at the interface adjacent to stacked columns, and bubbles in the deepening via. Focusing on the defect, it exerts the effect of being able to apply “structural stress” that the screen lacks in the existing burn-in process by using physical wave energy, thermal energy generation, and cavitation, which are the basic characteristics of ultrasound.
도 1은 저주파 벌크 스트레스형의 랑주반(Langevin) 트랜스듀서를 포함하는 본 발명의 적층형 반도체의 잠재 불량 스크린 장치의 전체 구성도;
도 2는 트레이에 담긴 반도체에 스트레스를 인가하기 위한 기본 구조의 컨택터와 초음파를 발생하는 트렌스듀서를 트레이 구조에 맞게 트랜스듀서를 접합, 배치 구현한 다른 컨택터의 도면;
도 3은 도 1 및 도 2를 기반으로, 웨이퍼에 초음파 스트레스를 인가하는 초음파 컨택터를 상세히 도시한 도면;
도 4는 반도체 내에 초음파 진행 시 발생하는 응력의 종류를 나타낸 것으로, 초음파 압전 트랜스듀서에서 출력되는 종횡 초음파의 진행 원리를 설명하는 도면;
도 5는 트랜스듀서에서 스트레스 모드로 사용할 공진 주파수의 임피던스 분포 그래프;
도 6은 실리콘 웨이퍼에 특정 초음파 주파수를 인가 시 진동 주파수의 물리적인 변형을 일으키는 정도를 시뮬레이션한 도면;
도 7은 고강도 집속 초음파 (HIFU) 트랜스듀서에 1KW 파워 출력을 20초 간 지속할 경우 포커스 영역의 온도를 도시한 도면;
도 8은 고강도 집속 초음파 출력을 반도체 디바이스 내부에 비파괴 방식으로 인가하여 내부에 온도 스트레스를 일정 영역에 가하는 것을 보인 도면;
도 9는 평판 반도체 구조에서 D램 트랜지스터 불량 모델링으로 주로 전기적인 검사에서 검출되는 모델링의 그림;
도 10은 다층 기판위의 반도체의 연결 구조를 나타내는 단면 개념도로, 삼차원 구조로 적층되는 반도체 패키지의 단면구조를 도시한 도면; 그리고
도 11은 삼차원 적층 반도체에서 신뢰성 평가를 통해 검출 분석된 불량의 유형들에 대한 분석을 나타낸 도면이다.1 is an overall configuration diagram of a layered semiconductor latent defect screen device including a low-frequency bulk stress type Langevin transducer;
2 is a view of another contactor in which a contactor of a basic structure for applying stress to a semiconductor contained in a tray and a transducer for generating ultrasonic waves are bonded and arranged according to a tray structure;
FIG. 3 is a detailed view of an ultrasonic contactor applying ultrasonic stress to a wafer based on FIGS. 1 and 2;
Figure 4 shows the type of stress generated when ultrasonic waves propagate in a semiconductor, and explains the principle of propagation of vertical and horizontal ultrasonic waves output from an ultrasonic piezoelectric transducer;
5 is an impedance distribution graph of a resonance frequency to be used as a stress mode in a transducer;
6 is a diagram simulating the degree of physical deformation of the vibration frequency when a specific ultrasonic frequency is applied to a silicon wafer;
7 is a diagram showing the temperature of a focus area when a 1KW power output is continued for 20 seconds to a high intensity focused ultrasound (HIFU) transducer;
8 is a diagram showing that a high-intensity focused ultrasound output is applied in a non-destructive manner to the inside of a semiconductor device to apply temperature stress to a certain region;
9 is a modeling diagram mainly detected in an electrical inspection by modeling a DRAM transistor defect in a planar semiconductor structure;
10 is a conceptual cross-sectional view showing a connection structure of semiconductors on a multi-layered substrate, showing a cross-sectional structure of a semiconductor package stacked in a three-dimensional structure; and
11 is a diagram illustrating analysis of types of defects detected and analyzed through reliability evaluation in a three-dimensional layered semiconductor.
반도체의 잠재 불량을 스크린하는 방법은 크게 2가지 물리적인 기술이 적용되고 있다. 웨이퍼 상태에서 행해지는 웨이퍼 번인공정은 모델링 된 불량의 각 노드에 기본 동작 전압보다 높은 바이어스를 인가할 수 있도록 회로를 구비하여 전기적인 접합부 스트레스를 인가하여 제조 공정 진행 시 물리적인 미소 결함 있는 불완전한 노드를 불량으로 발현하도록 할 수 있다. 또, 패키지된 제품은 125~140도의 고온 챔버 안에서 다양한 반도체 사용 조건을 동작시켜 고온에서 미소 결함 부위가 불량으로 발현될 수 있도록 하는 패키지 번인 방식이다. 두 방식은 기본적으로 가혹 온도 조건과 가혹 전기 바이어스 조건에서 견디지 못하는 미소 불량 노드를 열화 시키는 특징을 가지고 있다. 그러나 반도체 공정이 미세화 되고 고층화 되면서 기존의 전압 바이어스가 미치지 못하는 노드가 생겨나기도 하고, 전압 인가 경로의 저항 부하가 커 충분한 바이어스 스트레스가 전달되지 못하는 경우도 생긴다. 또 패키지 번인의 경우 챔버 안에서 일괄적으로 온도를 올리기 때문에 저온과 고온을 반복해야 나타나는 잠재 불량이 존재할 경우에는 이를 스크린하기 위해서는 막대한 비용과 시간이 소요될 수 있다. 또 트랜지스터 자체가 3차원으로 구현되기 때문에 3차원에 기인한 구조적인 스트레스를 안고 있는 노드의 불량이 전기적인 스트레스만으로 불량으로 발현이 안되는 경우가 생길 수 있다.To screen latent defects in semiconductors, two physical technologies are largely applied. The wafer burn-in process, which is performed in a wafer state, is equipped with a circuit to apply a bias higher than the basic operating voltage to each node of the modeled defect, and applies electrical junction stress to remove imperfect nodes with physical micro-defects during the manufacturing process. It can be made to manifest as a defect. In addition, the packaged product is a package burn-in method that operates various semiconductor use conditions in a high-temperature chamber of 125 to 140 degrees so that micro-defective areas can be expressed as defects at high temperatures. Both methods basically have the characteristic of deteriorating micro-defective nodes that cannot withstand severe temperature conditions and severe electrical bias conditions. However, as the semiconductor process is miniaturized and high-layered, nodes that cannot be reached by the existing voltage bias may appear, and in some cases, sufficient bias stress may not be delivered due to a large resistive load in the voltage application path. In addition, in the case of package burn-in, since the temperature is raised collectively in the chamber, if there are latent defects that appear only when low and high temperatures are repeated, it can take enormous cost and time to screen them. In addition, since the transistor itself is implemented as a three-dimensional structure, there may be a case in which a defect in a node having structural stress caused by the three-dimensional structure cannot be expressed as a defect only with electrical stress.
그러므로, 삼차원 적층 반도체에서는 기존의 전기적인 스트레스 외에도 구조적인 관점에서의 잠재불량에 대한 고려가 필요하다. 반도체 트랜지스터의 물리적인 구조가 3차원 구조로 고도화되고 높은 종횡비를 가지고 적층되는 구조의 트랜지스터에서는 미세 패턴닝으로 인한 수직성 브릿지 불량, 셀 캐패시터의 구조 불량, 셀 및 저 저항 배선의 절연특성 파괴 불량, 높은 종횡비 구조에서의 박막의 계면 열화 및 구조 압력 스트레스에 기인한 다양한 기하 불량 등 2차원 구조에서 나타나는 기존 불량과는 다른 다양한 잠재 불량을 예측할 수 있다. 또한 적층 구조의 반도체의 잠재 불량 유형들은 주로 1000~3000시간의 온도 사이클(TC) 시험이나 열충격(TS), HAST, THB 시험을 통해서 불량을 검출하고 분석할 수는 있지만 시험시간이 1주일에서 한달이 소요되는 문제점을 가지고 있다. Therefore, in the three-dimensional stacked semiconductor, it is necessary to consider potential defects in terms of structure in addition to the existing electrical stress. The physical structure of a semiconductor transistor is advanced to a three-dimensional structure and has a high aspect ratio and is stacked, resulting in vertical bridging defects due to fine patterning, cell capacitor structure defects, cell and low-resistance wiring defects, It is possible to predict various potential defects different from existing defects in 2D structures, such as interfacial deterioration of thin films in high aspect ratio structures and various geometric defects caused by structural pressure stress. In addition, potential defect types of laminated semiconductors can be detected and analyzed mainly through temperature cycle (TC) tests of 1000 to 3000 hours or thermal shock (TS), HAST, and THB tests, but the test time is one week to one month. There is a problem with this requirement.
구조 기인된 내재된 잠재불량이 현재 수준의 테스트 프로그램에서 검사하는 회로의 직류 측정값이나 동작 회로의 설계 교류 파라미터의 범위가 검사 스펙 이내의 특성 값을 만족하면 불량으로 스크린 할 수 없다. 따라서, 그러한 제조 공정에서 유발되는 잠재적 불량의 거동 특성을 이해하기 위해서는 초음파 펄스 앤 리시버를 사용하여 웨이퍼나 패키지 된 반도체의 고유 진동 주파수를 분석하여 전기 검사로 확인된 다양한 불량들을 비교 분석하여 반응하는 초음파의 진동 주파수 스펙트럼을 분석하여 간접적으로 해석할 수 있다. 이러한 과정을 통해 추출된 초음파 주파수를 잠재적인 초음파 주파수로 사용하여 디바이스에 인가할 수 있다. 그럼으로써 초음파의 진행 특성을 기구적으로 고려하면 스트레스를 위한 적합한 종횡파를 반도체에 인가하여 다양한 잠재 불량을 스크린 할 수 있다. 또한, 시스템 구현 관점에서 초음파 스트레스로 인한 잠재 불량의 열화 반응은 초음파 출력의 효율적인 전달에 달려 있으며 불량의 스크린 열화 특성은 초음파 출력 강도, 공진 주파수 정확도, 반도체 또는 웨이퍼의 두께, 반도체 내부에 사용된 다양한 매질의 진동 계수 특성과 디바이스에 인가되는 초음파의 시계열 출력 임펄스 특성 등을 고려하고 제어하여 조절할 수 있다. Inherent potential defects caused by the structure cannot be screened as defects if the DC measurement value of the circuit to be inspected in the current level of the test program or the range of the design AC parameter of the operating circuit satisfies the characteristic value within the test specification. Therefore, in order to understand the behavioral characteristics of potential defects caused by such manufacturing processes, ultrasonic pulses and receivers are used to analyze the natural vibration frequencies of wafers or packaged semiconductors, and various defects identified by electrical inspection are compared and analyzed. It can be interpreted indirectly by analyzing the vibration frequency spectrum of The ultrasonic frequency extracted through this process may be used as a potential ultrasonic frequency and applied to the device. By doing so, considering the propagation characteristics of ultrasonic waves mechanically, it is possible to screen various latent defects by applying longitudinal and transverse waves suitable for stress to the semiconductor. In addition, from the system implementation point of view, the degradation response of latent defects due to ultrasonic stress depends on the efficient delivery of ultrasonic output, and the screen degradation characteristics of defects are the ultrasonic output intensity, resonant frequency accuracy, semiconductor or wafer thickness, and various types of semiconductor used inside. It can be adjusted by considering and controlling the characteristics of the vibration coefficient of the medium and the time series output impulse characteristics of the ultrasonic wave applied to the device.
따라서, 본 발명에서는 기존 기술의 문제점에 착안하여 반도체 내부 레이어의 적층 수직 구조에서 나타나는 각 불량 노드의 구조물의 압력 스트레인 특성 차이나 쓰루 비아 홀 기술을 이용하여 복층 구현 시 비아 근처에서 나타나는 기계적인 압력이 여러 노드에 영향을 미치는 특성을 감안하여 잠재 구조 불량을 스크린 할 수 있도록 전기적인 에너지를 열에너지 및 기계적인 에너지로 변환이 가능한 압전 트랜스듀서를 이용하여 초음파 에너지를 열과 물리적인 충격 스트레스로 반도체에 인가하는 방법을 고안한 것이다.Therefore, in the present invention, focusing on the problems of the existing technology, the difference in pressure strain characteristics of each defective node structure in the stacked vertical structure of the semiconductor inner layer or the mechanical pressure appearing near the via in the multi-layer implementation using the through-via hole technology A method of applying ultrasonic energy as heat and physical impact stress to a semiconductor using a piezoelectric transducer capable of converting electrical energy into thermal energy and mechanical energy to screen potential structural defects in consideration of characteristics affecting nodes is devised
압전 트랜스듀서는 주파수를 가지는 전기 펄스 에너지를 인가할 경우 열 에너지 및 기계적 에너지로 변환 발생하는 장치로 다양한 산업과 의료분야에서 널리 사용되고 있다. 특히, 반도체 분야에서 대표적인 사용예는 웨이퍼를 개별 다이로 절단 분리하기 위한 공정, 또 리드프레임과 칩 내의 본딩 패드를 와이어 본딩으로 연결하는 공정에서 주로 사용되고 있다. A piezoelectric transducer is a device that converts and generates thermal energy and mechanical energy when electric pulse energy having a frequency is applied, and is widely used in various industries and medical fields. In particular, typical examples of use in the semiconductor field are mainly used in a process of cutting and separating a wafer into individual dies and a process of connecting a lead frame and bonding pads in a chip by wire bonding.
진동스트레스를 인가하기 위해 평판이나 랑주반 타입의 트랜스듀서를 사용할 경우에는 초음파의 종횡 방향의 물리적인 파동 충격 및 열 스트레스를 이용할 수 있고, 고강도 집속 트랜스듀서를 사용할 경우는 진동 스트레스 외에도 초음파 집속 시 발생하는 순간 고열을 반도체 내부의 원하는 부위 또는 전체에 인가할 수 있어서 효율적으로 고온-냉각의 반복 열 스트레스를 인가 할 수 있다.When using a flat plate or Langevan type transducer to apply vibration stress, physical wave impact and thermal stress in the longitudinal and transverse directions of ultrasonic waves can be used. High heat can be applied to a desired part or the entire inside of the semiconductor at the moment of doing so, so that repeated thermal stress of high-temperature-cooling can be applied efficiently.
즉, 국소부위, 잠재 불량 계면 레이어 또는 전체 영역에 기존 번인 공정에서는 인가 하기 힘든 온도 스트레스를 선택적으로 인가 할 수 있는 장점을 가지게 된다. 또, 집속 초음파를 사용하는 경우는 챔버 전체의 온도를 올리는 방식보다는 디바이스 내부에 순간 온도를 전기적인 펄스 방식으로 제어할 수 있기 때문에 시스템 에너지 효율 측면에서도 장점을 가진다.That is, it has the advantage of being able to selectively apply temperature stress, which is difficult to apply in the existing burn-in process, to a local area, a latent defective interface layer, or the entire area. In addition, the case of using focused ultrasound has an advantage in terms of system energy efficiency because the instantaneous temperature inside the device can be controlled in an electrical pulse method rather than in a method of raising the temperature of the entire chamber.
본 발명에서는 구조 불량의 근본 원인이 높아지는 쓰루홀 비아 공정의 식각 결함이나 그 계면에 내재된 잠재 불량 요인 또 다층 레이어 구조의 계면 특성 약화 및 적층 기둥 인접 계면 미세 크랙, 깊어지는 비아 내의 기포 등에서 구조 기인한 불량인 점에 착안하여 초음파의 기본 특징인 물리적인 파동 에너지 와 열에너지 생성, 캐비테이션을 이용하여 기존의 번인 공정이 부족한 구조적인 스트레스를 인가할 수 있음을 확인하였다. In the present invention, the root cause of structural defects is due to etching defects in the through-hole via process, potential defects inherent in the interface, weakening of the interface characteristics of the multi-layer structure, micro-cracks at the interface adjacent to the stacked columns, and bubbles in the deepening vias. Focusing on the defect, it was confirmed that the structural stress that the existing burn-in process lacks can be applied by using physical wave energy, thermal energy generation, and cavitation, which are the basic characteristics of ultrasound.
초음파를 발생하는 압전소자는 경방향진동의 구동주파수 정수(Nr)와 횡방향진동의 구동주파수 정수(Nt)로 이 정수들은 압전 재료와 소재에 따라 다르며, 압전소자의 두께에 따라 변화한다. 그 정수들의 구동 영역은 단일 주파수가 아닌 다수의 진동 주파수를 포함하고 있으며, 단일 및 다수의 진동 주파수를 사용하여 여러가지 주파수로 초음파를 발생할 수 있다. The piezoelectric element generating ultrasonic waves has a driving frequency constant (Nr) of radial vibration and a driving frequency constant (Nt) of lateral vibration. The drive region of the integers includes multiple vibration frequencies rather than a single frequency, and ultrasonic waves can be generated at various frequencies using the single and multiple vibration frequencies.
압전소자에서 발생되는 초음파 전달 및 증폭 역할의 초음파 발생부는 초음파가 발생되는 구동주파수와 전달되는 발생부의 재료에 따른 진동계수와 두께와 관련이 있다. 압전소자의 중심에서 진동이 시작되어 압전소자의 진동계수와 결합된 초음파 컨택터의 증폭 진동계수를 이용하여 그 재료와 두께가 결정되어 계산된다. The ultrasonic generator that transmits and amplifies ultrasonic waves generated from the piezoelectric element is related to the driving frequency at which ultrasonic waves are generated and the vibration coefficient and thickness according to the material of the generator to be transmitted. Vibration starts at the center of the piezoelectric element, and the material and thickness are determined and calculated using the amplification vibration coefficient of the ultrasonic contactor combined with the vibration coefficient of the piezoelectric element.
압전 소자의 출력단에서 발생하는 진동 주기의 (4n-1)λ/4 영역이 최대 초음파가 발생되는 지점이며, 이 지점을 기준으로 컨택터의 구조를 구현하면 최대 초음파 에너지를 디바이스에 인가 할 수 있다. 또한 배열(array) 타입의 컨택터도 반도체 소자의 내부 진동 구조를 고려하여 집속 초음파 트랜스튜서의 곡률을 설계하여 진동 및 열을 집중 인가할 수 있는 거리를 구현할 수 있다. The (4n-1)λ/4 region of the vibration period generated at the output of the piezoelectric element is the point where the maximum ultrasonic wave is generated, and if the contactor structure is implemented based on this point, the maximum ultrasonic energy can be applied to the device. . In addition, an array-type contactor may also design a curvature of a focused ultrasound transducer in consideration of an internal vibration structure of a semiconductor device to implement a distance capable of intensively applying vibration and heat.
본 발명에서의 트랜스듀서들은 비파괴 방식으로 반도체 내부에 초음파 에너지를 인가하여야 하므로, 웨이퍼 상태와 패키지된 반도체에 적절한 컨택터를 구현하여 압전소자의 횡방향 또는 종방향 진동 초음파 구동 주파수를 결정하여 사용할 수 있다. 반도체내에서 물리적인 회로를 구성하는 주요 재료들은 Cu, Al, Ta, Ti, SiO2, SiN, Si, Epoxy, PI 등의 재료가 있으며 이 재료들의 CTE 값은 0.68 ~ 46.2(ppm/’C)까지의 다양한 값을 가진다. Since the transducers in the present invention must apply ultrasonic energy to the inside of the semiconductor in a non-destructive manner, a contactor suitable for the wafer state and the packaged semiconductor can be implemented to determine the transverse or longitudinal vibration ultrasonic driving frequency of the piezoelectric element. there is. The main materials constituting the physical circuit within the semiconductor are materials such as Cu, Al, Ta, Ti, SiO2, SiN, Si, Epoxy, and PI, and the CTE values of these materials range from 0.68 to 46.2 (ppm/'C). has various values of
또, 온도에 따른 각 재료들의 탄성계수인 영률(yong’s Modulus)도 회로 구조에서 서로 다르게 작용하기 때문에 초음파에 의한 국부적인 순간 진동-열스트레스는 TSV 구리층과 SIO2 계면 등에 높은 열-기계적 응력을 유발하게 된다. 따라서, 잠재 불량 포인트에 도6과 같은 초음파에 의한 응력의 작용으로 인성을 초과하게 되면 도 탄성 변형이 일어나 도11에서 보는 바와 같은 크랙이나 계면 박리, 보이드(VOID)가 유발되어 기존의 전기 신호 전달 경로에 저항과 누설전류가 증가하여 잠재적인 불량이 하드불량으로 전환이 가능하게 된다. In addition, since the Young's Modulus, the modulus of elasticity of each material according to temperature, also acts differently in the circuit structure, the local instantaneous vibration-thermal stress caused by ultrasonic waves causes high thermo-mechanical stress on the TSV copper layer and the SIO2 interface. will do Therefore, when the toughness is exceeded by the action of the stress by the ultrasonic waves on the potential defect point as shown in FIG. 6, elastic deformation occurs, causing cracks, interfacial separation, and voids as shown in FIG. 11 to transmit conventional electrical signals. As resistance and leakage current increase in the path, latent failures can be converted into hard failures.
도 1은 단품 반도체나 트레이에 담긴 반도체에 초음파 스트레스를 인가하기 위한 본 발명의 초음파 기반 잠재 불량 스크린 시스템(1)의 전체 구성도이다. 본 발명의 시스템(1)은 IC가 탑재된 IC트레이에 초음파를 인가한다. 초음파트랜스듀서(10)는 혼(horn) 구조부와 같은 초음파부스터(12)에 연결되며, 초음파부스터(12)의 일단에는 압전센서(16)와 초음파컨택터(18)가 장착된 초음파 소노트로드(14; sonotrode)가 연결된다. 통상 초음파 소노트로드는 초음파 진동을 생성하여 진동에너지를 작업물에 인가하는 도구로 압전 트랜스듀서층을 포함한다. 초음파컨택터(18)의 하면에는 초음파LC매칭층(18a)이 장착된다(도 3 참조). 초음파부스터(12)는 초음파의 증폭 및 특성을 제어한다.1 is an overall configuration diagram of an ultrasonic based latent
도 1의 초음파트랜스듀서(10)는 저주파 벌크 스트레스형으로 볼트 고정식의 랑주반(Langevin) 트랜스듀서로 20khz 내지 500khz의 초음파를 생성한다. 벌크 스트레스 타입은 저주파 대역의 초음파를 이용하여 다수의 칩에 동시에 스트레스를 인가하기 쉬운 구조로 구성되어 있다. 초음파컨택터(18)는 기구 설계 구조에 따라 종방향, 횡방향 또는 종횡 두가지 스트레스 파형이 나오게 구현한다. 디바이스에 인가되는 최종 파형과 그 크기는 주파수 발생기의 출력을 조정하여 변경한다.The
본 발명의 시스템은 시스템제어부(100)를 포함한다. 시스템제어부(100)는 트레이핸들러(102), 초음파컨택터액츄에이터제어부(104), 초음파펄스발신및수신기(106), 트랜스듀서 주파수 및 전력제어부(108) 및 스트레스 맵 제어뷰(110)와 연결되어 이들을 제어한다.The system of the present invention includes a system control unit (100). The
트레이핸들러(102)는 IC트레이의 로딩과 언로딩 작업을 실시한다. 초음파 컨택터(18)에 접촉하는 트레이는 초음파컨택터(18)에 디바이스를 접촉하여 잡아주는 셀프 얼라인 및 픽업 락 구조를 구비하며, 그 반대편에는 입사 초음파를 반사하는 플레이트 구조를 포함할 수 있다. 초음파 인가시에는 IC트레이로부터 스트레스 정보를 수신하여 이를 스트레스 맵 제어뷰(110)로 송신한다.The
스트레스 맵 제어뷰(110)는 디스플레이를 포함하며, 디바이스에 인가될 초음파 출력 파형의 특성 파라미터를 제어하도록 디스플레이에서 선택하고 실시간 입사와 반사된 출력 진동 주파수를 비교 확인하여 출력 상태를 모니터하도록 스트레스 맵 진행 정보를 표현하는 소프트웨어를 포함한다.The stress
초음파컨택터액츄에이터제어부(104)는 초음파컨텍터액츄에이터의 정렬, 작업 심도(death), X-Y-Z의 3축 방향 이동을 제어한다.The ultrasonic
초음파펄서및수신기(106)는 초음파트랜스듀서(10) 및 압전센서(16) 각각과 연결되어 초음파펄스를 캘리브레이션하고 초음파펄스신호를 전송받아 인가하는 파형에 의한 반사파의 출력특성을 관찰할 수 있다. The ultrasonic pulse generator and
시스템제어부(100)는 초음파펄서및수신기(106)와 연결되어 벌크 타입이나 어레이 타입의 구조에서 컨택된 디바이스의 초음파 고유 진동 주파수를 확인하고 스트레스 전후 반사 주파수의 유의차를 확인하여 양품과 불량품의 주파수 특성을 레퍼런스 초음파와 비교 분석할 수 있다.The
트랜스듀서 주파수 및 전력제어부(108)는 초음파트랜스듀서(10)의 전력 및 전원공급, 주파수, 환경 온도, 전류, 전압, PWM(pulse width modulation)을 제어한다. 또, 트랜스듀서 주파수 및 전력제어부는 초음파 컨택터의 연결을 감지하고 스트레스 출력 효율을 위한 공진주파수 서치 및 자동 주파수 락킹 회로를 포함한다.The transducer frequency and
도 2는 트레이에 담긴 반도체에 스트레스를 인가하기 위한 기본 구조의 컨택터와 초음파를 발생하는 트렌스듀서를 트레이 구조에 맞게 트랜스듀서를 접합, 배치 구현한 다른 컨택터의 구현 실시예이다. 2 is an embodiment of another contactor implementation in which a contactor of a basic structure for applying stress to a semiconductor contained in a tray and a transducer for generating ultrasonic waves are bonded and arranged according to the tray structure.
도 1의 시스템과 다른 점은 초음파 인가 구조를 고주파수 배열형 스트레스 타입(DISK/HIFU 어레이 타입)으로 하고, 1Mhz 내지 30Mhz의 멀티 주파수를 발신하도록 변경한 점이다.The difference from the system of FIG. 1 is that the ultrasonic applying structure is a high frequency array stress type (DISK/HIFU array type) and is changed to transmit multi-frequency from 1 Mhz to 30 Mhz.
초음파가 초음파 어레이 바디(20)에 전달되는데, 초음파 어레이 바디(20)에는 디스크 형상의 트랜스듀서 디스크 어레이(22)가 밀접하게 배열되고 그 위에 팬텀(phantom) 형의 초음파컨택터(18)가 장착된다. 초음파 어레이 바디(20)는 저주파수에서의 초음파 소노트로드(14)에 대응하는 구조라고 할 수 있지만, 고주파수 초음파 제너레이터(30)에서 발생한 초음파 신호는 트랜스듀서 디스크 어레이(22)로 전달되며, 실질적으로 어레이(22)가 고강도 집속 초음파를 발산하는 기능을 한다.Ultrasound is transmitted to the
도 1의 우측의 제어 파트의 구성, 즉 시스템제어부(100), 트레이핸들러(102), 초음파컨텍터액츄에이터제어부(104), 초음파펄스발신및수신기(106), 트랜스듀서 주파수 및 전력제어부(108) 및 스트레스 맵 제어뷰(110)의 구성은 제 2실시예에 동일하게 적용되며, 따라서 구체적인 설명은 생략한다.Configuration of control parts on the right side of FIG. 1, that is,
도 2의 구조는 벌크 타입보다 높은 주파수를 사용하는 스트레스를 위한 초음파컨택터(108)로서 특히 집속 초음파 타입은 출력 강도에 따라 높은 온도(85~300도)를 칩 내부에 비교적 짧은 시간에 인가하므로, 써멀 스트레스에 가장 효과적인 타입이다. The structure of FIG. 2 is an
도 3은 도 1 및 도 2를 기반으로, 웨이퍼(W)에 초음파 스트레스를 인가하는 초음파컨택터(18)를 상세히 도시한 도면이다.FIG. 3 is a detailed view of the
도 3a에서, 저주파 영역의 벌크 스트레스에는 랑주반형 트랜스듀서를 사용하고 있다. 초음파LC매칭층(18a)은 초음파 트랜스듀서와 초음파 결함 검지 시스템 사이의 전기적 임피던스에 있어 초음파 에너지 차이의 손실과 반사량 차이를 줄이는 목적으로 사용되며, LC 매칭 회로를 포함하고 있다.In FIG. 3A, a Langevan type transducer is used for the bulk stress in the low frequency region. The ultrasonic LC matching layer 18a is used for the purpose of reducing the loss of ultrasonic energy difference and the difference in reflection amount in electrical impedance between the ultrasonic transducer and the ultrasonic defect detection system, and includes an LC matching circuit.
도 3b의 고주파형은 웨이퍼(W)의 후면에서 스트레스를 인가하는 구조를 도시하고 있는데, 액침 상태에서는 전면에서 스트레스 인가도 가능하다. 웨이퍼의 일부를 확대하면, 32개의 HIFU형 트랜스듀서 어레이(배열)가 집속 초음파 트랜스듀서로 장착되어 있다. 웨이퍼에 장착된 상태에서는 다이 간의 간격이 작기 때문에 집속 초음파 트랜스듀서도 충분히 작은 구조와 적절한 곡률을 가지도록 설계하여야 한다. 집속 초음파 트랜스듀서로 다이에 스트레스 인가가 용이하며 어레이 타입이기 때문에 이전 테스트 공정에서 얻어진 정보와 연계하여 선택적으로 스트레스 강도를 인가 할 수 있는 장점이 있다. The high-frequency type of FIG. 3B shows a structure in which stress is applied from the back side of the wafer W, but stress can be applied from the front side in the liquid immersion state. Enlarging part of the wafer, an array of 32 HIFU-type transducers (array) is mounted as a focused ultrasound transducer. Since the distance between dies is small when mounted on a wafer, the focused ultrasound transducer must also be designed to have a sufficiently small structure and appropriate curvature. As a focused ultrasound transducer, it is easy to apply stress to the die, and since it is an array type, it has the advantage of being able to selectively apply stress intensity in connection with information obtained in the previous test process.
초음파 컨택트가 액침 구조로 적용되면, 이는 반도체와 직접 접촉하지 않을 수 있다.If the ultrasonic contact is applied as an immersion structure, it may not directly contact the semiconductor.
초음파 컨택터의 재질은 초음파 전달 특성이 좋은 금속 재질 또는 에폭시 또는 비금속 재질을 포함하며, 초음파 컨택터의 형상은 원형, 바(Bar)형, 또는 다각형상을 포함하며, 고강도 집속 초음파 트랜스듀서를 사용할 경우는 배열(array) 구조를 가지고 매질과 혼용으로 구성하는 형상을 포함한다.The material of the ultrasonic contactor includes a metal material, epoxy, or non-metal material with good ultrasonic transmission characteristics, and the shape of the ultrasonic contactor includes a circular shape, a bar shape, or a polygonal shape, and a high-intensity focused ultrasonic transducer can be used. The case includes a shape that has an array structure and is composed of medium and mixed use.
도 4는 반도체 내에 초음파 진행 시 발생하는 응력의 종류를 나타낸 것으로, 초음파 압전 트랜스듀서에서 출력되는 종횡 초음파의 진행 원리를 설명하는 도면이다.FIG. 4 shows the type of stress generated when ultrasonic waves propagate in a semiconductor, and is a diagram explaining the principle of propagation of longitudinal and transverse ultrasonic waves output from an ultrasonic piezoelectric transducer.
도 5는 트랜스듀서에서 스트레스 모드로 사용할 공진 주파수의 임피던스 분포 그래프이다. 트랜스듀서는 고유 주파수를 가지기 때문에 초음파컨택터(18)를 연결하면 최종 임피던스 주파수를 확인할 수 있다. 그리고, 이 원리를 이용해 시스템을 진단할 수 있다. 5 is an impedance distribution graph of a resonant frequency to be used as a stress mode in a transducer. Since the transducer has a natural frequency, when the
도 6은 실리콘 웨이퍼에 특정 초음파 주파수를 인가 시 진동 주파수의 물리적인 변형을 일으키는 정도를 시뮬레이션 한 결과이다. 웨이퍼 크기가 125mm x 125mm, 두께 350um, 공진주파수가 30 ~ 50Khz, 영률이 1.67 * 1012 dyn cm-2 포아송 상수가 0.3, 밀도가 2.329 gcm-3 인 웨이퍼에 대하여 48.7 Khz의 주파수가 인가된 경우와 60.8Khz의 주파수가 인가된 경우 웨이퍼의 물리적 변형의 유형이 다름을 확인할 수 있다.6 is a simulation result of the degree of physical deformation of the vibration frequency when a specific ultrasonic frequency is applied to a silicon wafer. When a frequency of 48.7 Khz is applied to a wafer with a wafer size of 125 mm x 125 mm, a thickness of 350 um, a resonance frequency of 30 to 50 Khz, a Young's modulus of 1.67 * 1012 dyn cm -2 , a Poisson constant of 0.3, and a density of 2.329 gcm -3 When a frequency of 60.8 Khz is applied, it can be confirmed that the type of physical deformation of the wafer is different.
초음파의 주파수에 따라 인위적 물리적 스트레스를 인가하여 적층 구조물의 안정성을 확인할 수 있고 잠재 불량은 열화 시킬 수 있다.The stability of the laminated structure can be confirmed by applying artificial physical stress according to the frequency of the ultrasonic wave, and latent defects can be deteriorated.
도 7은 고강도 집속 초음파 (HIFU) 트랜스듀서에 1KW 파워 출력을 20초 간 지속할 경우 포커스 영역의 온도가 120도까지 올라가는 것을 확인할 수 있다. 출력 파워를 올리면 300도까지 도달할 수 있을 것으로 판단된다. 7 shows that the temperature of the focus area rises to 120 degrees when 1KW power is output to the high-intensity focused ultrasound (HIFU) transducer for 20 seconds. It is judged that it can reach 300 degrees by increasing the output power.
고강도 집속 초음파의 출력 강도에 따라 특정 지역을 50 ~ 수백도까지 수 초 안에 인가 할 수 있다. 이 특징을 이용하여 집속 초음파가 조사되는 불량 계면에서 온도차가 큰 스트레스를 유발하여 잠재 불량을 끄집어 낼 수 있다. 또한, 내부 미세 크랙이나 기포에 효과적인 열 스트레스를 인가할 수 있다. Depending on the output intensity of high-intensity focused ultrasound, a specific area can be applied within seconds from 50 to hundreds of degrees. Using this feature, a large temperature difference causes stress at the defective interface where the focused ultrasound is irradiated, and latent defects can be pulled out. In addition, effective thermal stress can be applied to internal microcracks or bubbles.
도 8은 고강도 집속 초음파 출력을 반도체 디바이스 내부에 비파괴 방식으로 인가하여 내부에 온도 스트레스를 일정 영역에 가하는 것을 보인 도면이다. 비파괴 방식을 이용하여 전체 영역에 써멀 스트레스를 기존 대비 쉽게 인가 할 수 있다. 고강도 집속 초음파의 기계적인 이동으로 디바이스 내부에 온도 사이클링 스트레스를 인가할 수 있다. FIG. 8 is a diagram showing that a high-intensity focused ultrasound output is applied to the inside of a semiconductor device in a non-destructive manner to apply temperature stress to a certain region therein. Using a non-destructive method, thermal stress can be applied to the entire area more easily than before. The mechanical movement of high-intensity focused ultrasound can apply temperature cycling stress inside the device.
도 9는 평판 반도체 구조에서 D램 트랜지스터 불량 모델링으로 주로 전기적인 검사에서 검출되는 모델링의 그림이다.9 is a picture of modeling detected mainly in an electrical inspection by modeling a DRAM transistor defect in a planar semiconductor structure.
트랜지스터는 게이트 산화 누설 및 두께의 문제를 고려해야 하며, 브릿지와 저항의 결함 그리고 메탈 비아에서는 공정 분포도를 고려해야 한다.For transistors, gate oxidation leakage and thickness issues must be considered, bridge and resistor defects, and process distribution must be considered for metal vias.
도 10은 다층 기판위의 반도체의 연결 구조를 나타내는 단면 개념도로, 삼차원 구조로 적층되는 반도체 패키지의 단면구조를 도시한다.10 is a conceptual cross-sectional view showing a connection structure of semiconductors on a multi-layer substrate, showing a cross-sectional structure of a semiconductor package stacked in a three-dimensional structure.
아래에서부터 차례로 그래픽 카드 소자, 솔더볼, 패키지 기판, 솔더볼, 실리콘 인터포저(interposer), 솔더볼 그리고 일측면에는 GPU 및 디스플레이와 HBM 컨트롤러가, 타측면에는 HBM 컨트롤러 다이, 다이스(dice), 및 D-RAM이 배열된다.In order from the bottom, the graphics card element, solder ball, package substrate, solder ball, silicon interposer, solder ball, GPU and display and HBM controller on one side, and HBM controller die, dice, and D-RAM on the other side this is arranged
도 11은 삼차원 적층 반도체에서 신뢰성 평가를 통해 검출 분석된 불량의 유형들에 대한 분석 그림이다. 각 자료의 출처는 도면에 표시되어 있다.11 is an analysis diagram of types of defects detected and analyzed through reliability evaluation in a 3D stacked semiconductor. The source of each data is indicated in the drawing.
이상 본 발명의 바람직한 실시예를 설명하였으나, 이들은 예시로 제시된 것이며 본 발명에 대해서는 다양한 변형이 가능하고 본 발명의 권리범위는 이하 기술하는 청구범위와 동일 또는 균등한 영역에까지 미침은 자명하다.Although the preferred embodiments of the present invention have been described above, these are presented as examples, and various modifications are possible for the present invention, and it is obvious that the scope of the present invention extends to the same or equivalent area as the scope of the claims described below.
Claims (8)
초음파 컨택터는 반도체와 직접 접촉하거나 비접촉하며
반도체에 직접 접촉하여 초음파를 전달하는 초음파 컨택터는 종파 전달 또는 횡파 전달 또는 종파 및 횡파를 동시 전달하며,
비접촉 구조의 초음파 컨택터는 액침 구조로 적용되는, 적층형 반도체의 잠재 불량 스크린 장치.According to claim 1,
Ultrasonic contactors are in direct contact or non-contact with semiconductors.
An ultrasonic contactor that transmits ultrasonic waves by directly contacting a semiconductor transmits longitudinal waves or transverse waves or simultaneously transmits longitudinal and transverse waves,
A non-contact structure ultrasonic contactor is applied as an immersion structure, a device for screening latent defects of a multilayer semiconductor.
초음파 컨택터의 재질은 초음파 전달 특성이 좋은 금속 재질 또는 에폭시 또는 비금속 재질을 포함하며, 초음파 컨택터의 형상은 원형, 바(Bar)형, 또는 다각형상을 포함하며, 고강도 집속 초음파 트랜스듀서를 사용할 경우는 배열(array) 구조를 가지고 매질과 혼용으로 구성하는 형상을 포함하는, 적층형 반도체의 잠재 불량 스크린 장치.According to claim 1,
The material of the ultrasonic contactor includes a metal material, epoxy, or non-metal material with good ultrasonic transmission characteristics, and the shape of the ultrasonic contactor includes a circular shape, a bar shape, or a polygonal shape, and a high-intensity focused ultrasonic transducer can be used. A layered semiconductor latent defect screen device, wherein the case has an array structure and includes a shape configured for mixed use with a medium.
초음파 컨택터에 접촉하는 패키지 트레이는 컨택터에 디바이스를 접촉하여 잡아주는 셀프 얼라인 및 픽업 락 구조를 가지고 반대편에는 입사 초음파를 반사하는 플레이트 구조를 포함하는, 적층형 반도체의 잠재 불량 스크린 장치.According to claim 1,
The package tray in contact with the ultrasonic contactor has a self-aligning and pick-up lock structure for holding the device in contact with the contactor, and a plate structure for reflecting incident ultrasonic waves on the opposite side.
웨이퍼나 트레이를 로딩, 언로딩하는 트레이는 통신으로 시스템 제어부에서 제어가 되는 구조를 포함하는, 적층형 반도체의 잠재 불량 스크린 장치.According to claim 1,
A layered semiconductor latent defect screen device comprising a structure in which a tray for loading and unloading wafers or trays is controlled by a system control unit through communication.
트랜스듀서 주파수 및 전력제어부는 컨택터의 연결을 감지하고 스트레스 출력 효율을 위한 공진주파수 서치 및 자동 주파수 락킹 회로를 포함하는, 적층형 반도체의 잠재 불량 스크린 장치.According to claim 1,
A transducer frequency and power control unit detects contactor connection and includes a resonant frequency search and automatic frequency locking circuit for stress output efficiency.
벌크 타입이나 어레이 타입의 구조에서 컨택된 디바이스의 초음파 고유 진동 주파수를 확인하고 스트레스 전후 반사 주파수의 유의차를 확인하여 양품과 불량품의 주파수 특성을 레퍼런스 초음파와 비교 분석이 가능하며, 초음파 컨텍터 자체의 반사파 및 임피던스 파악이 가능한 초음파 펄서 및 수신기를 포함하는, 적층형 반도체의 잠재 불량 스크린 장치.According to claim 1,
In a bulk type or array type structure, it is possible to compare and analyze the frequency characteristics of good and defective products with reference ultrasound by checking the ultrasonic natural vibration frequency of the contacted device and checking the significant difference in reflection frequency before and after stress. A latent defect screening device for multilayer semiconductors, including an ultrasonic pulser and receiver capable of determining reflected waves and impedance.
디바이스에 인가될 초음파 출력 파형의 특성 파라미터를 제어하도록 디스플레이에서 선택하고 실시간 입사와 반사된 출력 진동 주파수를 비교 확인하여 출력 상태를 모니터하도록 스트레스 맵 진행 정보를 표현하는 소프트웨어를 포함하는, 적층형 반도체의 잠재 불량 스크린 장치.
According to claim 1,
The potential of stacked semiconductors, including software that selects on the display to control the characteristic parameters of the ultrasonic output waveform to be applied to the device and expresses the stress map progress information to monitor the output state by comparing and checking the real-time incident and reflected output vibration frequencies. Bad screen device.
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