KR20220073231A - 반도체 장치 - Google Patents

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KR20220073231A
KR20220073231A KR1020200161115A KR20200161115A KR20220073231A KR 20220073231 A KR20220073231 A KR 20220073231A KR 1020200161115 A KR1020200161115 A KR 1020200161115A KR 20200161115 A KR20200161115 A KR 20200161115A KR 20220073231 A KR20220073231 A KR 20220073231A
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insulating film
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pattern
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류경선
이덕희
이준원
최윤석
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삼성전자주식회사
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Abstract

반도체 장치는, 기판 상에 형성된 액티브 패턴, 상기 액티브 패턴 상부에 매립된 게이트 구조물, 상기 액티브 패턴 상에 형성되고, 도전 구조물 및 캐핑 패턴이 적층된 비트 라인 구조물, 상기 비트 라인 구조물의 측벽에 형성된 스페이서 구조물, 상기 액티브 패턴 상에 형성되어 상기 스페이서 구조물에 접촉하는 콘택 플러그 구조물, 상기 콘택 플러그 구조물의 상부, 상기 스페이서 구조물의 상부 및 상기 비트 라인 구조물의 상부를 부분적으로 관통하는 층간 절연 구조물, 및 상기 콘택 플러그 구조물 상에 형성된 커패시터를 포함하며, 상기 스페이서 구조물은 공기를 포함하는 에어 스페이서를 포함하고, 상기 층간 절연 구조물은 제1 층간 절연막 및 상기 제1 층간 절연막과는 다른 절연 물질을 포함하고 상기 제1 층간 절연막 상에 형성된 제2 층간 절연막을 포함하며, 상기 제2 층간 절연막의 저면은 상기 에어 스페이서의 상단을 커버하고, 상기 제1 층간 절연막의 최하면은 상기 제2 층간 절연막에 의해 커버될 수 있다.

Description

반도체 장치{SEMICONDUCTOR DEVICES}
본 발명은 반도체 장치에 관한 것이다. 보다 자세하게 본 발명은 디램(DRAM) 장치에 관한 것이다.
최근 디램(DRAM) 장치의 미세화로 인해 비트 라인 간 간격이 좁아짐에 따라 CBL(Bit Line Loading Capacitance)이 증가하는 현상이 발생할 수 있다. 이에 따라, 디램 장치는 CBL을 감소시키기 위해 공기를 포함하는 에어 스페이서를 포함할 수 있으며, 상기 에어 스페이서가 충분한 크기를 갖도록 형성하는 방법이 필요하다.
본 발명의 과제는 개선된 특성을 갖는 반도체 장치를 제공하는데 있다.
본 발명의 과제를 달성하기 위한 예시적인 실시예들에 따른 반도체 장치는, 기판 상에 형성된 액티브 패턴, 상기 액티브 패턴 상부에 매립된 게이트 구조물, 상기 액티브 패턴 상에 형성되고, 도전 구조물 및 캐핑 패턴이 적층된 비트 라인 구조물, 상기 비트 라인 구조물의 측벽에 형성된 스페이서 구조물, 상기 액티브 패턴 상에 형성되어 상기 스페이서 구조물에 접촉하는 콘택 플러그 구조물, 상기 콘택 플러그 구조물의 상부, 상기 스페이서 구조물의 상부 및 상기 비트 라인 구조물의 상부를 부분적으로 관통하는 층간 절연 구조물, 및 상기 콘택 플러그 구조물 상에 형성된 커패시터를 포함하며, 상기 스페이서 구조물은 공기를 포함하는 에어 스페이서를 포함하고, 상기 층간 절연 구조물은 제1 층간 절연막 및 상기 제1 층간 절연막과는 다른 절연 물질을 포함하고 상기 제1 층간 절연막 상에 형성된 제2 층간 절연막을 포함하며, 상기 제2 층간 절연막의 저면은 상기 에어 스페이서의 상단을 커버하고, 상기 제1 층간 절연막의 최하면은 상기 제2 층간 절연막에 의해 커버될 수 있다.
본 발명의 과제를 달성하기 위한 다른 예시적인 실시예들에 따른 반도체 장치는, 기판 상에 형성된 액티브 패턴, 상기 액티브 패턴 상부에 매립된 게이트 구조물, 상기 액티브 패턴 상에 형성되고, 도전 구조물 및 캐핑 패턴이 적층된 비트 라인 구조물, 상기 비트 라인 구조물의 측벽에 형성된 스페이서 구조물, 상기 액티브 패턴 상에 형성되어 상기 스페이서 구조물에 접촉하는 콘택 플러그 구조물, 상기 콘택 플러그 구조물의 상부, 상기 스페이서 구조물의 상부 및 상기 비트 라인 구조물의 상부를 부분적으로 관통하는 층간 절연 구조물, 및 상기 콘택 플러그 구조물 상에 형성된 커패시터를 포함하며, 상기 스페이서 구조물은 공기를 포함하는 에어 스페이서를 포함하고, 상기 층간 절연 구조물은 제1 층간 절연막 , 상기 제1 층간 절연막 상에 형성된 제2 층간 절연막 및 상기 제2 층간 절연막 상에 형성된 제3 층간 절연막을 포함하며, 상기 제2 층간 절연막의 저면은 상기 에어 스페이서의 상단을 커버하고, 상기 제2 층간 절연막에서 최하부 두께가 이보다 큰 최상부 두께에 대해 갖는 비율은 상기 제1 층간 절연막에서 최하부 두께가 이보다 큰 최상부 두께에 대해 갖는 비율보다 클 수 있다.
본 발명의 과제를 달성하기 위한 또 다른 예시적인 실시예들에 따른 반도체 장치는, 기판 상에 형성된 액티브 패턴, 상기 액티브 패턴 상부에 매립된 게이트 구조물, 상기 액티브 패턴 상에 형성되고, 불순물이 도핑된 폴리실리콘 패턴, 금속 패턴 및 캐핑 패턴이 적층된 비트 라인 구조물, 상기 비트 라인 구조물의 측벽으로부터 상기 기판의 상면에 평행한 수평 방향을 따라 순차적으로 적층되며, 각각 질화물, 공기 및 질화물을 포함하는 제1 스페이서, 에어 스페이서 및 제3 스페이서를 포함하는 스페이서 구조물, 상기 액티브 패턴 상에 형성되어 상기 스페이서 구조물에 접촉하는 콘택 플러그 구조물, 상기 콘택 플러그 구조물의 상부, 상기 스페이서 구조물의 상부 및 상기 비트 라인 구조물의 상부를 부분적으로 관통하는 층간 절연 구조물, 및 상기 콘택 플러그 구조물 상에 형성된 커패시터를 포함하며, 상기 층간 절연 구조물은 제1 절연 물질을 포함하는 제1 층간 절연막, 상기 제1 층간 절연막 상에 형성되며 상기 제1 절연 물질과는 다른 제2 절연 물질을 포함하는 제2 층간 절연막 및 상기 제2 층간 절연막 상에 형성되며 제3 절연 물질을 포함하는 제3 층간 절연막을 구비하며, 상기 제2 층간 절연막의 저면은 상기 에어 스페이서의 상단을 커버하고, 상기 제1 층간 절연막의 최하면은 상기 제2 층간 절연막에 의해 커버될 수 있다.
예시적인 실시예들에 따른 반도체 장치에서, CBL이 증가하는 현상이 방지될 수 있으며, 이에 따라 상기 반도체 장치는 개선된 전기적 특성을 가질 수 있다.
다만, 본 발명의 효과는 상기 언급한 효과에 한정되는 것이 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.
도 1 내지 도 3은 예시적인 실시예들에 따른 반도체 장치를 설명하기 위한 평면도 및 단면도이다.
도 4 내지 도 19는 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 평면도들 및 단면도들이다.
이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시예들에 따른 반도체 장치 및 그 제조 방법에 대하여 상세하게 설명한다. 본 명세서에서 물질, 층(막), 영역, 패드, 전극, 패턴, 구조물 또는 공정들이 "제1", "제2" 및/또는 "제3"으로 언급되는 경우, 이러한 부재들을 한정하기 위한 것이 아니라 단지 각 물질, 층(막), 영역, 전극, 패드, 패턴, 구조물 및 공정들을 구분하기 위한 것이다. 따라서 "제1", "제2" 및/또는 "제3"은 각 물질, 층(막), 영역, 전극, 패드, 패턴, 구조물 및 공정들에 대하여 각기 선택적으로 또는 교환적으로 사용될 수 있다.
[실시예]
도 1 및 2는 예시적인 실시예들에 따른 반도체 장치를 설명하기 위한 평면도 및 단면도이다. 이때, 도 2는 도 1의 A-A'선 및 B-B'선을 따라 절단한 단면들을 포함하며, 도 3은 도 2의 X 영역에 대한 확대 단면도이다.
이하의 발명의 상세한 설명에서는, 기판 상면에 평행하며 서로 직교하는 두 개의 방향들을 각각 제1 및 제2 방향들로 정의하고, 상기 기판 상면에 평행하고 상기 각 제1 및 제2 방향들과 예각을 이루는 방향을 제3 방향으로 정의하며, 상기 기판 상면에 평행하고 상기 제3 방향과 수직을 이루는 방향을 제4 방향으로 정의하기로 한다.
도 1 내지 도 3을 참조하면, 상기 반도체 장치는 기판(100) 상에 형성된 게이트 구조물(160), 비트 라인 구조물(295), 스페이서 구조물, 콘택 플러그 구조물, 층간 절연 구조물(470) 및 커패시터(540)를 포함할 수 있다. 또한, 상기 반도체 장치는 제2 캐핑 패턴(380), 절연 구조물(190) 및 식각 저지막(500)을 더 포함할 수 있다.
기판(100)은 실리콘, 게르마늄, 실리콘-게르마늄, 또는 GaP, GaAs, GaSb 등과 같은 Ⅲ-Ⅴ족 화합물을 포함할 수 있다. 일부 실시예들에 따르면, 기판(100)은 실리콘-온-인슐레이터(Silicon On Insulator: SOI) 기판 또는 게르마늄-온-인슐레이터(Germanium On Insulator: GOI) 기판일 수 있다.
기판(100) 상에는 소자 분리 패턴(110)이 형성될 수 있으며, 측벽이 소자 분리 패턴(110)으로 둘러싸인 액티브 패턴(105)이 기판(100) 상부에 정의될 수 있다. 소자 분리 패턴(110)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있다.
예시적인 실시예들에 있어서, 액티브 패턴(105)은 상기 각 제1 및 제2 방향들을 따라 서로 이격되도록 복수 개로 형성될 수 있으며, 각 액티브 패턴들(105)은 상기 제3 방향으로 일정한 길이만큼 연장될 수 있다.
게이트 구조물(160)은 기판(100) 상에 형성된 액티브 패턴(105) 및 소자 분리 패턴(110) 부분의 상부를 관통하여 상기 제1 방향을 따라 연장될 수 있으며, 상기 제2 방향을 따라 서로 이격되도록 복수 개로 형성될 수 있다. 즉, 게이트 구조물(160)은 액티브 패턴(105) 및 소자 분리 패턴(110) 부분의 상부에 매립될 수 있다. 게이트 구조물(160)은 기판(100) 상면에 수직한 수직 방향을 따라 순차적으로 적층된 게이트 절연막(130), 게이트 전극(140) 및 게이트 마스크(150)를 포함할 수 있다.
게이트 절연막(130)은 액티브 패턴(105)의 표면 상에 형성될 수 있고, 게이트 전극(140)은 게이트 절연막(130) 및 소자 분리 패턴(110) 상에 상기 제1 방향을 따라 연장될 수 있으며, 게이트 마스크(150)는 게이트 전극(140)의 상면을 커버할 수 있다.
게이트 절연막(130)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있고, 게이트 전극(140)은 예를 들어, 텅스텐(W), 티타늄(Ti), 탄탈륨(Ta) 등과 같은 금속이나, 혹은 텅스텐 질화물, 티타늄 질화물, 탄탈륨 질화물 등과 같은 금속 질화물을 포함할 수 있으며, 게이트 마스크(150)는 예를 들어, 실리콘 질화물과 같은 질화물을 포함할 수 있다.
예시적인 실시예들에 있어서, 비트 라인 구조물(295)은 액티브 패턴(105), 소자 분리 패턴(110) 및 게이트 구조물(160) 상에서 상기 제2 방향을 따라 연장될 수 있으며, 상기 제1 방향으로 서로 이격되도록 복수 개로 형성될 수 있다. 이때, 각 비트 라인 구조물들(295)은 액티브 패턴(105)의 상기 제3 방향으로의 가운데 부분의 상면에 접촉할 수 있다.
비트 라인 구조물(295)은 상기 수직 방향으로 연장될 수 있으며, 상기 수직 방향을 따라 순차적으로 적층된 도전 구조물(277) 및 제1 캐핑 패턴(285)을 포함할 수 있다.
도전 구조물(277)은 순차적으로 적층된 폴리실리콘 패턴(255), 확산 배리어(265) 및 금속 패턴(275)을 포함할 수 있다.
폴리실리콘 패턴(255)은 제2 및 제3 도전 패턴들(235, 245, 도 9 및 10 참조) 혹은 순차적으로 적층된 제1 및 제3 도전 패턴들(205, 245, 도 9 및 10 참조)을 포함할 수 있다. 이때, 제2 도전 패턴(235)은 상기 각 제1 및 제2 방향들을 따라 서로 이격되도록 복수 개로 형성될 수 있다. 즉, 각 제2 도전 패턴들(235)은 액티브 패턴(105)의 상면, 이에 인접하는 소자 분리 패턴(110) 및 게이트 마스크(150)의 상면에 형성된 제2 리세스(220) 내에 형성될 수 있으며, 제1 도전 패턴(205)은 제2 리세스(220) 외곽에 형성될 수 있다. 제3 도전 패턴(245)은 상기 제2 방향으로 배치된 제1 및 제2 도전 패턴들(205, 235) 상에서 상기 제2 방향으로 연장될 수 있다. 예시적인 실시예들에 있어서, 각 제1 내지 제3 도전 패턴들(205, 235, 245)은 예를 들어, n형 불순물이 도핑된 폴리실리콘을 포함할 수 있으며, 이에 따라 서로 병합되어 폴리실리콘 패턴(255)을 형성할 수 있다.
각 확산 배리어(265) 및 금속 패턴(275)은 폴리실리콘 패턴(255) 상에서 상기 제2 방향으로 연장될 수 있다. 확산 배리어(265)는 예를 들어, 티타늄 실리콘 산화물(TiSiN)과 같은 금속 실리콘 질화물을 포함할 수 있고, 금속 패턴(275)은 예를 들어, 텅스텐, 구리, 알루미늄, 티타늄, 탄탈륨 등과 같은 금속을 포함할 수 있다.
각 제1 캐핑 패턴(285)은 도전 구조물(277) 상에서 상기 제2 방향으로 연장될 수 있다. 제1 캐핑 패턴(285)은 예를 들어, 실리콘 질화물과 같은 질화물을 포함할 수 있다.
상기 스페이서 구조물은 비트 라인 구조물(295)의 상기 제1 방향으로의 각 양 측벽들에 형성될 수 있으며, 이에 따라 상기 제2 방향으로 연장될 수 있다. 상기 스페이서 구조물은 비트 라인 구조물(295)의 각 양 측벽들로부터 상기 제1 방향을 따라 순차적으로 적층된 제1 스페이서(305), 에어 스페이서(335), 제3 스페이서(355), 및 제4 스페이서(395)를 포함할 수 있다.
제1 스페이서(305)는 비트 라인 구조물(295)의 상기 제1 방향으로의 측벽에 접촉할 수 있고, 에어 스페이서(335)는 제1 스페이서(305)의 일부 외측벽에 접촉할 수 있으며, 제3 스페이서(355)는 에어 스페이서(335)의 외측벽에 접촉할 수 있고, 제4 스페이서(395)는 제1 캐핑 패턴(285)의 상면, 제1 스페이서(305)의 상면 및 외측벽 상부, 에어 스페이서(335)의 일부 상면, 제3 스페이서(355)의 일부 상면 및 외측벽 상부에 접촉할 수 있다. 다만, 일부 영역 즉, 비트 라인 구조물(295)의 상기 제1 방향으로의 측벽이 제2 캐핑 패턴(380)에 의해 둘러싸이는 영역에서는, 에어 스페이서(335) 및 제3 스페이서(355)는 제1 스페이서(305)의 외측벽 상에 상기 제1 방향을 따라 순차적으로 적층될 수 있으며, 제4 스페이서(395)는 형성되지 않을 수 있다.
예시적인 실시예들에 있어서, 에어 스페이서(335) 및 제3 스페이서(355)의 최상면은 제1 스페이서(305)의 최상면보다 낮을 수 있고 비트 라인 구조물(295)의 금속 패턴(275)의 상면보다 높을 수 있다.
각 제1, 제3 및 제4 스페이서들(305, 355, 395)은 예를 들어, 실리콘 질화물과 같은 질화물을 포함할 수 있으며, 에어 스페이서(335)는 공기를 포함할 수 있다.
제2 리세스(220) 내에 형성된 비트 라인 구조물(295) 부분의 측벽 및 제2 리세스(220)의 저면은 제1 스페이서(305)에 의해 커버될 수 있다. 이때, 제2 리세스(220) 내의 제1 스페이서(305) 부분 상에는 제3 절연 패턴(310)이 형성될 수 있으며, 제3 절연 패턴(310) 상에는 제2 리세스(220)의 나머지 부분을 채우는 제4 절연 패턴(320)이 형성될 수 있다. 예시적인 실시예들에 있어서, 에어 스페이서(335)는 제3 및 제4 절연 패턴들(310, 320)의 상면에 접촉할 수 있으며, 제3 스페이서(355)는 제4 절연 패턴(320)의 상면에 접촉할 수 있다.
한편, 제2 리세스(220)가 형성되지 않은 액티브 패턴(105) 부분 및 소자 분리 패턴(110) 부분과, 비트 라인 구조물(295) 사이에는 상기 수직 방향을 따라 순차적으로 적층된 제1 및 제2 절연 패턴들(175, 185) 구조물을 포함하는 절연 패턴 구조물(195)이 형성될 수 있다. 이때, 제2 절연 패턴(185)은 "L"자 형상의 단면을 갖는 제1 스페이서(335)의 저면에 접촉할 수 있다.
각 제2 및 제4 절연 패턴들(185, 320)은 예를 들어, 실리콘 질화물과 같은 질화물을 포함할 수 있으며, 각 제1 및 제3 절연 패턴들(175, 310)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있다.
제2 캐핑 패턴(380)은 상기 제2 방향으로 서로 이웃하는 비트 라인 구조물들(295) 사이에서 게이트 구조물(160)과 상기 수직 방향으로 오버랩되도록 상기 제1 방향으로 연장될 수 있으며, 비트 라인 구조물(295)의 상기 제1 방향으로의 측벽에 형성된 상기 스페이서 구조물의 외측벽을 부분적으로 커버할 수 있다. 예시적인 실시예들에 있어서, 제2 캐핑 패턴(380)은 상기 제2 방향을 따라 일정한 간격으로 서로 이격되도록 복수 개로 형성될 수 있다. 제2 캐핑 패턴(380)은 예를 들어, 실리콘 질화물과 같은 질화물을 포함할 수 있다.
상기 콘택 플러그 구조물은 상기 수직 방향을 따라 순차적으로 적층된 하부 콘택 플러그(375), 오믹 콘택 패턴(405), 배리어 막(410), 및 상부 콘택 플러그(425)를 포함할 수 있다.
하부 콘택 플러그(375)는 상기 제1 방향을 따라 서로 이웃하는 비트 라인 구조물들(295) 및 상기 제2 방향을 따라 서로 이웃하는 제2 캐핑 패턴들(380) 사이에서 액티브 패턴(105) 및 소자 분리 패턴(110) 상에 형성된 제3 리세스(360) 상에 형성될 수 있으며, 상기 스페이서 구조물의 제3 스페이서(355)의 외측벽 및 각 제2 캐핑 패턴들(380)의 측벽에 접촉할 수 있다. 이에 따라, 하부 콘택 플러그(375)는 상기 각 제1 및 제2 방향들을 따라 서로 이격되도록 복수 개로 형성될 수 있다. 일 실시예에 있어서, 하부 콘택 플러그(375)는 그 최상면이 제3 스페이서(355)의 최상면보다 낮을 수 있다.
하부 콘택 플러그(375)는 예를 들어, 불순물이 도핑된 폴리실리콘을 포함할 수 있다. 한편, 하부 콘택 플러그(375) 내부에는 에어 갭(도시하지 않음)이 형성될 수도 있다.
오믹 콘택 패턴(405)은 하부 콘택 플러그(375) 상에 형성될 수 있다. 오믹 콘택 패턴(405)은 예를 들어, 코발트 실리사이드 혹은 니켈 실리사이드를 포함할 수 있다.
배리어 막(410)은 오믹 콘택 패턴(405)의 상면 및 제4 스페이서(395)의 측벽 및 상면에 형성될 수 있다. 배리어 막(410)은 예를 들어, 티타늄 질화물, 탄탈륨 질화물, 텅스텐 질화물 등과 같은 금속 질화물을 포함할 수 있다.
상부 콘택 플러그(425)는 배리어 막(410) 상에 형성될 수 있다. 상부 콘택 플러그(425)의 상면은 비트 라인 구조물(295) 및 제2 캐핑 패턴(380)의 상면보다 높을 수 있다.
예시적인 실시예들에 있어서, 상부 콘택 플러그(425)는 상부에서 보았을 때, 벌집 모양으로 배열될 수 있다. 각 상부 콘택 플러그들(425)은 상부에서 보았을 때, 원형, 타원형 혹은 다각형의 형상을 가질 수 있다. 상부 콘택 플러그(425)는 예를 들어, 텅스텐(W), 알루미늄(Al), 구리 등과 같은 저저항 금속을 포함할 수 있다.
층간 절연 구조물(470)은 상기 콘택 플러그 구조물의 상부, 상기 스페이서 구조물의 상부 및 비트 라인 구조물(295)의 상부 부분적으로 관통할 수 있으며, 이에 따라 상부 콘택 플러그(425)는 상기 각 제1 및 제2 방향들을 따라 서로 이격되도록 복수 개로 형성될 수 있다. 층간 절연 구조물(470)은 제1 내지 제3 층간 절연막들(440, 450, 460)을 포함할 수 있다.
제1 층간 절연막(440)은 제1 및 제3 스페이서들(305, 355)의 상면 및 상부 측벽과 접촉할 수 있고, 제2 층간 절연막(450)은 제1 층간 절연막(440) 상에 형성될 수 있으며, 제2 층간 절연막(450)의 저면은 에어 스페이서(335)의 상단을 커버할 수 있다. 이에 따라, 제1 층간 절연막(440)은 제2 층간 절연막(450)의 측벽을 커버하되, 에어 스페이서(335)의 상부에서 상기 제1 방향으로 서로 분리될 수 있으며, 제1 층간 절연막(440)의 최하면은 제2 층간 절연막(450)에 의해 커버될 수 있다.
예시적인 실시예들에 있어서, 제1 층간 절연막(440)의 최하면을 커버하는 제2 층간 절연막(450) 부분은 그 단면이 X자 형상을 가질 수 있다.
예시적인 실시예들에 있어서, 제2 층간 절연막(450)의 저면은 비트 라인 구조물(295)의 금속 패턴(275)의 상면보다 높을 수 있다.
각 제1 및 제2 층간 절연막들(440, 450)은 상부에서 하부로 갈수록 점차 감소하는 두께를 가질 수 있다. 이에 따라, 각 제1 및 제2 층간 절연막들(440, 450)의 최상부 두께는 최하부 두께보다 클 수 있다. 예시적인 실시예들에 있어서, 제2 층간 절연막(450)에서 최하부 두께가 최상부 두께에 대해 갖는 비율은 제1 층간 절연막(440)에서 최하부 두께가 최상부 두께에 대해 갖는 비율보다 클 수 있다. 예시적인 실시예들에 있어서, 제1 층간 절연막(440)에서 최하부 두께가 최상부 두께에 대해 갖는 비율은 35% 이상 40% 이하일 수 있으며, 제2 층간 절연막(450)에서 최하부 두께가 최상부 두께에 대해 갖는 비율은 40% 초과 70% 이하일 수 있다.
제3 층간 절연막(460)은 제2 층간 절연막(450) 상에 형성될 수 있으며, 그 하면 및 측벽이 제2 층간 절연막(450)에 의해 커버될 수 있다.
제1 층간 절연막(440)은 제1 절연 물질을 포함할 수 있고, 제2 층간 절연막(450)은 상기 제1 절연 물질과는 다른 제2 절연 물질을 포함할 수 있으며, 제3 층간 절연막(460)은 제3 절연 물질을 포함할 수 있다. 예시적인 실시예들에 있어서, 상기 제1 절연 물질은 예를 들어, 낮은 갭필 특성을 갖는 실리콘 탄질화물(SiCN)을 포함할 수 있으며, 상기 제2 절연 물질은 예를 들어, 실리콘 질화물(SiN)을 포함할 수 있고, 상기 제3 절연 물질은 예를 들어, 상기 제1 및 제2 절연 물질들보다 높은 갭필 특성을 갖는 실리콘 질화물을 포함할 수 있다.
커패시터(540)는 상부 콘택 플러그(425) 상에 순차적으로 적층된 하부 전극(510), 유전막(520) 및 상부 전극(530)을 포함할 수 있다. 하부 전극(510) 및 상부 전극(530)은 도핑된 폴리실리콘 및/또는 예를 들어, 알루미늄(Al), 지르코늄(Zr), 티타늄(Ti), 하프늄(Hf) 등과 같은 금속을 포함할 수 있다. 유전막(520)은 예를 들어, 실리콘 산화물, 금속 산화물 등과 같은 산화물 및/또는 예를 들어, 실리콘 질화물과 같은 질화물을 포함할 수 있다.
식각 저지막(500)은 층간 절연 구조물(470)과 유전막(520) 사이에 형성될 수 있으며, 예를 들어, 실리콘 질화물과 같은 질화물을 포함할 수 있다.
제4 층간 절연막(550)은 커패시터(540)를 커버하도록 층간 절연 구조물(470) 상에 형성될 수 있으며, 예를 들어 실리콘 산화물과 같은 산화물을 포함할 수 있다.
상기 반도체 장치에서, 에어 스페이서(335)의 상단을 커버하는 제2 층간 절연막(450)은 비트 라인 구조물(295)의 금속 패턴(275)의 상면보다 높은 저면을 가지도록 형성될 수 있다. 이에 따라, 비트 라인 구조물(295)의 측벽에 대향하는 에어 스페이서(335)의 수직 단면적은 충분한 크기를 가질 수 있고, CBL(Bit Line Loading Capacitance)이 효과적으로 감소될 수 있다.
나아가, 이러한 CBL 감소를 통해 셀 센싱 마진(Cell Sensing Margin)을 증가시킬 수 있어, 결국 상기 반도체 장치의 특성이 개선될 수 있다.
도 4 내지 도 19는 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 평면도들 및 단면도들이다. 구체적으로, 도 4, 6, 9 및 13은 평면도들이고, 도 5, 7, 10-12 및 14-18은 대응하는 각 평면도들의 A-A'선 및 B-B'선을 따라 절단한 단면들을 포함하며, 도 19는 도 18의 X 영역에 대한 확대 단면도이다.
도 4 및 도 5를 참조하면, 기판(100) 상에 액티브 패턴들(105)을 형성할 수 있으며, 액티브 패턴들(105)의 측벽을 커버하는 소자 분리 패턴(110)을 형성할 수 있다.
이후, 기판(100) 상에 예를 들어 이온 주입 공정을 수행함으로써 불순물 영역(도시되지 않음)을 형성한 후, 액티브 패턴(105) 및 소자 분리 패턴(110)을 부분적으로 식각하여 상기 제1 방향으로 연장되는 제1 리세스를 형성할 수 있다.
이후, 상기 제1 리세스 내부에 게이트 구조물(160)을 형성할 수 있다. 게이트 구조물(160)은 상기 제1 리세스에 의해 노출된 액티브 패턴(105)의 표면 상에 형성된 게이트 절연막(130), 게이트 절연막(130) 상에 형성되어 상기 제1 리세스의 하부를 채우는 게이트 전극(140), 및 게이트 전극(140) 상에 형성되어 상기 제1 리세스의 상부를 채우는 게이트 마스크(150)를 포함할 수 있다. 이때, 게이트 구조물(160)은 상기 제1 방향을 따라 연장될 수 있으며, 상기 제2 방향을 따라 서로 이격되도록 복수 개로 형성될 수 있다.
일 실시예에 있어서, 게이트 절연막(130)은 상기 제1 리세스에 의해 노출된 액티브 패턴(105)의 표면에 대한 열산화 공정을 통해 형성될 수 있다.
도 6 및 도 7을 참조하면, 기판(100) 상에 절연막 구조물(190), 제1 도전막(200) 및 제1 마스크(210)를 순차적으로 형성하고, 제1 마스크(210)를 식각 마스크로 사용하는 식각 공정을 수행하여 하부의 제1 도전막(200) 및 절연막 구조물(190)을 식각함으로써 액티브 패턴(105)을 노출시키는 제1 홀(220)을 형성할 수 있다.
예시적인 실시예들에 있어서, 절연막 구조물(190)은 순차적으로 적층된 제1 및 제2 절연막들(170, 180)을 포함할 수 있다.
제1 도전막(200)은 예를 들어, n형 불순물이 도핑된 폴리실리콘을 포함할 수 있다.
상기 식각 공정 시, 제1 홀(220)에 의해 노출된 액티브 패턴(105) 및 이에 인접하는 소자 분리 패턴(110)의 상부, 및 게이트 마스크(150)의 상부도 함께 식각되어 이들 상면에 제2 리세스가 형성될 수 있다. 즉, 제1 홀(220)의 저면은 제2 리세스로도 지칭될 수 있다.
예시적인 실시예들에 있어서, 제1 홀(220)은 상기 제3 방향으로 연장되는 각 액티브 패턴들(105)의 가운데 부분 상면을 노출시킬 수 있으며, 이에 따라 상기 각 제1 및 제2 방향들을 따라 복수 개로 형성될 수 있다.
이후, 제1 홀(220)을 채우는 제2 도전막(230)을 형성할 수 있다.
예시적인 실시예들에 있어서, 제2 도전막(230)은 액티브 패턴(105), 소자 분리 패턴(110), 게이트 마스크(150), 및 제1 마스크(210) 상에 제1 홀(220)을 채우는 예비 제2 도전막을 형성한 후, 상기 예비 제2 도전막 상부를 CMP 공정 및/또는 에치 백 공정을 통해 제거함으로써 형성할 수 있다. 이에 따라, 제2 도전막(230)은 제1 도전막(200)의 상면과 실질적으로 동일한 높이에 위치하는 상면을 갖도록 형성될 수 있다.
예시적인 실시예들에 있어서, 제2 도전막(230)은 상기 각 제1 및 제2 방향들을 따라 복수 개로 형성될 수 있다. 제2 도전막(230)은 예를 들어, n형 불순물이 도핑된 폴리실리콘을 포함할 수 있으며, 제1 도전막(200)과 병합될 수도 있다.
도 8을 참조하면, 제1 마스크(210)를 제거한 후, 제1 및 제2 도전막들(200, 230) 상에 제3 도전막(240), 확산 배리어 막(260), 금속막(270), 및 제1 캐핑막(280)을 순차적으로 형성할 수 있다.
제3 도전막(240)은 예를 들어, n형 불순물이 도핑된 폴리실리콘을 포함할 수 있으며, 제1 및 제2 도전막들(200, 230)과 병합될 수 있다.
도 9 및 10을 참조하면, 제1 캐핑막(280)을 패터닝하여 제1 캐핑 패턴(285)을 형성할 수 있으며, 이를 식각 마스크로 사용하여 금속막(270), 확산 배리어 막(260), 제3 도전막(240), 및 제1 및 제2 도전막들(200, 230)을 순차적으로 식각할 수 있다.
예시적인 실시예들에 있어서, 제1 캐핑 패턴(285)은 기판(100) 상에서 상기 제2 방향으로 각각 연장되고 상기 제1 방향을 따라 서로 이격되도록 복수 개로 형성될 수 있다.
상기 식각 공정을 수행함에 따라, 제1 홀(220) 내의 액티브 패턴(105), 소자 분리 패턴(110), 및 게이트 마스크(150) 상에는 순차적으로 적층된 제2 도전 패턴(235), 제3 도전 패턴(245), 확산 배리어(265), 금속 패턴(275) 및 제1 캐핑 패턴(285)이 형성될 수 있으며, 제1 홀(220) 바깥의 절연막 구조물(190)의 제2 절연막(180) 상에는 순차적으로 적층된 제1 도전 패턴(205), 제3 도전 패턴(245), 확산 배리어(265), 금속 패턴(275) 및 제1 캐핑 패턴(285)이 형성될 수 있다.
전술한 바와 같이 제1 내지 제3 도전막들(200, 230, 240)은 서로 병합될 수 있으며, 이에 따라 순차적으로 적층된 제2 및 제3 도전 패턴들(235, 245), 및 제1 및 제3 도전 패턴들(205, 245)은 각각 하나의 폴리실리콘 패턴(255)을 형성할 수 있다. 또한, 순차적으로 적층된 폴리실리콘 패턴(255), 확산 배리어(265) 및 금속 패턴(275)은 도전 구조물(277)을 형성할 수 있다. 이후에서는, 순차적으로 적층된 도전 구조물(277) 및 제1 캐핑 패턴(285)을 비트 라인 구조물(295)로 지칭하기로 한다.
예시적인 실시예들에 있어서, 비트 라인 구조물(295)은 기판(100) 상에서 상기 제2 방향으로 연장될 수 있으며, 상기 제1 방향을 따라 서로 이격되도록 복수 개로 형성될 수 있다. 이때, 각 비트 라인 구조물들(295)은 제1 홀(220)을 통해서 대응하는 각 액티브 패턴들(105)의 상기 제3 방향으로의 가운데 부분과 접촉하여 이에 전기적으로 연결될 수 있다.
도 11을 참조하면, 비트 라인 구조물(295)을 커버하는 제1 스페이서 막을 제1 홀(220)에 의해 노출된 액티브 패턴(105), 소자 분리 패턴(110) 및 게이트 마스크(150)의 상면, 제1 홀(220)의 측벽, 및 제2 절연막(180) 상에 형성한 후, 상기 제1 스페이서 막 상에 제3 및 제4 절연막들을 순차적으로 형성할 수 있으며, 상기 제4 절연막은 제1 홀(220)을 모두 채우도록 형성될 수 있다.
이후, 식각 공정을 수행하여, 상기 제3 및 제4 절연막들을 식각할 수 있다. 예시적인 실시예들에 있어서, 상기 식각 공정은 습식 식각 공정에 의해 수행될 수 있으며, 상기 제3 및 제4 절연막들 중에서 제1 홀(220) 내의 부분을 제외한 나머지 부분은 모두 제거될 수 있다. 이에 따라, 상기 제1 스페이서 막의 표면 대부분, 즉 제1 홀(220) 내에 형성된 부분 이외의 상기 제2 스페이서 막 부분이 모두 노출될 수 있으며, 제1 홀(220) 내에 잔류하는 상기 제3 및 제4 절연막들 부분은 각각 제3 및 제4 절연 패턴들(310, 320)을 형성할 수 있다.
이후, 상기 노출된 제1 스페이서 막 표면 및 제1 홀(220) 내에 형성된 제3 및 제4 절연 패턴들(310, 320) 상에 제2 스페이서 막을 형성한 후, 이를 이방성 식각하여 비트 라인 구조물(295)의 측벽을 커버하는 제2 스페이서(330)를 상기 제1 스페이서 막 표면, 및 제3 및 제4 절연 패턴들(310, 320) 상에 형성할 수 있다.
상기 제2 스페이서 막은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있다.
이후, 제1 캐핑 패턴(285) 및 제2 스페이서(330)를 식각 마스크로 사용하는 건식 식각 공정을 수행하여, 액티브 패턴(105) 상면을 노출시키는 제1 개구(340)를 형성할 수 있으며, 제1 개구(340)에 의해 소자 분리 패턴(110) 상면 및 게이트 마스크(150)의 상면도 노출될 수 있다.
상기 건식 식각 공정에 의해서, 제1 캐핑 패턴(285) 상면 및 제2 절연막(180) 상면에 형성된 상기 제1 스페이서 막 부분이 제거될 수 있으며, 이에 따라 비트 라인 구조물(295)의 측벽을 커버하는 제1 스페이서(305)가 형성될 수 있다. 또한, 상기 건식 식각 공정에서, 제1 및 제2 절연막들(170, 180)도 부분적으로 제거되어 비트 라인 구조물(295) 하부에 각각 제1 및 제2 절연 패턴들(175, 185)로 잔류할 수 있다. 비트 라인 구조물(295) 하부에 순차적으로 적층된 제1 및 제2 절연 패턴들(175, 185)은 절연 패턴 구조물(195)을 형성할 수 있다.
도 12를 참조하면, 제1 캐핑 패턴(285) 상면, 제2 스페이서(330)의 외측벽, 제3 및 제4 절연 패턴들(310, 320) 상면 일부, 및 제1 개구(340)에 의해 노출된 액티브 패턴(105), 소자 분리 패턴(110) 및 게이트 마스크(150)의 상면에 제3 스페이서 막을 형성하고, 이를 이방성 식각하여 비트 라인 구조물(295)의 측벽을 커버하는 제3 스페이서(355)를 형성할 수 있다.
기판(100) 상에서 비트 라인 구조물(325)의 측벽에 기판(100) 상면에 평행한 수평 방향을 따라 순차적으로 적층된 제1 내지 제3 스페이서들(305, 330, 355)은 함께 예비 스페이서 구조물로 지칭될 수 있다.
이후, 식각 공정을 수행하여 액티브 패턴(105) 상부를 식각함으로써, 제1 개구(340)에 연통하는 제3 리세스(360)를 형성할 수 있다.
이후, 기판(100) 상에 형성된 제1 개구(340) 및 제3 리세스(360)를 채우는 하부 콘택 플러그 막(370)을 충분한 높이로 형성한 후, 제1 캐핑 패턴(285)의 상면이 노출될 때까지 그 상부를 평탄화할 수 있다.
예시적인 실시예들에 있어서, 하부 콘택 플러그 막(370)은 상기 제2 방향으로 연장될 수 있으며, 상기 제1 방향을 따라 비트 라인 구조물들(295)에 의해 서로 이격되도록 복수 개로 형성될 수 있다.
도 13 및 도 14를 참조하면, 상기 제1 방향으로 각각 연장되며 상기 제2 방향으로 서로 이격된 복수의 제2 개구들을 포함하는 제2 마스크(도시되지 않음)를 제1 캐핑 패턴(285) 및 하부 콘택 플러그 막(370) 상에 형성하고 이를 식각 마스크로 사용하는 식각 공정을 수행하여 하부 콘택 플러그 막(370)을 식각할 수 있다.
예시적인 실시예들에 있어서, 상기 각 제2 개구들은 기판(100) 상면에 수직한 수직 방향으로 게이트 구조물(160)에 오버랩될 수 있다. 상기 식각 공정을 수행함에 따라서, 기판(100) 상에는 비트 라인 구조물들(295) 사이에 게이트 구조물(160)의 게이트 마스크(150) 상면을 노출시키는 제3 개구가 형성될 수 있다.
상기 제2 마스크를 제거한 후, 상기 제3 개구를 채우는 제2 캐핑 패턴(380)을 기판(100) 상에 형성할 수 있다. 예시적인 실시예들에 있어서, 제2 캐핑 패턴(380)은 비트 라인 구조물들(295) 사이에서 상기 제1 방향으로 연장될 수 있으며, 상기 제2 방향을 따라 복수 개로 형성될 수 있다.
이에 따라, 비트 라인 구조물들(295) 사이에서 상기 제2 방향으로 연장되는 하부 콘택 플러그 막(370)이 제2 캐핑 패턴들(380)에 의해 상기 제2 방향을 따라 서로 이격된 복수의 하부 콘택 플러그들(375)로 변환될 수 있다. 이때, 각 하부 콘택 플러그들(375)은 대응하는 각 액티브 패턴들(105)의 상기 제3 방향으로의 양단에 접촉하여 이에 전기적으로 연결될 수 있다.
도 15를 참조하면, 하부 콘택 플러그(375)의 상부를 제거하여 비트 라인 구조물(295)의 측벽에 형성된 상기 예비 스페이서 구조물의 상부를 노출시킨 후, 상기 노출된 예비 스페이서 구조물의 제2 및 제3 스페이서들(330, 355)의 상부를 제거할 수 있다.
이후, 하부 콘택 플러그(375)의 상부를 추가적으로 제거할 수 있다. 이에 따라, 하부 콘택 플러그(375)의 상면은 제2 및 제3 스페이서들(330, 355)의 최상면보다 낮아질 수 있다.
이후, 비트 라인 구조물(295), 상기 예비 스페이서 구조물, 제2 캐핑 패턴(380), 및 하부 콘택 플러그(375) 상에 제4 스페이서 막을 형성하고 이를 이방성 식각함으로써, 비트 라인 구조물(295)의 상기 제1 방향으로의 각 양 측벽에 형성된 제1 내지 제3 스페이서들(305, 330, 355)을 커버하는 제4 스페이서(395)를 형성할 수 있으며, 이에 따라 하부 콘택 플러그(375)의 상면이 노출될 수 있다.
이후, 상기 노출된 하부 콘택 플러그(375)의 상면에 오믹 콘택 패턴(405)을 형성할 수 있다. 예시적인 실시예들에 있어서, 오믹 콘택 패턴(405)은 하부 콘택 플러그(375), 제4 스페이서(395) 및 제1 및 제2 캐핑 패턴들(285, 380) 상에 금속막을 형성하고 열처리한 후, 상기 금속막 중에서 미반응 부분을 제거함으로써 형성될 수 있다.
도 16을 참조하면, 제4 스페이서(395), 오믹 콘택 패턴(405), 및 제1 및 제2 캐핑 패턴들(285, 380) 상에 배리어 막(410)을 형성하고, 배리어 막(410) 상에 비트 라인 구조물들(295) 사이의 공간을 충분히 채우는 상부 콘택 플러그 막(420)을 형성한 후, 그 상부를 평탄화할 수 있다.
예시적인 실시예들에 있어서, 상부 콘택 플러그 막(420)의 상면은 제1 및 제2 캐핑 패턴들(285, 380)의 상면보다 높을 수 있다.
도 17을 참조하면, 상부 콘택 플러그 막(420) 상부, 배리어 막(410) 일부, 제1 캐핑 패턴(285) 상부, 및 제1 내지 제4 스페이서들(305, 330, 355, 395) 상부를 제거하여 제2 홀(430)을 형성할 수 있다.
제2 홀(430)이 형성됨에 따라서, 상부 콘택 플러그 막(420)은 상부 콘택 플러그(425)로 변환될 수 있다. 예시적인 실시예들에 있어서, 상부 콘택 플러그(425)는 상기 각 제1 및 제2 방향들을 따라 서로 이격되도록 복수 개로 형성될 수 있으며, 상부에서 보았을 때 벌집 모양으로 배열될 수 있다. 각 상부 콘택 플러그들(425)은 상면에서 보았을 때 원형, 타원형 혹은 다각형 모양을 가질 수 있다.
기판(100)의 상에서 순차적으로 적층된 하부 콘택 플러그(375), 오믹 콘택 패턴(405), 배리어 막(410), 및 상부 콘택 플러그(425)는 함께 콘택 플러그 구조물을 형성할 수 있다.
이후, 노출된 제2 스페이서(330)를 제거하여, 제2 홀(430)에 연통하는 에어 갭(335)를 형성할 수 있다. 제2 스페이서(330)는 예를 들어, 습식 식각 공정에 의해 제거될 수 있다.
예시적인 실시예들에 있어서, 상기 제2 방향으로 연장되는 비트 라인 구조물(295)의 측벽에 형성된 제2 스페이서(330)는 제2 홀(430)에 의해 직접 노출된 부분뿐만 아니라, 상기 부분과 수평 방향으로 평행한 부분까지 모두 제거될 수 있다. 즉, 제2 홀(430)에 의해 노출되어 상부 콘택 플러그(425)에 의해 커버되지 않는 제2 스페이서 부분(330)뿐만 아니라, 상기 제2 방향으로 이웃하여 제2 캐핑 패턴(380)에 의해 커버된 부분, 및 이에 상기 제2 방향으로 이웃하여 상부 콘택 플러그(425)에 의해 커버된 부분까지 모두 제거될 수 있다.
이후, 제2 홀(430), 상부 콘택 플러그(425) 및 제2 캐핑 패턴(380) 상에 제1 층간 절연막(440)을 형성할 수 있다.
제1 층간 절연막(440)은 예를 들어, 화학 기상 증착(CVD) 공정을 통해 형성될 수 있다. 예시적인 실시예들에 있어서, 상기 화학 기상 증착은 예를 들어, 대기압 화학 기상 증착(APCVD) 공정, 저기압 화학 기상 증착(LPCVD) 공정, 플라즈마 화학 기상 증착(PECVD) 공정 또는 고밀도 플라즈마 화학 기상 증착(HDPCVD) 공정을 포함할 수 있다.
예시적인 실시예들에 있어서, 제1 층간 절연막(440)은 낮은 갭필 특성을 갖는 실리콘 탄질화물(SiCN)을 포함할 수 있으며, 이에 따라 제1 층간 절연막(440)은 에어 갭(335) 내에는 거의 형성되지 않고, 단지 에어 갭(335)의 상부 측벽에만 부분적으로 형성될 수 있다. 결국, 제1 층간 절연막(440)은 에어 갭(335) 상부에서 상기 제1 방향으로 서로 분리될 수 있다.
예시적인 실시예들에 있어서, 제2 홀(430) 상에 형성되는 제1 층간 절연막(440) 부분은 상부에서 하부로 갈수록 점차 감소하는 두께를 가질 수 있다. 예시적인 실시예들에 있어서, 제2 홀(430) 상에 형성되는 제1 층간 절연막(440) 부분에서 최하부 두께가 최상부 두께에 대해 갖는 비율은 35% 이상 40% 이하일 수 있다.
도 18 및 도 19를 참조하면, 제1 층간 절연막(440) 상에 제2 층간 절연막(450)을 형성한 후, 제2 층간 절연막(450) 상에 제2 홀(430)을 채우는 제3 층간 절연막(460)을 형성할 수 있다.
각 제2 및 제3 층간 절연막들(450, 460)은 제1 층간 절연막(440)에 비해서 우수한 갭필 특성을 가질 수 있도록 원자층 증착(ALD)를 통해 형성될 수 있다.
제2 홀(430) 상에 형성되는 제2 층간 절연막(450) 부분은 상부에서 하부로 갈수록 점차 감소하는 두께를 가질 수 있다. 예시적인 실시예들에 있어서, 제2 홀(430) 상에 형성되는 제2 층간 절연막(450) 부분에서 최하부 두께가 최상부 두께에 대해 갖는 비율은 40% 초과 70% 이하일 수 있다.
예시적인 실시예들에 있어서, 제2 층간 절연막(450)은 제1 층간 절연막(440)의 최하면을 커버하면서, 그 저면은 에어 갭(335)의 상단을 커버할 수 있다. 즉, 에어 갭(335)의 상부 입구는 제2 층간 절연막(450)에 의해 완전히 막힐 수 있다.
따라서, 제2 홀(430) 하부의 에어 갭(335)이 채워지지 않고 잔류할 수 있다. 에어 갭(335)은 에어 스페이서(335)로 지칭될 수도 있으며, 제1, 제3 및 제4 스페이서들(305, 355, 395)과 함께 스페이서 구조물을 형성할 수 있다. 즉, 에어 갭(335)은 공기를 포함하는 스페이서일 수 있다.
다시 도 1 및 2를 참조하면, 상부 콘택 플러그(425) 상면에 형성된 제1 내지 제3 층간 절연막들(440, 450, 460) 부분은 에치 백 공정에 의해 제거될 수 있으며, 제1 내지 제3 층간 절연막들(440, 450, 460)은 함께 층간 절연 구조물(470)을 형성할 수 있다.
이후, 상부 콘택 플러그(425)의 상면과 접촉하는 커패시터(540)를 형성할 수 있다.
즉, 상부 콘택 플러그(425) 및 층간 절연 구조물(470) 상에 식각 저지막(500) 및 몰드막(도시하지 않음)을 순차적으로 형성하고, 이들을 부분적으로 식각하여 상부 콘택 플러그(425)의 상면을 부분적으로 노출시키는 제3 홀을 형성할 수 있다.
상기 제3 홀의 측벽, 노출된 상부 콘택 플러그(425)의 상면 및 상기 몰드막 상에 하부 전극막(도시하지 않음)을 형성하고, 상기 제3 홀의 나머지 부분을 충분히 채우는 희생막(도시하지 않음)을 상기 하부 전극막 상에 형성한 후, 상기 몰드막 상면이 노출될 때까지 상기 하부 전극막 및 상기 희생막의 상부를 평탄화함으로써 상기 하부 전극막을 노드 분리할 수 있다. 잔류하는 상기 희생막 및 상기 몰드막은 예를 들어, 습식 식각 공정을 수행함으로써 제거할 수 있고, 이에 따라 상기 노출된 상부 콘택 플러그(425)의 상면에는 실린더형(cylindrical) 하부 전극(510)이 형성될 수 있다. 이와는 달리, 상기 제3 홀을 전부 채우는 필라형(pillar) 하부 전극(510)이 형성될 수도 있다.
이후, 하부 전극(510)의 표면 및 식각 저지막(500) 상에 유전막(520)을 형성하고, 유전막(520) 상에 상부 전극(530)을 형성함으로써, 하부 전극(510), 유전막(520) 및 상부 전극(530)을 각각 포함하는 커패시터(540)를 형성할 수 있다.
이후, 커패시터(540)를 커버하는 제4 층간 절연막(550)을 기판(100)의 상에 형성함으로써 상기 반도체 장치를 완성할 수 있다.
만약 제2 층간 절연막(450)이 화학 기상 증착 공정을 통해 형성되는 경우에는, 제2 층간 절연막(450)이 에어 갭(335)의 상부 입구가 완전히 막히지 못할 수 있다. 이후, 제2 층간 절연막(450) 상에 높은 갭필 특성을 가지는 절연 물질을 포함하는 제3 층간 절연막(460)이 원자층 증착 공정을 통해 형성되는 경우, 제3 층간 절연막(460)이 부분적으로 에어 갭(335) 내부로 침투하여 에어 갭(335)의 상부 입구를 완전히 막을 수 있다. 이때, 제3 층간 절연막(460)은 비트 라인 구조물(295)의 금속 패턴(275)의 상면보다 낮은 저면을 가지도록 형성될 수도 있으며, 이에 따라 에어 갭(335)이 충분한 수직 단면적을 가질 수 없어 CBL이 클 수 있다.
하지만 예시적인 실시예들에 있어서, 제2 층간 절연막(450)이 우수한 갭필 특성을 갖는 원자층 증착 공정을 통해 형성됨에 따라, 제2 층간 절연막(450)이 에어 갭(335)의 상부 입구를 완전히 막을 수 있으며, 그 저면이 비트 라인 구조물(295)의 금속 패턴(275)의 상면보다 높을 수 있다. 따라서, 에어 갭(335)은 충분한 수직 단면적을 가질 수 있으므로, CBL을 효과적으로 감소시킬 수 있다.
상술한 바와 같이 본 발명의 바람직한 실시예들을 참조하여 설명하였지만 해당 기술 분야에서 통상의 지식을 가진 자라면 특허 청구 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
100: 기판 105: 액티브 패턴
110: 소자 분리 패턴 130: 게이트 절연막
140: 게이트 전극 150: 게이트 마스크
160: 게이트 구조물
170, 180: 제1 및 제2 절연막
175, 185, 310, 320: 제1 내지 제4 절연 패턴
190: 절연 구조물 195: 절연 패턴 구조물
200, 230, 240: 제1 내지 제3 도전막
205, 235, 245: 제1 내지 제3 도전 패턴
210: 제1 마스크 220, 360: 제2 및 제3 리세스
220, 430: 제1 및 제2 홀 255: 폴리실리콘 패턴
260: 확산 배리어 막 265: 확산 배리어
270: 금속막 275: 금속 패턴
277: 도전 구조물
280: 제1 캐핑막 285, 380: 제1, 제2 캐핑 패턴
295: 비트 라인 구조물
305, 330, 355, 395: 제1 내지 제4 스페이서
335: 에어 스페이서 340: 제1 개구
370, 420: 하부, 상부 콘택 플러그 막
375, 425: 하부, 상부 콘택 플러그
405: 오믹 콘택 패턴 410: 배리어 막
440, 450, 460, 550: 제1 내지 제4 층간 절연막
470: 층간 절연 구조물
500: 식각 저지막 510: 하부 전극
520: 유전막 530: 상부 전극
540: 커패시터

Claims (10)

  1. 기판 상에 형성된 액티브 패턴;
    상기 액티브 패턴 상부에 매립된 게이트 구조물;
    상기 액티브 패턴 상에 형성되고, 도전 구조물 및 캐핑 패턴이 적층된 비트 라인 구조물;
    상기 비트 라인 구조물의 측벽에 형성된 스페이서 구조물;
    상기 액티브 패턴 상에 형성되어 상기 스페이서 구조물에 접촉하는 콘택 플러그 구조물;
    상기 콘택 플러그 구조물의 상부, 상기 스페이서 구조물의 상부 및 상기 비트 라인 구조물의 상부를 부분적으로 관통하는 층간 절연 구조물; 및
    상기 콘택 플러그 구조물 상에 형성된 커패시터를 포함하며,
    상기 스페이서 구조물은 공기를 포함하는 에어 스페이서를 포함하고,
    상기 층간 절연 구조물은
    제1 층간 절연막; 및
    상기 제1 층간 절연막과는 다른 절연 물질을 포함하고 상기 제1 층간 절연막 상에 형성된 제2 층간 절연막을 포함하며,
    상기 제2 층간 절연막의 저면은 상기 에어 스페이서의 상단을 커버하고,
    상기 제1 층간 절연막의 최하면은 상기 제2 층간 절연막에 의해 커버되는 반도체 장치.
  2. 제1항에 있어서, 상기 제1 층간 절연막은 실리콘 탄질화물(SiCN)을 포함하고,
    상기 제2 층간 절연막은 실리콘 질화물(SiN)을 포함하는 반도체 장치.
  3. 제1항에 있어서, 상기 에어 스페이서의 상단을 커버하며 상기 제1 층간 절연막의 최하면을 커버하는 상기 제2 층간 절연막 부분은 그 단면이 X자 형상을 가지는 반도체 장치.
  4. 제1항에 있어서, 상기 제2 층간 절연막의 저면은 상기 비트 라인 구조물에 포함된 상기 도전 구조물의 상면보다 높은 반도체 장치.
  5. 제1항에 있어서, 상기 스페이서 구조물은 상기 비트 라인 구조물의 측벽으로부터 상기 기판의 상면에 평행한 수평 방향을 따라 순차적으로 적층된 제1 내지 제3 스페이서들을 포함하고,
    상기 에어 스페이서는 상기 제2 스페이서이며,
    상기 각 제1 및 제3 스페이서들은 질화물을 포함하는 반도체 장치.
  6. 제5항에 있어서, 상기 제1 층간 절연막은 상기 제1 및 제3 스페이서들의 상부 측벽과 접촉하는 반도체 장치.
  7. 기판 상에 형성된 액티브 패턴;
    상기 액티브 패턴 상부에 매립된 게이트 구조물;
    상기 액티브 패턴 상에 형성되고, 도전 구조물 및 캐핑 패턴이 적층된 비트 라인 구조물;
    상기 비트 라인 구조물의 측벽에 형성된 스페이서 구조물;
    상기 액티브 패턴 상에 형성되어 상기 스페이서 구조물에 접촉하는 콘택 플러그 구조물;
    상기 콘택 플러그 구조물의 상부, 상기 스페이서 구조물의 상부 및 상기 비트 라인 구조물의 상부를 부분적으로 관통하는 층간 절연 구조물; 및
    상기 콘택 플러그 구조물 상에 형성된 커패시터를 포함하며,
    상기 스페이서 구조물은 공기를 포함하는 에어 스페이서를 포함하고,
    상기 층간 절연 구조물은
    제1 층간 절연막;
    상기 제1 층간 절연막 상에 형성된 제2 층간 절연막; 및
    상기 제2 층간 절연막 상에 형성된 제3 층간 절연막을 포함하며,
    상기 제2 층간 절연막의 저면은 상기 에어 스페이서의 상단을 커버하고,
    상기 제2 층간 절연막에서 최하부 두께가 이보다 큰 최상부 두께에 대해 갖는 비율은 상기 제1 층간 절연막에서 최하부 두께가 이보다 큰 최상부 두께에 대해 갖는 비율보다 큰 반도체 장치.
  8. 제7항에 있어서, 상기 제1 층간 절연막은 실리콘 탄질화물(SiCN)을 포함하고,
    상기 제2 층간 절연막은 실리콘 질화물(SiN)을 포함하는 반도체 장치.
  9. 제7항에 있어서, 상기 제1 층간 절연막에서 상기 최하부 두께가 이보다 큰 상기 최상부 두께에 대해 갖는 비율은 35% 이상 40% 이하인 반도체 장치.
  10. 제9항에 있어서, 상기 제2 층간 절연막에서 상기 최하부 두께가 이보다 큰 상기 최상부 두께에 대해 갖는 비율은 40% 초과 70% 이하인 반도체 장치.
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