KR20220052152A - 스토리지 장치 및 그 동작 방법 - Google Patents

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Abstract

본 기술은 전자 장치에 관한 것으로, 본 기술에 따른, 향상된 물리 어드레스 획득 속도를 갖는 스토리지 장치는, 호스트가 제공한 논리 어드레스와 물리 어드레스간의 맵핑 정보를 포함하는 복수의 맵 세그먼트들을 포함하는 맵 데이터를 저장하는 불휘발성 메모리 장치, 상기 맵 데이터를 하나의 논리 어드레스에 대응하는 맵 엔트리 단위로 임시 저장하는 제1 맵 캐시 영역 및 상기 맵 데이터를 복수의 논리 어드레스들에 대응하는 맵 인덱스 단위로 임시 저장하는 제2 맵 캐시 영역을 포함하는 휘발성 메모리 장치 및 상기 호스트로부터 입력된 동작 요청에 응답하여, 상기 동작 요청의 논리 어드레스에 대응되는 물리 어드레스를 상기 제1 맵 캐시 영역에서 획득하고, 상기 제1 맵 캐시 영역에 상기 동작 요청의 논리 어드레스에 대응되는 물리 어드레스가 없으면, 상기 제2 맵 캐시 영역에서 상기 동작 요청의 논리 어드레스에 대응되는 물리 어드레스를 획득하고, 획득한 물리 어드레스에 대해 상기 동작 요청에 대응하는 동작을 수행하도록 상기 불휘발성 메모리 장치를 제어하는 메모리 컨트롤러를 포함할 수 있다.

Description

스토리지 장치 및 그 동작 방법{STORAGE DEVICE AND OPERATING METHOD THEREOF}
본 발명은 전자 장치에 관한 것으로, 보다 구체적으로 본 발명은 스토리지 장치 및 그 동작 방법에 관한 것이다.
스토리지 장치는 컴퓨터나 스마트폰 등과 같은 호스트 장치의 제어에 따라 데이터를 저장하는 장치이다. 스토리지 장치는 데이터를 저장하는 메모리 장치와 메모리 장치를 제어하는 메모리 컨트롤러를 포함할 수 있다. 메모리 장치는 휘발성 메모리 장치 (Volatile Memory)와 비휘발성 메모리 장치 (Non Volatile Memory)로 구분될 수 있다.
휘발성 메모리 장치는 전원이 공급되는 동안에만 데이터를 저장하고, 전원 공급이 차단되면 저장된 데이터가 소멸되는 메모리 장치일 수 있다. 휘발성 메모리 장치에는 정적 랜덤 액세스 메모리 (Static Random Access Memory; SRAM), 동적 랜덤 액세스 메모리 (Dynamic Random Access Memory; DRAM) 등이 포함될 수 있다.
비휘발성 메모리 장치는 전원이 차단되어도 데이터가 소멸되지 않는 메모리 장치로서, 롬(Read Only Memory; ROM), PROM (Programmable ROM), EPROM (Electrically Programmable ROM), EEPROM (Electrically Erasable and Programmable ROM) 및 플래시 메모리(Flash Memory) 등이 있다.
본 발명의 실시 예는, 향상된 물리 어드레스 획득 속도를 갖는 스토리지 장치 및 그 동작 방법을 제공한다.
본 발명의 실시 예에 따른 스토리지 장치는, 호스트가 제공한 논리 어드레스와 물리 어드레스간의 맵핑 정보를 포함하는 복수의 맵 세그먼트들을 포함하는 맵 데이터를 저장하는 불휘발성 메모리 장치, 상기 맵 데이터를 하나의 논리 어드레스에 대응하는 맵 엔트리 단위로 임시 저장하는 제1 맵 캐시 영역 및 상기 맵 데이터를 복수의 논리 어드레스들에 대응하는 맵 인덱스 단위로 임시 저장하는 제2 맵 캐시 영역을 포함하는 휘발성 메모리 장치 및 상기 호스트로부터 입력된 동작 요청에 응답하여, 상기 동작 요청의 논리 어드레스에 대응되는 물리 어드레스를 상기 제1 맵 캐시 영역에서 획득하고, 상기 제1 맵 캐시 영역에 상기 동작 요청의 논리 어드레스에 대응되는 물리 어드레스가 없으면, 상기 제2 맵 캐시 영역에서 상기 동작 요청의 논리 어드레스에 대응되는 물리 어드레스를 획득하고, 획득한 물리 어드레스에 대해 상기 동작 요청에 대응하는 동작을 수행하도록 상기 불휘발성 메모리 장치를 제어하는 메모리 컨트롤러를 포함할 수 있다.
본 발명의 실시 예에 스토리지 장치는, 맵 데이터 블록 및 노멀 블록을 포함하는 불휘발성 메모리 장치, 상기 맵 데이터 블록들에 저장된 복수의 맵 세그먼트들 중 일부에 포함된 맵 데이터를 제1 맵핑 단위로 임시 저장하는 제1 맵 캐시 영역 및 상기 제1 맵 캐시 영역에서 제거된 맵 세그먼트에 포함된 맵 데이터를 제2 맵핑 단위로 임시 저장하는 제2 맵 캐시 영역을 포함하는 휘발성 메모리 장치 및 호스트로부터 수신한 동작 요청에 포함된 논리 어드레스에 관한 물리 어드레스를 상기 제1 맵 캐시 영역 및 제2 맵 캐시 영역으로부터 획득하고, 상기 동작 요청에 포함된 논리 어드레스에 관한 물리 어드레스를 기초로 상기 불휘발성 메모리 장치가 상기 동작 요청에 대응하는 동작을 수행하도록 제어하는 메모리 컨트롤러를 포함하고, 상기 제1 맵핑 단위에 대응되는 데이터의 크기는, 상기 제2 맵핑 단위에 대응되는 데이터의 크기보다 작을 수 있다.
본 기술에 따르면 향상된 물리 어드레스 획득 속도를 갖는 스토리지 장치 및 그 동작 방법이 제공된다.
도 1은 본 발명의 실시 예에 따른 스토리지 장치를 설명하기 위한 도면이다.
도 2는 도 1의 메모리 장치를 설명하기 위한 도면이다.
도 3은 도 2의 메모리 블록들 중 어느 하나의 메모리 블록의 구조를 설명하기 위한 도면이다.
도 4는 도 1의 휘발성 메모리 장치에 포함된 제1 맵 캐시 영역에 저장된 맵 데이터를 설명하기 위한 도면이다.
도 5는 제2 맵 캐시 영역에 맵 데이터가 저장되는 동작을 설명하기 위한 도면이다.
도 6은 슈퍼 블록에 포함된 페이지들을 설명하기 위한 도면이다.
도 7은 연속적인 맵 인덱스 및 불연속적인 맵 인덱스를 설명하기 위한 도면이다.
도 8은 본 발명의 실시 예에 따른 스토리지 장치(50)의 동작을 설명하기 위한 도면이다.
도 9는 본 발명의 일 실시 예에 따른 스토리지 장치의 쓰기 동작 방법을 나타낸 순서도이다.
도 10은 본 발명의 다른 실시 예에 따른 스토리지 장치의 리드 동작 방법을 나타낸 순서도이다.
도 11은 도 1의 메모리 컨트롤러의 다른 실시 예를 나타낸 도면이다.
도 12는 본 발명의 실시 예에 따른 스토리지 장치가 적용된 메모리 카드 시스템을 보여주는 블록도이다.
도 13은 본 발명의 실시 예에 따른 스토리지 장치가 적용된 SSD(Solid State Drive) 시스템을 보여주는 블록도이다.
도 14는 본 발명의 실시 예에 따른 스토리지 장치가 적용된 사용자 시스템을 보여주는 블록도이다.
본 명세서 또는 출원에 개시되어 있는 본 발명의 개념에 따른 실시 예들에 대해서 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 개념에 따른 실시 예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 개념에 따른 실시 예들은 다양한 형태로 실시될 수 있으며 본 명세서 또는 출원에 설명된 실시 예들에 한정되는 것으로 해석되어서는 아니 된다.
도 1은 본 발명의 실시 예에 따른 스토리지 장치를 설명하기 위한 도면이다.
도 1을 참조하면, 스토리지 장치(50)는 불휘발성 메모리 장치(100) 및 메모리 컨트롤러(200)를 포함할 수 있다. 스토리지 장치(50)는 휴대폰, 스마트폰, MP3 플레이어, 랩탑 컴퓨터, 데스크탑 컴퓨터, 게임기, TV, 테블릿 PC 또는 차량용 인포테인먼트(in-vehicle infotainment) 시스템 등과 같은 호스트(400)의 제어에 따라 데이터를 저장하는 장치일 수 있다. 또는 스토리지 장치(50)는 서버, 데이터 센터 등과 같이 한 곳에 고용량의 데이터를 저장하는 호스트(400)의 제어에 따라 데이터를 저장하는 장치일 수 있다.
스토리지 장치(50)는 호스트(400)와의 통신 방식인 호스트 인터페이스에 따라서 다양한 종류의 스토리지 장치들 중 어느 하나로 제조될 수 있다. 예를 들면, 스토리지 장치(50)는 SSD, MMC, eMMC, RS-MMC, micro-MMC 형태의 멀티 미디어 카드(multimedia card), SD, mini-SD, micro-SD 형태의 시큐어 디지털(secure digital) 카드, USB(universal serial bus) 저장 장치, UFS(universal flash storage) 장치, PCMCIA(personal computer memory card international association) 카드 형태의 저장 장치, PCI(peripheral component interconnection) 카드 형태의 저장 장치, PCI-E(PCI express) 카드 형태의 저장 장치, CF(compact flash) 카드, 스마트 미디어(smart media) 카드, 메모리 스틱(memory stick) 등과 같은 다양한 종류의 저장 장치들 중 어느 하나로 구성될 수 있다.
스토리지 장치(50)는 다양한 종류의 패키지(package) 형태들 중 어느 하나로 제조될 수 있다. 예를 들면, 스토리지 장치(50)는 POP(package on package), SIP(system in package), SOC(system on chip), MCP(multi-chip package), COB(chip on board), WFP(wafer-level fabricated package), WSP(wafer-level stack package) 등과 같은 다양한 종류의 패키지 형태들 중 어느 하나로 제조될 수 있다.
불휘발성 메모리 장치(100)는 데이터를 저장할 수 있다. 불휘발성 메모리 장치(100)는 메모리 컨트롤러(200)의 제어에 응답하여 동작한다. 불휘발성 메모리 장치(100)는 데이터를 저장하는 복수의 메모리 셀들을 포함하는 메모리 셀 어레이(미도시)를 포함할 수 있다.
메모리 셀들은 각각 하나의 데이터 비트를 저장하는 싱글 레벨 셀(Single Level Cell; SLC), 두 개의 데이터 비트들을 저장하는 멀티 레벨 셀(Multi Level Cell; MLC), 세 개의 데이터 비트들을 저장하는 트리플 레벨 셀(Triple Level Cell; TLC) 또는 네 개의 데이터 비트를 저장할 수 있는 쿼드 레벨 셀(Quad Level Cell; QLC)로 구성될 수 있다.
메모리 셀 어레이(미도시)는 복수의 메모리 블록들을 포함할 수 있다. 각 메모리 블록은 복수의 메모리 셀들을 포함할 수 있다. 각 메모리 블록은 복수의 페이지들을 포함할 수 있다. 실시 예에서, 페이지는 불휘발성 메모리 장치(100)에 데이터를 저장하거나, 불휘발성 메모리 장치(100)에 저장된 데이터를 리드하는 단위일 수 있다. 메모리 블록은 데이터를 지우는 단위일 수 있다.
실시 예에서, 불휘발성 메모리 장치(100)는 DDR SDRAM(Double Data Rate Synchronous Dynamic Random Access Memory), LPDDR4(Low Power Double Data Rate4) SDRAM, GDDR(Graphics Double Data Rate) SDRAM, LPDDR(Low Power DDR), RDRAM(Rambus Dynamic Random Access Memory), 낸드 플래시 메모리(NAND flash memory), 수직형 낸드 플래시 메모리(Vertical NAND), 노아 플래시 메모리(NOR flash memory), 저항성 램(resistive random access memory: RRAM), 상변화 메모리(phase-change memory: PRAM), 자기저항 메모리(magnetoresistive random access memory: MRAM), 강유전체 메모리(ferroelectric random access memory: FRAM), 스핀주입 자화반전 메모리(spin transfer torque random access memory: STT-RAM) 등이 될 수 있다. 본 명세서에서는 설명의 편의를 위해, 불휘발성 메모리 장치(100)가 낸드 플래시 메모리인 경우를 가정하여 설명한다.
불휘발성 메모리 장치(100)는 메모리 컨트롤러(200)로부터 커맨드 및 어드레스를 수신하고, 메모리 셀 어레이 중 어드레스에 의해 선택된 영역을 액세스하도록 구성된다. 불휘발성 메모리 장치(100)는 어드레스에 의해 선택된 영역에 대해 커맨드가 지시하는 동작을 수행할 수 있다. 예를 들면, 불휘발성 메모리 장치(100)는 쓰기 동작 (프로그램 동작), 리드 동작 및 소거 동작을 수행할 수 있다. 프로그램 동작 시에, 불휘발성 메모리 장치(100)는 어드레스에 의해 선택된 영역에 데이터를 프로그램 할 것이다. 리드 동작 시에, 불휘발성 메모리 장치(100)는 어드레스에 의해 선택된 영역으로부터 데이터를 읽을 것이다. 소거 동작 시에, 불휘발성 메모리 장치(100)는 어드레스에 의해 선택된 영역에 저장된 데이터를 소거할 것이다.
메모리 컨트롤러(200)는 스토리지 장치(50)의 전반적인 동작을 제어할 수 있다.
스토리지 장치(50)에 전원이 인가되면, 메모리 컨트롤러(200)는 펌웨어(firmware, FW)를 실행할 수 있다. 불휘발성 메모리 장치(100)가 플래시 메모리 장치인 경우, 메모리 컨트롤러(200)는 호스트(400)와 불휘발성 메모리 장치(100) 간의 통신을 제어하기 위한 플래시 변환 레이어(Flash Translation Layer, FTL)와 같은 펌웨어를 실행할 수 있다.
실시 예에서, 메모리 컨트롤러(200)는 호스트(400)로부터 데이터와 논리 블록 어드레스(Logical Address, LA)를 입력 받고, 논리 어드레스를 불휘발성 메모리 장치(100)에 포함된 데이터가 저장될 메모리 셀들의 주소를 나타내는 물리 어드레스(Physical Address, PA)로 변환할 수 있다.
메모리 컨트롤러(200)는 호스트(400)의 요청(request)에 따라 프로그램 동작, 리드 동작 또는 소거 동작 등을 수행하도록 불휘발성 메모리 장치(100)를 제어할 수 있다. 프로그램 동작 시, 메모리 컨트롤러(200)는 프로그램 커맨드, 물리 어드레스 및 데이터를 불휘발성 메모리 장치(100)에 제공할 수 있다. 리드 동작 시, 메모리 컨트롤러(200)는 리드 커맨드 및 물리 어드레스를 불휘발성 메모리 장치(100)에 제공할 수 있다. 소거 동작 시, 메모리 컨트롤러(200)는 소거 커맨드 및 물리 어드레스를 불휘발성 메모리 장치(100)에 제공할 수 있다.
실시 예에서, 메모리 컨트롤러(200)는 호스트(400)로부터의 요청과 무관하게 자체적으로 커맨드, 어드레스 및 데이터를 생성하고, 불휘발성 메모리 장치(100)에 전송할 수 있다. 예를 들면, 메모리 컨트롤러(200)는 웨어 레벨링(wear leveling), 리드 리클레임(read reclaim), 가비지 컬렉션(garbage collection)등을 수행하는데 수반되는 프로그램 동작, 리드 동작 및 소거 동작들을 수행하기 위한 커맨드, 어드레스 및 데이터를 불휘발성 메모리 장치(100)로 제공할 수 있다.
실시 예에서, 메모리 컨트롤러(200)가 적어도 둘 이상의 불휘발성 메모리 장치(100)들을 제어할 수 있다. 이 경우, 메모리 컨트롤러(200)는 동작 성능의 향상을 위해 불휘발성 메모리 장치(100)들을 인터리빙 방식에 따라 제어할 수 있다. 인터리빙 방식은 적어도 둘 이상의 불휘발성 메모리 장치(100)들에 대한 동작이 중첩되도록 제어하는 방식일 수 있다.
불휘발성 메모리 장치(100)는 호스트(400)가 제공한 논리 어드레스와 논리 어드레스에 대응되는 물리 어드레스 간의 맵핑 정보를 포함하는 맵 데이터를 저장할 수 있다. 맵 데이터는 복수의 맵 세그먼트들을 포함할 수 있다. 하나의 맵 세그먼트는 복수의 맵 엔트리를 포함할 수 있다. 하나의 맵 엔트리는 1개의 논리 어드레스에 관한 맵핑 정보를 포함할 수 있다. 하나의 논리 어드레스는 4KB의 데이터에 대응되는 어드레스일 수 있다. 이를 4KB 맵핑이라고 한다.
메모리 컨트롤러(200)는 호스트(400)의 요청에 따라 입력된 논리 어드레스에 대응되는 물리 어드레스를 획득하고, 획득한 물리 어드레스에 데이터를 저장하거나, 저장된 데이터를 리드하는 동작을 수행할 수 있다. 메모리 컨트롤러(200)가 불휘발성 메모리 장치(100)에 대한 동작을 수행하기 위해서는 동작을 수행할 대상인 논리 어드레스에 대응되는 물리 어드레스를 획득해야 한다. 맵 데이터는 불휘발성 메모리 장치(100)에 저장되어 있으므로, 메모리 컨트롤러(200)는 동작의 수행전 맵핑 정보의 획득을 위해 동작을 수행할 논리 어드레스에 관한 맵핑 정보를 포함하는 맵 엔트리가 속한 맵 세그먼트를 리드하고, 그로부터 물리 어드레스를 획득한다.
휘발성 메모리 장치(300)는 불휘발성 메모리 장치(100)에 저장할 데이터 또는 불휘발성 메모리 장치(100)로부터 리드한 데이터를 임시로 저장할 수 있다. 휘발성 메모리 장치(300)는 불휘발성 메모리 장치(100)보다 동작 속도가 상대적으로 빠르기 때문에, 맵 데이터가 휘발성 메모리 장치(300)에 사전에 저장되어 있는 경우, 메모리 컨트롤러(200)가 동작을 수행할 논리 어드레스에 대응되는 물리 어드레스를 더 빠르게 획득할 수 있다. 따라서, 스토리지 장치(50)는 휘발성 메모리 장치(300)의 일부 영역을 맵 데이터를 위한 일종의 캐시 메모리로 사용할 수 있다.
본 발명의 실시 예에 따르면, 휘발성 메모리 장치(300)는 복수의 맵 캐시 영역을 포함할 수 있다. 구체적으로, 휘발성 메모리 장치(300)는 제1 맵 캐시 영역(310) 및 제2 맵 캐시 영역(320)을 포함할 수 있다. 여기서 제1 맵 캐시 영역(310)은 불휘발성 메모리 장치(100)에 저장된 맵 데이터와 같이 맵 엔트리 단위의 맵핑 정보를 포함할 수 있다. 제2 맵 캐시 영역(320)은 복수의 맵 엔트리들을 하나의 맵핑 단위로 하는 맵핑 정보를 포함할 수 있다. 구체적으로, 제2 맵 캐시 영역(320)은 맵 인덱스 단위의 맵핑 정보를 포함할 수 있다. 하나의 맵 인덱스는 복수의 맵 엔트리들을 포함할 수 있다. 즉, 하나의 맵 인덱스는 맵 에트리 그룹에 대응될 수 있다. 예를 들어, 제1 맵 캐시 영역(310)에 포함된 맵 데이터는 4KB 맵핑 방식에 따른 맵핑 정보를 포함할 수 있다. 제2 맵 캐시 영역(320)에 포함된 맵 데이터는 16KB 맵핑 방식에 따른 맵핑 정보를 포함할 수 있다. 즉, 제1 맵 캐시 영역(310)에 포함된 맵핑 단위(맵 엔트리) 대응되는 데이터의 크기와 제2 맵 캐시 영역(320)에 포함된 맵핑 단위(맵 인덱스)에 대응되는 데이터의 크기는 다를 수 있다. 제2 맵 캐시 영역(320)에 포함된 맵핑 단위(맵 인덱스)에 대응되는 데이터의 크기는 제1 맵 캐시 영역(310)에 포함된 맵핑 단위(맵 엔트리)에 대응되는 데이터의 크기의 정수배일 수 있다. 여기서 제2 맵 캐시 영역(320)에 포함된 맵핑 단위(맵 인덱스)에 대응되는 데이터의 크기와 제1 맵 캐시 영역(310)에 포함된 맵핑 단위(맵 엔트리)에 대응되는 데이터의 크기의 비는 맵 인덱스에 포함된 맵 엔트리의 개수에 대응될 수 있다.
호스트(400)는 USB (Universal Serial Bus), SATA (Serial AT Attachment), SAS (Serial Attached SCSI), HSIC (High Speed Interchip), SCSI (Small Computer System Interface), PCI (Peripheral Component Interconnection), PCIe (PCI express), NVMe (NonVolatile Memory express), UFS (Universal Flash Storage), SD (Secure Digital), MMC (MultiMedia Card), eMMC (embedded MMC), DIMM (Dual In-line Memory Module), RDIMM (Registered DIMM), LRDIMM (Load Reduced DIMM) 등과 같은 다양한 통신 방식들 중 적어도 하나를 이용하여 스토리지 장치(50)와 통신할 수 있다.
도 2는 도 1의 메모리 장치를 설명하기 위한 도면이다.
도 2를 참조하면, 불휘발성 메모리 장치(100)는 메모리 셀 어레이(110), 전압 생성부(120), 어드레스 디코더(130), 입출력 회로(140) 및 제어 로직(150)을 포함할 수 있다.
메모리 셀 어레이(110)는 복수의 메모리 블록들(BLK1~BLKi)을 포함한다. 복수의 메모리 블록들(BLK1~BLKi)은 행 라인들(RL)을 통해 어드레스 디코더(130)에 연결된다. 복수의 메모리 블록들(BLK1~BLKi)은 열 라인들(CL)을 통해 입출력 회로(140)에 연결될 수 있다. 실시 예에서, 행 라인들(RL)은 워드라인들, 소스 선택 라인들, 드레인 선택 라인들을 포함할 수 있다. 실시 예에서, 열 라인들(CL)은 비트라인들을 포함할 수 있다.
복수의 메모리 블록들(BLK1~BLKi) 각각은 복수의 메모리 셀들을 포함한다. 실시 예에서, 복수의 메모리 셀들은 불휘발성 메모리 셀들일 수 있다. 복수의 메모리 셀들 중 동일 워드라인에 연결된 메모리 셀들은 하나의 물리 페이지로 정의될 수 있다. 즉 메모리 셀 어레이(110)는 복수의 물리 페이지들을 포함할 수 있다. 불휘발성 메모리 장치(100)의 메모리 셀들은 각각 하나의 데이터 비트를 저장하는 싱글 레벨 셀(Single Level Cell; SLC), 두 개의 데이터 비트들을 저장하는 멀티 레벨 셀(Multi Level Cell; MLC), 세 개의 데이터 비트들을 저장하는 트리플 레벨 셀(Triple Level Cell; TLC) 또는 네 개의 데이터 비트를 저장할 수 있는 쿼드 레벨 셀(Quad Level Cell; QLC)로 구성될 수 있다.
복수의 메모리 블록들(BLK1~BLKi)중 일부는 도 1을 참조하여 설명된 맵 데이터를 저장하는 맵 데이터 블록일 수 있다. 나머지 일부는 호스트(400)가 요청한 데이터를 저장하는 노멀 블록일 수 있다.
실시 예에서, 전압 생성부(120), 어드레스 디코더(130) 및 입출력 회로(140)는 주변 회로(peripheral circuit)로 통칭될 수 있다. 주변 회로는 제어 로직(150)의 제어에 따라 메모리 셀 어레이(110)를 구동할 수 있다. 주변 회로는 프로그램 동작, 리드 동작 및 소거 동작을 수행하도록 메모리 셀 어레이(110)를 구동할 수 있다.
전압 생성부(120)는 불휘발성 메모리 장치(100)에 공급되는 외부 전원 전압을 이용하여 복수의 동작 전압들을 발생하도록 구성된다. 전압 생성부(120)는 제어 로직(150)의 제어에 응답하여 동작한다.
실시 예로서, 전압 생성부(120)는 외부 전원 전압을 레귤레이팅하여 내부 전원 전압을 생성할 수 있다. 전압 생성부(120)에서 생성된 내부 전원 전압은 불휘발성 메모리 장치(100)의 동작 전압으로서 사용된다.
실시 예로서, 전압 생성부(120)는 외부 전원 전압 또는 내부 전원 전압을 이용하여 복수의 동작 전압들을 생성할 수 있다. 전압 생성부(120)는 불휘발성 메모리 장치(100)에서 요구되는 다양한 전압들을 생성하도록 구성될 수 있다. 예를 들어, 전압 생성부(120)는 복수의 소거 전압들, 복수의 프로그램 전압들, 복수의 패스 전압들, 복수의 선택 읽기 전압들, 복수의 비선택 읽기 전압들을 생성할 수 있다.
전압 생성부(120)는 다양한 전압 레벨들을 갖는 복수의 동작 전압들을 생성하기 위해서, 내부 전원 전압을 수신하는 복수의 펌핑 커패시터들을 포함하고, 제어 로직(150)의 제어에 응답하여 복수의 펌핑 커패시터들을 선택적으로 활성화하여 복수의 동작 전압들을 생성할 것이다.
생성된 복수의 동작 전압들은 어드레스 디코더(130)에 의해 메모리 셀 어레이(110)에 공급될 수 있다.
어드레스 디코더(130)는 행 라인들(RL)을 통해 메모리 셀 어레이(110)에 연결된다. 어드레스 디코더(130)는 제어 로직(150)의 제어에 응답하여 동작하도록 구성된다. 어드레스 디코더(130)는 제어 로직(150)으로부터 어드레스(ADDR)를 수신할 수 있다. 어드레스 디코더(130)는 수신된 어드레스(ADDR) 중 블록 어드레스를 디코딩할 수 있다. 어드레스 디코더(130)는 디코딩된 블록 어드레스에 따라 메모리 블록들(BLK1~BLKi) 중 적어도 하나의 메모리 블록을 선택한다. 어드레스 디코더(130)는 수신된 어드레스(ADDR) 중 로우 어드레스를 디코딩할 수 있다. 어드레스 디코더(130)는 디코딩된 로우 어드레스에 따라 선택된 메모리 블록의 워드라인들 중 적어도 하나의 워드라인을 선택할 수 있다. 실시 예에서, 어드레스 디코더(130)는 수신된 어드레스(ADDR) 중 컬럼 어드레스를 디코딩할 수 있다. 어드레스 디코더(130)는 디코딩된 컬럼 어드레스에 따라 입출력 회로(140)와 메모리 셀 어레이(110)를 연결할 수 있다.
예시적으로, 어드레스 디코더(130)는 로우 디코더, 컬럼 디코더, 어드레스 버퍼 등과 같은 구성 요소들을 포함할 수 있다.
입출력 회로(140)는 복수의 페이지 버퍼들을 포함할 수 있다. 복수의 페이지 버퍼들은 비트 라인들을 통해 메모리 셀 어레이(110)에 연결될 수 있다. 프로그램 동작 시, 복수의 페이지 버퍼들에 저장된 데이터에 따라 선택된 메모리 셀들에 데이터가 저장될 수 있다.
리드 동작 시, 선택된 메모리 셀들에 저장된 데이터가 비트라인들을 통해서 센싱되고, 센싱된 데이터는 페이지 버퍼들에 저장될 수 있다.
제어 로직(150)은 어드레스 디코더(130), 전압 생성부(120) 및 입출력 회로(140)를 제어할 수 있다. 제어 로직(150)은 외부 장치로부터 전달되는 커맨드(CMD)에 응답하여 동작할 수 있다. 제어 로직(150)은 커맨드(CMD) 및 어드레스(ADDR)에 응답하여 제어 신호들을 생성하여 주변 회로들을 제어할 수 있다.
도 3은 도 2의 메모리 블록들 중 어느 하나의 메모리 블록의 구조를 설명하기 위한 도면이다.
메모리 블록(BLKi)은 도 2의 메모리 블록들(BLK1~BLKi)중 어느 하나의 메모리 블록(BLKi)을 나타낸 도면이다.
도 2를 참조하면, 제1 셀렉트 라인과 제2 셀렉트 라인 사이에 서로 평행하게 배열된 복수의 워드 라인들이 연결될 수 있다. 여기서, 제1 셀렉트 라인은 소스 셀렉트 라인(SSL)일 수 있고, 제2 셀렉트 라인은 드레인 셀렉트 라인(DSL)일 수 있다. 보다 구체적으로 설명하면, 메모리 블록(BLKi)은 비트 라인들(BL1~BLn)과 소스 라인(SL) 사이에 연결된 복수의 스트링(string; ST)들을 포함할 수 있다. 비트 라인들(BL1~BLn)은 스트링(ST)들에 각각 연결될 수 있고, 소스 라인(SL)은 스트링(ST)들에 공통으로 연결될 수 있다. 스트링(ST)들은 서로 동일하게 구성될 수 있으므로, 제1 비트 라인(BL1)에 연결된 스트링(ST)을 예를 들어 구체적으로 설명하도록 한다.
스트링(ST)은 소스 라인(SL)과 제1 비트 라인(BL1) 사이에서 서로 직렬로 연결된 소스 셀렉트 트랜지스터(SST), 복수의 메모리 셀들(MC1~MC16) 및 드레인 셀렉트 트랜지스터(DST)를 포함할 수 있다. 하나의 스트링(ST)에는 소스 셀렉트 트랜지스터(SST)와 드레인 셀렉트 트랜지스터(DST)가 적어도 하나 이상씩 포함될 수 있으며, 메모리 셀들(MC1~MC16) 또한 도면에 도시된 개수보다 더 많이 포함될 수 있다.
소스 셀렉트 트랜지스터(SST)의 소스(source)는 소스 라인(SL)에 연결될 수 있고, 드레인 셀렉트 트랜지스터(DST)의 드레인(drain)은 제1 비트 라인(BL1)에 연결될 수 있다. 메모리 셀들(MC1~MC16)은 소스 셀렉트 트랜지스터(SST)와 드레인 셀렉트 트랜지스터(DST) 사이에서 직렬로 연결될 수 있다. 서로 다른 스트링(ST)들에 포함된 소스 셀렉트 트랜지스터(SST)들의 게이트들은 소스 셀렉트 라인(SSL)에 연결될 수 있고, 드레인 셀렉트 트랜지스터(DST)들의 게이트들은 드레인 셀렉트 라인(DSL)에 연결될 수 있고, 메모리 셀들(MC1~MC16)의 게이트들은 복수의 워드 라인들(WL1~WL16)에 연결될 수 있다. 서로 다른 스트링(ST)들에 포함된 메모리 셀들 중에서 동일한 워드 라인에 연결된 메모리 셀들의 그룹을 물리 페이지(physical page; PG)라 할 수 있다. 따라서, 메모리 블록(BLKi)에는 워드 라인들(WL1~WL16)의 개수만큼의 물리 페이지(PG)들이 포함될 수 있다.
하나의 메모리 셀은 1비트의 데이터를 저장할 수 있다. 이를 통상적으로 싱글 레벨 셀(single level cell; SLC)라고 부른다. 이 경우 하나의 물리 페이지(PG)는 하나의 논리 페이지(logical page; LPG) 데이터를 저장할 수 있다. 하나의 논리 페이지(LPG) 데이터는 하나의 물리 페이지(PG)에 포함된 셀 개수만큼의 데이터 비트들을 포함할 수 있다.
하나의 메모리 셀은 2 비트 이상의 데이터를 저장할 수 있다. 이 경우 하나의 물리 페이지(PG)는 2 이상의 논리 페이지(logical page; LPG) 데이터를 저장할 수 있다.
도 4는 도 1의 휘발성 메모리 장치에 포함된 제1 맵 캐시 영역에 저장된 맵 데이터를 설명하기 위한 도면이다.
도 4를 참조하면, 제1 맵 캐시 영역(310)은 복수의 맵 세그먼트들을 포함할 수 있다. 설명의 편의상 본 명세서에서는 제1 맵 캐시 영역에 5개의 맵 세그먼트들의 저장될 수 있다고 가정한다.
제1 맵 캐시 영역(310)은 맵 세그먼트1, 맵 세그먼트 5, 맵 세그먼트 6, 맵 세그먼트 7 및 맵 세그먼트 9를 포함할 수 있다.
하나의 맵 세그먼트는 복수의 맵 엔트리들을 포함할 수 있다. 도 4에서 하나의 맵 세그먼트가 12개의 맵 엔트리들을 포함하는 것으로 가정한다. 맵 세그먼트1은 제1 논리 어드레스(LA1) 내지 제12 논리 어드레스(LA12)에 대한 맵핑 정보를 포함할 수 있다.
제1 맵 캐시 영역(310)에 저장된 맵 세그먼트 1은 제1 논리 어드레스(LA1) 내지 제12 논리 어드레스(LA12)에 각각 대응되는 제1 물리 어드레스(PA1) 내지 제12 물리 어드레스(PA12)를 포함할 수 있다. 하나의 논리 어드레스와 물리 어드레스의 맵핑 정보는 맵 엔트리일 수 있다. 따라서, 맵 세그먼트 1은 맵 엔트리1 내지 맵 엔트리12를 포함할 수 있다.
도 5는 제2 맵 캐시 영역에 맵 데이터가 저장되는 동작을 설명하기 위한 도면이다.
도 5를 참조하면, 제1 맵 캐시 영역(310)은 맵 세그먼트1, 맵 세그먼트 5, 맵 세그먼트 6, 맵 세그먼트 7 및 맵 세그먼트 9의 5개의 맵 세그먼트들을 포함할 수 있다. 이때, 맵 세그먼트 2에 포함된 논리 어드레스에 대한 맵핑 정보를 엑세스할 필요가 발생했다고 가정한다.
제1 맵 캐시 영역(310)은 5개의 맵 세그먼트들만을 저장할 수 있으므로, 적어도 하나의 맵 세그먼트는 제1 맵 캐시 영역(310)으로부터 제거되어야 한다. 제1 맵 캐시 영역(310)에 포함된 맵 세그먼트들 중 제거될 맵 세그먼트인 타겟 세그먼트는 제1 맵 캐시 영역(310)에 포함된 맵 세그먼트들 중 최근에 가장 적게 사용된 맵 세그먼트일 수 있다(Least Recently Used, LRU). 이를 위해 도 1을 참조하여 설명된 휘발성 메모리 장치(300)는 제1 맵 캐시 영역(310)에 저장된 맵 세그먼트들이 사용된 횟수에 관한 정보를 저장할 수 있다.
도 5에서, 맵 세그먼트9가 최근에 가장 적게 사용된 맵 세그먼트인 것으로 가정하면, 맵 세그먼트9는 제1 맵 캐시 영역(310)으로부터 제거되고, 그 위치에 맵 세그먼트2가 저장될 수 있다.
제1 맵 캐시 영역(310)으로부터 제거될 타겟 세그먼트는 제2 맵 캐시 영역(320)에 저장될 수 있다. 이 때, 제1 맵 캐시 영역(310)으로부터 제거될 타겟 세그먼트인 맵 세그먼트 9가 그대로 저장되는 것이 아닌, 맵 인덱스 단위로 저장될 수 있다.
맵 세그먼트9는 맵 엔트리97 내지 맵 엔트리108을 포함할 수 있다. 맵 엔트리97은 제97 논리 어드레스(LA97)에 대한 맵핑 정보일 수 있다. 맵 엔트리97 내지 맵 엔트리108은 각각 제97 논리 어드레스(LA97) 내지 제108 논리 어드레스(LA108)에 대한 맵핑 정보일 수 있다.
제2 맵 캐시 영역(320)은 맵 인덱스 단위로 맵 데이터를 저장할 수 있다. 여기서 맵 인덱스는 복수의 맵 엔트리들을 포함할 수 있다. 실시 예에서, 4개의 맵 엔트리들이 하나의 맵 인덱스을 구성할 수 있다. 따라서, 제97 내지 제100 논리 어드레스(LA97~LA100)는 맵 인덱스 1에 대응되고, 제101 내지 제104 논리 어드레스(LA101~LA104)는 맵 인덱스2에 대응되며, 제105 내지 제108 논리 어드레스(LA105~LA108)는 맵 인덱스2에 대응될 수 있다. 즉, 하나의 맵 인덱스는 복수의 논리 어드레스들을 포함하는 논리 어드레스 그룹에 대한 맵핑 정보를 포함할 수 있다. 여기서 맵 인덱스는 논리 어드레스 그룹과 논리 어드레스 그룹에 포함된 복수의 논리 어드레스들 중 가장 작은 논리 어드레스에 대응되는 물리 어드레스인 시작 물리 어드레스를 포함할 수 있다. 실시 예에서, 제2 맵 캐시 영역(320)은 맵 인덱스의 연속 정보를 더 포함할 수 있다. 도 5에서 연속정보 “1”은 맵 인덱스에 대응되는 데이터들이 연속적인 물리 어드레스에 저장되어 있음을 나타내고, 연속정보 “0”은 맵 인덱스에 대응되는 데이터들이 불연속적인 물리 어드레스에 저장되어 있음을 나타낸다. 여기서 연속적인 물리 어드레스라 함은, 메모리 컨트롤러(200)가 1번의 리드 동작에 따라 획득할 수 있는지 여부일 수 있다. 즉, 연속적인 물리 어드레스에 저장된 데이터는 1번의 리드 동작에 의해 획득될 수 있으나, 불연속적인 물리 어드레스에 저장된 데이터는 복수의 리드 동작들에 의해 획득될 수 있다.
도 6은 슈퍼 블록에 포함된 페이지들을 설명하기 위한 도면이다.
도 6을 참조하면, 메모리 장치(100)는 복수의 슈퍼 블록들(SNLK1~SBLK3)을 포함할 수 있다. 하나의 슈퍼 블록은 4개의 메모리 블록들을 포함하는 것으로 가정한다.
슈퍼 블록은 복수의 메모리 블록들을 하나의 논리적인 블록으로 관리하기 위해 정의된 블록일 수 있다. 따라서, 하나의 슈퍼 블록에 포함된 페이지들은 물리적으로 복수의 메모리 블록들에 포함된 페이지들일 수 있다. 도 6에서 제1 슈퍼 블록(SBLK1)은 1024개의 페이지들을 포함할 수 있다. 하나의 페이지는 리드 동작의 단위일 수 있다.
도 7은 연속적인 맵 인덱스 및 불연속적인 맵 인덱스를 설명하기 위한 도면이다.
도 7에서 하나의 메모리 블록 또는 슈퍼 블록에 포함된 페이지들과 물리 어드레스들이 도시된다.
하나의 페이지는 리드 동작의 단위일 수 있다. 하나의 페이지는 4개의 물리 어드레스들에 대응될 수 있다. 즉, 제97 물리 어드레스(PA97) 내지 제100 물리 어드레스(PA100)는 하나의 페이지를 구성하고, 제101 물리 어드레스(PA101) 내지 제104 물리 어드레스(PA104)는 하나의 페이지를 구성하고, 제173 물리 어드레스(PA173) 내지 제176 물리 어드레스(PA176)는 하나의 페이지를 구성하고, 제k-3 물리 어드레스(PAk-3) 내지 제k 물리 어드레스(PAk)는 하나의 페이지를 구성할 수 있다.
제97 논리 어드레스에 대응되는 데이터(DATA(LA97))는 제97 물리 어드레스(PA97)에 저장되고, 제98 논리 어드레스에 대응되는 데이터(DATA(LA98))는 제98 물리 어드레스(PA98)에 저장되고, 제99 논리 어드레스에 대응되는 데이터(DATA(LA99))는 제99 물리 어드레스(PA99)에 저장되고, 제100 논리 어드레스에 대응되는 데이터(DATA(LA100))는 제100 물리 어드레스(PA100)에 저장될 수 있다. 이 경우, 4개의 논리 어드레스들(LA97~LA100)에 각각 대응되는 물리 어드레스들인 제97 내지 제100 물리 어드레스들(PA97~PA100)은 연속되어 저장된다. 따라서, 제1 맵 인덱스(51)에 대응되는 물리 어드레스로써 제97논리 어드레스(LA97)에 대응되는 데이터가 저장된 시작 물리 어드레스는 제97 물리 어드레스(PA97)만을 저장하더라도, 나머지 맵 엔트리인 제98 내지 제100 논리 어드레스들(LA98~LA100)의 맵핑 정보를 쉽게 알 수 있다. 따라서, 이 경우, 맵 인덱스 단위로 맵핑 정보가 저장되어도, 맵 인덱스에 포함된 논리 어드레스들에 각각 대응되는 물리 어드레스들의 획득이 가능하다.
반대로 제2 맵 인덱스(52)에 포함된 제101 내지 제104 논리 어드레스(LA101~104)에 대응되는 데이터들은 각각 제101 물리 어드레스(PA101), 제174 물리 어드레스(PA174), 제175 물리 어드레스(PA175) 및 제104 물리 어드레스(PA104)에 분산되어 저장되어 있다. 따라서, 제2 맵 인덱스는 연속되어 저장되지 못한 맵핑 정보일 수 있다. 따라서, 제2 맵 인덱스에 대응되는 물리 어드레스로써 제101 논리 어드레스(LA101)의 데이터가 저장된 제101 물리 어드레스(PA101)를 맵핑시킨다 하더라도, 한번의 리드 동작에 의해 획득되는 데이터에 제102 논리 어드레스(LA102) 및 제103 논리 어드레스(LA103)에 대응되는 데이터를 획득할 수 없다.
도 8은 본 발명의 실시 예에 따른 스토리지 장치(50)의 동작을 설명하기 위한 도면이다.
도 8을 참조하면, 불휘발성 메모리 장치(100)는 맵 데이터 블록들 및 노멀 블록들을 포함할 수 있다. 맵 데이터 블록들은 맵 데이터를 저장할 수 있다. 맵 데이터는 복수의 맵 세그먼트들을 포함할 수 있다. 하나의 맵 세그먼트는 복수의 맵 엔트리를 포함할 수 있다. 하나의 맵 엔트리는 1개의 논리 어드레스에 관한 맵핑 정보를 포함할 수 있다. 하나의 논리 어드레스는 4KB의 데이터에 대응되는 어드레스일 수 있다. 이를 4KB 맵핑이라고 한다.
휘발성 메모리 장치(300)는 제1 맵 캐시 영역(310) 및 제2 맵 캐시 영역(320)을 포함할 수 있다. 여기서 제1 맵 캐시 영역(310)은 불휘발성 메모리 장치(100)에 저장된 맵 데이터와 같이 맵 엔트리 단위의 맵핑 정보를 포함할 수 있다. 제2 맵 캐시 영역(320)은 복수의 맵 엔트리들을 하나의 맵핑 단위로 하는 맵핑 정보를 포함할 수 있다. 구체적으로, 제2 맵 캐시 영역(320)은 맵 인덱스 단위의 맵핑 정보를 포함할 수 있다. 하나의 맵 인덱스는 복수의 맵 엔트리들을 포함할 수 있다. 즉, 하나의 맵 인덱스는 맵 엔트리 그룹에 대응될 수 있다. 예를 들어, 제1 맵 캐시 영역(310)에 포함된 맵 데이터는 4KB 맵핑 방식에 따른 맵핑 정보를 포함할 수 있다. 제2 맵 캐시 영역(320)에 포함된 맵 데이터는 16KB 맵핑 방식에 따른 맵핑 정보를 포함할 수 있다. 즉, 제1 맵 캐시 영역(310)에 포함된 맵핑 단위(맵 엔트리) 대응되는 데이터의 크기와 제2 맵 캐시 영역(320)에 포함된 맵핑 단위(맵 인덱스)에 대응되는 데이터의 크기는 다를 수 있다. 제2 맵 캐시 영역(320)에 포함된 맵핑 단위(맵 인덱스)에 대응되는 데이터의 크기는 제1 맵 캐시 영역(310)에 포함된 맵핑 단위(맵 엔트리)에 대응되는 데이터의 크기의 정수배일 수 있다. 여기서 제2 맵 캐시 영역(320)에 포함된 맵핑 단위(맵 인덱스)에 대응되는 데이터의 크기와 제1 맵 캐시 영역(310)에 포함된 맵핑 단위(맵 엔트리)에 대응되는 데이터의 크기의 비는 맵 인덱스에 포함된 맵 엔트리의 개수에 대응될 수 있다.
맵 인덱스는 복수의 맵 엔트리들을 포함할 수 있다. 실시 예에서, 4개의 맵 엔트리들이 하나의 맵 인덱스을 구성할 수 있다. 즉, 하나의 맵 인덱스는 복수의 논리 어드레스들을 포함하는 논리 어드레스 그룹에 대한 맵핑 정보를 포함할 수 있다. 여기서 맵 인덱스는 논리 어드레스 그룹과 논리 어드레스 그룹에 포함된 복수의 논리 어드레스들 중 가장 작은 논리 어드레스에 대응되는 물리 어드레스인 시작 물리 어드레스를 포함할 수 있다. 실시 예에서, 제2 맵 캐시 영역(320)은 맵 인덱스의 연속 정보를 더 포함할 수 있다. 연속정보 “1”은 맵 인덱스에 대응되는 데이터들이 연속적인 물리 어드레스에 저장되어 있음을 나타내고, 연속정보 “0”은 맵 인덱스에 대응되는 데이터들이 불연속적인 물리 어드레스에 저장되어 있음을 나타낸다. 여기서 연속적인 물리 어드레스라 함은, 메모리 컨트롤러(200)가 1번의 리드 동작에 따라 맵 인덱스에 대응되는 데이터를 획득할 수 있는지 여부일 수 있다. 즉, 연속적인 물리 어드레스에 저장된 데이터는 1번의 리드 동작에 의해 획득될 수 있으나, 불연속적인 물리 어드레스에 저장된 데이터는 복수의 리드 동작들에 의해 획득될 수 있다.
메모리 컨트롤러(200)는 맵 데이터 제어부(210) 및 동작 제어부(220)를 포함할 수 있다.
맵 데이터 제어부(210)는 불휘발성 메모리 장치(100)에 포함된 맵 데이터 블록으로부터 맵 데이터를 리드하고, 리드된 맵 데이터를 휘발성 메모리 장치(300)에 저장할 수 있다. 또는 맵 데이터 제어부(210)는 휘발성 메모리 장치(300)에 저장된 맵 데이터를 불휘발성 메모리 장치(100)의 맵 데이터 블록에 저장할 수 있다.
동작 제어부(220)는 호스트(400)의 요청에 응답하여, 노멀 블록에 데이터를 저장하거나, 노멀 블록에 저장된 데이터를 리드할 수 있다. 동작 제어부(220)는 노멀 블록에 대한 쓰기 동작 또는 리드 동작의 수행을 위해, 호스트(400)에 요청에 따라 입력된 논리 어드레스에 대응되는 물리 어드레스를 획득할 수 있다. 동작 제어부(220)는 동작이 요청된 논리 어드레스를 먼저 제1 맵 캐시 영역(310)에서 검색하고, 제1 맵 캐시 영역(310)에서 동작이 요청된 논리 어드레스에 대응되는 맵 엔트리가 발견되면, 해당 맵 엔트리로부터 물리 어드레스를 획득할 수 있다. 동작 제어부(220)는 물리 어드레스에 호스트(400)가 요청한 동작을 수행할 수 있다.
만일, 제1 맵 캐시 영역(310)에 동작이 요청된 논리 어드레스에 대응되는 맵 엔트리가 포함되어 있지 않으면, 동작 제어부(220)는 제2 맵 캐시 영역(320)을 검색할 수 있다. 동작 제어부(220)는 제2 맵 캐시 영역(320)에서 동작이 요청된 논리 어드레스에 대응되는 맵 인덱스가 발견되면, 해당 맵 인덱스의 연속 정보를 확인하고, 맵 인덱스가 물리적으로 연속되어 저장되어 있는 경우, 맵 인덱스로부터 물리 어드레스를 획득할 수 있다. 반대로 맵 인덱스가 물리적으로 연속되어 저장되어 있지 않은 경우, 동작 제어부(220)는 맵 데이터 제어부(210)를 제어하여, 물리 어드레스를 획득할 수 있다.
구체적으로, 맵 캐시 제어부(213)는 제1 맵 캐시 영역(310)에 잔여 공간이 남아 있는지를 판단할 수 있다. 만일 제1 맵 캐시 영역(310)에 잔여 공간이 남아 있으면, 맵 캐시 제어부(213)는 불휘발성 메모리 장치(100)의 맵 데이터 블록으로부터 동작이 요청된 논리 어드레스에 대응되는 맵 엔트리를 포함하는 맵 세그먼트를 리드하고, 리드된 맵 세그먼트를 제1 맵 캐시 영역(310)에 저장할 수 있다. 이후, 동작 제어부(220)는 제1 맵 캐시 영역(310)으로부터 물리 어드레스를 획득할 수 있다.
반대로, 제1 맵 캐시 영역(310)에 잔여 공간이 남아 있지 않으면, 타겟 세그먼트 결정부(211)는 제1 맵 캐시 영역(310)에 저장된 복수의 맵 세그먼트들 중 제거될 맵 세그먼트인 타겟 맵 세그먼트를 결정할 수 있다. 타겟 세그먼트는 제1 맵 캐시 영역(310)에 포함된 맵 세그먼트들 중 최근에 가장 적게 사용된 맵 세그먼트일 수 있다(Least Recently Used, LRU). 휘발성 메모리 장치(300)는 제1 맵 캐시 영역(310)에 저장된 맵 세그먼트들이 사용된 횟수에 관한 정보를 저장할 수 있다.
맵 인덱스 생성부(212)는 타겟 세그먼트에 포함된 맵 엔트리들을 이용하여 맵 인덱스를 생성할 수 있다. 맵 캐시 제어부(213)는 생성된 맵 인덱스들을 포함하는 맵 세그먼트를 제2 맵 캐시 영역(320)에 저장할 수 있다. 만일 제2 맵 캐시 영역(320)에 잔여 공간이 없는 경우에는 제1 맵 캐시 영역(310)과 동일한 방식에 따라 최근에 가장 적게 사용된 맵 세그먼트를 제2 맵 캐시 영역(320)으로부터 제거할 수 있다.
본 발명의 실시 예에서, 동작 제어부(220)는 제2 맵 캐시 영역(320)에 저장된 맵 인덱스들을 이용하여, 데이터를 이동시키는 마이그레이션 동작을 수행할 수 있다. 마이그레이션 동작은 소스 블록에 저장된 데이터를 타겟 블록으로 이동시키는 동작일 수 있다.
동작 제어부(220)는 제2 맵 캐시 영역(320)에 잔여 공간이 남아 있지 않으면, 마이그레이션 동작을 수행할 수 있다. 동작 제어부(220)는 제2 맵 캐시 영역(320)에 저장된 맵 인덱스들 중 연속 정보가 “0”인 맵 인덱스에 포함된 맵 엔트리들에 대응되는 데이터를 연속적인 물리 어드레스에 저장하는 마이그레이션 동작을 수행할 수 있다.
마이그레이션 동작을 수행한 뒤, 동작 제어부(220)는 제2 맵 캐시 영역(320)에 저장된 맵 인덱스들 중 맵핑 정보가 변경된 맵 인덱스를 갱신할 수 있다.
실시 예에서, 동작 제어부(220)는 가비지 컬렉션 동작, 리드 리클레임 동작 또는 웨어 레벨링 동작을 수행할 때, 데이터를 옮길 메모리 블록을 선정함에 있어, 제2 맵 캐시 영역(320)에 저장된 맵 인덱스들을 이용할 수 있다.
예를 들어, 동작 제어부(220)는, 제2 맵 캐시 영역(320)에 저장된 맵 인덱스들 중 연속 정보가 “0”인 맵 인덱스에 포함된 맵 엔트리들에 대응되는 데이터가 저장된 메모리 블록을 가비지 컬렉션의 희생블록으로 결정하고, 희생블록에 저장된 유효 데이터를 다른 메모리 블록으로 이동시킬 수 있다. 이를 통해, 동작 제어부(220)는 프리 블록의 확보를 위한 가비지 컬렉션을 수행함과 동시에, 데이터가 연속되는 물리 어드레스에 저장되도록 메모리 장치(100)를 제어할 수 있다.
실시 예에서, 동작 제어부(220)는, 제2 맵 캐시 영역(320)에 저장된 맵 인덱스들 중 연속 정보가 “0”인 맵 인덱스에 포함된 맵 엔트리들에 대응되는 데이터가 저장된 메모리 블록을 리드 리클레임을 수행할 소스 블록으로 결정할 수 있다. 동작 제어부(220)는, 소스 블록에 저장된 유효 데이터를 다른 메모리 블록으로 이동시킬 수 있다. 이를 통해, 동작 제어부(220)는 리드 디스터브에 의해 문턱전압이 변경될 데이터를 다른 메모리 블록으로 옮김과 동시에 데이터가 연속되는 물리 어드레스에 저장되도록 메모리 장치(100)를 제어할 수 있다.
실시 예에서, 동작 제어부(220)는, 제2 맵 캐시 영역(320)에 저장된 맵 인덱스들 중 연속 정보가 “0”인 맵 인덱스에 포함된 맵 엔트리들에 대응되는 데이터가 저장된 메모리 블록을 웨어 레벨링을 수행할 소스 블록으로 결정할 수 있다. 동작 제어부(220)는, 소스 블록에 저장된 유효 데이터를 다른 메모리 블록으로 이동시킬 수 있다. 이를 통해, 동작 제어부(220)는 메모리 블록의 수명을 관리함과 동시에 데이터가 연속되는 물리 어드레스에 저장되도록 메모리 장치(100)를 제어할 수 있다.
도 9는 본 발명의 일 실시 예에 따른 스토리지 장치의 쓰기 동작 방법을 나타낸 순서도이다.
도 9를 참조하면, S901단계에서, 스토리지 장치는, 호스트로부터 쓰기 요청을 수신할 수 있다.
S903단계에서, 스토리지 장치는, 쓰기 요청에 포함된 쓰기 어드레스에 대응되는 맵 엔트리를 제1 맵 캐시 영역에서 검색할 수 있다.
S905단계에서, 스토리지 장치는, 제1 맵 캐시 영역에 쓰기 어드레스에 대응되는 맵 엔트리가 포함되어 있는지를 판단할 수 있다. 판단결과, 제1 맵 캐시 영역에 쓰기 어드레스에 대응되는 맵 엔트리가 포함되어 있으면, S907단계로 진행하고, 그렇지 않으면, S915단계로 진행한다.
S907단계에서, 스토리지 장치는, 제1 맵 캐시 영역에 포함된 맵 엔트리로부터 쓰기 요청된 논리 어드레스에 대응되는 물리 어드레스를 획득할 수 있다.
S909단계에서, 스토리지 장치는, 획득한 물리 어드레스에 저장된 데이터를 리드할 수 있다.
S911단계에서, 스토리지 장치는, 리드된 데이터 중 쓰기 데이터에 대응되는 부분을 쓰기 데이터로 변경할 수 있다.
S913단계에서, 스토리지 장치는, 변경된 데이터를 새로운 프리 블록에 저장할 수 있다.
S915단계에서, 스토리지 장치는, 쓰기 요청에 포함된 쓰기 어드레스에 대응되는 맵 엔트리를 제2 맵 캐시 영역에서 검색할 수 있다.
S917단계에서, 스토리지 장치는, 제2 맵 캐시 영역에 쓰기 어드레스에 대응되는 맵 인덱스가 포함되어 있고, 연속된 물리 어드레스들에 저장되어 있는지를 판단할 수 있다. 판단결과, 제2 맵 캐시 영역에 쓰기 어드레스에 대응되는 맵 인덱스가 포함되어 있고, 해당 맵 인덱스에 대응되는 데이터가 연속되는 물리 어드레스에 저장되어 있으면, S919단계로 진행하고, 그렇지 않으면, S921단계로 진행한다.
S919단계에서, 스토리지 장치는, 제2 맵 캐시 영역으로부터 물리 어드레스를 획득할 수 있다.
S921단계에서, 스토리지 장치는, 제1 맵 캐시 영역에 잔여 공간이 존재하는지 여부를 판단할 수 있다. 판단결과, 제1 맵 캐시 영역에 잔여 공간이 존재하면, S923단계로 진행하고, 그렇지 않으면, S927단계로 진행한다.
S923단계에서, 스토리지 장치는, 메모리 장치에 저장된 맵 데이터 블록으로부터 쓰기 어드레스가 속한 맵 세그먼트를 리드할 수 있다.
S925단계에서, 스토리지 장치는, 리드한 맵 세그먼트를 제1 맵 캐시 영역에 저장할 수 있다.
S927단계에서, 스토리지 장치는, 제1 맵 캐시 영역에 저장된 맵 세그먼트들 중 최근에 가장 적게 사용된 맵 세그먼트를 타겟 세그먼트로 결정할 수 있다.
S929단계에서, 스토리지 장치는, 타겟 세그먼트를 기초로 맵 인덱스를 생성할 수 있다. S931단계에서, 스토리지 장치는, 생성된 맵 인덱스를 제2 맵 캐시 영역에 저장할 수 있다.
S933단계에서, 스토리지 장치는, 타겟 세그먼트를 제1 맵 캐시 영역으로부터 제거할 수 있다.
도 10은 본 발명의 다른 실시 예에 따른 스토리지 장치의 리드 동작 방법을 나타낸 순서도이다.
도 10을 참조하면, S1001단계에서, 스토리지 장치는, 호스트로부터 리드 요청을 수신할 수 있다.
S1003단계에서, 스토리지 장치는, 리드 요청에 포함된 리드 어드레스에 대응되는 맵 엔트리를 제1 맵 캐시 영역에서 검색할 수 있다.
S1005단계에서, 스토리지 장치는, 제1 맵 캐시 영역에 리드 어드레스에 대응되는 맵 엔트리가 포함되어 있는지를 판단할 수 있다. 판단결과, 제1 맵 캐시 영역에 리드 어드레스에 대응되는 맵 엔트리가 포함되어 있으면, S1007단계로 진행하고, 그렇지 않으면, S1013단계로 진행한다.
S1007단계에서, 스토리지 장치는, 제1 맵 캐시 영역에 포함된 맵 엔트리로부터 리드 요청된 논리 어드레스에 대응되는 물리 어드레스를 획득할 수 있다.
S1009단계에서, 스토리지 장치는, 획득한 물리 어드레스에 저장된 데이터를 리드할 수 있다.
S1011단계에서, 스토리지 장치는, 리드된 데이터를 호스트로 출력할 수 있다.
S1013단계에서, 스토리지 장치는, 리드 요청에 포함된 리드 어드레스에 대응되는 맵 엔트리를 제2 맵 캐시 영역에서 검색할 수 있다.
S1015단계에서, 스토리지 장치는, 제2 맵 캐시 영역에 리드 어드레스에 대응되는 맵 인덱스가 포함되어 있고, 연속된 물리 어드레스들에 저장되어 있는지를 판단할 수 있다. 판단결과, 제2 맵 캐시 영역에 리드 어드레스에 대응되는 맵 인덱스가 포함되어 있고, 해당 맵 인덱스에 대응되는 데이터가 연속되는 물리 어드레스에 저장되어 있으면, S1017단계로 진행하고, 그렇지 않으면, S1019단계로 진행한다.
S1017단계에서, 스토리지 장치는, 제2 맵 캐시 영역으로부터 물리 어드레스를 획득할 수 있다.
S1019단계에서, 스토리지 장치는, 제1 맵 캐시 영역에 잔여 공간이 존재하는지 여부를 판단할 수 있다. 판단결과, 제1 맵 캐시 영역에 잔여 공간이 존재하면, S1021단계로 진행하고, 그렇지 않으면, S1025단계로 진행한다.
S1021단계에서, 스토리지 장치는, 메모리 장치에 저장된 맵 데이터 블록으로부터 리드 어드레스가 속한 맵 세그먼트를 리드할 수 있다.
S1023단계에서, 스토리지 장치는, 리드한 맵 세그먼트를 제1 맵 캐시 영역에 저장할 수 있다.
S1025단계에서, 스토리지 장치는, 제1 맵 캐시 영역에 저장된 맵 세그먼트들 중 최근에 가장 적게 사용된 맵 세그먼트를 타겟 세그먼트로 결정할 수 있다.
S1027단계에서, 스토리지 장치는, 타겟 세그먼트를 기초로 맵 인덱스를 생성할 수 있다. S1029단계에서, 스토리지 장치는, 생성된 맵 인덱스를 제2 맵 캐시 영역에 저장할 수 있다.
S1031단계에서, 스토리지 장치는, 타겟 세그먼트를 제1 맵 캐시 영역으로부터 제거할 수 있다.
도 11은 도 1의 메모리 컨트롤러의 다른 실시 예를 나타낸 도면이다.
도 11을 참조하면, 메모리 컨트롤러(800)는 프로세서(810), RAM(820), 에러 정정 회로(830), 호스트 인터페이스(840), ROM(850), 및 플래시 인터페이스(860)를 포함할 수 있다.
프로세서(810)는 메모리 컨트롤러(800)의 제반 동작을 제어할 수 있다. RAM(820)은 메모리 컨트롤러(800)의 버퍼 메모리, 캐시 메모리, 동작 메모리 등으로 사용될 수 있다. 예시적으로, 도 1을 참조하여 설명된 엑세스 제어부(210)는 프로세서(810)가 수행하는 펌웨어에 포함된 소프트 웨어의 형태로 RAM(820) 또는 ROM(850)에 저장될 수 있다.
ROM(850)은 메모리 컨트롤러(800)가 동작하는데 요구되는 다양한 정보들을 펌웨어 형태로 저장할 수 있다.
메모리 컨트롤러(800)는 호스트 인터페이스(840)를 통해 외부 장치(예를 들어, 호스트(400), 애플리케이션 프로세서 등)와 통신할 수 있다.
메모리 컨트롤러(800)는 플래시 인터페이스(860)를 통해 불휘발성 메모리 장치(100)와 통신할 수 있다. 메모리 컨트롤러(800)는 플래시 인터페이스(860)를 통해 커맨드(CMD), 어드레스(ADDR), 및 제어 신호(CTRL) 등을 불휘발성 메모리 장치(100)로 전송할 수 있고, 데이터(DATA)를 수신할 수 있다. 예시적으로, 플래시 인터페이스(860)는 낸드 인터페이스(NAND Interface)를 포함할 수 있다.
도 12는 본 발명의 실시 예에 따른 스토리지 장치가 적용된 메모리 카드 시스템을 보여주는 블록도이다.
도 12를 참조하면, 메모리 카드 시스템(2000)은 메모리 컨트롤러(2100), 메모리 장치(2200), 및 커넥터(2300)를 포함한다.
메모리 컨트롤러(2100)는 메모리 장치(2200)와 연결된다. 메모리 컨트롤러(2100)는 메모리 장치(2200)를 액세스하도록 구성된다. 예를 들어, 메모리 컨트롤러(2100)는 메모리 장치(2200)의 리드, 프로그램, 소거, 그리고 배경(background) 동작을 제어하도록 구성될 수 있다. 메모리 컨트롤러(2100)는 메모리 장치(2200) 및 호스트(Host) 사이에 인터페이스를 제공하도록 구성된다. 메모리 컨트롤러(2100)는 메모리 장치(2200)를 제어하기 위한 펌웨어(firmware)를 구동하도록 구성된다. 메모리 컨트롤러(2100)는 도 1을 참조하여 설명된 메모리 컨트롤러(200)와 동일하게 구현될 수 있다.
예시적으로, 메모리 컨트롤러(2100)는 램(RAM, Random Access Memory), 프로세싱 유닛(processing unit), 호스트 인터페이스(host interface), 메모리 인터페이스(memory interface), 에러 정정부와 같은 구성 요소들을 포함할 수 있다.
메모리 컨트롤러(2100)는 커넥터(2300)를 통해 외부 장치와 통신할 수 있다. 메모리 컨트롤러(2100)는 특정한 통신 규격에 따라 외부 장치(예를 들어, 호스트)와 통신할 수 있다. 예시적으로, 메모리 컨트롤러(2100)는 USB (Universal Serial Bus), MMC (multimedia card), eMMC (embeded MMC), PCI (peripheral component interconnection), PCI-E (PCI-express), ATA (Advanced Technology Attachment), Serial-ATA, Parallel-ATA, SCSI (small computer system interface), ESDI (enhanced small disk interface), IDE (Integrated Drive Electronics), 파이어와이어 (Firewire), UFS(Universal Flash Storage), WIFI, Bluetooth, NVMe 등과 같은 다양한 통신 규격들 중 적어도 하나를 통해 외부 장치와 통신하도록 구성된다. 예시적으로, 커넥터(2300)는 상술된 다양한 통신 규격들 중 적어도 하나에 의해 정의될 수 있다.
예시적으로, 메모리 장치(2200)는 EEPROM (Electrically Erasable and Programmable ROM), 낸드 플래시 메모리, 노어 플래시 메모리, PRAM (Phase-change RAM), ReRAM (Resistive RAM), FRAM (Ferroelectric RAM), STT-MRAM(Spin Transfer Torque Magnetic RAM) 등과 같은 다양한 비휘발성 메모리 소자들로 구성될 수 있다.
메모리 컨트롤러(2100) 및 메모리 장치(2200)는 하나의 반도체 장치로 집적되어, 메모리 카드를 구성할 수 있다. 예를 들면, 메모리 컨트롤러(2100) 및 메모리 장치(2200)는 하나의 반도체 장치로 집적되어 PC 카드(PCMCIA, personal computer memory card international association), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro, eMMC), SD 카드(SD, miniSD, microSD, SDHC), 범용 플래시 기억장치(UFS) 등과 같은 메모리 카드를 구성할 수 있다.
도 13은 본 발명의 실시 예에 따른 스토리지 장치가 적용된 SSD(Solid State Drive) 시스템을 보여주는 블록도이다.
도 13을 참조하면, SSD 시스템(3000)은 호스트(3100) 및 SSD(3200)를 포함한다. SSD(3200)는 신호 커넥터(3001)를 통해 호스트(3100)와 신호를 주고 받고, 전원 커넥터(3002)를 통해 전원을 입력 받는다. SSD(3200)는 SSD 컨트롤러(3210), 복수의 플래시 메모리들(3221~322n), 보조 전원 장치(3230), 및 버퍼 메모리(3240)를 포함한다.
본 발명의 실시 예에 따르면, SSD 컨트롤러(3210)는 도 1을 참조하여 설명된 메모리 컨트롤러(200)의 기능을 수행할 수 있다.
SSD 컨트롤러(3210)는 호스트(3100)로부터 수신된 신호에 응답하여 복수의 플래시 메모리들(3221~322n)을 제어할 수 있다. 예시적으로, 신호는 호스트(3100) 및 SSD(3200)의 인터페이스에 기반된 신호들일 수 있다. 예를 들어, 신호는 USB (Universal Serial Bus), MMC (multimedia card), eMMC (embeded MMC), PCI (peripheral component interconnection), PCI-E (PCI-express), ATA (Advanced Technology Attachment), Serial-ATA, Parallel-ATA, SCSI (small computer system interface), ESDI (enhanced small disk interface), IDE (Integrated Drive Electronics), 파이어와이어 (Firewire), UFS(Universal Flash Storage), WIFI, Bluetooth, NVMe 등과 같은 인터페이스들 중 적어도 하나에 의해 정의된 신호일 수 있다.
보조 전원 장치(3230)는 전원 커넥터(3002)를 통해 호스트(3100)와 연결된다. 보조 전원 장치(3230)는 호스트(3100)로부터 전원을 입력 받고, 충전할 수 있다. 보조 전원 장치(3230)는 호스트(3100)로부터의 전원 공급이 원활하지 않을 경우, SSD(3200)의 전원을 제공할 수 있다. 예시적으로, 보조 전원 장치(3230)는 SSD(3200) 내에 위치할 수도 있고, SSD(3200) 밖에 위치할 수도 있다. 예를 들면, 보조 전원 장치(3230)는 메인 보드에 위치하며, SSD(3200)에 보조 전원을 제공할 수도 있다.
버퍼 메모리(3240)는 SSD(3200)의 버퍼 메모리로 동작한다. 예를 들어, 버퍼 메모리(3240)는 호스트(3100)로부터 수신된 데이터 또는 복수의 플래시 메모리들(3221~322n)로부터 수신된 데이터를 임시 저장하거나, 플래시 메모리들(3221~322n)의 메타 데이터(예를 들어, 매핑 테이블)를 임시 저장할 수 있다. 버퍼 메모리(3240)는 DRAM, SDRAM, DDR SDRAM, LPDDR SDRAM, GRAM 등과 같은 휘발성 메모리 또는 FRAM, ReRAM, STT-MRAM, PRAM 등과 같은 비휘발성 메모리들을 포함할 수 있다.
도 14는 본 발명의 실시 예에 따른 스토리지 장치가 적용된 사용자 시스템을 보여주는 블록도이다.
도 14를 참조하면, 사용자 시스템(4000)은 애플리케이션 프로세서(4100), 메모리 모듈(4200), 네트워크 모듈(4300), 스토리지 모듈(4400), 및 사용자 인터페이스(4500)를 포함한다.
애플리케이션 프로세서(4100)는 사용자 시스템(4000)에 포함된 구성 요소들, 운영체제(OS; Operating System), 또는 사용자 프로그램 등을 구동시킬 수 있다. 예시적으로, 애플리케이션 프로세서(4100)는 사용자 시스템(4000)에 포함된 구성 요소들을 제어하는 컨트롤러들, 인터페이스들, 그래픽 엔진 등을 포함할 수 있다. 애플리케이션 프로세서(4100)는 시스템-온-칩(SoC; System-on-Chip)으로 제공될 수 있다.
메모리 모듈(4200)은 사용자 시스템(4000)의 주 메모리, 동작 메모리, 버퍼 메모리, 또는 캐쉬 메모리로 동작할 수 있다. 메모리 모듈(4200)은 DRAM, SDRAM, DDR SDRAM, DDR2 SDRAM, DDR3 SDRAM, LPDDR SDARM, LPDDR2 SDRAM, LPDDR3 SDRAM 등과 같은 휘발성 랜덤 액세스 메모리 또는 PRAM, ReRAM, MRAM, FRAM 등과 같은 비휘발성 랜덤 액세스 메모리를 포함할 수 있다. 예시적으로 애플리케이션 프로세서(4100) 및 메모리 모듈(4200)은 POP(Package on Package)를 기반으로 패키지화되어 하나의 반도체 패키지로 제공될 수 있다.
네트워크 모듈(4300)은 외부 장치들과 통신을 수행할 수 있다. 예시적으로, 네트워크 모듈(4300)은 CDMA(Code Division Multiple Access), GSM(Global System for Mobile communication), WCDMA(wideband CDMA), CDMA-2000, TDMA(Time Dvision Multiple Access), LTE(Long Term Evolution), Wimax, WLAN, UWB, 블루투스, Wi-Fi 등과 같은 무선 통신을 지원할 수 있다. 예시적으로, 네트워크 모듈(4300)은 애플리케이션 프로세서(4100)에 포함될 수 있다.
스토리지 모듈(4400)은 데이터를 저장할 수 있다. 예를 들어, 스토리지 모듈(4400)은 애플리케이션 프로세서(4100)로부터 수신한 데이터를 저장할 수 있다. 또는 스토리지 모듈(4400)은 스토리지 모듈(4400)에 저장된 데이터를 애플리케이션 프로세서(4100)로 전송할 수 있다. 예시적으로, 스토리지 모듈(4400)은 PRAM(Phase-change RAM), MRAM(Magnetic RAM), RRAM(Resistive RAM), NAND flash, NOR flash, 3차원 구조의 NAND 플래시 등과 같은 비휘발성 반도체 메모리 소자로 구현될 수 있다. 예시적으로, 스토리지 모듈(4400)은 사용자 시스템(4000)의 메모리 카드, 외장형 드라이브 등과 같은 탈착식 저장 매체(removable drive)로 제공될 수 있다.
예시적으로, 스토리지 모듈(4400)은 복수의 비휘발성 메모리 장치들을 포함할 수 있고, 복수의 비휘발성 메모리 장치들은 도 1을 참조하여 설명된 불휘발성 메모리 장치(100)와 동일하게 동작할 수 있다. 스토리지 모듈(4400)은 도 1을 참조하여 설명된 스토리지 장치(50)와 동일하게 동작할 수 있다.
사용자 인터페이스(4500)는 애플리케이션 프로세서(4100)에 데이터 또는 명령어를 입력하거나 또는 외부 장치로 데이터를 출력하는 인터페이스들을 포함할 수 있다. 예시적으로, 사용자 인터페이스(4500)는 키보드, 키패드, 버튼, 터치 패널, 터치 스크린, 터치 패드, 터치 볼, 카메라, 마이크, 자이로스코프 센서, 진동 센서, 압전 소자 등과 같은 사용자 입력 인터페이스들을 포함할 수 있다. 사용자 인터페이스(4500)는 LCD (Liquid Crystal Display), OLED (Organic Light Emitting Diode) 표시 장치, AMOLED (Active Matrix OLED) 표시 장치, LED, 스피커, 모니터 등과 같은 사용자 출력 인터페이스들을 포함할 수 있다.
50: 스토리지 장치
100: 불휘발성 메모리 장치
200: 메모리 컨트롤러
300: 휘발성 메모리 장치
310: 제1 맵 캐시 영역
320: 제2 맵 캐시 영역
400: 호스트

Claims (22)

  1. 호스트가 제공한 논리 어드레스와 물리 어드레스간의 맵핑 정보를 포함하는 복수의 맵 세그먼트들을 포함하는 맵 데이터를 저장하는 불휘발성 메모리 장치;
    상기 맵 데이터를 하나의 논리 어드레스에 대응하는 맵 엔트리 단위로 임시 저장하는 제1 맵 캐시 영역 및 상기 맵 데이터를 복수의 논리 어드레스들에 대응하는 맵 인덱스 단위로 임시 저장하는 제2 맵 캐시 영역을 포함하는 휘발성 메모리 장치; 및
    상기 호스트로부터 입력된 동작 요청에 응답하여, 상기 동작 요청의 논리 어드레스에 대응되는 물리 어드레스를 상기 제1 맵 캐시 영역에서 획득하고, 상기 제1 맵 캐시 영역에 상기 동작 요청의 논리 어드레스에 대응되는 물리 어드레스가 없으면, 상기 제2 맵 캐시 영역에서 상기 동작 요청의 논리 어드레스에 대응되는 물리 어드레스를 획득하고, 획득한 물리 어드레스에 대해 상기 동작 요청에 대응하는 동작을 수행하도록 상기 불휘발성 메모리 장치를 제어하는 메모리 컨트롤러를 포함하는 스토리지 장치.
  2. 제 1항에 있어서, 상기 제1 맵 캐시 영역은,
    상기 복수의 맵 세그먼트들 중 제1 맵 세그먼트들을 포함하고,
    상기 제1 맵 세그먼트들은 각각 복수의 맵 엔트리들을 포함하는 스토리지 장치.
  3. 제 2항에 있어서, 상기 제2 맵 캐시 영역은,
    상기 복수의 맵 세그먼트들 중 제2 맵 세그먼트들을 포함하고,
    상기 제2 맵 세그먼트들은 각각 복수의 맵 인덱스들을 포함하는 스토리지 장치.
  4. 제 3항에 있어서, 상기 복수의 맵 인덱스들은,
    각각 복수의 맵 엔트리들에 대응되는 물리 어드레스들을 포함하는 스토리지 장치.
  5. 제 1항에 있어서, 상기 메모리 컨트롤러는,
    상기 동작 요청의 논리 어드레스를 상기 제1 맵 캐시 영역에서 검색하고, 상기 제1 맵 캐시 영역에서 상기 동작 요청의 논리 어드레스에 대응되는 맵 엔트리가 발견되면, 상기 동작 요청의 논리 어드레스에 대응되는 맵 엔트리로부터 상기 동작 요청의 논리 어드레스에 대응되는 물리 어드레스를 획득하고, 상기 동작 요청의 논리 어드레스에 대응되는 물리 어드레스에 상기 동작 요청에 대응하는 동작을 수행하도록 상기 휘발성 메모리 장치 및 상기 불휘발성 메모리 장치를 제어하는 동작 제어부를 포함하는 스토리지 장치.
  6. 제 5항에 있어서, 상기 동작 제어부는,
    상기 제1 맵 캐시 영역에서 상기 동작 요청의 논리 어드레스에 대응되는 맵 엔트리가 발견되지 않으면, 상기 동작 요청의 논리 어드레스를 상기 제2 맵 캐시 영역에서 검색하고, 상기 제2 맵 캐시 영역에서 상기 동작 요청의 논리 어드레스에 대응되는 맵 인덱스가 발견되면, 상기 동작 요청의 논리 어드레스에 대응되는 맵 인덱스로부터 상기 동작 요청의 논리 어드레스에 대응되는 물리 어드레스를 획득하고, 상기 동작 요청의 논리 어드레스에 대응되는 물리 어드레스에 상기 동작 요청에 대응하는 동작을 수행하도록 상기 휘발성 메모리 장치 및 상기 불휘발성 메모리 장치를 제어하는 스토리지 장치.
  7. 제 6항에 있어서, 상기 메모리 컨트롤러는,
    상기 제1 맵 캐시 영역에 잔여 공간이 남아 있는지를 판단하고, 판단 결과에 따라 상기 제1 맵 캐시 영역에 포함된 제1 맵 세그먼트들 중 적어도 하나의 타겟 세그먼트를 제거하고, 상기 적어도 하나의 타겟 세그먼트를 상기 제2 맵 캐시 영역에 저장하도록 상기 휘발성 메모리를 제어하는 맵 캐시 제어부;를 더 포함하는 스토리지 장치.
  8. 제 7항에 있어서, 상기 메모리 컨트롤러는,
    상기 제1 맵 세그먼트들 중 최근에 가장 적게 사용된 맵 세그먼트를 상기 적어도 하나의 타겟 세그먼트로 결정하는 타겟 세그먼트 결정부; 및
    상기 타겟 세그먼트에 포함된 맵 엔트리들을 이용하여 맵 인덱스들을 생성하는 맵 인덱스 생성부를 더 포함하는 스토리지 장치.
  9. 제 6항에 있어서, 제2 맵 캐시 영역은,
    상기 맵 인덱스에 대응되는 데이터가 연속되는 물리 어드레스들에 저장되었는지를 나타내는 연속 정보를 더 포함하는 스토리지 장치.
  10. 제 9항에 있어서, 제2 맵 캐시 영역은,
    상기 맵 인덱스에 포함된 논리 어드레스 그룹들 및 상기 맵 인덱스에 포함된 논리 어드레스 그룹들 중 가장 작은 논리 어드레스에 대응되는 물리 어드레스의 맵핑 정보를 포함하는 스토리지 장치.
  11. 제 10항에 있어서,
    상기 연속 정보가 상기 맵 인덱스에 대응되는 데이터가 연속되는 물리 어드레스들에 저장되었음을 나타내면, 상기 맵 인덱스에 대응되는 데이터는 동시에 획득될 수 있는 스토리지 장치.
  12. 제 10항에 있어서,
    상기 연속 정보가 상기 맵 인덱스에 대응되는 데이터가 불연속되는 물리 어드레스들에 저장되었음을 나타내면, 상기 맵 인덱스에 대응되는 데이터는 복수의 리드 동작에 따라 획득될 있는 스토리지 장치.
  13. 제 9항에 있어서, 상기 불휘발성 메모리 장치는,
    복수의 메모리 블록들을 포함하고,
    상기 메모리 컨트롤러는,
    상기 제2 맵 캐시 영역에 저장된 맵 인덱스들 중 데이터가 불연속한 물리 어드레스들에 저장되었음을 나타내는 연속 정보를 갖는 맵 인덱스에 포함된 복수의 맵 엔트리들에 대응되는 데이터를 다른 메모리 블록으로 이동시키는 마이그레이션 동작을 수행하는 스토리지 장치.
  14. 맵 데이터 블록 및 노멀 블록들을 포함하는 불휘발성 메모리 장치;
    상기 맵 데이터 블록에 저장된 복수의 맵 세그먼트들 중 일부에 포함된 맵 데이터를 제1 맵핑 단위로 임시 저장하는 제1 맵 캐시 영역 및 상기 제1 맵 캐시 영역에서 제거된 맵 세그먼트에 포함된 맵 데이터를 제2 맵핑 단위로 임시 저장하는 제2 맵 캐시 영역을 포함하는 휘발성 메모리 장치; 및
    호스트로부터 수신한 동작 요청에 포함된 논리 어드레스에 관한 물리 어드레스를 상기 제1 맵 캐시 영역 및 제2 맵 캐시 영역으로부터 획득하고, 상기 동작 요청에 포함된 논리 어드레스에 관한 물리 어드레스를 기초로 상기 불휘발성 메모리 장치가 상기 동작 요청에 대응하는 동작을 수행하도록 제어하는 메모리 컨트롤러;를 포함하고,
    상기 제1 맵핑 단위에 대응되는 데이터의 크기는,
    상기 제2 맵핑 단위에 대응되는 데이터의 크기보다 작은 스토리지 장치.
  15. 제 14항에 있어서, 상기 제1 맵핑 단위에 포함된 논리 어드레스의 개수는,
    상기 제2 맵핑 단위에 포함된 논리 어드레스의 개수보다 작은 스토리지 장치.
  16. 제 14항에 있어서, 상기 제2 맵핑 단위에 포함된 논리 어드레스의 개수는,
    상기 제1 맵핑 단위에 포함된 논리 어드레스의 개수의 정수배인 스토리지 장치.
  17. 제 14항에 있어서, 상기 노멀 블록들은 각각
    복수의 페이지들을 포함하고,
    상기 제2 맵핑 단위에 포함된 논리 어드레스의 개수는,
    상기 복수의 페이지들 중 하나의 페이지에 대응되는 물리 어드레스들의 개수인 스토리지 장치.
  18. 제 14항에 있어서, 상기 제2 맵핑 단위에 포함된 논리 어드레스들에 대응되는 물리 어드레스들에 저장된 데이터는 한 번의 리드 동작에 의해 획득될 수 있는 스토리지 장치.
  19. 제 14항에 있어서, 상기 제1 맵핑 단위는,
    하나의 논리 어드레스 및 상기 하나의 논리 어드레스에 대응되는 하나의 물리 어드레스를 포함하는 스토리지 장치.
  20. 제 14항에 있어서, 상기 제2 맵핑 단위는,
    복수의 논리 어드레스들 및 상기 복수의 논리 어드레스들에 대응되는 하나의 물리 어드레스를 포함하는 스토리지 장치.
  21. 제 20항에 있어서, 상기 하나의 물리 어드레스는,
    상기 복수의 논리 어드레스들 중 어느 하나의 논리 어드레스에 대응되는 물리 어드레스인 스토리지 장치.
  22. 제 14항에 있어서, 상기 제2 맵 캐시 영역은,
    상기 제2 맵핑 단위에 대응되는 데이터가 연속되는 물리 어드레스들에 저장되었는지를 나타내는 연속정보를 더 포함하고,
    상기 메모리 컨트롤러는,
    상기 제2 맵 캐시 영역에 저장된 제2 맵핑 단위들 중 데이터가 불연속한 물리 어드레스들에 저장되었음을 나타내는 연속정보를 갖는 제2 맵핑 단위에 대응되는 데이터를 상기 노멀 블록들 중 어느 하나의 블록으로 이동시키는 스토리지 장치.
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