KR20190006627A - 직렬화기, 이를 포함하는 데이터 전송 회로, 반도체 장치 및 시스템 - Google Patents
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Abstract
직렬화기는 프리 버퍼 스테이지 및 메인 버퍼 스테이지를 포함할 수 있다. 상기 프리 버퍼 스테이지는 복수의 프리 클럭 신호에 동기하여 복수의 신호를 각각 버퍼링하여 복수의 지연 신호를 생성할 수 있다. 상기 메인 버퍼 스테이지는 복수의 메인 클럭 신호에 동기하여 상기 복수의 지연 신호를 각각 버퍼링하여 출력 신호를 생성할 수 있다. 상기 복수의 프리 클럭 신호는 상기 복수의 메인 클럭 신호와 위상 차이를 가질 수 있다.
Description
본 발명은 반도체 기술에 관한 것으로, 더 상세하게는 직렬화기, 이를 포함하는 데이터 전송 회로, 반도체 장치 및 시스템에 관한 것이다.
전자장치는 많은 전자 구성요소를 포함하고 있고, 그 중 컴퓨터 시스템 반도체로 구성된 많은 전자 구성요소들을 포함할 수 있다. 컴퓨터 시스템 구성하는 반도체 장치들은 클럭에 동기하여 데이터를 전송할 수 있고, 직렬 통신을 수행할 수 있다. 상기 반도체 장치들은 반도체 장치 내부에서 많은 용량의 데이터를 빠르게 처리하기 위해서 다른 반도체 장치로부터 직렬로 입력되는 데이터를 수신하여 병렬 형태로 변환한다. 또한, 상기 반도체 장치들은 병렬 형태의 내부 데이터를 직렬 형태로 변환하고, 변환된 데이터를 다른 반도체 장치로 출력할 수 있다. 즉, 상기 반도체 장치들은 데이터 버스를 통해 직렬 통신을 수행할 수 있도록 병렬 형태의 데이터를 직렬 형태의 데이터로 변환하는 직렬화기를 포함할 수 있다.
상기 직렬화기는 클럭의 에지에 동기하여 복수의 데이터를 순차적으로 출력하는 구성을 갖는 것이 일반적이다. 현재, 컴퓨터 시스템 및 반도체 장치의 개발경향은 고속화 및 저전력화이다. 시스템의 동작 속도가 높아지면서 클럭의 속도는 계속해서 빨라지고 있고, 시스템이 저전력화되면서, 클럭 및 데이터의 진폭이 감소하고 있다. 따라서, 최근 기술 경향에 맞춰 정확하게 데이터를 변환할 수 있는 직렬화기가 필요하다.
본 발명의 실시예는 대응 위상의 이전 위상을 갖는 클럭 신호로 신호를 프리 버퍼링하고, 대응 위상을 갖는 클럭 신호로 상기 신호를 메인 버퍼링하여 출력 신호를 생성할 수 있는 직렬화기, 이를 포함하는 데이터 전송 회로, 반도체 장치 및 시스템을 제공할 수 있다.
본 발명의 실시예에 따른 직렬화기는 복수의 프리 클럭 신호에 동기하여 복수의 신호를 각각 버퍼링하여 복수의 지연 신호를 생성하는 프리 버퍼 스테이지; 및 복수의 메인 클럭 신호에 동기하여 상기 복수의 지연 신호를 각각 버퍼링하여 출력 신호를 생성하는 메인 버퍼 스테이지를 포함하고, 상기 복수의 프리 클럭 신호는 상기 복수의 메인 클럭 신호와 위상 차이를 가질 수 있다.
본 발명의 실시예에 따른 직렬화기는 제 1 클럭 신호에 동기하여 제 1 신호를 버퍼링하여 제 1 지연 신호를 생성하고, 제 2 클럭 신호에 동기하여 제 2 신호를 버퍼링하여 제 2 지연 신호를 생성하는 프리 버퍼 스테이지; 및 상기 제 2 클럭 신호에 동기하여 상기 제 1 지연 신호를 버퍼링하여 출력 신호를 생성하는 메인 버퍼 스테이지를 포함할 수 있다.
본 발명의 실시예에 따른 직렬화기는 제 1 내지 제 4 클럭 신호에 각각 동기하여 제 1 내지 제 4 신호를 각각 버퍼링하여 제 1 내지 제 4 지연 신호를 생성하는 프리 버퍼 스테이지; 및 상기 제 1 내지 제 4 클럭 신호에 각각 동기하여 상기 제 1 내지 제 4 지연 신호를 각각 버퍼링하여 출력 신호를 생성하는 메인 버퍼 스테이지를 포함할 수 있다.
본 발명의 실시예에 따른 데이터 전송 회로는 복수의 내부 데이터 그룹을 정렬하여 제 1 내지 제 4 데이터를 출력하는 파이프 래치 회로; 제 1 내지 제 4 클럭 신호에 각각 동기하여 상기 제 1 내지 제 4 데이터를 각각 버퍼링하여 제 1 내지 제 4 지연 데이터를 생성하는 프리 버퍼 스테이지; 및 상기 제 1 내지 제 4 클럭 신호에 각각 동기하여 상기 제 1 내지 제 4 지연 데이터를 각각 버퍼링하여 출력 데이터를 생성하는 메인 버퍼 스테이지를 포함할 수 있다.
본 발명의 실시예는 반도체 장치의 고속 동작을 가능하게 하고, 동작 신뢰성을 향상시킬 수 있다.
도 1은 본 발명의 실시예에 따른 직렬화기의 구성을 보여주는 도면,
도 2는 도 1에 도시된 직렬화기의 구성을 보여주는 블록도,
도 3은 도 2에 도시된 제 1 프리 버퍼의 구성을 보여주는 도면,
도 4는 도 1에 도시된 메인 버퍼 스테이지의 구성을 보여주는 도면,
도 5a 및 5b는 본 발명의 실시예에 따른 직렬화기의 동작을 보여주는 타이밍도,
도 6은 본 발명의 실시예에 따른 시스템의 구성을 보여주는 도면,
도 7은 본 발명의 실시예에 따른 전송 회로의 구성을 보여주는 도면이다.
도 2는 도 1에 도시된 직렬화기의 구성을 보여주는 블록도,
도 3은 도 2에 도시된 제 1 프리 버퍼의 구성을 보여주는 도면,
도 4는 도 1에 도시된 메인 버퍼 스테이지의 구성을 보여주는 도면,
도 5a 및 5b는 본 발명의 실시예에 따른 직렬화기의 동작을 보여주는 타이밍도,
도 6은 본 발명의 실시예에 따른 시스템의 구성을 보여주는 도면,
도 7은 본 발명의 실시예에 따른 전송 회로의 구성을 보여주는 도면이다.
도 1은 본 발명의 실시예에 따른 직렬화기(100)의 구성을 보여주는 도면이다. 도 1에서, 상기 직렬화기(100)는 프리 버퍼 스테이지(110) 및 메인 버퍼 스테이지(120)를 포함할 수 있다. 상기 프리 버퍼 스테이지(110)는 복수의 클럭 신호에 기초하여 복수의 신호를 각각 버퍼링하여 복수의 지연 신호를 생성할 수 있다. 상기 복수의 클럭 신호는 복수의 프리 클럭 신호(PCLK)일 수 있다. 상기 신호(D)는 예를 들어 데이터일 수 있다. 상기 프리 버퍼 스테이지(110)는 복수의 플리 클럭 신호(PCLK)에 기초하여 복수의 신호(D)를 각각 버퍼링하여 상기 복수의 지연 신호(DD)를 생성할 수 있다. 상기 프리 버퍼 스테이지(110)는 제 1 내지 제 4 프리 클럭 신호(PCLK1-PCLK4) 및 제 1 내지 제 4 신호(D1-D4)를 수신할 수 있다. 도 1에서, 상기 직렬화기(100)가 수신하는 클럭 신호 및 신호는 4개인 것을 예시하였지만, 특별히 개수를 한정하려는 의도는 아니다. 예를 들어, 상기 클럭 신호 및 신호의 개수는 8개 또는 16개일 수도 있다.
상기 프리 버퍼 스테이지(110)는 상기 제 1 프리 클럭 신호(PLCK1)에 동기하여 상기 제 1 신호(D1)를 버퍼링하여 제 1 지연 신호(DD1)를 생성할 수 있다. 상기 프리 버퍼 스테이지(110)는 상기 제 2 프리 클럭 신호(PCLK2)에 동기하여 상기 제 2 신호(D2)를 버퍼링하여 제 2 지연 신호(DD2)를 생성할 수 있다. 상기 프리 버퍼 스테이지(110)는 상기 제 3 프리 클럭 신호(PCLK3)에 동기하여 상기 제 3 신호(D3)를 버퍼링하여 제 3 지연 신호(DD3)를 생성할 수 있다. 상기 프리 버퍼 스테이지(110)는 상기 제 4 프리 클럭 신호(PCLK4)에 동기하여 상기 제 4 신호(D4)를 버퍼링하여 제 4 지연 신호(DD4)를 생성할 수 있다. 일 실시예에서, 상기 프리 버퍼 스테이지(110)는 상기 제 1 내지 제 4 신호(D1, D2, D3, D4)와 상기 제 1 내지 제 4 신호의 상보 신호를 함께 수신하여 상기 제 1 내지 제 4 지연 신호(DD1, DD2, DD3, DD4)와 상기 제 1 내지 제 4 지연 신호의 상보 신호를 생성할 수 있다.
상기 제 1 내지 제 4 프리 클럭 신호(PCLK1-PCLK4)는 순차적으로 위상 차이를 가질 수 있다. 예를 들어, 상기 제 1 프리 클럭 신호(PCLK1)는 상기 제 2 프리 클럭 신호(PCLK2)보다 앞선 위상을 가질 수 있고, 상기 제 2 프리 클럭 신호(PCLK2)는 상기 제 3 프리 클럭 신호(PCLK3)보다 앞선 위상을 가질 수 있으며, 상기 제 3 프리 클럭 신호(PCLK3)는 상기 제 4 프리 클럭 신호(PCLK4)보다 앞선 위상을 가질 수 있다. 상기 제 1 내지 제 4 프리 클럭 신호(PCLK1-PCLK4)의 위상 차이는 예를 들어 90도일 수 있다. 상기 제 1 프리 클럭 신호(PCLK1)는 상기 제 2 프리 클럭 신호(PCLK2)와 90도의 위상 차이를 가질 수 있고, 상기 제 2 프리 클럭 신호(PCLK2)는 상기 제 3 프리 클럭 신호(PCLK3)와 90도의 위상 차이를 가질 수 있으며, 상기 제 3 프리 클럭 신호(PCLK3)는 상기 제 4 프리 클럭 신호(PCLK4)와 90도의 위상 차이를 가질 수 있고, 상기 제 4 프리 클럭 신호(PCLK4)는 상기 제 1 프리 클럭 신호(PCLK1)와 90도의 위상 차이를 가질 수 있다. 상기 프리 클럭 신호의 개수가 8개일 때, 상기 프리 클럭 신호들은 서로 45도의 위상 차이를 가질 수 있다.
상기 메인 버퍼 스테이지(120)는 복수의 클럭 신호에 기초하여 상기 프리 버퍼 스테이지(110)로부터 출력된 복수의 지연 신호(DD)를 각각 버퍼링하여 출력 신호(DOUT)를 생성할 수 있다. 상기 복수의 클럭 신호는 복수의 메인 클럭 신호(MCLK)일 수 있다. 상기 메인 버퍼 스테이지(120)는 상기 복수의 메인 클럭 신호(MCLK)에 기초하여 상기 복수의 지연 신호(DD)를 각각 버퍼링하여 상기 출력 신호(DOUT)를 생성할 수 있다. 상기 메인 버퍼 스테이지(120)는 제 1 내지 제 4 메인 클럭 신호(MCLK1-MCLK4)와 상기 제 1 내지 제 4 지연 신호(DD1-DD4)를 수신할 수 있다. 상기 메인 버퍼 스테이지(120)는 상기 제 1 내지 제 4 메인 클럭 신호(MCLK1-MCLK4)에 동기하여 상기 제 1 내지 제 4 지연 신호(DD1-DD4)를 각각 버퍼링하여 상기 출력 신호(DOUT)를 생성할 수 있다. 상기 출력 신호(DOUT)는 상기 제 1 내지 제 4 신호(D1-D4) 또는 제 1 내지 제 4 지연 신호(DD1-DD4)에 대응하는 정보를 포함하는 신호 스트림일 수 있다.
상기 메인 버퍼 스테이지(120)는 제 1 메인 클럭 신호(MCLK1)에 동기하여 상기 제 1 지연 신호(DD1)를 버퍼링하여 상기 출력 신호(DOUT)를 생성할 수 있다. 상기 메인 버퍼 스테이지(120)는 제 2 메인 클럭 신호(MCLK2)에 동기하여 상기 제 2 지연 신호(DD2)를 버퍼링하여 상기 출력 신호(DOUT)를 생성할 수 있다. 상기 메인 버퍼 스테이지(120)는 제 3 메인 클럭 신호(MCLK3)에 동기하여 상기 제 3 지연 신호(DD3)를 버퍼링하여 상기 출력 신호(DOUT)를 생성할 수 있다. 상기 메인 버퍼 스테이지(120)는 제 4 메인 클럭 신호(MCLK4)에 동기하여 상기 제 4 지연 신호(DD4)를 버퍼링하여 상기 출력 신호(DOUT)를 생성할 수 있다. 일 실시예에서, 상기 메인 버퍼 스테이지(120)는 상기 제 1 내지 제 지연 4 신호(DD1, DD2, DD3, DD4)와 상기 제 1 내지 제 4 지연 신호의 상보 신호를 함께 수신하여 상기 출력 신호(DOUT)와 상기 출력 신호의 상보 신호를 생성할 수 있다.
상기 제 1 내지 제 4 메인 클럭 신호(MCLK1-MCLK4)는 순차적으로 위상 차이를 가질 수 있다. 예를 들어, 상기 제 1 메인 클럭 신호(MCLK1)는 상기 제 2 메인 클럭 신호(MCLK2)보다 90도 앞선 위상을 가질 수 있고, 상기 제 2 메인 클럭 신호(MCLK2)는 상기 제 3 메인 클럭 신호(MCLK3)보다 90도 앞선 위상을 가질 수 있으며, 상기 제 3 메인 클럭 신호(MCLK3)는 상기 제 4 메인 클럭 신호(MCLK4)보다 90도 앞선 위상을 가질 수 있다. 상기 메인 클럭 신호(MCLK)는 상기 프리 클럭 신호(PCLK)보다 늦은 위상을 가질 수 있다. 예를 들어, 상기 제 1 메인 클럭 신호(MCLK1)는 상기 제 1 프리 클럭 신호(PCLK1)보다 90도 늦은 위상을 가질 수 있고, 상기 제 2 메인 클럭 신호(MCLK2)는 상기 제 2 프리 클럭 신호(PCLK2)보다 90도 늦은 위상을 가질 수 있으며, 상기 제 3 메인 클럭 신호(MCLK3)는 상기 제 3 프리 클럭 신호(PCLK3)보다 90도 늦은 위상을 가질 수 있고, 상기 제 4 메인 클럭 신호(MCLK4)는 상기 제 4 프리 클럭 신호(PCLK4)보다 90도 늦은 위상을 가질 수 있다. 즉, 상기 제 1 메인 클럭 신호(MCLK1)는 상기 제 4 프리 클럭 신호(PCLK4)에 대응하는 위상을 가질 수 있고, 상기 제 2 메인 클럭 신호(MCLK2)는 상기 제 1 프리 클럭 신호(PCLK1)에 대응하는 위상을 가질 수 있으며, 상기 제 3 메인 클럭 신호(MCLK3)는 상기 제 2 프리 클럭 신호(PCLK2)에 대응하는 위상을 가질 수 있고, 상기 제 4 메인 클럭 신호(MCLK4)는 상기 제 3 프리 클럭 신호(PCLK3)에 대응하는 위상을 가질 수 있다.
본 발명의 실시예에서, 동일한 클럭 신호가 상기 프리 클럭 신호(PCLK) 및 상기 메인 클럭 신호(MCLK)로 사용될 수 있다. 예를 들어, 상기 직렬화기(100)가 90도의 위상 차이를 갖는 제 1 내지 제 4 클럭 신호를 수신할 때, 상기 제 1 클럭 신호는 상기 제 1 프리 클럭 신호(PCLK1)와 상기 제 2 메인 클럭 신호(MCLK2)로 사용될 수 있다. 상기 제 2 클럭 신호는 상기 제 2 프리 클럭 신호(PCLK2)와 상기 제 3 메인 클럭 신호(MCLK3)로 사용될 수 있다. 상기 제 3 클럭 신호는 상기 제 3 프리 클럭 신호(PCLK3)와 상기 제 4 메인 클럭 신호(MCLK4)로 사용될 수 있다. 상기 제 4 클럭 신호는 상기 제 4 플리 클럭 신호(PCLK4)와 상기 제 1 메인 클럭 신호(MCLK1)로 사용될 수 있다.
도 2는 도 1에 도시된 프리 버퍼 스테이지(110)의 구성을 보여주는 블록도이다. 도 2에서, 상기 프리 버퍼 스테이지(110)는 제 1 내지 제 4 프리 버퍼(210, 220, 230, 240)를 포함할 수 있다. 상기 제 1 프리 버퍼(210)는 상기 제 1 신호(D1) 및 상기 제 1 프리 클럭 신호(PCLK1)를 수신하여 상기 제 1 지연 신호(DD1)를 생성할 수 있다. 상기 제 1 프리 버퍼(210)는 상기 제 1 프리 클럭 신호(PCLK1)의 하이 레벨 구간에서 상기 제 1 신호(D1)를 버퍼링하여 상기 제 1 지연 신호(DD1)를 생성할 수 있다. 상기 제 2 프리 버퍼(220)는 상기 제 2 신호(D2) 및 상기 제 2 프리 클럭 신호(PCLK2)를 수신하여 상기 제 2 지연 신호(DD2)를 생성할 수 있다. 상기 제 2 프리 버퍼(220)는 상기 제 2 프리 클럭 신호(PCLK2)의 하이 레벨 구간에서 상기 제 2 신호(D2)를 버퍼링하여 상기 제 2 지연 신호(DD2)를 생성할 수 있다. 상기 제 3 프리 버퍼(230)는 상기 제 3 신호 및 상기 제 3 프리 클럭 신호를 수신하여 상기 제 3 지연 신호(DD3)를 생성할 수 있다. 상기 제 3 프리 버퍼(230)는 상기 제 3 프리 클럭 신호(PCLK3)의 하이 레벨 구간에서 상기 제 3 신호(D3)를 버퍼링하여 상기 제 3 지연 신호(DD3)를 생성할 수 있다. 상기 제 4 프리 버퍼(240)는 상기 제 4 신호(D4) 및 상기 제 4 프리 클럭 신호(PCLK4)를 수신하여 상기 제 4 지연 신호(DD4)를 생성할 수 있다. 상기 제 4 프리 버퍼(240)는 상기 제 4 프리 클럭 신호(PCLK4)의 하이 레벨 구간에서 상기 제 4 신호(D4)를 버퍼링하여 상기 제 4 지연 신호(DD4)를 생성할 수 있다. 일 실시예에서, 상기 제 1 내지 제 4 프리 버퍼(210, 220, 230, 240)는 제 1 내지 제 4 신호(D1, D2, D3, D4)와 함께 상기 제 1 내지 제 4 신호의 상보 신호를 각각 수신할 수 있고, 상기 제 1 내지 제 4 지연 신호(DD1, DD2, DD3, DD4)와 함께 상기 제 1 내지 제 4 지연 신호의 상보 신호를 각각 생성할 수 있다.
도 3은 도 2에 도시된 제 1 프리 버퍼(210)의 구성을 보여주는 도면이다. 상기 제 2 내지 제 4 프리 버퍼(220, 230, 240)는 수신하는 신호를 제외하고는 상기 제 1 프리 버퍼(210)와 실질적으로 동일한 구성을 가질 수 있다. 도 3에서, 상기 제 1 프리 버퍼(210)는 증폭부(310) 및 동기화부(320)를 포함할 수 있다. 상기 증폭부(310)는 상기 제 1 신호(D1) 및 상기 제 1 신호의 상보 신호(D1B)를 수신할 수 있다. 상기 증폭부(310)는 정 출력 노드(PON) 및 부 출력 노드(NON)와 연결될 수 있고, 상기 제 1 신호(D1) 및 상기 제 1 신호의 상보 신호(D1B)에 기초하여 상기 정 출력 노드(PON) 및 부 출력 노드(NON)의 전압 레벨을 변화시킬 수 있다. 상기 정 출력 노드(PON) 및 상기 부 출력 노드(NON)는 각각 전원전압(VDD)을 공급받을 수 있다. 상기 정 출력 노드(PON)와 전원전압(VDD) 단 사이 및 상기 부 출력 노드(NON)와 상기 전원전압(VDD) 단 사이에는 로드 저항이 각각 연결될 수 있다. 상기 정 출력 노드(PON)로부터 상기 제 1 지연 신호(DD1)가 출력될 수 있고, 상기 부 출력 노드(NON)로부터 상기 제 1 지연 신호의 상보 신호(DD1B)가 출력될 수 있다. 상기 동기화부(320)는 상기 제 1 프리 클럭 신호(PCLK1)를 수신하고, 상기 제 1 프리 클럭 신호(PCLK1)에 기초하여 상기 증폭부(310)로부터 접지전압(VSS) 단 사이의 전류 경로를 형성할 수 있다. 상기 동기화부(320)는 상기 제 1 프리 클럭 신호(PCLK1)의 하이 레벨 구간에서 상기 전류 경로를 형성할 수 있고, 상기 증폭부(310)가 상기 제 1 신호(D1)의 레벨에 따라 상기 정 출력 노드(PON) 및 상기 부 출력 노드(NON)의 전압 레벨을 변화시키도록 할 수 있다.
도 3에서, 상기 제 1 프리 버퍼(210)는 프리차지부(330) 및 인에이블부(340)를 더 포함할 수 있다. 상기 프리차지부(330)는 상기 제 1 프리 클럭 신호(PCLK1)에 기초하여 상기 정 출력 노드(PON) 및 상기 부 출력 노드(NON)의 전압 레벨을 균등화시킬 수 있다. 예를 들어, 상기 프리차지부(330)는 상기 제 1 프리 클럭 신호(PCLK1)의 로우 레벨 구간에서 상기 정 출력 노드(PON) 및 상기 부 출력 노드(NON)를 연결할 수 있다. 상기 인에이블부(340)는 바이어스 전압(BIAS)을 수신하여 상기 동기화부(320)와 상기 접지전압(VSS) 단을 연결할 수 있다. 상기 바이어스 전압(BIAS)은 상기 직렬화기(100)를 인에이블시키기 위해 인가될 수 있는 임의의 전압일 수 있다.
도 3에서, 상기 증폭부(310)는 제 1 입력 트랜지스터(TI31) 및 제 2 입력 트랜지스터(TI32)를 포함할 수 있다. 상기 제 1 및 제 2 입력 트랜지스터(TI31, TI32)는 N 채널 모스 트랜지스터일 수 있다. 상기 제 1 입력 트랜지스터(TI31)는 게이트로 상기 제 1 신호(D1)를 수신하고, 드레인이 상기 부 출력 노드(NON)와 연결되며, 소스가 연결 노드(CN)와 연결될 수 있다. 상기 제 2 입력 트랜지스터(TI32)는 게이트로 상기 제 1 신호의 상보 신호(D1B)를 수신하고, 드레인이 상기 정 출력 노드(PON)와 연결되며, 소스가 상기 연결 노드(CN)와 연결될 수 있다. 상기 동기화부(320)는 제 1 트랜지스터(T31)를 포함할 수 있다. 상기 제 1 트랜지스터(T31)는 N 채널 모스 트랜지스터일 수 있다. 상기 제 1 트랜지스터(T31)는 게이트로 상기 제 1 프리 클럭 신호(PCLK1)를 수신하고, 드레인이 상기 연결 노드(CN)와 연결될 수 있으며, 소스가 상기 인에이블부(340)를 통해 상기 접지전압(VSS) 단과 연결될 수 있다. 상기 프리차지부(330)는 제 2 트랜지스터(T32)를 포함할 수 있다. 상기 제 2 트랜지스터(T32)는 P 채널 모스 트랜지스터일 수 있다. 상기 제 2 트랜지스터(T32)는 게이트로 상기 제 1 프리 클럭 신호(PCLK1)를 수신하고, 드레인 및 소스 중 어느 하나가 상기 정 출력 노드(PON)와 연결되며, 다른 하나가 상기 부 출력 노드(NON)와 연결될 수 있다. 상기 인에이블부(340)는 제 3 트랜지스터(T33)를 포함할 수 있다. 상기 제 3 트랜지스터(T33)는 N 채널 모스 트랜지스터일 수 있다. 상기 제 3 트랜지스터(T33)는 게이트로 상기 바이어스 전압(BIAS)을 수신하고, 드레인이 상기 제 1 트랜지스터(T31)의 소스와 연결되며, 소스가 상기 접지전압(VSS) 단과 연결될 수 있다.
도 4는 도 1에 도시된 메인 버퍼 스테이지(120)의 구성을 보여주는 도면이다. 도 4에서, 상기 메인 버퍼 스테이지(120)는 제 1 증폭부(410), 제 2 증폭부(420), 제 3 증폭부(430), 제 4 증폭부(440), 제 1 동기화부(450), 제 2 동기화부(460), 제 3 동기화부(470) 및 제 4 동기화부(480)를 포함할 수 있다. 상기 제 1 증폭부(410)는 상기 제 1 지연 신호(DD1) 및 상기 제 1 지연 신호의 상보 신호(DD1B)를 수신하여 정 출력 노드(PON) 및 부 출력 노드(NON)의 전압 레벨을 변화시킬 수 있다. 상기 정 출력 노드(PON) 및 상기 부 출력 노드(NON)는 전원전압(VDD)을 각각 공급받을 수 있다. 상기 정 출력 노드(PON)와 상기 전원전압(VDD) 단 사이 및 상기 부 출력 노드(NON)와 상기 전원전압(VDD) 단 사이에는 로드 저항이 각각 연결될 수 있다. 상기 정 출력 노드(PON)로부터 상기 출력 신호(DOUT)가 출력될 수 있고, 상기 부 출력 노드(NON)로부터 상기 출력 신호의 상보 신호(DOUTB)가 출력될 수 있다. 상기 제 2 증폭부(420)는 상기 제 2 지연 신호(DD2) 및 상기 제 2 지연 신호의 상보 신호(DD2B)를 수신하여 상기 정 출력 노드(PON) 및 상기 부 출력 노드(NON)의 전압 레벨을 변화시킬 수 있다. 상기 제 3 증폭부(430)는 상기 제 3 지연 신호(DD3) 및 상기 제 3 지연 신호의 상보 신호(DD3B)를 수신하여 상기 정 출력 노드(PON) 및 상기 부 출력 노드(NON)의 전압 레벨을 변화시킬 수 있다. 상기 제 4 증폭부(440)는 상기 제 4 지연 신호(DD4) 및 상기 제 4 지연 신호의 상보 신호(DD4B)를 수신하여 상기 정 출력 노드(PON) 및 상기 부 출력 노드(NON)의 전압 레벨을 변화시킬 수 있다.
상기 제 1 동기화부(450)는 상기 제 1 메인 클럭 신호(MCLK1)를 수신하고, 상기 제 1 메인 클럭 신호(MCLK1)의 하이 레벨 구간에서 상기 제 1 증폭부(410)와 접지전압(VSS) 단 사이의 전류 경로를 형성할 수 있다. 따라서, 상기 메인 버퍼 스테이지(120)는 상기 제 1 메인 클럭 신호(MCLK1)의 하이 레벨 구간에서 상기 제 1 지연 신호(DD1)의 레벨에 기초하여 변화되는 전압 레벨을 갖는 상기 출력 신호(DOUT)를 생성할 수 있다. 상기 제 2 동기화부(460)는 상기 제 2 메인 클럭 신호(MCLK2)를 수신하고, 상기 제 2 메인 클럭 신호(MCLK2)의 하이 레벨 구간에서 상기 제 2 증폭부(420)와 접지전압(VSS) 단 사이의 전류 경로를 형성할 수 있다. 따라서, 상기 메인 버퍼 스테이지(120)는 상기 제 2 메인 클럭 신호(MCLK2)의 하이 레벨 구간에서 상기 제 2 지연 신호(DD2)의 레벨에 기초하여 변화되는 전압 레벨을 갖는 상기 출력 신호(DOUT)를 생성할 수 있다. 상기 제 3 동기화부(470)는 상기 제 3 메인 클럭 신호(MCLK3)를 수신하고, 상기 제 3 메인 클럭 신호(MCLK3)의 하이 레벨 구간에서 상기 제 3 증폭부(430)와 접지전압(VSS) 단 사이의 전류 경로를 형성할 수 있다. 따라서, 상기 메인 버퍼 스테이지(120)는 상기 제 3 메인 클럭 신호(MCLK3)의 하이 레벨 구간에서 상기 제 3 지연 신호(DD3)의 레벨에 기초하여 변화되는 전압 레벨을 갖는 상기 출력 신호(DOUT)를 생성할 수 있다. 상기 제 4 동기화부(480)는 상기 제 4 메인 클럭 신호(MCLK4)를 수신하고, 상기 제 4 메인 클럭 신호(MCLK4)의 하이 레벨 구간에서 상기 제 4 증폭부(440)와 접지전압(VSS) 단 사이의 전류 경로를 형성할 수 있다. 따라서, 상기 메인 버퍼 스테이지(120)는 상기 제 4 메인 클럭 신호(MCLK4)의 하이 레벨 구간에서 상기 제 4 지연 신호(DD4)의 레벨에 기초하여 변화되는 전압 레벨을 갖는 상기 출력 신호(DOUT)를 생성할 수 있다. 도 4에서, 상기 메인 버퍼 스테이지(120)는 인에이블부(490)를 더 포함할 수 있다. 상기 인에이블부(490)는 바이어스 전압(BIAS)을 수신하여 상기 제 1 내지 제 4 동기화부(450, 460, 470, 480)를 상기 접지전압(VSS) 단과 연결할 수 있다.
도 4에서, 상기 제 1 증폭부(410)는 제 1 입력 트랜지스터(TI41) 및 제 2 입력 트랜지스터(TI42)를 포함할 수 있다. 상기 제 1 및 제 2 입력 트랜지스터(TI41, TI42)는 N 채널 모스 트랜지스터일 수 있다. 상기 제 1 입력 트랜지스터(TI41)는 게이트로 상기 제 1 지연 신호(DD1)를 수신하고, 드레인이 상기 부 출력 노드(NON)와 연결되며, 소스가 제 1 연결 노드(CN1)와 연결될 수 있다. 상기 제 2 입력 트랜지스터(TI42)는 게이트로 상기 제 1 지연 신호의 상보 신호(DD1B)를 수신하고, 드레인이 상기 정 출력 노드(PON)와 연결되며, 소스가 상기 제 1 연결 노드(CN1)와 연결될 수 있다. 상기 제 2 증폭부(420)는 제 3 입력 트랜지스터(TI43) 및 제 4 입력 트랜지스터(TI44)를 포함할 수 있다. 상기 제 3 및 제 4 입력 트랜지스터(TI43, TI44)는 N 채널 모스 트랜지스터일 수 있다. 상기 제 3 입력 트랜지스터(TI43)는 게이트로 상기 제 2 지연 신호(DD2)를 수신하고, 드레인이 상기 부 출력 노드(NON)와 연결되며, 소스가 제 2 연결 노드(CN2)와 연결될 수 있다. 상기 제 4 입력 트랜지스터(TI44)는 게이트로 상기 제 2 지연 신호의 상보 신호(DD2B)를 수신하고, 드레인이 상기 정 출력 노드(PON)와 연결되며, 소스가 상기 제 2 연결 노드(CN2)와 연결될 수 있다. 상기 제 3 증폭부(430)는 제 5 입력 트랜지스터(TI45) 및 제 6 입력 트랜지스터(TI46)를 포함할 수 있다. 상기 제 5 및 제 6 입력 트랜지스터(TI45, TI46)는 N 채널 모스 트랜지스터일 수 있다. 상기 제 5 입력 트랜지스터(TI45)는 게이트로 상기 제 3 지연 신호(DD3)를 수신하고, 드레인이 상기 부 출력 노드(NON)와 연결되며, 소스가 제 3 연결 노드(CN3)와 연결될 수 있다. 상기 제 6 입력 트랜지스터(TI46)는 게이트로 상기 제 3 지연 신호의 상보 신호(DD3B)를 수신하고, 드레인이 상기 정 출력 노드(PON)와 연결되며, 소스가 상기 제 3 연결 노드(CN3)와 연결될 수 있다. 상기 제 4 증폭부(440)는 제 7 입력 트랜지스터(TI47) 및 제 8 입력 트랜지스터(TI48)를 포함할 수 있다. 상기 제 7 및 제 8 입력 트랜지스터(TI47, TI48)는 N 채널 모스 트랜지스터일 수 있다. 상기 제 7 입력 트랜지스터(TI47)는 게이트로 상기 제 4 지연 신호(DD4)를 수신하고, 드레인이 상기 부 출력 노드(NON)와 연결되며, 소스가 제 4 연결 노드(CN4)와 연결될 수 있다. 상기 제 8 입력 트랜지스터(TI48)는 게이트로 상기 제 4 지연 신호의 상보 신호(DD4B)를 수신하고, 드레인이 상기 정 출력 노드(PON)와 연결되며, 소스가 상기 제 4 연결 노드(CN4)와 연결될 수 있다.
상기 제 1 동기화부(450)는 제 1 트랜지스터(T41)를 포함할 수 있다. 상기 제 1 트랜지스터(T41)는 N 채널 모스 트랜지스터일 수 있다. 상기 제 1 트랜지스터(T41)는 게이트로 상기 제 1 메인 클럭 신호(MCLK1)를 수신하고, 드레인이 상기 제 1 연결 노드(CN1)와 연결되며, 소스가 상기 인에이블부(490)를 통해 상기 접지전압(VSS) 단과 연결될 수 있다. 상기 제 2 동기화부(460)는 제 2 트랜지스터(T42)를 포함할 수 있다. 상기 제 2 트랜지스터(T42)는 N 채널 모스 트랜지스터일 수 있다. 상기 제 2 트랜지스터(T42)는 게이트로 상기 제 2 메인 클럭 신호(MCLK2)를 수신하고, 드레인이 상기 제 2 연결 노드(CN2)와 연결되며, 소스가 상기 인에이블부(490)를 통해 상기 접지전압(VSS) 단과 연결될 수 있다. 상기 제 3 동기화부(470)는 제 3 트랜지스터(T43)를 포함할 수 있다. 상기 제 3 트랜지스터(T43)는 N 채널 모스 트랜지스터일 수 있다. 상기 제 3 트랜지스터(T43)는 게이트로 상기 제 3 메인 클럭 신호(MCLK3)를 수신하고, 드레인이 상기 제 3 연결 노드(CN3)와 연결되며, 소스가 상기 인에이블부(490)를 통해 상기 접지전압(VSS) 단과 연결될 수 있다. 상기 제 4 동기화부(480)는 제 4 트랜지스터(T44)를 포함할 수 있다. 상기 제 4 트랜지스터(T44)는 N 채널 모스 트랜지스터일 수 있다. 상기 제 4 트랜지스터(T44)는 게이트로 상기 제 4 메인 클럭 신호(MCLK4)를 수신하고, 드레인이 상기 제 4 연결 노드(CN4)와 연결되며, 소스가 상기 인에이블부(490)를 통해 상기 접지전압(VSS) 단과 연결될 수 있다. 상기 인에이블부(490)는 제 5 트랜지스터(T45)를 포함할 수 있다. 상기 제 5 트랜지스터(T45)는 N 채널 모스 트랜지스터일 수 있다. 상기 제 5 트랜지스터(T45)는 게이트로 상기 바이어스 전압(BIAS)을 수신하고, 드레인이 상기 제 1 내지 제 4 트랜지스터(T41, T42, T43, T44)의 소스와 공통 연결되며, 소스가 상기 접지전압(VSS) 단과 연결될 수 있다.
도 5a 및 5b는 본 발명의 실시예에 따른 직렬화기(100)의 동작으로 보여주는 타이밍도이다. 도 1 내지 도 5b를 참조하여 본 발명의 실시예에 따른 직렬화기(100)의 동작을 설명하면 다음과 같다. 도 5a는 프리 버퍼 스테이지(110)의 동작을 보여주는 타이밍도이다. 도 5a에서, 설명의 편의를 위해, 제 1 신호(D1) 및 제 3 신호(D3)는 하이 레벨에서 로우 레벨로 변화하는 신호이고, 상기 제 2 신호(D2) 및 제 4 신호(D4)는 로우 레벨에서 하이 레벨로 변화하는 신호인 것으로 가정한다. 도 5a에서 상기 제 1 내지 제 4 신호(D1, D2, D3, D4)와 제 1 내지 제 4 지연 신호(DD1, DD2, DD3, DD4)는 실선으로 도시되어 있고, 제 1 내지 제 4 신호의 상보 신호(D1B, D2B, D3B, D4B)와 상기 제 1 내지 제 4 지연 신호의 상보 신호(DD1B, DD2B, DD3B, DD4B)는 점선으로 도시되어 있다. 상기 제 1 내제 제 4 프리 버퍼(210, 220, 230, 240)는 각각 할당된 제 1 내지 제 4 프리 클럭 신호(PCLK1, PCLK2, PCLK3, PCLK4)에 기초하여 증폭 동작 및 프리차지 동작을 수행할 수 있다.
상기 제 1 프리 버퍼(210)는 상기 제 1 프리 클럭 신호(PCLK1)의 하이 레벨 구간에서 상기 제 1 신호(D1)와 상기 제 1 신호의 상보 신호(D1B)를 차동 증폭하여 상기 제 1 지연 신호(DD1) 및 상기 제 1 지연 신호의 상보 신호(DD1B)를 출력할 수 있고, 상기 제 1 프리 클럭 신호(PCLK1)의 로우 레벨 구간에서 상기 정 출력 노드(PON)와 상기 부 출력 노드(NON)를 연결하고, 상기 정 출력 노드(PON)와 상기 부 출력 노드(NON)를 하이 레벨로 프리차지시킬 수 있다. 따라서, 상기 제 1 신호(D1)의 구간(A)은 평가(evaluation) 구간일 수 있고, 상기 구간(B)은 프리차지 구간일 수 있다. 상기 제 1 프리 버퍼(210)는 상기 제 1 프리 클럭 신호(PCLK1)의 하이 레벨 구간에서 하이 레벨을 갖는 제 1 신호(D1) 및 로우 레벨을 갖는 제 1 신호의 상보 신호(D1B)에 기초하여 하이 레벨을 갖는 상기 제 1 지연 신호(DD1)와 로우 레벨을 갖는 상기 제 1 지연 신호의 상보 신호(DD1B)를 생성할 수 있다. 상기 제 1 프리 버퍼(210)는 상기 제 1 프리 클럭 신호(PCLK1)의 로우 레벨 구간에서 상기 제 1 지연 신호(DD1)와 상기 제 1 지연 신호의 상보 신호(DD1B)를 하이 레벨로 프리차지 시킬 수 있다.
상기 제 2 프리 버퍼(220)는 상기 제 2 프리 클럭 신호(PCLK2)의 하이 레벨 구간에서 상기 로우 레벨을 갖는 제 2 신호(D2) 및 하이 레벨을 갖는 제 2 신호의 상보 신호(D2B)에 기초하여 로우 레벨을 갖는 상기 제 2 지연 신호(DD2)와 하이 레벨을 갖는 상기 제 2 지연 신호의 상보 신호(DD2B)를 생성할 수 있다. 상기 제 2 프리 버퍼(220)는 상기 제 2 프리 클럭 신호(PCLK2)의 로우 레벨 구간에서 상기 제 2 지연 신호(DD2)와 상기 제 2 지연 신호의 상보 신호 (DD2B)를 하이 레벨로 프리차지 시킬 수 있다.
상기 제 3 프리 버퍼(230)는 상기 제 3 프리 클럭 신호(PCLK3)의 하이 레벨 구간에서 하이 레벨을 갖는 제 3 신호(D3)와 로우 레벨을 갖는 상기 제 3 신호의 상보 신호(D3B)에 기초하여 하이 레벨을 갖는 상기 제 3 지연 신호(DD3)와 로우 레벨을 갖는 상기 제 3 지연 신호의 상보 신호(DD3B)를 생성할 수 있다. 상기 제 3 프리 버퍼(230)는 상기 제 3 프리 클럭 신호(PCLK3)의 로우 레벨 구간에서 상기 제 3 지연 신호(DD3)와 상기 제 3 지연 신호의 상보 신호(DD3B)를 하이 레벨로 프리차지 시킬 수 있다.
상기 제 4 프리 버퍼(240)는 상기 제 4 프리 클럭 신호(PCLK4)의 하이 레벨 구간에서 로우 레벨을 갖는 제 4 신호(D4) 및 하이 레벨을 갖는 제 4 신호의 상보 신호(D4B)에 기초하여 로우 레벨을 갖는 상기 제 4 지연 신호(DD4)와 하이 레벨을 갖는 상기 제 4 지연 신호의 상보 신호(DD4B)를 생성할 수 있다. 상기 제 4 프리 버퍼(240)는 상기 제 4 프리 클럭 신호(PCLK4)의 로우 레벨 구간에서 상기 제 4 지연 신호(DD4)와 상기 제 4 지연 신호의 상보 신호(DD4B)를 하이 레벨로 프리차지 시킬 수 있다.
도 5b는 메인 버퍼 스테이지(120)의 동작을 보여주는 타이밍도이다. 도 5b에서, 상기 제 1 내지 제 4 지연 신호(DD1, DD2, DD3, DD4)와 상기 출력 신호(DOUT)는 실선으로 도시되어 있고, 상기 제 1 내지 제 4 지연 신호의 상보 신호(DD1B, DD2B, DD3B, DD4B)와 상기 출력 신호의 상보 신호(DOUTB)는 점선으로 도시되어 있다. 상기 메인 버퍼 스테이지(120)는 상기 제 1 내지 제 4 지연 신호(DD1, DD2, DD3, DD4), 상기 제 1 내지 제 4 지연 신호의 상보 신호(DD1B, DD2B, DD3B, DD4B) 및 상기 제 1 내지 제 4 메인 클럭 신호(MCLK1, MCLK2, MCLK3, MCLK4)에 기초하여 상기 출력 신호(OUT) 및 상기 출력 신호의 상보 신호(DOUTB)를 생성할 수 있다.
상기 제 1 메인 클럭 신호(MCLK1)의 하이 레벨 구간에서, 상기 메인 버퍼 스테이지(120)는 상기 제 1 지연 신호(DD1) 및 상기 제 1 지연 신호의 상보 신호(DD1B)를 차동 증폭하여 하이 레벨을 갖는 상기 출력 신호(DOUT) 및 로우 레벨을 갖는 상기 출력 신호의 상보 신호(DOUTB)를 생성할 수 있다. 상기 제 1 메인 클럭 신호(MCLK1)의 하이 레벨 구간에서 상기 제 1 동기화부(450)는 턴온되고, 상기 제 1 증폭부(410)는 상기 제 1 지연 신호(DD1) 및 상기 제 1 지연 신호의 상보 신호(DD1B)를 차동 증폭하여 상기 정 출력 노드(PON)를 하이 레벨로 구동하고, 상기 부 출력 노드(NON)를 로우 레벨로 구동할 수 있다.
상기 제 2 메인 클럭 신호(MCLK2)의 하이 레벨 구간에서, 상기 제 1 지연 신호(DD1) 및 제 1 지연 신호의 상보 신호(DD1B)는 하이 레벨로 프리차지되므로, 상기 메인 버퍼 스테이지(120)는 상기 제 2 지연 신호(DD2) 및 상기 제 2 지연 신호의 상보 신호(DD2B)를 차동 증폭하여 로우 레벨을 갖는 상기 출력 신호(DOUT) 및 하이 레벨을 갖는 상기 출력 신호의 상보 신호(DOUTB)를 생성할 수 있다. 상기 제 2 메인 클럭 신호(MCLK2)의 하이 레벨 구간은 상기 제 1 메인 클럭 신호(MCLK1)의 하이 레벨 구간과 중첩될 수 있고 상기 제 1 및 제 2 동기화부(450, 460)는 모두 턴온될 수 있지만, 상기 제 1 지연 신호(DD1) 및 상기 제 1 지연 신호의 상보 신호(DD1B)는 하이 레벨로 프리차지된 상태이므로, 상기 정 출력 노드(PON) 및 상기 부 출력 노드(NON)의 전압 레벨은 상기 제 2 지연 신호(DD2) 및 상기 제 2 지연 신호의 상보 신호(DD2B)에 기초하여 변화될 수 있다. 상기 제 2 증폭부(420)는 상기 제 2 지연 신호(DD2) 및 상기 제 2 지연 신호의 상보 신호(DD2B)를 차동 증폭하여 상기 정 출력 노드(PON)를 로우 레벨로 구동하고, 상기 부 출력 노드(NON)를 하이 레벨로 구동할 수 있다.
상기 제 3 메인 클럭 신호(MCLK3)의 하이 레벨 구간에서, 상기 제 2 지연 신호(DD2) 및 상기 제 2 지연 신호의 상보 신호(DD2B)는 하이 레벨로 프리차지되므로, 상기 메인 버퍼 스테이지(120)는 상기 제 3 지연 신호(DD3) 및 상기 제 3 지연 신호의 상보 신호(DD3B)를 차동 증폭하여 하이 레벨을 갖는 상기 출력 신호(DOUT) 및 로우 레벨을 갖는 상기 출력 신호의 상보 신호(DOUT)를 생성할 수 있다. 상기 제 3 메인 클럭 신호(MCLK3)의 하이 레벨 구간은 상기 제 2 메인 클럭 신호(MCLK2)의 하이 레벨 구간과 중첩될 수 있고 상기 제 2 및 제 3 동기화부(460, 470)는 모두 턴온될 수 있지만, 상기 제 2 지연 신호(DD2) 및 상기 제 2 지연 신호의 상보 신호(DD2B)는 하이 레벨로 프리차지된 상태이므로, 상기 정 출력 노드(PON) 및 상기 부 출력 노드(NON)의 전압 레벨은 상기 제 3 지연 신호(DD3) 및 상기 제 3 지연 신호의 상보 신호(DD3B)에 기초하여 변화될 수 있다. 상기 제 3 증폭부(430)는 상기 제 3 지연 신호(DD3) 및 상기 제 3 지연 신호의 상보 신호(DD3B)를 차동 증폭하여 상기 정 출력 노드(PON)를 하이 레벨로 구동하고, 상기 부 출력 노드(NON)를 로우 레벨로 구동할 수 있다.
상기 제 4 메인 클럭 신호(MCLK4)의 하이 레벨 구간에서, 상기 제 3 지연 신호(DD3) 및 상기 제 3 지연 신호의 상보 신호(DD3B)는 하이 레벨로 프리차지되므로, 상기 메인 버퍼 스테이지(120)는 상기 제 4 지연 신호(DD4) 및 상기 제 4 지연 신호의 상보 신호(DD4B)를 차동 증폭하여 로우 레벨을 갖는 상기 출력 신호(DOUT) 및 하이 레벨을 갖는 상기 출력 신호의 상보 신호(DOUTB)를 생성할 수 있다. 상기 제 4 메인 클럭 신호(MCLK4)의 하이 레벨 구간은 상기 제 3 메인 클럭 신호(MCLK3)의 하이 레벨 구간과 중첩될 수 있고 상기 제 3 및 제 4 동기화부(470, 480)는 모두 턴온될 수 있지만, 상기 제 3 지연 신호(DD3) 및 상기 제 3 지연 신호의 상보 신호(DD3B)는 하이 레벨로 프리차지된 상태이므로, 상기 정 출력 노드(PON) 및 상기 부 출력 노드(NON)의 전압 레벨은 상기 제 4 지연 신호(DD4) 및 상기 제 4 지연 신호의 상보 신호(DD4B)에 기초하여 변화될 수 있다. 상기 제 4 증폭부(440)는 상기 제 4 지연 신호(DD4) 및 상기 제 4 지연 신호의 상보 신호(DD4B)를 차동 증폭하여 상기 정 출력 노드(PON)를 로우 레벨로 구동하고, 상기 부 출력 노드(NON)를 하이 레벨로 구동할 수 있다. 따라서, 상기 메인 버퍼 스테이지(120)는 상기 제 1 내지 제 4 메인 클럭 신호(MCLK1, MCLK2, MCLK3, MCLK4)의 하이 레벨 구간마다 상기 제 1 내지 제 4 지연 신호(DD1, DD2, DD3, DD4)의 레벨에 따라 상기 출력 신호(DOUT)의 레벨을 변화시킬 수 있고, 상기 제 1 내지 제 4 지연 신호(DD1, DD2, DD3, DD4)는 순차적으로 직렬화되어 상기 출력 신호(DOUT)로서 출력될 수 있다.
도 6은 본 발명의 실시예에 따른 시스템(6)의 구성을 보여주는 도면이다. 도 6에서, 본 발명의 실시예에 따른 시스템(6)은 제 1 반도체 장치(610) 및 제 2 반도체 장치(620)를 포함할 수 있다. 상기 제 1 반도체 장치(610) 및 제 2 반도체 장치(620)는 서로 통신하는 전자 구성요소일 수 있다. 일 실시예에서, 상기 제 1 반도체 장치(610)는 마스터 장치일 수 있고, 상기 제 2 반도체 장치(620)는 상기 제 1 반도체 장치(610)에 의해 제어되어 동작하는 슬레이브 장치일 수 있다. 예를 들어, 상기 제 1 반도체 장치(610)는 프로세서와 같은 호스트 장치일 수 있고, 프로세서는 중앙처리장치(CPU), 그래픽 처리 장치(Graphic Processing Unit, GPU), 멀티미디어 프로세서(Multi-Media Processor, MMP), 디지털 신호 프로세서(Digital Signal Processor)를 포함할 수 있다. 또한 어플리게이션 프로세서(AP)와 같이 다양한 기능을 가진 프로세서 칩들을 조합하여 시스템 온 칩(System On Chip)의 형태로 구현될 수 있다. 상기 제 2 반도체 장치(620)는 메모리일 수 있고, 상기 메모리는 휘발성 메모리와 비휘발성 메모리를 포함할 수 있다. 상기 휘발성 메모리는 SRAM (Static RAM), DRAM (Dynamic RAM), SDRAM (Synchronous DRAM)을 포함할 수 있고, 상기 비휘발성 메모리는 ROM (Read Only Memory), PROM (Programmable ROM), EEPROM (Electrically Erase and Programmable ROM), EPROM (Electrically Erasable and Programmable ROM), 플래시 메모리, PRAM (Phase change RAM), MRAM (Magnetic RAM), RRAM (Resistive RAM) 및 FRAM (Ferroelectric RAM) 등을 포함할 수 있다.
상기 제 1 및 제 2 반도체 장치(610, 620)는 신호 전송 라인(630)을 통해 서로 연결될 수 있다. 상기 제 1 반도체 장치(610)는 패드(611)를 포함하고, 상기 패드(611)가 상기 신호 전송 라인(630)과 연결될 수 있다. 상기 제 2 반도체 장치(620)는 패드(621)를 포함하고 상기 패드(621)가 상기 신호 전송 라인(630)과 연결될 수 있다. 상기 신호 전송 라인(630)은 채널, 링크 또는 버스일 수 있다. 상기 제 1 반도체 장치(610)는 전송 회로(TX, 612) 및 수신 회로(RX, 613)를 포함할 수 있다. 상기 전송 회로(612)는 상기 제 1 반도체 장치(610)의 내부 신호에 따라 출력 신호를 생성하고, 상기 출력 신호를 상기 신호 전송 라인(630)을 통해 상기 제 2 반도체 장치(620)로 전송할 수 있다. 상기 수신 회로(613)는 상기 신호 전송 라인(630)을 통해 상기 제 2 반도체 장치(620)로부터 전송된 신호를 수신하여 내부 신호를 생성할 수 있다. 마찬가지로, 상기 제 2 반도체 장치(620)는 전송 회로(TX, 622) 및 수신 회로(RX, 623)를 포함할 수 있다. 상기 전송 회로(622)는 상기 제 2 반도체 장치(620)의 내부 신호에 따라 출력 신호를 생성하고, 상기 출력 신호를 상기 신호 전송 라인(630)을 통해 상기 제 1 반도체 장치(610)로 전송할 수 있다. 상기 수신 회로(623)는 상기 신호 전송 라인(630)을 통해 상기 제 1 반도체 장치(610)로부터 전송된 신호를 수신하여 내부 신호를 생성할 수 있다.
상기 신호 전송 라인(630)은 데이터 버스일 수 있고, 상기 신호 전송 라인(630)을 통해 전송되는 신호는 데이터일 수 있다. 상기 제 1 반도체 장치(610)의 전송 회로(612)는 상기 제 1 반도체 장치(610)의 내부 데이터를 상기 제 2 반도체 장치(620)로 전송하고, 상기 수신 회로(613)는 상기 제 2 반도체 장치(620)로부터 전송된 데이터를 수신할 수 있다. 상기 제 2 반도체 장치(620)의 전송 회로(622)는 상기 제 2 반도체 장치(620)의 내부 데이터를 상기 제 1 반도체 장치(610)로 전송하고, 상기 수신 회로(623)는 상기 제 1 반도체 장치(610)로부터 전송된 데이터를 수신할 수 있다. 상기 제 1 및 제 2 반도체 장치(610, 620)는 직렬 통신을 수행할 수 있고, 상기 신호 전송 라인(630)은 직렬 형태의 데이터를 전송할 수 있다. 상기 제 1 및 제 2 반도체 장치(610, 620)는 큰 용량의 데이터를 빠르게 처리하기 위해 상기 직렬 형태의 데이터를 병렬 형태의 데이터로 변환하여 사용할 수 있다. 상기 수신 회로(113, 123)는 직렬 형태의 데이터를 수신하여 병렬 형태의 데이터로 변환하기 위한 병렬화기를 포함할 수 있다. 상기 전송 회로(612, 622)는 병렬 형태의 데이터를 직렬 형태의 데이터로 변환하기 위한 직렬화기를 포함할 수 있다. 도 1에 도시된 본 발명의 실시예에 따른 직렬화기(100)는 상기 전송 회로(612, 622)의 직렬화기로 적용될 수 있다.
도 7은 본 발명의 실시예에 따른 전송 회로(700)의 구성을 보여주는 도면이다. 도 2에서, 상기 전송 회로(700)는 도 6에 도시된 상기 제 1 및 제 2 반도체 장치(610, 620)의 전송 회로(612, 622)로 적용될 수 있다. 상기 전송 회로(700)는 파이프 래치 회로(710) 및 직렬화기(720)를 포함할 수 있다. 상기 파이프 래치 회로(710)는 파이프 라이닝(pipe-lining) 동작을 수행하여 복수의 병렬 형태의 데이터를 순차적으로 저장할 수 있다. 상기 파이프 래치 회로(710)는 복수의 내부 데이터 그룹(IND1<0:n>, IND2<0:n>, IND3<0:n>, IND4<0:n>)을 수신할 수 있다. 상기 파이프 래치 회로(710)는 파이프 래치 제어신호를 사용하여 상기 복수의 내부 데이터 그룹(IND1<0:n>, IND2<0:n>, IND3<0:n>, IND4<0:n>)을 순차적으로 저장할 수 있다. 상기 복수의 내부 데이터 그룹(IND1<0:n>, IND2<0:n>, IND3<0:n>, IND4<0:n>)은 병렬 형태의 데이터일 수 있다. 상기 파이프 래치 회로(710)는 저장된 데이터를 제 1 내지 제 4 데이터(D1, D2, D3, D4)로서 출력할 수 있다.
상기 직렬화기(720)는 상기 제 1 내지 제 4 데이터(D1, D2, D3, D4) 및 복수의 클럭(CLK0, CLK90, CLK180, CLK270)을 수신할 수 있다. 상기 복수의 클럭(CLK0, CLK90, CLK180, CLK270)은 서로 다른 위상을 가질 수 있다. 상기 직렬화기(720)는 상기 제 1 내지 제 4 데이터(D1, D2, D3, D4)를 상기 복수의 클럭 신호(CLK0, CLK90, CLK180, CLK270)에 동기하여 출력 데이터(OUT)로서 출력할 수 있다. 도 7에서, 일 예시로, 상기 전송 회로(700)는 복수의 내부 데이터 그룹(IND1<0:n>, IND2<0:n>, IND3<0:n>, IND4<0:n>)을 정렬하여 4개의 데이터를 순차적으로 출력하는 파이프 라이닝 동작을 수행하고, 4개의 클럭 신호(CLK0, CLK90, CLK180, CLK270)에 동기하여 4개의 데이터를 순차적으로 상기 출력 데이터(OUT)로서 출력할 수 있다. 따라서, 상기 출력 데이터(OUT)는 직렬 형태의 데이터가 될 수 있다. 상기 복수의 클럭 신호는 제 1 위상 클럭 신호(CLK0), 제 2 위상 클럭 신호(CLK90), 제 3 위상 클럭 신호(CLK180) 및 제 4 위상 클럭 신호(CLK270)를 포함할 수 있고, 상기 제 1 내지 제 4 위상 클럭 신호(CLK0, CLK90, CLK180, CLK270)는 서로 90도의 위상 차이를 가질 수 있다. 하지만, 데이터 및 클럭 신호의 개수를 한정하려는 의도는 아니다. 상기 파이프 래치 회로(710)는 8개의 내부 데이터 그룹을 순차적으로 출력하는 파이프 라이닝 동작을 수행할 수 있고, 상기 직렬화기(720)는 서로 45도의 위상 차이를 갖는 8개의 위상 클럭 신호를 이용하여 출력 데이터(OUT)를 생성할 수 있다.
본 발명의 실시예에서, 상기 제 1 내지 제 4 데이터(D1, D2, D3, D4)는 각각 상기 제 1 내지 제 4 위상 클럭 신호(CLK0, CLK90, CLK180, CLK270)의 주기에 대응하는 윈도우 또는 듀레이션을 가질 수 있다. 상기 제 1 내지 제 4 데이터(D1, D2, D3, D4)는 더블 데이터 레이트 동작을 위해, 서로 상기 제 1 내지 제 4 위상 클럭(CLK0, CLK90, CLK180, CLK270)의 1/4주기에 대응하는 위상 차이를 가질 수 있다. 도 1에 도시된 상기 직렬화기(100)는 상기 직렬화기(720)로 적용될 수 있다. 상기 제 1 위상 클럭 신호(CLK0)는 상기 제 1 메인 클럭 신호(MCLK1) 및 상기 제 2 프리 클럭 신호(PCLK1)로 사용될 수 있다. 상기 제 2 위상 클럭 신호(CLK90)는 상기 제 2 메인 클럭 신호(MCLK2) 및 상기 제 3 프리 클럭 신호(PCLK3)로 사용될 수 있다. 상기 제 3 위상 클럭 신호(CLK180)는 상기 제 3 메인 클럭 신호(MCLK3) 및 상기 제 4 프리 클럭 신호(PCLK4)로 사용될 수 있다. 상기 제 4 위상 클럭 신호(CLK270)는 상기 제 4 메인 클럭 신호(MCLK4) 및 상기 제 1 프리 클럭 신호(PCLK1)로 사용될 수 있다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
Claims (20)
- 복수의 프리 클럭 신호에 동기하여 복수의 신호를 각각 버퍼링하여 복수의 지연 신호를 생성하는 프리 버퍼 스테이지; 및
복수의 메인 클럭 신호에 동기하여 상기 복수의 지연 신호를 각각 버퍼링하여 출력 신호를 생성하는 메인 버퍼 스테이지를 포함하고,
상기 복수의 프리 클럭 신호는 상기 복수의 메인 클럭 신호와 위상 차이를 갖는 직렬화기. - 제 1 항에 있어서,
상기 복수의 프리 클럭 신호는 순차적으로 90도의 위상 차이를 갖는 제 1 내지 제 4 프리 클럭 신호를 포함하고, 상기 복수의 메인 클럭 신호는 순차적으로 90도의 위상 차이를 갖는 제 1 내지 제 4 메인 클럭 신호를 포함하며, 상기 제 1 내지 제 4 프리 클럭 신호는 각각 상기 제 1 내지 제 4 메인 클럭 신호보다 90도 앞선 위상을 갖는 직렬화기. - 제 1 항에 있어서,
상기 복수의 프리 클럭 신호는 순차적으로 90도의 위상 차이를 갖는 제 1 내지 제 4 프리 클럭 신호를 포함하고, 상기 복수의 메인 클럭 신호는 순차적으로 90도의 위상 차이를 갖는 제 1 내지 제 4 메인 클럭 신호를 포함하며, 상기 제 1 프리 클럭 신호는 상기 제 4 메인 클럭 신호에 대응하는 위상을 갖고, 상기 제 2 프리 클럭 신호는 상기 제 1 메인 클럭 신호에 대응하는 위상을 가지며, 상기 제 3 프리 클럭 신호는 상기 제 2 메인 클럭 신호에 대응하는 위상을 갖고, 상기 제 4 프리 클럭 신호는 상기 제 3 메인 클럭 신호에 대응하는 위상을 갖는 직렬화기. - 제 1 클럭 신호에 동기하여 제 1 신호를 버퍼링하여 제 1 지연 신호를 생성하고, 제 2 클럭 신호에 동기하여 제 2 신호를 버퍼링하여 제 2 지연 신호를 생성하는 프리 버퍼 스테이지; 및
상기 제 2 클럭 신호에 동기하여 상기 제 1 지연 신호를 버퍼링하여 출력 신호를 생성하는 메인 버퍼 스테이지를 포함하는 직렬화기. - 제 4 항에 있어서,
상기 제 1 클럭 신호는 상기 제 2 클럭 신호보다 앞선 위상을 갖는 직렬화기. - 제 5 항에 있어서,
상기 메인 버퍼 스테이지는 제 3 클럭 신호에 동기하여 상기 제 2 지연 신호를 버퍼링하여 상기 출력 신호를 생성하고, 상기 제 2 클럭 신호는 상기 제 3 클럭 신호보다 앞선 위상을 갖는 직렬화기. - 제 6 항에 있어서,
상기 프리 버퍼 스테이지는 상기 제 3 클럭 신호에 동기하여 제 3 신호를 버퍼링하여 제 3 지연 신호를 더 생성하고, 상기 메인 버퍼 스테이지는 제 4 클럭 신호에 동기하여 상기 제 3 지연 신호를 버퍼링하여 상기 출력 신호를 생성하며, 상기 제 3 클럭 신호는 상기 제 4 클럭 신호보다 앞선 위상을 갖는 직렬화기. - 제 7 항에 있어서,
상기 프리 버퍼 스테이지는 상기 제 4 클럭 신호에 동기하여 제 4 신호를 버퍼링하여 제 4 지연 신호를 더 생성하고, 상기 메인 버퍼 스테이지는 상기 제 1 클럭 신호에 동기하여 상기 제 4 지연 신호를 버퍼링하여 상기 출력 신호를 생성하는 직렬화기. - 제 1 내지 제 4 클럭 신호에 각각 동기하여 제 1 내지 제 4 신호를 각각 버퍼링하여 제 1 내지 제 4 지연 신호를 생성하는 프리 버퍼 스테이지; 및
상기 제 1 내지 제 4 클럭 신호에 각각 동기하여 상기 제 1 내지 제 4 지연 신호를 각각 버퍼링하여 출력 신호를 생성하는 메인 버퍼 스테이지를 포함하는 직렬화기. - 제 9 항에 있어서,
상기 프리 버퍼 스테이지는 상기 제 1 클럭 신호에 동기하여 상기 제 1 신호를 버퍼링하여 상기 제 1 지연 신호를 생성하고, 상기 제 2 클럭 신호에 동기하여 상기 제 2 신호를 버퍼링하여 상기 제 2 지연 신호를 생성하며, 상기 제 3 클럭 신호에 동기하여 상기 제 3 신호를 버퍼링하여 상기 제 3 지연 신호를 생성하고, 상기 제 4 클럭 신호에 동기하여 상기 제 4 신호를 버퍼링하여 상기 제 4 지연 신호를 생성하는 직렬화기. - 제 10 항에 있어서,
상기 메인 버퍼 스테이지는 상기 제 2 클럭 신호에 동기하여 상기 제 1 지연 신호를 버퍼링하여 상기 출력 신호를 생성하고, 상기 제 3 클럭 신호에 동기하여 상기 제 2 지연 신호를 버퍼링하여 상기 출력 신호를 생성하며, 상기 제 4 클럭 신호에 동기하여 상기 제 3 지연 신호를 버퍼링하여 상기 출력 신호를 생성하고, 상기 제 1 클럭 신호에 동기하여 상기 제 4 지연 신호를 버퍼링하여 상기 출력 신호를 생성하는 직렬화기. - 제 9 항에 있어서,
상기 프리 버퍼 스테이지는 상기 제 1 클럭 신호 및 상기 제 1 신호를 수신하여 상기 제 1 지연 신호를 출력하는 제 1 프리 버퍼;
상기 제 2 클럭 신호 및 상기 제 2 신호를 수신하여 상기 제 2 지연 신호를 출력하는 제 2 프리 버퍼;
상기 제 3 클럭 신호 및 상기 제 3 신호를 수신하여 상기 제 3 지연 신호를 출력하는 제 3 프리 버퍼; 및
상기 제 4 클럭 신호 및 상기 제 4 신호를 수신하여 상기 제 4 지연 신호를 출력하는 제 4 프리 버퍼를 포함하는 직렬화기. - 제 12 항에 있어서,
상기 제 1 프리 버퍼는 상기 제 1 신호 및 상기 제 1 신호의 상보 신호를 수신하여 정 출력 노드 및 부 출력 노드의 전압 레벨을 변화시키는 증폭부; 및
상기 제 1 클럭 신호에 기초하여 상기 입력부와 접지전압 단 사이의 전류 경로를 형성하는 인에이블부를 포함하고,
상기 정 출력 노드 및 상기 부 출력 노드로 전원전압이 공급되고, 상기 정 출력 노드로부터 상기 제 1 지연 신호가 생성되는 직렬화기. - 제 13 항에 있어서,
상기 제 1 프리 버퍼는 상기 제 1 클럭 신호에 기초하여 상기 정 출력 노드 및 상기 부 출력 노드의 전압 레벨을 균등화시키는 프리차지부를 더 포함하는 직렬화기. - 제 12 항에 있어서,
상기 메인 버퍼 스테이지는 상기 제 1 지연 신호 및 상기 제 1 지연 신호의 상보 신호를 수신하여 정 출력 노드 및 부 출력 노드의 전압 레벨을 변화시키는 제 1 증폭부;
상기 제 2 지연 신호 및 상기 제 2 지연 신호의 상보 신호를 수신하여 상기 정 출력 노드 및 상기 부 출력 노드의 전압 레벨을 변화시키는 제 2 증폭부;
상기 제 3 지연 신호 및 상기 제 3 지연 신호의 상보 신호를 수신하여 상기 정 출력 노드 및 상기 부 출력 노드의 전압 레벨을 변화시키는 제 3 증폭부;
상기 제 4 지연 신호 및 상기 제 4 지연 신호의 상보 신호를 수신하여 상기 정 출력 노드 및 상기 부 출력 노드의 전압 레벨을 변화시키는 제 4 증폭부;
상기 제 2 클럭 신호에 기초하여 상기 제 1 증폭부와 접지전압 단 사이의 전류 경로를 형성하는 제 1 인에이블부;
상기 제 3 클럭 신호에 기초하여 상기 제 2 증폭부와 상기 접지전압 단 사이의 전류 경로를 형성하는 제 2 인에이블부;
상기 제 4 클럭 신호에 기초하여 상기 제 3 증폭부와 상기 접지전압 단 사이의 전류 경로를 형성하는 제 3 인에이블부; 및
상기 제 1 클럭 신호에 기초하여 상기 제 4 증폭부와 상기 접지전압 단 사이의 전류 경로를 형성하는 제 4 인에이블부를 포함하고,
상기 정 출력 노드 및 상기 부 출력 노드로 전원전압이 공급되고, 상기 정 출력 노드로부터 상기 출력 신호가 생성되는 직렬화기. - 복수의 내부 데이터 그룹을 정렬하여 제 1 내지 제 4 데이터를 출력하는 파이프 래치 회로;
제 1 내지 제 4 클럭 신호에 각각 동기하여 상기 제 1 내지 제 4 데이터를 각각 버퍼링하여 제 1 내지 제 4 지연 데이터를 생성하는 프리 버퍼 스테이지; 및
상기 제 1 내지 제 4 클럭 신호에 각각 동기하여 상기 제 1 내지 제 4 지연 데이터를 각각 버퍼링하여 출력 데이터를 생성하는 메인 버퍼 스테이지를 포함하는 데이터 전송 회로. - 제 16 항에 있어서,
상기 프리 버퍼 스테이지는 상기 제 1 클럭 신호에 동기하여 상기 제 1 데이터를 버퍼링하여 상기 제 1 지연 데이터를 생성하고, 상기 제 2 클럭 신호에 동기하여 상기 제 2 데이터를 버퍼링하여 상기 제 2 지연 데이터를 생성하며, 상기 제 3 클럭 신호에 동기하여 상기 제 3 데이터를 버퍼링하여 상기 제 3 지연 데이터를 생성하고, 상기 제 4 클럭 신호에 동기하여 상기 제 4 데이터를 버퍼링하여 상기 제 4 지연 데이터를 생성하는 데이터 전송 회로. - 제 16 항에 있어서,
상기 메인 버퍼 스테이지는 상기 제 2 클럭 신호에 동기하여 상기 제 1 지연 데이터를 버퍼링하여 상기 출력 데이터를 생성하고, 상기 제 3 클럭 신호에 동기하여 상기 제 2 지연 데이터를 버퍼링하여 상기 출력 데이터를 생성하며, 상기 제 4 클럭 신호에 동기하여 상기 제 3 지연 데이터를 버퍼링하여 상기 출력 데이터를 생성하고, 상기 제 1 클럭 신호에 동기하여 상기 제 4 지연 데이터를 버퍼링하여 상기 출력 데이터를 생성하는 데이터 전송 회로. - 제 16 항에 있어서,
상기 프리 버퍼 스테이지는 상기 제 1 클럭 신호 및 상기 제 1 데이터를 수신하여 상기 제 1 지연 데이터를 출력하는 제 1 프리 버퍼;
상기 제 2 클럭 신호 및 상기 제 2 데이터를 수신하여 상기 제 2 지연 데이터를 출력하는 제 2 프리 버퍼;
상기 제 3 클럭 신호 및 상기 제 3 데이터를 수신하여 상기 제 3 지연 데이터를 출력하는 제 3 프리 버퍼; 및
상기 제 4 클럭 신호 및 상기 제 4 데이터를 수신하여 상기 제 4 지연 데이터를 출력하는 제 4 프리 버퍼를 포함하는 데이터 전송 회로. - 제 16 항에 있어서,
상기 메인 버퍼 스테이지는 상기 제 1 지연 데이터 및 상기 제 1 지연 데이터의 상보 신호를 수신하여 정 출력 노드 및 부 출력 노드의 전압 레벨을 변화시키는 제 1 증폭부;
상기 제 2 지연 데이터 및 상기 제 2 지연 데이터의 상보 신호를 수신하여 상기 정 출력 노드 및 상기 부 출력 노드의 전압 레벨을 변화시키는 제 2 증폭부;
상기 제 3 지연 데이터 및 상기 제 3 지연 데이터의 상보 신호를 수신하여 상기 정 출력 노드 및 상기 부 출력 노드의 전압 레벨을 변화시키는 제 3 증폭부;
상기 제 4 지연 데이터 및 상기 제 4 지연 데이터의 상보 신호를 수신하여 상기 정 출력 노드 및 상기 부 출력 노드의 전압 레벨을 변화시키는 제 4 증폭부;
상기 제 2 클럭 신호에 기초하여 상기 제 1 증폭부와 접지전압 단 사이의 전류 경로를 형성하는 제 1 인에이블부;
상기 제 3 클럭 신호에 기초하여 상기 제 2 증폭부와 상기 접지전압 단 사이의 전류 경로를 형성하는 제 2 인에이블부;
상기 제 4 클럭 신호에 기초하여 상기 제 3 증폭부와 상기 접지전압 단 사이의 전류 경로를 형성하는 제 3 인에이블부; 및
상기 제 1 클럭 신호에 기초하여 상기 제 4 증폭부와 상기 접지전압 단 사이의 전류 경로를 형성하는 제 4 인에이블부를 포함하고,
상기 정 출력 노드 및 상기 부 출력 노드로 전원전압이 공급되고, 상기 정 출력 노드로부터 상기 출력 데이터가 생성되는 데이터 전송 회로.
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