KR20180049780A - Thin Film Transistor Substrate Having Bi-Layer Oxide Semiconductor - Google Patents
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Abstract
Description
본 발명은 이중층 구조의 산화물 반도체 층을 구비한 박막 트랜지스터 기판에 관한 것이다. 특히, 본 발명은 이종 산화물 반도체 층을 이중층으로 적층한 표시 장치용 박막 트랜지스터 기판에 관한 것이다.The present invention relates to a thin film transistor substrate having an oxide semiconductor layer of a bilayer structure. In particular, the present invention relates to a thin film transistor substrate for a display device in which a hetero-oxide semiconductor layer is laminated as a double layer.
표시장치 분야는 부피가 큰 음극선관(Cathode Ray Tube: CRT)을 대체하는, 얇고 가벼우며 대면적이 가능한 평판 표시장치(Flat Panel Display Device: FPD)로 급속히 변화해 왔다. 평판 표시장치에는 액정 표시장치(Liquid Crystal Display Device: LCD), 플라즈마 디스플레이 패널(Plasma Display Panel: PDP), 유기발광 표시장치(Organic Light Emitting Display Device: OLED), 그리고 전기영동 표시장치(Electrophoretic Display Device: ED) 등이 있다.The display field has rapidly changed to a thin, light, and large-area flat panel display device (FPD) that replaces bulky cathode ray tubes (CRTs). The flat panel display includes a liquid crystal display (LCD), a plasma display panel (PDP), an organic light emitting display (OLED), and an electrophoretic display device : ED).
능동형으로 구동하는 액정 표시장치, 유기발광 표시장치 및 전기영동 표시장치의 경우, 매트릭스 방식으로 배열된 화소 영역 내에 할당된 박막 트랜지스터가 배치된 박막 트랜지스터 기판을 포함한다. 액정 표시장치(Liquid Crystal Display Device: LCD)는 전계를 이용하여 액정의 광 투과율을 조절함으로써 화상을 표시한다. 유기발광 표시장치는 매트릭스 방식으로 배열된 화소 자체에 유기발광 소자를 형성함으로써, 화상을 표시한다.In the case of a liquid crystal display device, an organic light emitting display device, and an electrophoretic display device which are actively driven, the thin film transistor substrate includes thin film transistors arranged in pixel regions arranged in a matrix manner. BACKGROUND ART Liquid crystal display devices (LCDs) display images by adjusting the light transmittance of a liquid crystal using an electric field. The organic light emitting display device displays an image by forming an organic light emitting element in a pixel itself arranged in a matrix manner.
도 1은 종래 기술에 의한 수평 전계형의 일종인 프린지 필드 방식의 액정 표시장치에 포함된 산화물 반도체 층을 갖는 박막 트랜지스터 기판을 나타내는 평면도이다. 도 2는 도 1에 도시한 박막 트랜지스터 기판을 절취선 I-I' 선을 따라 자른 단면도이다.1 is a plan view showing a thin film transistor substrate having an oxide semiconductor layer included in a fringe field type liquid crystal display device, which is a kind of a horizontal electric field type according to the related art. 2 is a cross-sectional view of the thin film transistor substrate shown in FIG. 1 taken along a cutting line I-I '.
도 1 및 도 2에 도시된 금속 산화물 반도체 층을 갖는 박막 트랜지스터 기판은 하부 기판(SUB) 위에 게이트 절연막(GI)을 사이에 두고 교차하는 게이트 배선(GL) 및 데이터 배선(DL), 그 교차 구조에 의해 정의된 각 화소 영역 내에 형성된 박막 트랜지스터(T)를 구비한다.The thin film transistor substrate having the metal oxide semiconductor layer shown in FIGS. 1 and 2 includes a gate wiring GL and a data wiring DL intersecting each other with a gate insulating film GI interposed therebetween on a lower substrate SUB, And a thin film transistor (T) formed in each pixel region defined by the pixel region.
박막 트랜지스터(T)는 게이트 배선(GL)에서 분기한 게이트 전극(G), 데이터 배선(DL)에서 분기 된 소스 전극(S), 소스 전극(S)과 대향하는 드레인 전극(D), 그리고 게이트 절연막(GI) 위에서 게이트 전극(G)과 중첩하면 소스 전극(S)과 드레인 전극(D) 사이에 채널 영역을 형성하는 반도체 층(AE)을 포함한다.The thin film transistor T includes a gate electrode G branched from the gate line GL, a source electrode S branched from the data line DL, a drain electrode D opposed to the source electrode S, And a semiconductor layer AE that forms a channel region between the source electrode S and the drain electrode D when the gate electrode G overlaps the insulating layer GI.
특히, 반도체 층(A)을 산화물 반도체 물질로 형성하는 경우, 높은 전하 이동도 특성에 의해 충전 용량이 큰 대면적 박막 트랜지스터 기판에 유리하다. 그러나 산화물 반도체 물질은 소자의 안정성을 확보하기 위해 상부 표면에 식각액으로부터 보호를 위한 에치 스토퍼(ES)를 더 포함하는 것이 바람직하다. 구체적으로, 소스 전극(S)과 드레인 전극(D) 사이의 분리된 부분을 통해 유입되는 식각액으로부터 반도체 층(A)을 보호하도록 에치 스토퍼(ES)를 형성하는 것이 바람직하다.Particularly, when the semiconductor layer (A) is formed of an oxide semiconductor material, it is advantageous for a large-area thin film transistor substrate having a high charging capacity due to high charge mobility characteristics. However, it is preferable that the oxide semiconductor material further includes an etch stopper (ES) for protecting the upper surface from the etchant in order to secure the stability of the device. Specifically, it is preferable to form an etch stopper (ES) so as to protect the semiconductor layer (A) from the etchant flowing through the separated portion between the source electrode (S) and the drain electrode (D).
게이트 배선(GL)의 일측 단부에는 외부로부터 게이트 신호를 인가받기 위한 게이트 패드(GP)를 포함한다. 게이트 패드(GP)는 게이트 절연막(GI)을 관통하는 제1 게이트 패드 콘택홀(GH1)을 통해 게이트 패드 중간 단자(IGT)와 접촉한다. 게이트 패드 중간 단자(IGT)는 제1 보호막(PA1)과 제2 보호막(PA2)을 관통하는 제2 게이트 패드 콘택홀(GH2)을 통해 게이트 패드 단자(GPT)와 접촉한다. 한편, 데이터 배선(DL)의 일측 단부에는 외부로부터 화소 신호를 인가받기 위한 데이터 패드(DP)를 포함한다. 데이터 패드(DP)는 제1 보호막(PA1) 및 제2 보호막(PA2)을 관통하는 데이터 패드 콘택홀(DPH)을 통해 데이터 패드 단자(DPT)와 접촉한다.One end of the gate line GL includes a gate pad GP for receiving a gate signal from the outside. The gate pad GP contacts the gate pad intermediate terminal IGT through the first gate pad contact hole GH1 passing through the gate insulating film GI. The gate pad intermediate terminal IGT contacts the gate pad terminal GPT through the second gate pad contact hole GH2 passing through the first protective film PA1 and the second protective film PA2. Meanwhile, one end of the data line DL includes a data pad DP for receiving a pixel signal from the outside. The data pad DP contacts the data pad terminal DPT through the data pad contact hole DPH passing through the first protective film PA1 and the second protective film PA2.
화소 영역에는 프린지 필드를 형성하도록 제2 보호막(PA2)을 사이에 두고 형성된 화소 전극(PXL)과 공통 전극(COM)을 구비한다. 공통 전극(COM)은 게이트 배선(GL)과 나란하게 배열된 공통 배선(CL)과 접속된다. 공통 전극(COM)은 공통 배선(CL)을 통해 액정 구동을 위한 기준 전압(혹은 공통 전압)을 공급받는다.And a pixel electrode PXL and a common electrode COM formed with a second protective film PA2 therebetween to form a fringe field in the pixel region. The common electrode COM is connected to the common wiring CL arranged in parallel with the gate wiring GL. The common electrode COM is supplied with a reference voltage (or common voltage) for liquid crystal driving through the common line CL.
공통 전극(COM)과 화소 전극(PXL)의 위치 및 모양은 설계 환경과 목적에 맞추어 다양하게 형성할 수 있다. 공통 전극(COM)은 일정한 기준 전압이 인가되는 반면, 화소 전극(PXL)은 구현하고자 하는 비디오 데이터에 따라 수시로 변화하는 전압 값이 인가된다. 따라서, 데이터 배선(DL)과 화소 전극(PXL) 사이에 기생 용량이 발생할 수 있다. 이러한 기생 용량으로 인해 화질에 문제를 야기할 수 있기 때문에, 공통 전극(COM)을 먼저 형성하고, 화소 전극(PXL)을 최상위층에 형성하는 것이 바람직하다.The position and shape of the common electrode COM and the pixel electrode PXL can be variously formed according to the design environment and purpose. A constant reference voltage is applied to the common electrode COM, while a voltage value that varies from time to time is applied to the pixel electrode PXL according to the video data to be implemented. Therefore, parasitic capacitance may occur between the data line DL and the pixel electrode PXL. It is preferable that the common electrode COM is formed first and the pixel electrode PXL is formed on the uppermost layer since this parasitic capacitance can cause image quality problems.
즉, 데이터 배선(DL) 및 박막 트랜지스터(T)를 덮는 제1 보호막(PA1) 위에 유전율이 낮은 유기물질을 두껍게 형성한 평탄화 막(PAC)을 형성한 후에, 공통 전극(COM) 형성한다. 그리고 공통 전극(COM)을 덮는 제2 보호막(PA2)을 형성 한 후, 공통 전극(COM)과 중첩하는 화소 전극(PXL)을 제2 보호막(PA2) 위에 형성한다. 이러한 구조에서는 화소 전극(PXL)이 데이터 배선(DL)과 제1 보호막(PA1), 평탄화막(PAC), 그리고 제2 보호막(PA2)에 의해 이격되므로 데이터 배선(DL)과 화소 전극(PXL) 사이에 기생 용량을 줄일 수 있다.That is, a planarizing film PAC having a low dielectric constant organic material is formed on the first protective film PA1 covering the data line DL and the thin film transistor T, and then a common electrode COM is formed. After the second protective film PA2 covering the common electrode COM is formed, the pixel electrode PXL overlapping the common electrode COM is formed on the second protective film PA2. In this structure, the pixel electrode PXL is separated from the data line DL by the first protective film PA1, the planarization film PAC, and the second protective film PA2, so that the data line DL and the pixel electrode PXL, The parasitic capacitance can be reduced.
공통 전극(COM)은 화소 영역의 형태에 대응하는 장방형으로 형성되고, 화소 전극(PXL)은 다수 개의 선분 형상으로 형성된다. 특히, 화소 전극(PXL)은 제2 보호막(PA2)을 사이에 두고 공통 전극(COM)과 수직 상으로 중첩하는 구조를 갖는다. 화소 전극(PXL)과 공통 전극(COM) 사이에서 프린지 필드가 형성되어 박막 트랜지스터 기판과 컬러 필터 기판 사이에서 수평 방향으로 배열된 액정분자들이 유전 이방성에 의해 회전한다. 그리고 액정 분자들의 회전 정도에 따라 화소 영역을 투과하는 광 투과율이 달라져 계조를 구현한다.The common electrode COM is formed in a rectangular shape corresponding to the shape of the pixel region, and the pixel electrode PXL is formed in a plurality of line segments. In particular, the pixel electrode PXL has a structure in which the pixel electrode PXL is vertically overlapped with the common electrode COM via the second protective film PA2. A fringe field is formed between the pixel electrode PXL and the common electrode COM so that the liquid crystal molecules arranged in the horizontal direction between the TFT substrate and the color filter substrate are rotated by dielectric anisotropy. The transmittance of light passing through the pixel region is varied according to the degree of rotation of the liquid crystal molecules, thereby realizing the gradation.
다른 평판표시장치의 예로, 전계발광 표시장치가 있다. 전계발광 표시장치는 발광층의 재료에 따라 무기 전계발광 표시장치와 유기발광 다이오드 표시장치로 대별되며, 스스로 발광하는 자발광 소자로서 응답속도가 빠르고 발광효율, 휘도 및 시야각이 큰 장점이 있다. 특히, 에너지 효율이 우수한 유기발광 다이오드의 특징을 이용한 유기발광 다이오드 표시장치(Organic Light Emitting Diode display: OLEDD)에는 패시브 매트릭스 타입의 유기발광 다이오드 표시장치(Passive Matrix type Organic Light Emitting Diode display, PMOLED)와 액티브 매트릭스 타입의 유기발광 다이오드 표시장치(Active Matrix type Organic Light Emitting Diode display, AMOLED)로 대별된다.An example of another flat panel display device is an electroluminescence display device. An electroluminescent display device is divided into an inorganic electroluminescent display device and an organic light emitting diode display device depending on the material of the light emitting layer. The electroluminescent display device has advantages of high response speed, light emitting efficiency, brightness and viewing angle. In particular, a passive matrix type organic light emitting diode (OLED) display device (Passive Matrix Type Organic Light Emitting Diode Display) (PMOLED) is used for an organic light emitting diode display (OLEDD) And an active matrix type organic light emitting diode display device (Active Matrix type Organic Light Emitting Diode Display (AMOLED)).
도 3은 액티브 매트릭스 유기발광 다이오드 표시장치에서 한 화소의 구조를 나타내는 평면도이다. 도 4는 도 3에서 절취선 II-II'로 자른 액티브 매트릭스 유기발광 다이오드 표시장치의 구조를 나타내는 단면도이다.3 is a plan view showing the structure of one pixel in an active matrix organic light emitting diode display device. FIG. 4 is a cross-sectional view showing the structure of an active matrix organic light emitting diode display device cut along a perforated line II-II 'in FIG.
도 3 및 4를 참조하면, 액티브 매트릭스 유기발광 다이오드 표시장치는 스위칭 박막 트랜지스터(ST), 스위칭 박막 트랜지스터와 연결된 구동 박막 트랜지스터(DT), 구동 박막 트랜지스터(DT)에 접속된 유기발광 다이오드(OLE)를 포함한다.3 and 4, the active matrix organic light emitting diode display device includes a switching thin film transistor ST, a driving thin film transistor DT connected to the switching thin film transistor, an organic light emitting diode OLE connected to the driving thin film transistor DT, .
스위칭 박막 트랜지스터(ST)는 스캔 배선(SL)과 데이터 배선(DL)이 교차하는 부위에 형성되어 있다. 스위칭 박막 트랜지스터(ST)는 화소를 선택하는 기능을 한다. 스위칭 박막 트랜지스터(ST)는 스캔 배선(SL)에서 분기하는 게이트 전극(SG)과, 반도체 층(SA)과, 소스 전극(SS)과, 드레인 전극(SD)을 포함한다. 그리고 구동 박막 트랜지스터(DT)는 스위칭 박막 트랜지스터(ST)에 의해 선택된 화소의 유기발광 다이오드(OLE)를 구동하는 역할을 한다.The switching thin film transistor ST is formed at a position where the scan line SL and the data line DL intersect each other. The switching thin film transistor ST functions to select a pixel. The switching thin film transistor ST includes a gate electrode SG, a semiconductor layer SA, a source electrode SS and a drain electrode SD which branch from the scan line SL. The driving thin film transistor DT serves to drive the organic light emitting diode OLE of the pixel selected by the switching thin film transistor ST.
구동 박막 트랜지스터(DT)는 스위칭 박막 트랜지스터(ST)의 드레인 전극(SD)과 연결된 게이트 전극(DG)과, 반도체 층(DA), 구동 전류 배선(VDD)에 연결된 소스 전극(DS)과, 드레인 전극(DD)을 포함한다. 구동 박막 트랜지스터(DT)의 드레인 전극(DD)은 유기발광 다이오드(OLE)의 애노드 전극(ANO)과 연결되어 있다. 애노드 전극(ANO)과 캐소드 전극(CAT) 사이에는 유기발광 층(OL)이 개재되어 있다. 캐소드 전극(CAT)은 기저 전압(VSS)에 연결된다.The driving thin film transistor DT includes a gate electrode DG connected to the drain electrode SD of the switching thin film transistor ST, a source electrode DS connected to the semiconductor layer DA, the driving current wiring VDD, Electrode DD. The drain electrode DD of the driving thin film transistor DT is connected to the anode electrode ANO of the organic light emitting diode OLE. An organic light emitting layer OL is interposed between the anode electrode ANO and the cathode electrode CAT. The cathode electrode CAT is connected to the base voltage VSS.
좀 더 상세히 살펴보기 위해 도 4를 참조하면, 액티브 매트릭스 유기발광 다이오드 표시장치의 기판(SUB) 상에 스위칭 박막 트랜지스터(ST) 및 구동 박막 트랜지스터(DT)의 게이트 전극(SG, DG)이 형성되어 있다. 그리고 게이트 전극(SG, DG) 위에는 게이트 절연막(GI)이 덮고 있다. 게이트 전극(SG, DG)과 중첩되는 게이트 절연막(GI)의 일부에 반도체 층(SA, DA)이 형성되어 있다. 반도체 층(SA, DA) 위에는 일정 간격을 두고 소스 전극(SS, DS)과 드레인 전극(SD, DD)이 마주보고 형성된다. 스위칭 박막 트랜지스터(ST)의 드레인 전극(SD)은 게이트 절연막(GI)에 형성된 드레인 콘택 홀(DH)을 통해 구동 박막 트랜지스터(DT)의 게이트 전극(DG)과 접촉한다. 이와 같은 구조를 갖는 스위칭 박막 트랜지스터(ST) 및 구동 박막 트랜지스터(DT)를 덮는 보호막(PAS)이 전면에 도포된다.4, gate electrodes SG and DG of a switching thin film transistor ST and a driving thin film transistor DT are formed on a substrate SUB of an active matrix organic light emitting diode display device have. A gate insulating film GI covers the gate electrodes SG and DG. The semiconductor layers SA and DA are formed in a part of the gate insulating film GI which overlaps with the gate electrodes SG and DG. The source electrodes SS and DS and the drain electrodes SD and DD are formed facing each other on the semiconductor layers SA and DA at regular intervals. The drain electrode SD of the switching thin film transistor ST contacts the gate electrode DG of the driving thin film transistor DT through the drain contact hole DH formed in the gate insulating film GI. A protective film PAS covering the switching thin film transistor ST and the driving thin film transistor DT having such a structure is applied to the entire surface.
나중에 형성될 애노드 전극(ANO)의 영역에 해당하는 부분에 칼라 필터(CF)가 형성된다. 칼라 필터(CF)는 가급적 넓은 면적을 차지하도록 형성하는 것이 바람직하다. 예를 들어, 데이터 배선(DL), 구동 전류 배선(VDD) 및 전단의 스캔 배선(SL)의 많은 영역과 중첩하도록 형성하는 것이 바람직하다. 이와 같이 칼라 필터(CF)가 형성된 기판은 여러 구성요소들이 형성되어 표면이 평탄하지 못하고, 단차가 많이 형성되어 있다. 따라서, 기판의 표면을 평탄하게 할 목적으로 평탄화 막(PAC) 혹은 오버코트 층(OC)을 기판 전면에 도포한다.A color filter CF is formed at a portion corresponding to the region of the anode electrode ANO to be formed later. It is preferable that the color filter CF is formed so as to occupy a wide area as much as possible. For example, it is preferable to overlap with many regions of the data line DL, the drive current line VDD and the scan line SL at the previous stage. As described above, the substrate on which the color filter CF is formed is formed with various components, the surface is not flat, and many steps are formed. Therefore, the planarizing film (PAC) or the overcoat layer (OC) is applied over the entire surface of the substrate in order to flatten the surface of the substrate.
그리고 오버코트 층(OC) 위에 유기발광 다이오드(OLE)의 애노드 전극(ANO)이 형성된다. 여기서, 애노드 전극(ANO)은 오버코트 층(OC) 및 보호막(PAS)에 형성된 화소 콘택 홀(PH)을 통해 구동 박막 트랜지스터(DT)의 드레인 전극(DD)과 연결된다.An anode electrode ANO of the organic light emitting diode OLE is formed on the overcoat layer OC. The anode electrode ANO is connected to the drain electrode DD of the driving thin film transistor DT through the pixel contact hole PH formed in the overcoat layer OC and the protective film PAS.
애노드 전극(ANO)이 형성된 기판 위에, 화소 영역을 정의하기 위해 스위칭 박막 트랜지스터(ST), 구동 박막 트랜지스터(DT) 그리고 각종 배선들(DL, SL, VDD)이 형성된 영역 위에 뱅크(BA)(혹은, 뱅크 패턴)를 형성한다.On the substrate on which the anode electrode ANO is formed, a bank BA (or a bank) is formed on a region where a switching thin film transistor ST, a driving thin film transistor DT and various wirings DL, SL, , A bank pattern).
뱅크(BA)에 의해 노출된 애노드 전극(ANO)이 발광 영역이 된다. 뱅크(BA)에 의해 노출된 애노드 전극(ANO) 위에 유기발광 층(OL)과 캐소드 전극(CAT)이 순차적으로 적층된다. 유기발광 층(OL)은 백색광을 발하는 유기물질로 이루어진 경우, 아래에 위치한 칼라 필터(CF)에 의해 각 화소에 배정된 색상을 나타낸다. 도 4와 같은 구조를 갖는 유기발광 다이오드 표시장치는 아래 방향으로 발광하는 하부 발광(Bottom Emission) 표시 장치가 된다.And the anode electrode ANO exposed by the bank BA becomes a light emitting region. The organic light emitting layer OL and the cathode electrode CAT are sequentially stacked on the anode electrode ANO exposed by the bank BA. When the organic light emitting layer OL is made of an organic material emitting white light, the organic light emitting layer OL exhibits a color assigned to each pixel by a color filter CF positioned below. The organic light emitting diode display device having the structure as shown in FIG. 4 is a bottom emission display device emitting light in a downward direction.
상기와 같은 평판 표시장치에서 박막 트랜지스터를 구비함으로써, 고품질의 능동형 표시장치를 구현할 수 있다. 특히, 더욱 우수한 구동 특성을 갖도록 하기 위해, 박막 트랜지스터의 반도체 층은 금속 산화물 반도체 물질로 형성하는 것이 바람직하다.By providing a thin film transistor in such a flat panel display device, a high-quality active type display device can be realized. In particular, in order to have more excellent driving characteristics, the semiconductor layer of the thin film transistor is preferably formed of a metal oxide semiconductor material.
산화물 반도체 물질을 포함하는 박막 트랜지스터 기판을 표시 장치에 적용하는 경우, 더욱 우수한 반도체 특성을 확보하기 위한 기술이 필요하다. 예를들어, 채널 길이를 짧게 만들면 쇼트 채널 효과(Short Channel Effect)에 의해 고속 동작에 유리한 박막 트랜지스터를 만들 수 있다. 하지만, 채널 길이가 짧아지면, 문턱 전압이 낮아져서 박막 트랜지스터를 구동하는 데 어려움이 따른다.When a thin film transistor substrate including an oxide semiconductor material is applied to a display device, a technique for securing better semiconductor characteristics is needed. For example, if the channel length is shortened, a short channel effect can make a thin film transistor advantageous for high-speed operation. However, if the channel length is shortened, the threshold voltage is lowered, which makes it difficult to drive the thin film transistor.
쇼트 채널을 구현하여 우수한 특성을 확보하면서 문턱 전압을 유지하여 원활한 구동을 할 수 있도록 하기 위한 방법으로, 산화물 반도체 층의 두께를 가급적 얇게 형성하는 방법이 있다. 표시 장치는 상당히 큰 대면적의 기판 위에 무수히 많은 박막 트랜지스터들을 형성하는데, 반도체 층의 두께를 일정하게 얇게 형성하는 기술은 용이한 것이 아니어서, 생산성이 매우 떨어진다.There is a method for forming a short channel so that excellent characteristics can be secured and a threshold voltage can be maintained and smooth driving can be performed. In this method, the thickness of the oxide semiconductor layer is as thin as possible. The display device forms a large number of thin film transistors on a substrate having a considerably large area. However, the technique of forming the semiconductor layer thinner and thinner is not easy, and productivity is very low.
다른 방법으로는, 산화물 반도체 층의 상부 혹은 하부에 적층되는 게이트 절연막 혹은 보호막에 산소를 도핑하는 방법이 있다. 이 경우, 도핑된 산소 입자들로 인해 장기간 사용할 때 문턱 전압의 변동을 제어할 수 없어 포지티브 바이어스 열적 스트레스(Positive Bias Thermal Stress)에 의한 소자 열화가 발생할 수 있다. 따라서, 산화물 반도체 물질을 포함하는 박막 트랜지스터 기판, 특히 표시 장치용 박막 트랜지스터 기판에서는 고 품질의 소자 특성을 확보할 수 있는 새로운 기술이 필요하다.As another method, there is a method of doping oxygen to the gate insulating film or the protective film which is stacked on the upper or lower part of the oxide semiconductor layer. In this case, due to the doped oxygen particles, the variation of the threshold voltage can not be controlled when the device is used for a long period of time, so that the device degradation due to the positive bias thermal stress may occur. Accordingly, a thin film transistor substrate including an oxide semiconductor material, particularly a thin film transistor substrate for a display device, requires a new technique capable of ensuring high quality device characteristics.
본 발명의 목적은 상기 종래 기술의 문제점들을 해결하고자 안출 된 발명으로써, UHD 급 이상의 초 고해상도 평판 표시장치를 제공하는 데 있다. 본 발명의 다른 목적은, 고속 구동에 유리한 쇼트 채널 길이를 가지면서 문턱 전압의 변동이 없는 박막 트랜지스터 기판을 제공하는 데 있다. 본 발명의 또 다른 목적은, 대면적 초고 해상도 평판 표시장치에 적용하기 위한 스위칭 특성이 우수한 박막 트랜지스터 기판을 제공하는 데 있다.SUMMARY OF THE INVENTION An object of the present invention is to provide an ultra high resolution flat panel display device of UHD class or higher, Another object of the present invention is to provide a thin film transistor substrate having a short channel length advantageous for high-speed driving and having no variation in threshold voltage. It is another object of the present invention to provide a thin film transistor substrate having excellent switching characteristics for application to a large-area ultra-high resolution flat panel display.
상기 목적을 달성하기 위하여, 본 발명에 의한 박막 트랜지스터 기판 위에 배치된 산화물 반도체 층을 포함한다. 산화물 반도체 층은, 제1 산화물 반도체 층 그리고 제1 산화물 반도체 층 위에 적층된 제2 산화물 반도체 층을 구비한다. 제1 산화물 반도체 층과 제2 산화물 반도체 층 중 어느 하나는 인듐:갈륨:아연의 함량비가 1:1:1인 제1 함량비를 갖는다. 다른 하나는 제1 함량비에 비해 갈륨의 함량이 인듐의 함량 및 아연의 함량보다 더 높은 제2 함량비를 갖는다.In order to achieve the above object, the present invention includes an oxide semiconductor layer disposed on a thin film transistor substrate according to the present invention. The oxide semiconductor layer includes a first oxide semiconductor layer and a second oxide semiconductor layer stacked on the first oxide semiconductor layer. Wherein either the first oxide semiconductor layer or the second oxide semiconductor layer has a first content ratio of indium: gallium: zinc of 1: 1: 1. The other is that the content of gallium has a second content ratio higher than the content of indium and the content of zinc compared to the first content ratio.
일례로, 제2 함량비는, 갈륨의 함량에 대한 아연의 함량 비율이 0 이상인 값을 갖고, 0.5 미만인 값을 갖는다.As an example, the second content ratio has a value of a zinc content ratio with respect to the content of gallium of 0 or more and a value of less than 0.5.
일례로, 제2 함량비는, 인듐의 함량에 대한 갈륨의 함량 비율이 1보다 크다.As an example, the second content ratio is a ratio of the content of gallium to the content of indium is larger than 1.
일례로, 제2 함량비는, 인듐:갈륨:아연의 함량비가 1:2:0 혹은 1:2:0.9이다.For example, the second content ratio is 1: 2: 0 or 1: 2: 0.9 in the content ratio of indium: gallium: zinc.
일례로, 게이트 전극, 소스 전극 및 드레인 전극을 더 포함한다. 게이트 전극은, 제1 산화물 반도체 층 아래에 게이트 절연막을 사이에 두고 중첩한다. 소스 전극은, 제1 산화물 반도체 층의 일측 상부 표면과 접촉한다. 드레인 전극은, 제1 산화물 반도체 층의 타측 상부 표면과 접촉한다. 제1 산화물 반도체 층은 제1 함량비를 갖는다. 제2 산화물 반도체 층은 제2 함량비를 갖는다.For example, it further includes a gate electrode, a source electrode, and a drain electrode. The gate electrode overlaps under the first oxide semiconductor layer with the gate insulating film therebetween. The source electrode contacts one upper surface of the first oxide semiconductor layer. The drain electrode is in contact with the other upper surface of the first oxide semiconductor layer. The first oxide semiconductor layer has a first content ratio. And the second oxide semiconductor layer has a second content ratio.
일례로, 제2 산화물 반도체 층은, 제1 산화물 반도체 층보다 작은 크기를 갖고, 제1 산화물 반도체 층의 중앙부 위에 적층된다.For example, the second oxide semiconductor layer has a smaller size than the first oxide semiconductor layer, and is stacked on the central portion of the first oxide semiconductor layer.
일례로, 소스 전극은, 제2 산화물 반도체 층의 일측 상부 표면과 더 접촉한다. 드레인 전극은, 제2 산화물 반도체 층의 타측 상부 표면과 더 접촉한다.In one example, the source electrode further contacts one upper surface of the second oxide semiconductor layer. The drain electrode further contacts the other upper surface of the second oxide semiconductor layer.
일례로, 제2 산화물 반도체 층 위에서 소스 전극과 드레인 전극 사이에 개재된 에치 스토퍼 층을 더 포함한다.For example, it further includes an etch stopper layer interposed between the source electrode and the drain electrode on the second oxide semiconductor layer.
일례로, 에치 스토퍼 층은, 제2 산화물 반도체 층보다 작은 크기를 갖는다.For example, the etch stopper layer has a smaller size than the second oxide semiconductor layer.
일례로, 에치 스토퍼 층은, 제2 산화물 반도체 층과 동일한 크기를 갖는다.In one example, the etch stopper layer has the same size as the second oxide semiconductor layer.
일례로, 게이트 절연막, 게이트 전극, 중간 절연막, 소스 전극, 그리고 드레인 전극을 더 포함한다. 게이트 절연막은, 제2 산화물 반도체 층 위에 적층된다. 게이트 전극은, 게이트 절연막 위에서 제2 산화물 반도체 층의 중앙부와 중첩한다. 중간 절연막은, 게이트 전극 위에 적층된다. 소스 전극 및 드레인 전극은, 중간 절연막 위에 형성된다. 제1 산화물 반도체 층은 제2 함량비를 갖는다. 제2 산화물 반도체 층은 제1 함량비를 갖는다. 제1 산화물 반도체 층과 제2 산화물 반도체 층은 동일한 크기를 갖는다. 소스 전극은, 중간 절연막을 관통하는 소스 콘택홀을 통해 제1 산화물 반도체 층의 일측부와 접촉한다. 드레인 전극은, 중간 절연막을 관통하는 드레인 콘택홀을 통해 제1 산화물 반도체 층의 타측부와 접촉한다.For example, it further includes a gate insulating film, a gate electrode, an intermediate insulating film, a source electrode, and a drain electrode. The gate insulating film is stacked on the second oxide semiconductor layer. The gate electrode overlaps the central portion of the second oxide semiconductor layer on the gate insulating film. The intermediate insulating film is stacked on the gate electrode. The source electrode and the drain electrode are formed on the intermediate insulating film. The first oxide semiconductor layer has a second content ratio. The second oxide semiconductor layer has a first content ratio. The first oxide semiconductor layer and the second oxide semiconductor layer have the same size. The source electrode contacts one side of the first oxide semiconductor layer through the source contact hole penetrating the intermediate insulating film. The drain electrode contacts the other side of the first oxide semiconductor layer through the drain contact hole passing through the intermediate insulating film.
일례로, 게이트 절연막은 기판 전체를 덮는다. 소스 콘택홀 및 드레인 콘택홀은, 게이트 절연막을 더 관통한다.For example, the gate insulating film covers the entire substrate. The source contact hole and the drain contact hole further penetrate the gate insulating film.
일례로, 제1 함량비를 갖는 층은 제1 두께를 갖는다. 제2 함량비를 갖는 층은 제1 두께보다 얇은 제2 두께를 갖는다. 제2 두께는, 제1 두께의 1/5 이상이다.In one example, the layer having the first content ratio has a first thickness. The layer having the second content ratio has a second thickness that is thinner than the first thickness. The second thickness is one fifth or more of the first thickness.
일례로, 게이트 절연막 및 게이트 전극을 더 포함한다. 게이트 절연막은 산화물 반도체 층의 상부 및 하부 중 적어도 어느 한쪽에 배치된다. 게이트 전극은, 게이트 절연막을 사이에 두고 산화물 반도체 층과 중첩한다. 제1 산화물 반도체 층과 제2 산화물 반도체 층 중에서 게이트 전극과 가까이에 적층된 것은 제1 함량비를 갖는다. 게이트 전극과 멀리 적층된 것은 제2 함량비를 갖는다.In one example, it further includes a gate insulating film and a gate electrode. The gate insulating film is disposed on at least one of an upper portion and a lower portion of the oxide semiconductor layer. The gate electrode overlaps the oxide semiconductor layer with the gate insulating film therebetween. The first oxide semiconductor layer and the second oxide semiconductor layer, which are stacked close to the gate electrode, have a first content ratio. The second gate electrode has a second content ratio.
본 발명에 의한 평판 표시장치용 박막 트랜지스터 기판은, 이종 산화물 반도체 층이 적층된 구조를 갖는다. 특히, 상부에 적층된 산화물 반도체 층은 하부에 적층된 산화물 반도체 층의 조성비와 달리하여 이종 접합 구조를 갖는다. 상부에 적층된 산화물 반도체 층의 비 저항이 높아 쇼트 채널 길이 구조에서 문턱 전압이 변화되지 않는다. 따라서, 쇼트 채널 길이를 구현하여 고속 구동 성능을 확보하면서 동시에 문턱 전압의 변동을 억제하여, 포지티브 바이어스 및 네가티브 바이어스 스트레스에 의한 특성 변동이 적은 우수한 박막 트랜지스터 기판을 제공할 수 있다. 본 발명에 의한 박막 트랜지스터 기판은, 초고 해상도 및 대면적 표시장치에 적용하여 양질의 평판 표시장치를 제공할 수 있다.The thin film transistor substrate for a flat panel display according to the present invention has a structure in which a hetero-oxide semiconductor layer is laminated. Particularly, the oxide semiconductor layer stacked on the upper part has a heterojunction structure different from the composition ratio of the oxide semiconductor layer stacked on the lower part. The resistivity of the oxide semiconductor layer stacked on the top is high and the threshold voltage is not changed in the short channel length structure. Therefore, it is possible to provide an excellent thin film transistor substrate which realizes a short channel length and ensures high-speed driving performance while at the same time suppressing fluctuation of threshold voltage and less variation in characteristics due to positive bias and negative bias stress. The thin film transistor substrate according to the present invention can be applied to an ultra-high resolution and large-area display device, thereby providing a high-quality flat panel display device.
도 1은 종래 기술에 의한 수평 전계형의 일종인 프린지 필드 방식의 액정 표시장치에 포함된 산화물 반도체 층을 갖는 박막 트랜지스터 기판을 나타내는 평면도.
도 2는 도 1에 도시한 박막 트랜지스터 기판을 절취선 I-I' 선을 따라 자른 단면도.
도 3은 액티브 매트릭스 유기발광 다이오드 표시장치에서 한 화소의 구조를 나타내는 평면도.
도 4는 도 3에서 절취선 II-II'로 자른 액티브 매트릭스 유기발광 다이오드 표시장치의 구조를 나타내는 단면도.
도 5는 본 발명의 제1 실시 예에 의한 산화물 반도체 물질을 포함하는 박막 트랜지스터 기판의 구조를 나타내는 단면도.
도 6은 본 발명의 제2 실시 예에 의한 산화물 반도체 물질을 포함하는 박막 트랜지스터 기판의 구조를 나타내는 단면도.
도 7은 본 발명의 제3 실시 예에 의한 산화물 반도체 물질을 포함하는 박막 트랜지스터 기판의 구조를 나타내는 단면도.
도 8은 본 발명의 제4 실시 예에 의한 산화물 반도체 물질을 포함하는 박막 트랜지스터 기판의 구조를 나타내는 단면도.FIG. 1 is a plan view showing a thin film transistor substrate having an oxide semiconductor layer included in a fringe field type liquid crystal display device, which is a kind of a horizontal electric field type according to the related art.
FIG. 2 is a cross-sectional view of the thin film transistor substrate shown in FIG. 1 taken along a perforated line II '; FIG.
3 is a plan view showing the structure of one pixel in an active matrix organic light emitting diode display.
FIG. 4 is a cross-sectional view showing the structure of an active matrix organic light emitting diode display device cut into a perforated line II-II 'in FIG. 3;
5 is a sectional view showing the structure of a thin film transistor substrate including an oxide semiconductor material according to a first embodiment of the present invention.
6 is a sectional view showing the structure of a thin film transistor substrate including an oxide semiconductor material according to a second embodiment of the present invention.
7 is a sectional view showing the structure of a thin film transistor substrate including an oxide semiconductor material according to a third embodiment of the present invention.
8 is a sectional view showing the structure of a thin film transistor substrate including an oxide semiconductor material according to a fourth embodiment of the present invention.
이하, 첨부된 도면을 참조하여 본 발명에 따른 바람직한 실시 예를 상세히 설명한다. 명세서 전체에 걸쳐서 동일한 참조번호들은 실질적으로 동일한 구성요소들을 의미한다. 이하의 설명에서, 본 발명과 관련된 공지 기능 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우, 그 상세한 설명을 생략한다. 또한, 이하의 설명에서 사용되는 구성요소 명칭은 명세서 작성의 용이함을 고려하여 선택된 것일 수 있는 것으로서, 실제 제품의 부품 명칭과는 상이할 수 있다.Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings. Like reference numerals throughout the specification denote substantially identical components. In the following description, a detailed description of known functions and configurations incorporated herein will be omitted when it may make the subject matter of the present invention rather unclear. In addition, the component names used in the following description may be selected in consideration of easiness of specification, and may be different from the parts names of actual products.
이하, 본 발명에 의한 평판 표시장치용 박막 트랜지스터 기판의 구조에 대해 설명한다. 특히, 산화물 반도체 물질을 포함하는 박막 트랜지스터의 구조를 중심으로 설명한다. 본 발명에 의한 박막 트랜지스터를 구비한 박막 트랜지스터 기판을 표시 장치에 적용하여, 우수한 표시 품질을 확보할 수 있다.Hereinafter, a structure of a thin film transistor substrate for a flat panel display according to the present invention will be described. In particular, the structure of a thin film transistor including an oxide semiconductor material will be mainly described. The thin film transistor substrate having the thin film transistor according to the present invention can be applied to a display device, thereby ensuring excellent display quality.
<제1 실시 예>≪ Embodiment 1 >
이하, 도 5를 참조하여, 본 발명의 제1 실시 예를 설명한다. 도 5는 본 발명의 제1 실시 예에 의한 산화물 반도체 물질을 포함하는 박막 트랜지스터 기판의 구조를 나타내는 단면도이다. 도 5를 참조하면, 본 발명의 제1 실시 예에 의한 박막 트랜지스터 기판은, 기판(SUB) 위에 매트릭스 방식으로 배치된 다수 개의 박막 트랜지스터(T)들을 포함한다. 여기서, 편의상 하나의 박막 트랜지스터(T)의 구조에 대해 설명한다.Hereinafter, a first embodiment of the present invention will be described with reference to FIG. 5 is a cross-sectional view illustrating a structure of a thin film transistor substrate including an oxide semiconductor material according to a first embodiment of the present invention. Referring to FIG. 5, the thin film transistor substrate according to the first embodiment of the present invention includes a plurality of thin film transistors T arranged in a matrix manner on a substrate SUB. Here, the structure of one thin film transistor T will be described for convenience.
기판(SUB) 위에는 게이트 전극(G)이 배치되어 있다. 게이트 전극(G) 위에는 기판(SUB) 전체 표면을 덮는 게이트 절연막(GI)이 적층되어 있다. 게이트 절연막(GI) 위에는 게이트 전극(G)과 중첩하는 반도체 층(A)이 형성되어 있다. 반도체 층(A)은 제1 산화물 반도체 층(GO)과 제2 산화물 반도체 층(GA)이 순차적으로 적층된 구조를 갖는다. 제2 산화물 반도체 층(GA) 위에는 소스 전극(S)과 드레인 전극(D)이 접촉하고 있다. 소스 전극(S)과 드레인 전극(D)은 일정 거리 이격하여 분리되어 있다. 즉, 소스 전극(S)은 제2 산화물 반도체 층(GA)의 일측 상변과 접촉하고, 드레인 전극(D)은 제2 산화물 반도체 층(GA)의 타측 상변과 접촉한다.A gate electrode G is disposed on the substrate SUB. A gate insulating film GI covering the whole surface of the substrate SUB is laminated on the gate electrode G. A semiconductor layer A which overlaps the gate electrode G is formed on the gate insulating film GI. The semiconductor layer A has a structure in which the first oxide semiconductor layer GO and the second oxide semiconductor layer GA are sequentially stacked. The source electrode S and the drain electrode D are in contact with each other on the second oxide semiconductor layer GA. The source electrode S and the drain electrode D are separated from each other by a predetermined distance. That is, the source electrode S contacts one upper side of the second oxide semiconductor layer GA, and the drain electrode D contacts the other upper side of the second oxide semiconductor layer GA.
여기서, 제1 산화물 반도체 층(GO)은 약 500Å의 두께를 갖는 금속 산화물로서, 인듐-갈륨-아연 산화물(Indium-Galium-Zinc Oxide; IGZO)을 포함하는 것이 바람직하다. 특히, 인듐-갈륨-아연의 조성비는 1:1:1인 것이 바람직하다.Here, the first oxide semiconductor layer GO is preferably a metal oxide having a thickness of about 500 ANGSTROM and may include indium-gallium-zinc oxide (IGZO). In particular, the composition ratio of indium-gallium-zinc is preferably 1: 1: 1.
제2 산화물 반도체 층(GA)은 약 300Å의 두께를 갖는 금속 산화물로 인듐-갈륨-아연 산화물(Indium-Galium-Zinc Oxide; IGZO)을 포함하는 것이 바람직하다. 특히, 갈륨의 함량이 더 많은 산화물 반도체인 것이 바람직하다. 구체적으로는, Zn/Ga의 값이 0(zero) 이상이며, 0.5보다 작은 것이 바람직하다. 또한, Ga/In의 값은 1보다 큰 것이 바람직하다.The second oxide semiconductor layer GA preferably includes indium-gallium-zinc oxide (IGZO) as a metal oxide having a thickness of about 300 angstroms. In particular, it is preferable that the content of gallium is larger than that of the oxide semiconductor. Specifically, it is preferable that the value of Zn / Ga is zero or more and less than 0.5. Further, the value of Ga / In is preferably larger than 1.
산화물 반도체 층의 특성을 향상시킨 구조를 개발하기 위해, 다음과 같은 실험을 통해, 산화물 반도체 층의 구조를 개발하였다. 제1 산화물 반도체 층(GO) 위에 적층된 제2 산화물 반도체 층(GA)의 함량을 변화하면서, 특성을 조사하였다. 특성 조사는, 채널의 길이가 10㎛일 때와 4㎛일 때 두 경우에 대해 문턱 전압을 측정하여, 두 값의 차이를 구함으로써, 특성에 변화가 어느 정도인지 측정하였다.In order to develop a structure improving the characteristics of the oxide semiconductor layer, the structure of the oxide semiconductor layer was developed through the following experiment. The characteristics were examined while changing the content of the second oxide semiconductor layer (GA) stacked on the first oxide semiconductor layer (GO). The characteristics were measured by measuring the threshold voltage for both the case where the channel length was 10 μm and the case where the channel length was 4 μm, and the degree of change in the characteristics was measured by calculating the difference between the two values.
아래 표 1은 제2 산화물 반도체 층(GA)을 구성하는 인듐-갈륨-아연 산화물의 조성비 변화에 따른 채널의 길이가 10㎛일 때와 4㎛일 때 문턱 전압의 차이를 계산한 것이다.Table 1 below shows the difference in threshold voltage when the channel length is 10 μm and 4 μm according to the composition ratio of indium-gallium-zinc oxide constituting the second oxide semiconductor layer (GA).
여기서, No는 제2 산화물 반도체 층(GA)이 없는 경우로서, 제1 산화물 반도체 층(GO)만 존재하는 경우이다. CLV (Vth10-Vth4)는 채널 길이 변동(Channel Length Variation)으로서 채널 길이가 10㎛일 때의 문턱 전압에서 채널 길이가 4㎛일 때의 문턱 전압 값을 뺀 값이다. 각 원소의 함량은, 원자량, 분자량 혹은 몰수로 표현할 수 있으나, 여기서는 구성 원소들의 함량 비율에 관한 것으로서, 함량 단위를 사용하지 않는다.Here, "No" represents the case where the second oxide semiconductor layer (GA) is not present and only the first oxide semiconductor layer GO exists. CLV (Vth10-Vth4) is a channel length variation, which is a value obtained by subtracting the threshold voltage value when the channel length is 4 占 퐉 at the threshold voltage when the channel length is 10 占 퐉. The content of each element can be expressed in terms of atomic weight, molecular weight, or mole number, but here it is related to the content ratio of constituent elements, and the content unit is not used.
채널 길이가 10㎛일 때와 4㎛일 때 문턱 전압의 차이가 크면, 채널 길이를 짧게하면, 문턱 전압이 달라져서 동일한 구동 특성을 얻을 수 없다는 것을 의미한다. 반면에, 문턱 전압의 차이가 크지 않으면, 쇼트 채널(short channel) 특성을 확보한 구조에서도 문턱 전압이 달라지지 않아 동일한 구동 특성을 얻을 수 있다는 것을 의미한다. 본 발명에 의하면, 쇼트 채널 길이를 갖는 박막 트랜지스터를 대면적 및 초고 해상도 평판 표시장치에 적용하여, 우수한 품질의 평판 표시장치를 제공할 수 있다.When the channel length is 10 μm and 4 μm, if the difference in threshold voltage is large, if the channel length is short, the threshold voltage is changed and the same driving characteristic can not be obtained. On the other hand, if the difference in the threshold voltage is not large, it means that the same driving characteristic can be obtained because the threshold voltage is not changed even in the structure in which the short channel characteristic is secured. According to the present invention, a thin film transistor having a short channel length can be applied to a large-area and ultra-high resolution flat panel display, thereby providing a flat panel display of excellent quality.
상기 표 1에 의하면, 갈륨(Ga):아연(Zn)의 함량 비율이 2:0 이상이거나 2:1 미만인 경우에 채널 길이에 따른 문턱 전압 변화가 1v 이하인 것으로 4㎛의 채널 길이를 갖더라도 문턱 전압은 10㎛의 채널 길이의 것과 거의 동일하다는 것을 의미한다. 아연과 갈륨의 바람직한 조성비는, (아연(Zn)의 함량/갈륨(Ga)의 함량) 값이 0.5 미만인 것이 바람직하다. 전체 함량비를 보면, 제1 산화물 반도체 층(GO)의 인듐(In):갈륨(Ga):아연(Zn)의 비율이 1:1:1이고, 제2 산화물 반도체 층(GA)의 인듐(In):갈륨(Ga):아연(Zn)의 비율은, 1:2:0 내지 1:2:0.9인 것이 바람직하다.According to Table 1, when the content ratio of gallium (Ga): zinc (Zn) is 2: 0 or less and less than 2: 1, the threshold voltage change according to the channel length is 1 v or less. The voltage is approximately equal to that of the channel length of 10 mu m. The preferable composition ratio of zinc and gallium is preferably (zinc (Zn) content / gallium (Ga) content) value less than 0.5. The total content ratio of indium (In): gallium (Ga): zinc (Zn) of the first oxide semiconductor layer GO is 1: The ratio of gallium (In): gallium (Ga): zinc (Zn) is preferably 1: 2: 0 to 1: 2: 0.9.
또한, 제2 산화물 반도체 층(GA) 위에 소스 전극(S)과 드레인 전극(D)이 직접 접촉하는 구조를 갖는다. 소스 전극(S)과 드레인 전극(D)을 패턴하는 과정에서 소스 전극(S)과 드레인 전극(D) 사이의 제2 산화물 반도체 층(GA)의 일부 두께가 식각되어 없어진다. 이를 백 에치 채널(Back Etched Channel) 구조라고 부른다. 하지만, 주된 채널층은 제1 산화물 반도체 층(GO)으로서, 채널이 식각되지 않으므로, 특성에는 변화가 없다.Further, the source electrode S and the drain electrode D are in direct contact with each other on the second oxide semiconductor layer GA. A part of the thickness of the second oxide semiconductor layer GA between the source electrode S and the drain electrode D is etched away in the process of patterning the source electrode S and the drain electrode D. [ This is called a back etched channel structure. However, the main channel layer is the first oxide semiconductor layer GO, and since the channel is not etched, there is no change in the characteristics.
본 발명의 제1 실시 예에 의한 산화물 반도체 물질을 포함하는 박막 트랜지스터는, 제1 산화물 반도체 층(GO) 위에 제2 산화물 반도체 층(GA)이 적층되어, 쇼트 채널을 갖는 박막 트랜지스터를 높은 문턱 전압에서 구동할 수 있다. 또한, 제2 산화물 반도체 층(GA)이 제1 산화물 반도체 층(GO)을 보호하는 기능도 한다.In the thin film transistor including the oxide semiconductor material according to the first embodiment of the present invention, the second oxide semiconductor layer (GA) is stacked on the first oxide semiconductor layer (GO), and the thin film transistor having the short channel is formed with a high threshold voltage . ≪ / RTI > In addition, the second oxide semiconductor layer GA also functions to protect the first oxide semiconductor layer GO.
<제2 실시 예>≪ Embodiment 2 >
제1 실시 예에 의하면, 이중층 산화물 반도체 층을 형성하면, 쇼트 채널을 구현하면서도 문턱 전압은 그대로 유지하여 평판 표시장치에 유리한 소자 특성을 얻을 수 있다는 것을 알 수 있다. 하지만, 제1 실시 예에서는, 제2 산화물 반도체 층(GA) 위에 소스 전극(S)과 드레인 전극(D)이 직접 접촉하는 구조를 갖는다. 제2 산화물 반도체 층(GA)의 전기적인 특성을 보면, 비 저항이 제1 산화물 반도체 층(GO)보다 크다. 즉, 이중층 산화물 반도체 층은 단일층 산화물 반도체 층에 비해, 비 저항이 증가하고, 일 함수(Work Function)가 증가한다.According to the first embodiment, when a double-layered oxide semiconductor layer is formed, device characteristics favorable for a flat panel display device can be obtained by maintaining a threshold voltage while realizing a short channel. However, in the first embodiment, the source electrode S and the drain electrode D are in direct contact with each other on the second oxide semiconductor layer GA. In view of the electrical characteristics of the second oxide semiconductor layer GA, the specific resistance is larger than that of the first oxide semiconductor layer GO. That is, the double layered oxide semiconductor layer has increased resistivity and increased work function as compared with the single-layered oxide semiconductor layer.
비 저항이 크기 때문에, 제2 산화물 반도체 층(GA)과 소스 전극(S) 및 드레인 전극(D) 사이의 접촉면에서 접촉 저항이 증가하는 문제가 발생한다. 제1 실시 예에서는 이중층 산화물 반도체 층으로서 쇼트 채널을 구현할 수 있지만, 소스-드레인 전극(S-D)들과의 계면에서 접촉 저항이 높아지는 문제가 발생할 수 있다.There arises a problem that the contact resistance increases at the contact surface between the second oxide semiconductor layer GA and the source electrode S and the drain electrode D since the resistivity is large. In the first embodiment, a short channel can be realized as the double-layered oxide semiconductor layer, but the contact resistance at the interface with the source-drain electrodes S-D may increase.
이하, 도 6을 참조하여, 본 발명의 제2 실시 예를 설명한다. 도 6은 본 발명의 제2 실시 예에 의한 산화물 반도체 물질을 포함하는 박막 트랜지스터 기판의 구조를 나타내는 단면도이다.Hereinafter, a second embodiment of the present invention will be described with reference to FIG. 6 is a cross-sectional view illustrating a structure of a thin film transistor substrate including an oxide semiconductor material according to a second embodiment of the present invention.
제2 실시 예에서는 이중층 산화물 반도체 층을 구비한 박막 트랜지스터에서, 소스 전극 및 드레인 전극과의 접촉 저항이 증가하지 않는 구조를 제안한다. 도 6을 참조하면, 본 발명의 제2 실시 예에 의한 박막 트랜지스터 기판은, 기판(SUB) 위에 매트릭스 방식으로 배치된 다수 개의 박막 트랜지스터(T)들을 포함한다.The second embodiment proposes a structure in which the contact resistance between the source electrode and the drain electrode does not increase in the thin film transistor having the double-layered oxide semiconductor layer. Referring to FIG. 6, a thin film transistor substrate according to a second embodiment of the present invention includes a plurality of thin film transistors T arranged in a matrix manner on a substrate SUB.
기판(SUB) 위에는 게이트 전극(G)이 배치되어 있다. 게이트 전극(G) 위에는 기판(SUB) 전체 표면을 덮는 게이트 절연막(GI)이 적층되어 있다. 게이트 절연막(GI) 위에는 게이트 전극(G)과 중첩하는 반도체 층(A)이 형성되어 있다. 반도체 층(A)은 제1 산화물 반도체 층(GO)과 제2 산화물 반도체 층(GA)이 순차적으로 적층된 구조를 갖는다.A gate electrode G is disposed on the substrate SUB. A gate insulating film GI covering the whole surface of the substrate SUB is laminated on the gate electrode G. A semiconductor layer A which overlaps the gate electrode G is formed on the gate insulating film GI. The semiconductor layer A has a structure in which the first oxide semiconductor layer GO and the second oxide semiconductor layer GA are sequentially stacked.
특히, 제2 산화물 반도체 층(GA)은 제1 산화물 반도체 층(GO)보다 작은 크기를 가진다. 또한, 제2 산화물 반도체 층(GA)은 제1 산화물 반도체 층(GO)의 중앙부에만 적층된 구조를 갖는다.In particular, the second oxide semiconductor layer GA has a smaller size than the first oxide semiconductor layer GO. In addition, the second oxide semiconductor layer GA has a structure stacked only on the central portion of the first oxide semiconductor layer GO.
따라서, 제2 산화물 반도체 층(GA) 위에 형성된 소스 전극(S)과 드레인 전극(D)은 제2 산화물 반도체 층(GA) 상부 표면 일부 및 제1 산화물 반도체 층(GO)의 상부 표면 일부 모두와 접촉하고 있다. 소스 전극(S)과 드레인 전극(D)은 일정 거리 이격하여 분리되어 있다. 즉, 소스 전극(S)은 제2 산화물 반도체 층(GA) 및 제1 산화물 반도체 층(GO)의 일측 상변들과 접촉하고, 드레인 전극(D)은 제2 산화물 반도체 층(GA) 및 제1 산화물 반도체 층(GO)의 타측 상변들과 접촉한다.Therefore, the source electrode S and the drain electrode D formed on the second oxide semiconductor layer GA are electrically connected to both the upper surface portion of the second oxide semiconductor layer GA and the upper surface portion of the first oxide semiconductor layer GO Contact. The source electrode S and the drain electrode D are separated from each other by a predetermined distance. That is, the source electrode S is in contact with the upper side of one side of the second oxide semiconductor layer GA and the first oxide semiconductor layer GO, the drain electrode D is in contact with the second oxide semiconductor layer GA, And is in contact with the other upper side of the oxide semiconductor layer GO.
제2 실시 예에 의한 제1 산화물 반도체 층(GO)과 제2 산화물 반도체 층(GA)을 구성하는 원소들의 함량 비율은 제1 실시 예의 것과 동일한 것이 바람직하다. 반면에, 제2 실시 예에 의한 산화물 반도체 층은, 제2 산화물 반도체 층(GA)보다 비 저항이 낮은 제1 산화물 반도체 층(GO)이 소스 전극(S) 및 드레인 전극(D)과 직접 접촉하는 구조를 갖는다. 따라서, 반도체 층(A)과 소스 전극(S) 및 드레인 전극(D) 사이의 접촉 저항이 증가하는 것을 방지할 수 있다.The content ratio of the elements constituting the first oxide semiconductor layer GO and the second oxide semiconductor layer GA according to the second embodiment is preferably the same as that in the first embodiment. On the other hand, in the oxide semiconductor layer according to the second embodiment, the first oxide semiconductor layer GO having a lower resistivity than the second oxide semiconductor layer GA directly contacts the source electrode S and the drain electrode D, . Therefore, the contact resistance between the semiconductor layer (A) and the source electrode (S) and the drain electrode (D) can be prevented from increasing.
<제3 실시 예>≪ Third Embodiment >
제1 및 제2 실시 예들에서는, 반도체 층(A) 위에 소스 전극(S) 및 드레인 전극(D)이 직접 형성된 구조를 갖는다. 따라서, 소스 전극(S)과 드레인 전극(D) 사이의 반도체 층(A)이 일부 두께가 식각된, 백 채널 식각(Back Channel Etched) 구조를 갖는다. 본 발명에서는 제1 산화물 반도체 층(GO) 위에 제2 산화물 반도체 층(GA)가 적층되어 있어, 백 채널 식각 구조에 의해 채널 특성이 열화되지는 않는다. 하지만, 표시 장치와 같이 대면적에 걸쳐 수 많은 박막 트랜지스터들을 형성하는 경우, 공정 편차에 의해 모든 박막 트랜지스터들을 동일하게 형성한다는 것은 매우 어려운 일이다.In the first and second embodiments, the source electrode S and the drain electrode D are formed directly on the semiconductor layer A. Therefore, the semiconductor layer A between the source electrode S and the drain electrode D has a back channel etched structure in which a part of the thickness is etched. In the present invention, the second oxide semiconductor layer (GA) is stacked on the first oxide semiconductor layer (GO), and the channel characteristics are not deteriorated by the back channel etching structure. However, when forming a large number of thin film transistors over a large area such as a display device, it is very difficult to form all the thin film transistors equally by the process variation.
제3 실시 예에서는, 산화물 반도체 층이 백 채널 식각 구조를 갖지 않고, 식각 보호층인, 에치 스토퍼 층을 더 구비한 경우를 설명한다. 이하, 도 7을 참조하여, 본 발명의 제3 실시 예를 설명한다. 도 7은 본 발명의 제3 실시 예에 의한 산화물 반도체 물질을 포함하는 박막 트랜지스터 기판의 구조를 나타내는 단면도이다.In the third embodiment, a case in which the oxide semiconductor layer does not have a back channel etching structure and further includes an etch stopper layer which is an etching protection layer will be described. Hereinafter, a third embodiment of the present invention will be described with reference to FIG. 7 is a cross-sectional view illustrating a structure of a thin film transistor substrate including an oxide semiconductor material according to a third embodiment of the present invention.
도 7을 참조하면, 본 발명의 제3 실시 예에 의한 박막 트랜지스터 기판은, 기판(SUB) 위에 매트릭스 방식으로 배치된 다수 개의 박막 트랜지스터(T)들을 포함한다. 기판(SUB) 위에는 게이트 전극(G)이 배치되어 있다. 게이트 전극(G) 위에는 기판(SUB) 전체 표면을 덮는 게이트 절연막(GI)이 적층되어 있다. 게이트 절연막(GI) 위에는 게이트 전극(G)과 중첩하는 반도체 층(A)이 형성되어 있다. 반도체 층(A)은 제1 산화물 반도체 층(GO)과 제2 산화물 반도체 층(GA)이 순차적으로 적층된 구조를 갖는다.Referring to FIG. 7, the thin film transistor substrate according to the third embodiment of the present invention includes a plurality of thin film transistors T arranged in a matrix manner on a substrate SUB. A gate electrode G is disposed on the substrate SUB. A gate insulating film GI covering the whole surface of the substrate SUB is laminated on the gate electrode G. A semiconductor layer A which overlaps the gate electrode G is formed on the gate insulating film GI. The semiconductor layer A has a structure in which the first oxide semiconductor layer GO and the second oxide semiconductor layer GA are sequentially stacked.
특히, 제2 산화물 반도체 층(GA)은 제1 산화물 반도체 층(GO)보다 작은 크기를 가진다. 또한, 제2 산화물 반도체 층(GA)은 제1 산화물 반도체 층(GO)의 중앙부에만 적층된 구조를 갖는다.In particular, the second oxide semiconductor layer GA has a smaller size than the first oxide semiconductor layer GO. In addition, the second oxide semiconductor layer GA has a structure stacked only on the central portion of the first oxide semiconductor layer GO.
제2 산화물 반도체 층(GA) 상부에는 에치 스토퍼 층(ES)이 형성되어 있다. 에치 스토퍼 층(ES)은 제2 산화물 반도체 층(GA)의 중앙 영역 일부를 덮도록 형성할 수 있다. 에치 스토퍼 층(ES) 위에는 소스 전극(S)과 드레인 전극(D)이 형성되어 있다.An etch stopper layer ES is formed on the second oxide semiconductor layer GA. The etch stopper layer ES may be formed to cover a part of the central region of the second oxide semiconductor layer GA. A source electrode S and a drain electrode D are formed on the etch stopper layer ES.
에치 스토퍼 층(ES) 위에 형성된 소스 전극(S)과 드레인 전극(D)은 에치 스토펑 층(ES) 상부 표면 일부, 제2 산화물 반도체 층(GA) 상부 표면 일부 및 제1 산화물 반도체 층(GO)의 상부 표면 일부 모두와 접촉하고 있다. 소스 전극(S)과 드레인 전극(D)은 일정 거리 이격하여 분리되어 있다. 즉, 소스 전극(S)은 에치 스토퍼 층(ES), 제2 산화물 반도체 층(GA) 및 제1 산화물 반도체 층(GO)의 일측 상변들과 접촉한다. 한편, 드레인 전극(D)은 에치 스토퍼 층(ES), 제2 산화물 반도체 층(GA) 및 제1 산화물 반도체 층(GO)의 타측 상변들과 접촉한다.The source electrode S and the drain electrode D formed on the etch stopper layer ES are formed on the upper surface portion of the etch stop layer ES, the upper surface portion of the second oxide semiconductor layer GA and the first oxide semiconductor layer GO Lt; / RTI > The source electrode S and the drain electrode D are separated from each other by a predetermined distance. That is, the source electrode S is in contact with the upper side of one side of the etch stopper layer ES, the second oxide semiconductor layer GA, and the first oxide semiconductor layer GO. On the other hand, the drain electrode D is in contact with the other upper side of the etch stopper layer ES, the second oxide semiconductor layer GA and the first oxide semiconductor layer GO.
다른 방법으로, 도면으로 나타내지 않았지만, 에치 스토퍼 층(ES)은 제2 산화물 반도체 층(GA)과 동일한 크기를 가질 수도 있다. 이 경우, 에치 스토퍼 층(ES) 위에 형성된 소스 전극(S)과 드레인 전극(D)은 에치 스토퍼 층(ES) 상부 표면 일부 및 제1 산화물 반도체 층(GO)의 상부 표면 일부와 접촉한다. 소스 전극(S)과 드레인 전극(D)은 일정 거리 이격하여 분리되어 있다. 즉, 소스 전극(S)은 에치 스토퍼 층(ES) 및 제1 산화물 반도체 층(GO)의 일측 상변들과 접촉한다. 한편, 드레인 전극(D)은 에치 스토퍼 층(ES) 및 제1 산화물 반도체 층(GO)의 타측 상변들과 접촉한다. 이 경우, 제2 산화물 반도체 층(GA)의 식각된 측면은 소스 전극(S) 및 드레인 전극(D)과 접촉한다.Alternatively, although not shown in the drawing, the etch stopper layer ES may have the same size as the second oxide semiconductor layer GA. In this case, the source electrode S and the drain electrode D formed on the etch stopper layer ES are in contact with a part of the upper surface of the etch stopper layer ES and a part of the upper surface of the first oxide semiconductor layer GO. The source electrode S and the drain electrode D are separated from each other by a predetermined distance. That is, the source electrode S is in contact with the upper side of one side of the etch stopper layer ES and the first oxide semiconductor layer GO. On the other hand, the drain electrode D is in contact with the other upper side of the etch stopper layer ES and the first oxide semiconductor layer GO. In this case, the etched side face of the second oxide semiconductor layer GA is in contact with the source electrode S and the drain electrode D.
제3 실시 예에 의한 제1 산화물 반도체 층(GO)과 제2 산화물 반도체 층(GA)을 구성하는 원소들의 함량 비율은 제1 실시 예의 것과 동일한 것이 바람직하다. 반면에, 제3 실시 예에 의한 산화물 반도체 층은, 제2 산화물 반도체 층(GA)보다 비 저항이 낮은 제1 산화물 반도체 층(GO)이 소스 전극(S) 및 드레인 전극(D)과 직접 접촉하는 구조를 갖는다. 따라서, 반도체 층(A)과 소스 전극(S) 및 드레인 전극(D) 사이의 접촉 저항이 증가하는 것을 방지할 수 있다.The content ratio of the elements constituting the first oxide semiconductor layer GO and the second oxide semiconductor layer GA according to the third embodiment is preferably the same as that in the first embodiment. On the other hand, in the oxide semiconductor layer according to the third embodiment, the first oxide semiconductor layer GO having a lower resistivity than the second oxide semiconductor layer GA is in direct contact with the source electrode S and the drain electrode D, . Therefore, the contact resistance between the semiconductor layer (A) and the source electrode (S) and the drain electrode (D) can be prevented from increasing.
<제4 실시 예><Fourth Embodiment>
지금까지 설명한 제1 내지 제3 실시 예들에서는 바텀 게이트(Bottom Gate) 구조를 갖는 박막 트랜지스터에 대하여 설명하였다. 이하, 도 8을 참조하여, 제4 실시 예에서는 탑 게이트(Top Gate) 구조를 갖는 박막 트랜지스터에 대하여 설명한다. 도 8은 본 발명의 제4 실시 예에 의한 산화물 반도체 물질을 포함하는 박막 트랜지스터 기판의 구조를 나타내는 단면도이다.In the first to third embodiments described so far, a thin film transistor having a bottom gate structure has been described. Hereinafter, with reference to FIG. 8, a description will be given of a thin film transistor having a top gate structure in the fourth embodiment. 8 is a cross-sectional view illustrating a structure of a thin film transistor substrate including an oxide semiconductor material according to a fourth embodiment of the present invention.
도 8을 참조하면, 본 발명의 제4 실시 예에 의한 박막 트랜지스터 기판은, 기판(SUB) 위에 매트릭스 방식으로 배치된 다수 개의 박막 트랜지스터(T)들을 포함한다. 기판(SUB) 위에는 산화물 반도체 층(A)이 형성되어 있다. 도면으로 도시하지 않았지만, 기판(SUB)과 산화물 반도체 층(A) 사이에는 버퍼층이 개재되어 있을 수 있다.Referring to FIG. 8, a thin film transistor substrate according to a fourth embodiment of the present invention includes a plurality of thin film transistors T arranged in a matrix manner on a substrate SUB. An oxide semiconductor layer (A) is formed on the substrate (SUB). Although not shown in the drawing, a buffer layer may be interposed between the substrate SUB and the oxide semiconductor layer A.
탑 게이트 구조인 경우, 산화물 반도체 층(A)은 바텀 게이트 구조의 경우와 다른 적층 구조를 갖는다. 예를 들어, 제2 산화물 반도체 층(GA) 위에 제1 산화물 반도체 층(GO)이 적층된 구조를 갖는다. 적층 순서는 다르지만, 제4 실시 예에 의한 제1 산화물 반도체 층(GO)과 제2 산화물 반도체 층(GA)을 구성하는 원소들의 함량 비율은 제1 실시 예의 것과 동일한 것이 바람직하다.In the case of the top gate structure, the oxide semiconductor layer (A) has a laminated structure different from that of the bottom gate structure. For example, the first oxide semiconductor layer GO is stacked on the second oxide semiconductor layer GA. Although the order of stacking is different, the content ratio of the elements constituting the first oxide semiconductor layer GO and the second oxide semiconductor layer GA according to the fourth embodiment is preferably the same as that in the first embodiment.
산화물 반도체 층(A) 표면 위에서, 중앙부에는 게이트 절연막(GI)을 사이에 두고 게이트 전극(G)이 적층되어 있다. 게이트 절연막(GI)과 게이트 전극(G)은 동일한 크기를 갖고 산화물 반도체 층(A)의 중앙부와 중첩하도록 형성되어 있다. 게이트 전극(G)이 형성된 기판(SUB)의 전체 표면 위에는 중간 절연막(IN)이 적층되어 있다.A gate electrode G is laminated on the surface of the oxide semiconductor layer A with a gate insulating film GI interposed therebetween. The gate insulating film GI and the gate electrode G are formed so as to overlap with the central portion of the oxide semiconductor layer A with the same size. An intermediate insulating film IN is laminated on the entire surface of the substrate SUB on which the gate electrode G is formed.
중간 절연막(IN) 위에는 게이트 전극(G)을 중심으로 일정 거리 이격되어 소스 전극(S)과 드레인 전극(D)이 형성되어 있다. 소스 전극(S)은 중간 절연막(IN)을 관통하는 소스 콘택홀(SH)을 통해, 제1 산화물 반도체 층(GO)의 일측변과 접촉한다. 마찬가지로, 드레인 전극(D)은 중간 절연막(IN)을 관통하는 드레인 콘택홀(DH)을 통해, 제1 산화물 반도체 층(GO)의 타측변과 접촉한다.A source electrode S and a drain electrode D are formed on the intermediate insulating film IN, spaced apart from the gate electrode G by a predetermined distance. The source electrode S is in contact with one side of the first oxide semiconductor layer GO through the source contact hole SH penetrating the intermediate insulating film IN. Similarly, the drain electrode D is in contact with the other side of the first oxide semiconductor layer GO through the drain contact hole DH penetrating the intermediate insulating film IN.
탑 게이트 구조를 갖는 경우, 게이트 전극(G)이 산화물 반도체 층(A)의 상층부에 배치되는 특징을 갖는다. 게이트 전극(G)은 산화물 반도체 층(A)에 전기장을 제공하고, 이로 인해, 산화물 반도체 층(A)에는 채널이 형성된다. 본 발명에 의한 이중층 구조를 갖는 산화물 반도체 층(A)에서 채널 기능을 하는 층은, 인듐:갈륨:아연의 함량비가 제1 함량비인 1:1:1를 갖는 제1 산화물 반도체 층(GO)이다. 인듐:갈륨:아연의 함량비가 제2 함량비인 1:2:0 내지 1:2:0.5의 값을 갖는 제2 산화물 반도체 층(GA)은 반도체 층의 밴드 갭(Band Gap)을 높이기 위한 보조층이다. 따라서, 비 저항이 제1 산화물 반도체 층(GO)보다 높고, 일함수를 증가 시키는 기능을 위한 반도체 층이다.In the case of having a top gate structure, the gate electrode G is disposed on the upper portion of the oxide semiconductor layer A. The gate electrode G provides an electric field to the oxide semiconductor layer (A), whereby a channel is formed in the oxide semiconductor layer (A). In the oxide semiconductor layer (A) having a bilayer structure according to the present invention, the layer functioning as a channel is a first oxide semiconductor layer (GO) having a content ratio of indium: gallium: zinc of 1: 1: 1 in a first content ratio . The second oxide semiconductor layer GA having a content ratio of indium: gallium: zinc of a second content ratio of 1: 2: 0 to 1: 2: 0.5 has an auxiliary layer for increasing the band gap of the semiconductor layer, to be. Therefore, the semiconductor layer is a semiconductor layer having a higher resistivity than the first oxide semiconductor layer GO and having a function to increase the work function.
따라서, 채널 기능을 위한 제1 산화물 반도체 층(GO)이 게이트 전극(G)과 가까운 곳이 배치되는 적층 구조를 갖는 것이 바람직하다. 탑 게이트 구조에서는 제2 산화물 반도체 층(GA)이 하층에 제1 산화물 반도체 층(GO)이 상층에 적층되는 것이 바람직하다. 반면에, 바텀 게이트 구조에서는, 제1 내지 제3 실시 예에서와 같이 게이트 전극(G)과 인접하는 하층에 제1 산화물 반도체 층(GO)이 배치되는 적층 구조를 갖는 것이 바람직하다.Therefore, it is preferable that the first oxide semiconductor layer GO for the channel function has a stacked structure in which a portion close to the gate electrode G is disposed. In the top gate structure, it is preferable that the second oxide semiconductor layer (GA) is formed as a lower layer and the first oxide semiconductor layer (GO) is formed as an upper layer. On the other hand, it is preferable that the bottom gate structure has a stacked structure in which the first oxide semiconductor layer GO is disposed on the lower layer adjacent to the gate electrode G as in the first to third embodiments.
또한, 도면으로 설명하지 않았지만, 게이트 절연막(GI)은 기판(SUB) 전체 표면을 덮지 않고, 게이트 전극(G)과 동일한 크기를 갖도록 형성할 수 있다. 이 경우, 소스 콘택홀(SH)과 드레인 콘택홀(DH)은 중간 절연막(IN)만을 관통하는 구조를 가질 수 있다.Although not illustrated in the drawings, the gate insulating film GI can be formed to have the same size as the gate electrode G without covering the entire surface of the substrate SUB. In this case, the source contact hole SH and the drain contact hole DH may have a structure penetrating only the intermediate insulating film IN.
<제 5 실시 예><Fifth Embodiment>
지금까지는 본 발명에 의한 제1 산화물 반도체 층(GO)과 제2 산화물 반도체 층(GA)이 적층된 이중층 구조를 갖는 박막 트랜지스터 기판에 대한 다양한 실시 예들을 설명하였다. 제5 실시 예에서는, 제1 산화물 반도체 층(GO)과 제2 산화물 반도체 층(GA)의 두께 한정에 대해 설명한다. 제5 실시 예에서 설명하는 제1 산화물 반도체 층(GO)과 제2 산화물 반도체 층(GA)의 두께 값은 상기 제1 내지 제4 실시 예들에 모두 적용할 수 있다.Various embodiments of a thin film transistor substrate having a bilayer structure in which a first oxide semiconductor layer GO and a second oxide semiconductor layer GA are stacked according to the present invention have been described. In the fifth embodiment, the thickness limitation of the first oxide semiconductor layer GO and the second oxide semiconductor layer GA will be described. The thickness values of the first oxide semiconductor layer GO and the second oxide semiconductor layer GA described in the fifth embodiment are applicable to the first through fourth embodiments.
제1 실시 예에서는, 제1 산화물 반도체 층(GO)의 두께는 500Å이고, 제2 산화물 반도체 층(GA)의 두께는 300Å인 경우로서 최적 경우로 설명하였다. 하지만 반드시 이 두께 값에만 한정한 것은 아니다. 제2 산화물 반도체 층(GA)의 두께는 제1 산화물 반도체 층(GO)의 두께보다 얇은 것이 바람직하다. 또한, 제2 산화물 반도체 층(GA)의 두께는 제1 산화물 반도체 층(GO)의 두께의 1/5 이상인 것이 바람직하다. 즉, 제2 산화물 반도체 층(GO)의 두께는 상한 값과 하한 값 사이에서 적절하게 선택하여 설정할 수 있다.In the first embodiment, the thickness of the first oxide semiconductor layer GO is 500 ANGSTROM and the thickness of the second oxide semiconductor layer GA is 300 ANGSTROM. However, it is not necessarily limited to this thickness value. The thickness of the second oxide semiconductor layer GA is preferably smaller than the thickness of the first oxide semiconductor layer GO. The thickness of the second oxide semiconductor layer GA is preferably one fifth or more of the thickness of the first oxide semiconductor layer GO. That is, the thickness of the second oxide semiconductor layer GO can be appropriately selected and set between the upper limit value and the lower limit value.
예를 들어, 제1 및 제2 실시 예들의 경우, 상층에 위치한 제2 산화물 반도체 층(GA)의 일부 두께가 식각되는 백 채널 식각(Back Channel Etched: BCE) 구조를 갖는다. 이 때, 식각되고 남은 제2 산화물 반도체 층(GA)의 두께를 최소 제1 산화물 반도체 층(GO)의 1/5 이상을 확보하고자 할 경우, 제2 산화물 반도체 층(GA)의 증착 두께는 제1 산화물 반도체 층(GO)의 2/5 이상 확보하는 것이 바람직하다.For example, the first and second embodiments have a back channel etched (BCE) structure in which a part of the thickness of the second oxide semiconductor layer GA located on the upper layer is etched. In this case, when it is desired to secure the thickness of the etched remaining second oxide semiconductor layer GA to at least 1/5 of the minimum first oxide semiconductor layer GO, the deposition thickness of the second oxide semiconductor layer GA is It is preferable to secure two-fifths or more of the oxide semiconductor layer GO.
한편, 제3 실시 예의 경우, 제2 산화물 반도체 층(GA)은 에치 스토퍼(ES) 층에 의해 보호되어 식각되지 않는다. 따라서, 제2 산화물 반도체 층(GA)은 최소 두께인 제1 산화물 반도체 층(GO)의 1/5의 값을 가질 수 있다. 물론 필요에 따라서는, 제1 산화물 반도체 층(GO) 두께보다 얇은 조건하에서 제1 산화물 반도체 층(GO)의 1/5 이상의 값을 가질 수 있다.On the other hand, in the case of the third embodiment, the second oxide semiconductor layer GA is protected by the etch stopper (ES) layer and is not etched. Accordingly, the second oxide semiconductor layer GA may have a value of 1/5 of the first oxide semiconductor layer GO having the minimum thickness. Of course, if necessary, the thickness of the first oxide semiconductor layer GO may be equal to or greater than 1/5 of the thickness of the first oxide semiconductor layer GO under a condition that the thickness is smaller than the thickness of the first oxide semiconductor layer GO.
또한, 제4 실시 예의 경우, 제2 산화물 반도체 층(GA)의 일부를 제거하여 제1 산화물 반도체 층(GO)을 노출한다. 따라서, 제2 산화물 반도체 층(GA)의 두께가 너무 두꺼운 경우, 제1 산화물 반도체 층(GO)의 일부를 노출하는 과정에서 제조 공정 시간에 제한을 가할 수 있다. 이 경우, 제2 산화물 반도체 층(GA)은 가급적 최소 두께인 제1 산화물 반도체 층(GO)의 1/5의 값을 갖는 것이 바람직하다. 필요에 따라서는, 제1 산화물 반도체 층(GO) 두께보다 얇은 조건하에서, 제2 산화물 반도체 층(GA) 제거 공정 시간을 조절하기 위해 두께를 더 두껍게 설정할 수도 있다.In the fourth embodiment, a part of the second oxide semiconductor layer GA is removed to expose the first oxide semiconductor layer GO. Therefore, when the thickness of the second oxide semiconductor layer GA is too large, a limitation can be imposed on the manufacturing process time in the process of exposing a part of the first oxide semiconductor layer GO. In this case, the second oxide semiconductor layer GA preferably has a value of 1/5 of the minimum thickness of the first oxide semiconductor layer GO. If necessary, the thickness of the second oxide semiconductor layer GA may be set thicker to control the process time for removing the second oxide semiconductor layer GA under the condition that the thickness is smaller than the thickness of the first oxide semiconductor layer GO.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술 사상을 일탈하지 아니하는 범위 내에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명은 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구 범위에 의해 정해져야만 할 것이다.It will be apparent to those skilled in the art that various modifications and variations can be made in the present invention without departing from the spirit or scope of the invention. Therefore, the present invention should not be limited to the details described in the detailed description, but should be defined by the claims.
T: 박막 트랜지스터
SUB: 기판
GL: 게이트 배선
CL: 공통 배선
DL: 데이터 배선
PXL: 화소 전극
G: 게이트 전극
SE, A: 반도체 층
S: 소스 전극
D: 드레인 전극
GI: 게이트 절연막
PAS: 보호막
PAC: 평탄화 막
DH: 드레인 콘택홀
SL: 스캔 배선
ST: 스위칭 박막 트랜지스터
DT: 구동 박막 트랜지스터
OLE: 유기발광 다이오드
SE, DE: 에치 스토퍼
PH: 화소 콘택홀
CAT: 캐소드 전극(층)
ANO: 애노드 전극(층)
GO: 제1 산화물 반도체 층
GA: 제2 산화물 반도체 층T: Thin film transistor SUB: Substrate
GL: gate wiring CL: common wiring
DL: Data wiring PXL: Pixel electrode
G: gate electrode SE, A: semiconductor layer
S: source electrode D: drain electrode
GI: gate insulating film PAS: protective film
PAC: planarization film DH: drain contact hole
SL: scan wiring ST: switching thin film transistor
DT: driving thin film transistor OLE: organic light emitting diode
SE, DE: etch stopper PH: pixel contact hole
CAT: cathode electrode (layer) ANO: anode electrode (layer)
GO: first oxide semiconductor layer GA: second oxide semiconductor layer
Claims (14)
상기 기판 위에 배치된 산화물 반도체 층을 포함하되,
상기 산화물 반도체 층은,
제1 산화물 반도체 층; 그리고
상기 제1 산화물 반도체 층 위에 적층된 제2 산화물 반도체 층을 구비하며,
상기 제1 산화물 반도체 층과 상기 제2 산화물 반도체 층 중 어느 하나는 인듐:갈륨:아연의 함량비가 1:1:1인 제1 함량비를 갖고, 다른 하나는 상기 제1 함량비에 비해 갈륨의 함량이 인듐의 함량 및 아연의 함량보다 더 높은 제2 함량비를 갖는 박막 트랜지스터 기판.
Board; And
And an oxide semiconductor layer disposed on the substrate,
Wherein the oxide semiconductor layer
A first oxide semiconductor layer; And
And a second oxide semiconductor layer stacked on the first oxide semiconductor layer,
Wherein one of the first oxide semiconductor layer and the second oxide semiconductor layer has a first content ratio of indium: gallium: zinc of 1: 1: 1, and the other of the first oxide semiconductor layer and the second oxide semiconductor layer has gallium And the second content ratio is higher than the content of indium and the content of zinc.
상기 제2 함량비는
상기 갈륨의 함량에 대한 상기 아연의 함량 비율이 0 이상인 값을 갖고, 0.5 미만인 값을 갖는 박막 트랜지스터 기판.
The method according to claim 1,
The second content ratio
Wherein the ratio of the content of zinc to the content of gallium is 0 or more, and the value is less than 0.5.
상기 제2 함량비는,
상기 인듐의 함량에 대한 상기 갈륨의 함량 비율이 1보다 큰 값을 갖는 박막 트랜지스터 기판.
3. The method of claim 2,
The second content ratio may be,
Wherein the ratio of the content of gallium to the content of indium is greater than 1.
상기 제2 함량비는
상기 인듐:갈륨:아연의 함량비가 1:2:0 내지 1:2:0.9인 박막 트랜지스터 기판.
The method according to claim 1,
The second content ratio
Wherein the content ratio of indium: gallium: zinc is 1: 2: 0 to 1: 2: 0.9.
상기 제1 산화물 반도체 층 아래에 게이트 절연막을 사이에 두고 중첩하는 게이트 전극;
상기 제1 산화물 반도체 층의 일측 상부 표면과 접촉하는 소스 전극; 그리고
상기 제1 산화물 반도체 층의 타측 상부 표면과 접촉하는 드레인 전극을 더 포함하며,
상기 제1 산화물 반도체 층은, 상기 제1 함량비를 갖고, 상기 제2 산화물 반도체 층은 상기 제2 함량비를 갖는 박막 트랜지스터 기판.
The method according to claim 1,
A gate electrode overlapping the first oxide semiconductor layer with a gate insulating film therebetween;
A source electrode in contact with the upper surface of one side of the first oxide semiconductor layer; And
And a drain electrode contacting the other upper surface of the first oxide semiconductor layer,
Wherein the first oxide semiconductor layer has the first content ratio and the second oxide semiconductor layer has the second content ratio.
상기 제2 산화물 반도체 층은,
상기 제1 산화물 반도체 층보다 작은 면적을 갖고,
상기 제1 산화물 반도체 층의 중앙부 위에 적층된 박막 트랜지스터 기판.
6. The method of claim 5,
The second oxide semiconductor layer may be formed of,
Wherein the first oxide semiconductor layer has a smaller area than the first oxide semiconductor layer,
And the first oxide semiconductor layer is laminated on the central portion of the first oxide semiconductor layer.
상기 소스 전극은, 상기 제2 산화물 반도체 층의 일측 상부 표면과 더 접촉하고,
상기 드레인 전극은, 상기 제2 산화물 반도체 층의 타측 상부 표면과 더 접촉하는 박막 트랜지스터 기판.
The method according to claim 6,
Wherein the source electrode further contacts the upper surface of one side of the second oxide semiconductor layer,
Wherein the drain electrode further contacts the other upper surface of the second oxide semiconductor layer.
상기 제2 산화물 반도체 층 위에서 상기 소스 전극과 상기 드레인 전극 사이에 개재된 에치 스토퍼 층을 더 포함하는 박막 트랜지스터 기판.
The method according to claim 6,
And an etch stopper layer interposed between the source electrode and the drain electrode on the second oxide semiconductor layer.
상기 에치 스토퍼 층은, 상기 제2 산화물 반도체 층보다 작은 크기를 갖는 박막 트랜지스터 기판.
9. The method of claim 8,
Wherein the etch stopper layer has a smaller size than the second oxide semiconductor layer.
상기 에치 스토퍼 층은, 상기 제2 산화물 반도체 층과 동일한 크기를 갖는 박막 트랜지스터 기판.
9. The method of claim 8,
Wherein the etch stopper layer has the same size as the second oxide semiconductor layer.
상기 제2 산화물 반도체 층 위에 적층된 게이트 절연막;
상기 게이트 절연막 위에서 상기 제2 산화물 반도체 층의 중앙부와 중첩하는 게이트 전극;
상기 게이트 전극 위에 적층된 중간 절연막;
상기 중간 절연막 위에 형성된 소스 전극 및 드레인 전극을 더 포함하되,
상기 제1 산화물 반도체 층은 상기 제2 함량비를 갖고, 상기 제2 산화물 반도체 층은 상기 제1 함량비를 가지며,
상기 제1 산화물 반도체 층과 상기 제2 산화물 반도체 층은 동일한 크기를 갖고,
상기 소스 전극은, 상기 중간 절연막을 관통하는 소스 콘택홀을 통해 상기 제2 산화물 반도체 층의 일측부와 접촉하고,
상기 드레인 전극은, 상기 중간 절연막을 관통하는 드레인 콘택홀을 통해 상기 제2 산화물 반도체 층의 타측부와 접촉하는 박막 트랜지스터 기판.
The method according to claim 1,
A gate insulating layer stacked on the second oxide semiconductor layer;
A gate electrode overlying the central portion of the second oxide semiconductor layer on the gate insulating film;
An intermediate insulating film stacked on the gate electrode;
And a source electrode and a drain electrode formed on the intermediate insulating film,
Wherein the first oxide semiconductor layer has the second content ratio, the second oxide semiconductor layer has the first content ratio,
The first oxide semiconductor layer and the second oxide semiconductor layer have the same size,
The source electrode is in contact with one side of the second oxide semiconductor layer through a source contact hole penetrating the intermediate insulating film,
Wherein the drain electrode is in contact with the other side of the second oxide semiconductor layer through a drain contact hole passing through the intermediate insulating film.
상기 게이트 절연막은 상기 기판 전체를 덮으며,
상기 소스 콘택홀 및 상기 드레인 콘택홀은, 상기 게이트 절연막을 더 관통하는 박막 트랜지스터 기판.
12. The method of claim 11,
Wherein the gate insulating film covers the entire substrate,
Wherein the source contact hole and the drain contact hole further penetrate the gate insulating film.
상기 제1 함량비를 층은 제1 두께를 갖고, 상기 제2 함량비를 갖는 층은 제1 두께보다 얇은 제2 두께를 가지며,
상기 제2 두께는 상기 제1 두께의 1/5 이상인 박막 트랜지스터 기판.
The method according to claim 1,
Wherein the layer having the first content ratio has a first thickness and the layer having the second content ratio has a second thickness that is thinner than the first thickness,
Wherein the second thickness is one fifth or more of the first thickness.
상기 산화물 반도체 층의 상부 및 하부 중 적어도 어느 한쪽에 배치된 게이트 절연막;
상기 게이트 절연막을 사이에 두고 상기 산화물 반도체 층과 중첩하는 게이트 전극을 더 포함하되,
상기 제1 산화물 반도체 층과 상기 제2 산화물 반도체 층 중에서 상기 게이트 전극과 가까이에 적층된 것은 상기 제1 함량비를 갖고,
상기 게이트 전극과 멀리 적층된 것은 상기 제2 함량비를 갖는 박막 트랜지스터 기판.The method according to claim 1,
A gate insulating film disposed on at least one of an upper portion and a lower portion of the oxide semiconductor layer;
And a gate electrode overlapping the oxide semiconductor layer with the gate insulating film interposed therebetween,
Wherein the first oxide semiconductor layer and the second oxide semiconductor layer are stacked near the gate electrode with the first content ratio,
And the second content ratio being farther from the gate electrode.
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| US15/798,776 US20180122833A1 (en) | 2016-10-31 | 2017-10-31 | Thin film transistor substrate having bi-layer oxide semiconductor |
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|---|---|
| KR (1) | KR102329159B1 (en) |
Cited By (23)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10608117B2 (en) | 2017-06-27 | 2020-03-31 | Lg Display Co., Ltd. | Thin-film transistor including oxide semiconductor layer, method of manufacturing the same, and display apparatus including the same |
| WO2021101242A1 (en) * | 2019-11-18 | 2021-05-27 | 고려대학교 산학협력단 | Multi-channel thin-film transistor and method for manufacturing same |
| KR102276687B1 (en) | 2020-01-23 | 2021-07-12 | 청주대학교 산학협력단 | Semiconductor device |
| US11292343B2 (en) | 2016-07-05 | 2022-04-05 | Corning Incorporated | Cold-formed glass article and assembly process thereof |
| US11331886B2 (en) | 2016-06-28 | 2022-05-17 | Corning Incorporated | Laminating thin strengthened glass to curved molded plastic surface for decorative and display cover application |
| US11332011B2 (en) | 2017-07-18 | 2022-05-17 | Corning Incorporated | Cold forming of complexly curved glass articles |
| US11384001B2 (en) | 2016-10-25 | 2022-07-12 | Corning Incorporated | Cold-form glass lamination to a display |
| US11417774B2 (en) | 2017-05-31 | 2022-08-16 | Lg Display Co., Ltd. | Thin film transistor, gate driver including the same, and display device including the gate driver |
| US11459268B2 (en) | 2017-09-12 | 2022-10-04 | Corning Incorporated | Tactile elements for deadfronted glass and methods of making the same |
| US11518146B2 (en) | 2018-07-16 | 2022-12-06 | Corning Incorporated | Method of forming a vehicle interior system |
| US11550148B2 (en) | 2017-11-30 | 2023-01-10 | Corning Incorporated | Vacuum mold apparatus, systems, and methods for forming curved mirrors |
| US11586306B2 (en) | 2017-01-03 | 2023-02-21 | Corning Incorporated | Vehicle interior systems having a curved cover glass and display or touch panel and methods for forming the same |
| US11597672B2 (en) | 2016-03-09 | 2023-03-07 | Corning Incorporated | Cold forming of complexly curved glass articles |
| US11660963B2 (en) | 2017-09-13 | 2023-05-30 | Corning Incorporated | Curved vehicle displays |
| US11685684B2 (en) | 2017-05-15 | 2023-06-27 | Corning Incorporated | Contoured glass articles and methods of making the same |
| US11685685B2 (en) | 2019-07-31 | 2023-06-27 | Corning Incorporated | Method and system for cold-forming glass |
| US11718071B2 (en) | 2018-03-13 | 2023-08-08 | Corning Incorporated | Vehicle interior systems having a crack resistant curved cover glass and methods for forming the same |
| US11745588B2 (en) | 2017-10-10 | 2023-09-05 | Corning Incorporated | Vehicle interior systems having a curved cover glass with improved reliability and methods for forming the same |
| US11767250B2 (en) | 2017-11-30 | 2023-09-26 | Corning Incorporated | Systems and methods for vacuum-forming aspheric mirrors |
| US11768369B2 (en) | 2017-11-21 | 2023-09-26 | Corning Incorporated | Aspheric mirror for head-up display system and methods for forming the same |
| US11772491B2 (en) | 2017-09-13 | 2023-10-03 | Corning Incorporated | Light guide-based deadfront for display, related methods and vehicle interior systems |
| US11772361B2 (en) | 2020-04-02 | 2023-10-03 | Corning Incorporated | Curved glass constructions and methods for forming same |
| US11899865B2 (en) | 2017-01-03 | 2024-02-13 | Corning Incorporated | Vehicle interior systems having a curved cover glass and a display or touch panel and methods for forming the same |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012049208A (en) * | 2010-08-25 | 2012-03-08 | Fujifilm Corp | Oxide semiconductor thin film, thin film transistor, and device having thin film transistor |
| JP2014158021A (en) * | 2013-01-21 | 2014-08-28 | Semiconductor Energy Lab Co Ltd | Method of manufacturing semiconductor device |
| US20140264320A1 (en) * | 2013-03-13 | 2014-09-18 | Intermolecular, Inc. | Compositional Graded IGZO Thin Film Transistor |
| KR20150002500A (en) * | 2013-06-28 | 2015-01-07 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | Semiconductor device |
-
2017
- 2017-05-31 KR KR1020170067967A patent/KR102329159B1/en active IP Right Grant
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012049208A (en) * | 2010-08-25 | 2012-03-08 | Fujifilm Corp | Oxide semiconductor thin film, thin film transistor, and device having thin film transistor |
| JP2014158021A (en) * | 2013-01-21 | 2014-08-28 | Semiconductor Energy Lab Co Ltd | Method of manufacturing semiconductor device |
| US20140264320A1 (en) * | 2013-03-13 | 2014-09-18 | Intermolecular, Inc. | Compositional Graded IGZO Thin Film Transistor |
| KR20150002500A (en) * | 2013-06-28 | 2015-01-07 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | Semiconductor device |
Cited By (30)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11597672B2 (en) | 2016-03-09 | 2023-03-07 | Corning Incorporated | Cold forming of complexly curved glass articles |
| US11338556B2 (en) | 2016-06-28 | 2022-05-24 | Corning Incorporated | Laminating thin strengthened glass to curved molded plastic surface for decorative and display cover application |
| US11331886B2 (en) | 2016-06-28 | 2022-05-17 | Corning Incorporated | Laminating thin strengthened glass to curved molded plastic surface for decorative and display cover application |
| US11607958B2 (en) | 2016-07-05 | 2023-03-21 | Corning Incorporated | Cold-formed glass article and assembly process thereof |
| US11292343B2 (en) | 2016-07-05 | 2022-04-05 | Corning Incorporated | Cold-formed glass article and assembly process thereof |
| US11850942B2 (en) | 2016-07-05 | 2023-12-26 | Corning Incorporated | Cold-formed glass article and assembly process thereof |
| US11384001B2 (en) | 2016-10-25 | 2022-07-12 | Corning Incorporated | Cold-form glass lamination to a display |
| US11899865B2 (en) | 2017-01-03 | 2024-02-13 | Corning Incorporated | Vehicle interior systems having a curved cover glass and a display or touch panel and methods for forming the same |
| US11586306B2 (en) | 2017-01-03 | 2023-02-21 | Corning Incorporated | Vehicle interior systems having a curved cover glass and display or touch panel and methods for forming the same |
| US11685684B2 (en) | 2017-05-15 | 2023-06-27 | Corning Incorporated | Contoured glass articles and methods of making the same |
| US11417774B2 (en) | 2017-05-31 | 2022-08-16 | Lg Display Co., Ltd. | Thin film transistor, gate driver including the same, and display device including the gate driver |
| US11791418B2 (en) | 2017-05-31 | 2023-10-17 | Lg Display Co., Ltd. | Method for manufacturing thin film transistor, and electronic device |
| US11201248B2 (en) | 2017-06-27 | 2021-12-14 | Lg Display Co., Ltd. | Thin-film transistor including oxide semiconductor layer, method of manufacturing the same, and display apparatus including the same |
| US10608117B2 (en) | 2017-06-27 | 2020-03-31 | Lg Display Co., Ltd. | Thin-film transistor including oxide semiconductor layer, method of manufacturing the same, and display apparatus including the same |
| US11332011B2 (en) | 2017-07-18 | 2022-05-17 | Corning Incorporated | Cold forming of complexly curved glass articles |
| US11713276B2 (en) | 2017-09-12 | 2023-08-01 | Corning Incorporated | Tactile elements for deadfronted glass and methods of making the same |
| US11459268B2 (en) | 2017-09-12 | 2022-10-04 | Corning Incorporated | Tactile elements for deadfronted glass and methods of making the same |
| US11919396B2 (en) | 2017-09-13 | 2024-03-05 | Corning Incorporated | Curved vehicle displays |
| US11660963B2 (en) | 2017-09-13 | 2023-05-30 | Corning Incorporated | Curved vehicle displays |
| US11772491B2 (en) | 2017-09-13 | 2023-10-03 | Corning Incorporated | Light guide-based deadfront for display, related methods and vehicle interior systems |
| US11745588B2 (en) | 2017-10-10 | 2023-09-05 | Corning Incorporated | Vehicle interior systems having a curved cover glass with improved reliability and methods for forming the same |
| US11768369B2 (en) | 2017-11-21 | 2023-09-26 | Corning Incorporated | Aspheric mirror for head-up display system and methods for forming the same |
| US11550148B2 (en) | 2017-11-30 | 2023-01-10 | Corning Incorporated | Vacuum mold apparatus, systems, and methods for forming curved mirrors |
| US11767250B2 (en) | 2017-11-30 | 2023-09-26 | Corning Incorporated | Systems and methods for vacuum-forming aspheric mirrors |
| US11718071B2 (en) | 2018-03-13 | 2023-08-08 | Corning Incorporated | Vehicle interior systems having a crack resistant curved cover glass and methods for forming the same |
| US11518146B2 (en) | 2018-07-16 | 2022-12-06 | Corning Incorporated | Method of forming a vehicle interior system |
| US11685685B2 (en) | 2019-07-31 | 2023-06-27 | Corning Incorporated | Method and system for cold-forming glass |
| WO2021101242A1 (en) * | 2019-11-18 | 2021-05-27 | 고려대학교 산학협력단 | Multi-channel thin-film transistor and method for manufacturing same |
| KR102276687B1 (en) | 2020-01-23 | 2021-07-12 | 청주대학교 산학협력단 | Semiconductor device |
| US11772361B2 (en) | 2020-04-02 | 2023-10-03 | Corning Incorporated | Curved glass constructions and methods for forming same |
Also Published As
| Publication number | Publication date |
|---|---|
| KR102329159B1 (en) | 2021-11-23 |
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