KR20180031899A - 레티클 패턴들의 임계치수 보정 방법 및 그를 포함하는 레티클 제조 방법 - Google Patents

레티클 패턴들의 임계치수 보정 방법 및 그를 포함하는 레티클 제조 방법 Download PDF

Info

Publication number
KR20180031899A
KR20180031899A KR1020160120308A KR20160120308A KR20180031899A KR 20180031899 A KR20180031899 A KR 20180031899A KR 1020160120308 A KR1020160120308 A KR 1020160120308A KR 20160120308 A KR20160120308 A KR 20160120308A KR 20180031899 A KR20180031899 A KR 20180031899A
Authority
KR
South Korea
Prior art keywords
threshold
threshold numbers
obtaining
reticle patterns
thresholds
Prior art date
Application number
KR1020160120308A
Other languages
English (en)
Inventor
정용석
권성원
김희범
이동근
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020160120308A priority Critical patent/KR20180031899A/ko
Priority to US15/599,552 priority patent/US10224178B2/en
Priority to CN201710811888.0A priority patent/CN107845573B/zh
Publication of KR20180031899A publication Critical patent/KR20180031899A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01J—ELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
    • H01J37/00—Discharge tubes with provision for introducing objects or material to be exposed to the discharge, e.g. for the purpose of examination or processing thereof
    • H01J37/30—Electron-beam or ion-beam tubes for localised treatment of objects
    • H01J37/302—Controlling tubes by external information, e.g. programme control
    • H01J37/3023—Programme control
    • H01J37/3026—Patterning strategy
    • G—PHYSICS
    • G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F7/00—Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
    • G03F7/20—Exposure; Apparatus therefor
    • G03F7/2051—Exposure without an original mask, e.g. using a programmed deflection of a point source, by scanning, by drawing with a light beam, using an addressed light or corpuscular source
    • G03F7/2059—Exposure without an original mask, e.g. using a programmed deflection of a point source, by scanning, by drawing with a light beam, using an addressed light or corpuscular source using a scanning corpuscular radiation beam, e.g. an electron beam
    • G03F7/2063—Exposure without an original mask, e.g. using a programmed deflection of a point source, by scanning, by drawing with a light beam, using an addressed light or corpuscular source using a scanning corpuscular radiation beam, e.g. an electron beam for the production of exposure masks or reticles
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01Q—SCANNING-PROBE TECHNIQUES OR APPARATUS; APPLICATIONS OF SCANNING-PROBE TECHNIQUES, e.g. SCANNING PROBE MICROSCOPY [SPM]
    • G01Q30/00—Auxiliary means serving to assist or improve the scanning probe techniques or apparatus, e.g. display or data processing devices
    • G01Q30/04—Display or data processing devices
    • G01Q30/06—Display or data processing devices for error compensation
    • G03F1/144—
    • G—PHYSICS
    • G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F1/00—Originals for photomechanical production of textured or patterned surfaces, e.g., masks, photo-masks, reticles; Mask blanks or pellicles therefor; Containers specially adapted therefor; Preparation thereof
    • G03F1/36—Masks having proximity correction features; Preparation thereof, e.g. optical proximity correction [OPC] design processes
    • G—PHYSICS
    • G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F1/00—Originals for photomechanical production of textured or patterned surfaces, e.g., masks, photo-masks, reticles; Mask blanks or pellicles therefor; Containers specially adapted therefor; Preparation thereof
    • G03F1/68—Preparation processes not covered by groups G03F1/20 - G03F1/50
    • G03F1/72—Repair or correction of mask defects
    • G—PHYSICS
    • G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F1/00—Originals for photomechanical production of textured or patterned surfaces, e.g., masks, photo-masks, reticles; Mask blanks or pellicles therefor; Containers specially adapted therefor; Preparation thereof
    • G03F1/68—Preparation processes not covered by groups G03F1/20 - G03F1/50
    • G03F1/76—Patterning of masks by imaging
    • G03F1/78—Patterning of masks by imaging by charged particle beam [CPB], e.g. electron beam patterning of masks
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F30/00—Computer-aided design [CAD]
    • G06F30/30—Circuit design
    • G06F30/39—Circuit design at the physical level
    • G06F30/398—Design verification or optimisation, e.g. using design rule check [DRC], layout versus schematics [LVS] or finite element methods [FEM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32139—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/10—Measuring as part of the manufacturing process
    • H01L22/12—Measuring as part of the manufacturing process for structural parameters, e.g. thickness, line width, refractive index, temperature, warp, bond strength, defects, optical inspection, electrical measurement of structural dimensions, metallurgic measurement of diffusions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/20—Sequence of activities consisting of a plurality of measurements, corrections, marking or sorting steps
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B82—NANOTECHNOLOGY
    • B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y40/00—Manufacture or treatment of nanostructures
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F30/00—Computer-aided design [CAD]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01J—ELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
    • H01J2237/00—Discharge tubes exposing object to beam, e.g. for analysis treatment, etching, imaging
    • H01J2237/30—Electron or ion beam tubes for processing objects
    • H01J2237/317—Processing objects on a microscale
    • H01J2237/3175—Lithography
    • H01J2237/31769—Proximity effect correction
    • H01J2237/31771—Proximity effect correction using multiple exposure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01J—ELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
    • H01J2237/00—Discharge tubes exposing object to beam, e.g. for analysis treatment, etching, imaging
    • H01J2237/30—Electron or ion beam tubes for processing objects
    • H01J2237/317—Processing objects on a microscale
    • H01J2237/3175—Lithography
    • H01J2237/31776—Shaped beam
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01J—ELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
    • H01J37/00—Discharge tubes with provision for introducing objects or material to be exposed to the discharge, e.g. for the purpose of examination or processing thereof
    • H01J37/32—Gas-filled discharge tubes
    • H01J37/32009—Arrangements for generation of plasma specially adapted for examination or treatment of objects, e.g. plasma sources
    • H01J37/32366—Localised processing

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Theoretical Computer Science (AREA)
  • Health & Medical Sciences (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Engineering & Computer Science (AREA)
  • Geometry (AREA)
  • Evolutionary Computation (AREA)
  • Analytical Chemistry (AREA)
  • Chemical & Material Sciences (AREA)
  • General Health & Medical Sciences (AREA)
  • Nuclear Medicine, Radiotherapy & Molecular Imaging (AREA)
  • Radiology & Medical Imaging (AREA)
  • Toxicology (AREA)
  • Plasma & Fusion (AREA)
  • Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
  • Drying Of Semiconductors (AREA)

Abstract

본 발명은 레티클 패턴들의 임계치수 보정방법 및 그를 포함하는 레티클 제조방법을 개시한다. 그의 보정 방법은, 레티클 패턴들의 이미지를 획득하는 단계와, 상기 이미지 내의 상기 레티클 패턴들의 제1 임계치수들을 획득하는 단계와, 상기 획득된 제1 임계치수들을 갖는 상기 레티클 패턴들 상에 플라즈마를 국부적으로 제공하여 상기 제1 임계치수들 중 적어도 하나를 제2 임계치수로 보정하는 단계를 포함한다.

Description

레티클 패턴들의 임계치수 보정 방법 및 그를 포함하는 레티클 제조 방법 {Method for correcting critical dimension of reticle pattern and reticle manufacturing method including the same}
본 발명은 레티클 제조방법에 관한 것으로, 보다 상세하게는 레티클 패턴들의 임계치수 보정 방법 및 그를 포함하는 레티클 제조 방법에 관한 것이다.
일반적으로, 반도체 소자는 박막 증착 공정, 포토리소그래피 공정, 및 식각 공정의 단위 공정에 의해 제조될 수 있다. 그 중에서 포토리소그래피 공정은 반도체 소자의 제조 공정에서 가장 중요한 공정 중에 하나이다. 포토리소그래피 공정은 노광 공정을 포함할 수 있다. 노광 설비는 레티클을 가질 수 있다. 레티클은 금속 성분의 레티클 패턴들을 포함할 수 있다.
본 발명의 해결 과제는, 레티클 패턴들의 임계치수들을 부분적으로 보정할 수 있는 레티클 패턴들의 임계치수 보정 방법 및 그를 포함하는 레티클 제조방법을 제공하는 데 있다.
본 발명은 레티클 패턴들의 임계치수 보정방법을 개시한다. 그의 보정방법은, 레티클 패턴들의 이미지를 획득하는 단계; 상기 이미지 내의 상기 레티클 패턴들의 제1 임계치수들을 획득하는 단계; 및 상기 획득된 제1 임계치수들을 갖는 상기 레티클 패턴들 상에 플라즈마를 국부적으로 제공하여 상기 제1 임계치수들 중 적어도 하나를 제2 임계치수로 보정하는 단계를 포함한다.
본 발명의 일 예에 따른 레티클의 제조방법은, 기판 상에 금속 층을 형성하는 단계; 상기 금속 층 상에 마스크 패턴들을 형성하는 단계; 상기 마스크 패턴들을 따라 상기 금속 층을 식각하여 상기 기판 상에 레티클 패턴들을 형성하는 단계; 및 상기 레티클 패턴들 사이의 거리에 대응되는 제1 임계치수들을 보정하는 단계를 포함한다. 여기서, 상기 제1 임계치수들을 보정하는 단계는: 상기 레티클 패턴들의 이미지를 획득하는 단계; 상기 이미지 내의 상기 레티클 패턴들의 상기 제1 임계치수들을 획득하는 단계; 및 상기 획득된 제1 임계치수들을 갖는 상기 레티클 패턴들 상에 플라즈마를 국부적으로 제공하여 상기 제1 임계치수들 중 적어도 하나를 제2 임계치수로 보정하는 단계를 포함할 수 있다.
본 발명의 일 예에 따른 레티클 패턴들의 임계치수 보정방법은, 레티클 패턴의 이미지를 획득하는 단계; 상기 이미지 내의 상기 레티클 패턴들 사이의 거리에 대응되는 임계치수들의 평균 값을 획득하는 단계; 상기 평균 값을 타깃 값과 비교하는 단계; 및 상기 평균 값이 상기 타깃 값보다 클 경우, 상기 레티클 패턴들 상에 박막을 국부적으로 증착하여 상기 임계치수들 중의 적어도 하나를 보정하는 단계를 포함한다.
본 발명의 일 예에 따른 반도체 소자의 제조방법은, 레티클 패턴들을 따라 반도체 기판에 광을 노광하는 단계; 상기 반도체 기판 상에 반도체 소자들을 패터닝하는 단계; 및 패터닝된 반도체 소자들의 임계치수에 근거하여 상기 레티클 패턴들을 보정하는 단계를 포함한다. 여기서, 상기 레티클 패턴들을 보정하는 단계는: 상기 레티클 패턴들의 이미지를 획득하는 단계; 상기 이미지 내의 상기 레티클 패턴들의 제1 임계치수들을 획득하는 단계; 및 상기 획득된 제1 임계치수들을 갖는 상기 레티클 패턴들 상에 플라즈마를 국부적으로 제공하여 상기 제1 임계치수들 중 적어도 하나를 제2 임계치수로 보정하는 단계를 포함할 수 있다.
본 발명의 개념에 따른 레티클 패턴들의 임계치수 보정방법은 제1 임계치수들을 갖는 레티클 패턴들에 플라즈마를 국부적으로 제공하여 상기 제1 임계치수들 중 적어도 하나를 부분적으로 보정할 수 있다. 레티클 패턴들의 제 1 임계치수들은 제 2 임계치수들로 보정될 수 있다. 제2 임계치수들은 제1 임계치수들보다 작거나 클 수 있다.
도 1은 본 발명의 개념에 따른 레티클의 제조 방법을 보여주는 플로우 차트이다.
도 2 내지 도 7은 도 1의 레티클 제조 방법을 순차적으로 보여주는 공정 단면도들이다.
도 8은 도 4의 마스크 층에 제공되는 전자 빔의 기준 맵을 보여주는 평면도이다.
도 9는 도 1의 레티클 패턴들의 제1 임계치수들을 제2 임게치수들로 보정하는 단계의 일 예를 보여주는 플로우 챠트이다.
도 10은 도6의 레티클 패턴들을 계측하는 측정 장치의 일 예를 보여주는 도면이다.
도 11은 도 10의 측정 장치로부터 획득되는 레티클 패턴들의 이미지를 보여주는 도면이다.
도 12는 도 9의 제1 임계치수들을 획득하는 단계의 일 예를 보여준다.
도 13은 도 11의 이미지 내의 레티클 패턴들의 제1 임계치수들의 검출 맵을 보여주는 도면이다.
도 14는 도 13의 검출 맵으로부터 생성된 보정 맵을 보여준다.
도 15는 도 14의 보정 맵을 따라 상압 플라즈마를 제공하는 상압 플라즈마 장치를 보여주는 도면이다.
도 1은 본 발명의 개념에 따른 레티클의 제조 방법을 보여준다.
도 1을 참조하면, 본 발명의 레티클의 제조 방법은 기판 상에 제 1박막을 형성하는 단계(S100), 마스크 층을 형성하는 단계(S200), 제1 전자 빔을 제공하는 단계(S300), 마스크 패턴들을 형성하는 단계(S400), 레티클 패턴들을 형성하는 단계(S500), 제1 임계치수들을 보정하는 단계(S600)를 포함할 수 있다.
도 2 내지 도 7은 도 1의 레티클 제조 방법을 순차적으로 보여주는 공정 단면도들이다.
도 1 및 도 2를 참조하면, 기판(10) 상에 제1 박막(12)을 형성한다(S100). 예를 들어, 기판(10)은 투명 글래스, 또는 실리콘 웨이퍼를 포함할 수 있다. 박막(12)은 물리기상증착방법 또는 화학기상증착 방법에 의해 형성될 수 있다. 제1 박막(12)은 크롬 또는 니켈과 같은 금속 층을 포함할 수 있다. 이와 달리, 제1 박막(12)은 실리콘 산화물 또는 실리콘 질화물과 같은 유전 층을 포함할 수 있다.
도 1 및 도 3을 참조하면, 제1 박막(12) 상에 마스크 층(14)을 형성한다(S200). 마스크 층(14)은 포토레지스트를 포함할 수 있다.
도 8은 도 4의 마스크 층(14)에 제공되는 제1 전자 빔(16)의 기준 맵(20)을 보여준다.
도 1, 도 4, 및 도 8을 참조하면, 제1 전자 빔(16)을 마스크 층(14)에 제공한다(S300). 예를 들어, 제1 전자 빔(16)은 전자 빔 노광 장치(18)에 의해 마스크 층(14)에 부분적으로 제공될 수 있다. 제1 전자 빔(16)은 기준(reference) 맵(20) 내의 기준 패턴들(22)을 따라 마스크 층(14)에 제공될 수 있다. 노광된(exposed) 마스크 층(14a)의 물리적 화학적 특성은 변화할 수 있다. 예를 들어, 기준 맵(20)은 타깃 맵, 또는 식각 근접 보정 맵을 포함할 수 있다. 식각 근접 보정 맵은 타깃 맵으로부터 식각 근접 효과에 의해 보정된 맵일 수 있다.
도 1 및 도 5를 참조하면, 마스크 패턴들(15)을 형성한다(S400). 예를 들어, 마스크 패턴들(15)은 마스크 층(14)의 현상 공정(development process)에 의해 형성될 수 있다. 노광된 마스크 층(14a)은 제거될 수 있다. 마스크 패턴들(15)은 제1 박막(12)을 부분적으로 노출시킬 수 있다.
도 1 및 도 6을 참조하면, 노출된 제1박막(12)을 식각하여 레티클 패턴들(13)을 형성한다(S500). 제1박막(12)은 비등방성 식각 방법의 건식 식각 방법에 의해 식각될 수 있다. 이후, 마스크 패턴들(15)은 제거될 수 있다. 레티클 패턴들(13)은 제 1임계치수들(32)을 가질 수 있다. 예를 들어, 제1 임계치수들(32)의 각각은 브라이트 필드 임계치수 및/또는 다크 필드 임계치수를 포함할 수 있다. 브라이트 필드 임계치수는 클리어 패턴의 임계치수일 수 있다. 일 예에 따르면, 브라이트 필드 임계치수는 인접한 레티클 패턴들(13) 사이의 거리에 대응될 수 있다. 다크 필드 임계치수는 레티클 패턴들(13) 각각의 폭에 대응될 수 있다. 이하, 제1 임계치수들(32)은 브라이트 필드 임계치수로 설명될 것이다.
도시되지는 않았지만, 레티클 패턴들(13)은 반도체 기판에 제공될 광의 기준 패턴들일 수 있다. 광에 노광된 반도체 기판은 반도체 소자들로 패터닝될 수 있다. 패터닝된 반도체 소자들의 불량이 발생될 경우, 반도체 소자의 임계치수에 근거하여 레티클 패턴들(13)은 보정될 수 있다.
도 9는 도 1의 레티클 패턴들(13)의 제1 임계치수들(32)을 보정하는 단계(S600)의 일 예를 보여준다.
도 1, 도 7및 도 9를 참조하면, 제1 임계치수들(32)을 제2 임계치수들(34)로 보정한다(S600). 일 예에 따르면, 제1 임계치수들(32)은 제2 임계치수들(34)과 다를 수 있다. 제 2 임계치수들(34)의 각각은 미리 정해진 타깃 값에 대응될 수 있다. 제2 임계치수들(34)은 제1 임계치수들(32)보다 작을 수 있다. 이와 달리, 제2 임계치수들(34)은 제1 임계치수들(32)보다 클 수 있다. 제1 임계치수들(32)과 제2 임계치수들(34)이 동일할 경우, 제1 임계치수들(32)를 보정하는 단계(S600)는 수행되지 않을 수 있다.
도 7을 참조하면, 레티클 패턴들(13)의 제1 임계치수들(32)은 상압 플라즈마 방법에 의해 보정될 수 있다. 예를 들어, 제2 박막(17)은 상압 플라즈마 방법에 의해 레티클 패턴들(13) 및 기판(10) 상에 국부적으로(locally) 형성될 수 있다. 제2 임계치수들(34)은 레티클 패턴들(13)의 마주보는 측벽들 상의 제2 박막들(17)사이의 거리에 대응될 수 있다. 제2 임계치수들(34)은 제1 임계치수들(32)보다 작을 수 있다. 예를 들어, 제2 박막(17)은 실리콘 산화물 층을 포함할 수 있다. 일 예에 따르면, 레티클 패턴들(13) 및 제 2 박막(17)은 대형 디스플레이용, ArF엑시머 레이저 용, EUV용 노광 장치의 레티클로 사용 및/또는 취급될 수 있다. 예를 들어, 반도체 소자의 패터닝 시 레티클 패턴들(13) 및 제 2 박막(17)은 ArF 엑시머 레이저 광원 또는 EUV 광원으로부터 제공되는 광에 의해 투영될 수 있다.
도시되지는 않았지만, 레티클 패턴들(13)은 상압 플라즈마 방법에 의해 식각될 수 있다. 식각된 레티클 패턴들(13) 사이의 거리는 증가될 수 있다. 제2 임계치수들(34)은 식각된 레티클 패턴들(13) 사이의 거리에 대응될 수 있다. 제2 임계치수들(34)은 제1 임계치수들(32)보다 클 수 있다.
도 9를 참조하면, 제 1임계치수들(32)를 보정하는 단계(S600)는 레티클 패턴들(13)의 이미지를 획득하는 단계(S610), 제1 임계치수들(32)을 획득하는 단계(S620), 제1 임계치수들(32)의 보정이 가능한지를 판별하는 단계(S630), 제1 임계치수들(32)의 보정 맵을 획득하는 단계(S640), 제1 임계치수들(32)의 평균 값과 타깃 값을 비교하는 단계(S650), 및 상압 플라즈마를 제공하는 단계(S660)를 포함할 수 있다.
도 10은 도6의 레티클 패턴들(13)을 계측하는 측정 장치(40)의 일 예를 보여준다. 도 11은 도 10의 측정 장치(40)로부터 획득되는 레티클 패턴들(30)의 이미지(10a)를 보여준다.
도 9 내지 도 11을 참조하면, 측정 장치(40)는 레티클 패턴들(13)을 측정하여 이미지(10a)를 획득한다(S610). 예를 들어, 측정 장치(40)는 전자 현미경 또는 광학 현미경을 포함할 수 있다. 일 예에 따르면, 측정 장치(40)는 제1 스테이지(42), 전자 건(44), 검출기(46) 및 제1 제어 부(48)를 포함할 수 있다. 제1 스테이지(42)는 기판(10)을 수납할 수 있다. 제 1스테이지(42)는 전자 건(44)과 검출기(46)에 대해 기판(10)을 상대적으로 이동시킬 수 있다. 전자 건(44)는 제2 전자 빔(45)을 기판(10)에 제공할 수 있다. 제2 전자 빔(45)은 기판(10) 및 레티클 패턴들(13)로부터 이차 전자들(47)을 생성시킬 수 있다. 검출기(46)는 이차 전자들(47)을 검출할 수 있다. 제1 제어 부(48)는 이차 전자들(47)의 검출 신호로부터 기판(10)과 레티클 패턴들(13)의 이미지(10a)를 획득할 수 있다.
도 12는 도 9의 제1 임계치수들(32)을 획득하는 단계(S620)의 일 예를 보여준다.
도 9 내지 도 12를 참조하면, 제1 제어 부(48)는 이미지(10a) 내의 레티클 패턴들(13)의 제1 임계치수들(32)을 획득한다(S620). 일 예에 따르면, 제1 임계치수들(32)을 획득하는 단계(S620)는 제1 임계치수들(32)을 검출하는 단계(S622), 제1 임계치수들(32)의 검출 맵을 생성하는 단계(S624), 제1 임계치수들(32)의 평균 값을 계산하는 단계(S626), 제1 임계치수들(32)의 산포(variation or dispersion) 값을 계산하는 단계(S628)를 포함할 수 있다.
도 10 및 도 12를 참조하면, 제1 제어 부(48)는 이미지(10a) 내의 레티클 패턴들(13)의 제1 임계치수들(32)을 검출한다(S622). 제1 임계치수들(32)의 각각은 레티클 패턴들(13) 사이의 거리에 대응되는 숫자로 검출될 수 있다.
도 13은 도 11의 이미지(10a) 내의 레티클 패턴들(13)의 제1 임계치수들(32)의 검출 맵(50)을 보여준다.
도 10, 도 12 및 도 13을 참조하면, 제1 제어 부(48)는 제1 임계치수들(32)의 검출 맵(50)을 생성한다(S624). 검출 맵(50)은 복수개의 제1 셀들(52)을 포함할 수 있다. 예를 들어, 검출 맵(50)은 88개의 제1 셀들(52)을 포함할 수 있다. 이와 달리, 검출 맵(50)은 640×480, 1280×720, 1920×1080, 3840×2160, 4096×2160, 또는7680×4320 개의 제 1셀들(52)을 가질 수 있다. 또한, 제1 셀들(52)은 제1 임계치수들(32)을 각각 가질 수 있다. 일 예에 따르면, 제1 임계치수들(32)은 제1 셀들(52) 내에 각각은 숫자로 표시될 수 있다. 즉, 제1 셀들(52) 내의 숫자들은 제1 임계치수들(32)에 대응될 수 있다. 예를 들어, 제1 셀들(52)은 약 9.3nm 내지 약 13nm의 제1 임계치수들(32)를 가질 수 있다.
다음, 제1 제어 부(48)는 제1 임계치수들(32)의 평균 값을 계산한다(S626). 일 예에 따르면, 제1 임계치수들(32)의 평균 값은 검출 맵(50) 내의 제1 임계치수들(32)의 합을 제1 셀들(52)의 개수로 나눈 값일 수 있다. 예를 들어, 맵(50) 내의 제1 임계치수들(32)의 평균 값은 약 10.24일 수 있다.
그 다음, 제1 제어 부(48)는 제1 임계치수들(32)의 산포 값을 계산할 수 있다(S628). 일 예에 따르면, 제1 임계치수들(32)의 산포 값은 제1 임계치수들(32)의 3시그마법으로 계산될 수 있다. 예를 들어, 제1 임계치수들(32)의 산포 값은 2.49일 수 있다. 제1 임계치수들(32)의 산포 값은 제1 임계치수들(32)의 균일도(uniformity)에 대응될 수 있다. 이와 달리, 제1 임계치수들(32)의 균일도는 제1 임계치수들(32)의 산포 값의 역수 일 수 있다.
다시 도 9및 도 10을 참조하면, 제1 제어 부(48)는 제 1임계치수들(32)의 보정이 가능한지를 판별한다(S630). 제1 임계치수들(32)의 보정 가능 여부는 제1 임계치수들(32)의 산포 값에 따라 결정될 수 있다. 예를 들어, 제 1임계치수들(32)의 산포 값이 3이하일 경우, 제1 임계치수들(32)은 보정될 수 있다. 여기서, 3은 경험치(experience number)일 수 있다. 반면, 제1 임계치수들(32)의 균일도가 3을 초과할 때, 제1 임계치수들(32)은 보정될 수 없다. 이는 제1 임계치수들(32)이 제2 임계치수들(34)에 비해 과도하게 크거나 작기 때문일 수 있다.
도 14는 도 13의 검출 맵(50)으로부터 생성된 보정 맵(60)을 보여준다.
다음, 제1 제어 부(48)는 제1 임계치수들(32)의 보정 맵(60)을 생성한다(S640). 예를 들어, 보정 맵(60)은 검출 맵(50)으로부터 생성될 수 있다. 보정 맵(60)은 제2 셀들(62)을 포함할 수 있다. 제2 셀들(62)은 제1 셀들(52)에 대응될 수 있다. 보정 맵(60)의 제2 셀들(62)은 제1 임계치수들(32)과 타깃 값의 차이 값들(64)을 가질 수 있다. 일 예에 따르면, 차이 값들(64)은 제2 임계치수들(34)로 보정될 제1 임계치수들(32)의 보정 값들일 수 있다. 예를 들어, 타깃 값이 10nm 일 때, 제2 셀들(62)은 -0.7nm 내지 3nm의 차이 값들(64)을 가질 수 있다.
그 다음, 제1 제어 부(48)는 제1 임계치수들(32)의 평균 값을 타깃 값에 비교하여 상압 플라즈마 방법의 종류를 결정한다(S650). 예를 들어, 상압 플라즈마 방법은 박막 증착 공정 및 식각 공정을 포함할 수 있다. 평균 값과 타깃 값은 서로 동일할 수 있다. 일 예에 따르면, 평균 값과 타깃 값이 동일할 경우에도, 제1 제어 부(48)는 상압 플라즈마 방법의 박막 증착 공정 및 식각 공정 중 어느 하나를 수행토록 지시할 수 있다. 박막 증착 공정 또는 식각 공정은 보정 맵(60)을 따라 수행될 수 있다. 반면, 평균 값과 타깃 값이 서로 다를 경우, 제1 제어 부(48)는 박막 증착 공정 레티클 패턴들(13)의 식각 공정을 선택할 수 있다. 박막 증착 공정 또는 레티클 패턴들(13)의 식각 공정은 평균 값과 타깃 값의 비교 결과에 따라 달라질 수 있다.
도 15는 도 14의 보정 맵(60)을 따라 상압 플라즈마(152)를 제공하는 상압 플라즈마 장치(100)의 일 예를 보여준다.
도 9 및 도 15를 참조하면, 상압 플라즈마 장치(100)는 보정 맵(60)을 따라 상압 플라즈마(152)를 레티클 패턴들(13) 및/또는 기판(10) 상에 제공한다(S660).
예를 들어, 상압 플라즈마 장치(100)는 상압 플라즈마(152)를 국부적으로(locally) 제공할 수 있다. 일 예에 따르면, 상압 플라즈마 장치(100)는 챔버(110), 제2 스테이지(120), 반응 가스 공급 부(130), 고주파 공급 부(140), 플라즈마 건(150), 및 제2 제어 부(160)를 포함할 수 있다. 챔버(110)는 기판(10)에 대해 외부로부터 독립된 공간을 제공할 수 있다. 제2 스테이지(120)는 챔버(110) 내에 배치될 수 있다. 제2 스테이지(120)는 기판(10)을 수납할 수 있다. 제2 스테이지(120)는 플라즈마 건(150)에 대해 기판(10)을 이동시킬 수 있다. 반응 가스 공급 부(130)는 챔버(110) 내에 반응 가스(132)를 제공할 수 있다. 반응 가스(132)는 He, N2, O2, SiH4, Cl2, CF4, SF6, 또는CHF3를 포함할 수 있다. 반응 가스(132)는 고주파 공급 부(140)는 고주파 파워를 플라즈마 건(150)에 제공할 수 있다. 예를 들어, 고주파 파워는 약 30W 내지 약 450W정도일 수 있다. 플라즈마 건(150)은 상압 플라즈마(152)를 기판(10) 상에 국부적으로 형성시킬 수 있다. 플라즈마 건(150)은 고주파 전극을 포함할 수 있다. 제2 제어 부(160)는 제2 스테이지(120), 반응 가스 공급 부(130), 고주파 공급 부(140), 및 플라즈마 건(150)을 제어할 수 있다. 박막 증착 공정 및/또는 식각 공정은 상압 플라즈마(152)를 통해 수행될 수 있다. 이와 달리, 상압 플라즈마 장치(100)는 리모트 플라즈마 장치의 진공 플라즈마 장치로 대체될 수 있다. 예를 들어, 상압 플라즈마(152)는 리모트 플라즈마일 수도 있다.
도 9를 참조하면, 상압 플라즈마(152)를 제공하는 단계(S660)는 제2 박막(17)을 형성하는 단계(S662)와 레티클 패턴들(13)을 식각하는 단계(S664)를 포함할 수 있다.
도 7, 도 9 및 도 15를 참조하면, 평균 값이 타깃 값보다 클 경우, 상압 플라즈마 장치(100)는 보정 맵(60)을 따라 기판(10) 및 레티클 패턴들(13) 상에 제2 박막(17)을 국부적으로 형성한다(S662). 반응 가스 공급 부(130)는 챔버(110) 내에 He, 및 SiH4를 제공할 수 있다. 상압 플라즈마(152)는 레티클 패턴들(13) 상에 제 2 박막(17)을 국부적으로 형성시킬 수 있다. 제2 박막(17)은 레티클 패턴들(13)의 제1 임계치수들(32)을 중의 적어도 하나를 제2 임계치수들(34)로 보정시킬 수 있다. 제2 임계치수들(34)은 제1 임계치수들(32) 중 적어도 하나보다 작을 수 있다. 제2 임계치수들(34)은 제2 박막(17)의 두께에 따라 결정될 수 있다. 제2 박막(17)의 두께는 제2 스테이지(120)의 이동 속도에 따라 변화될 수 있다. 예를 들어, 제2 스테이지(120)가 기판(10)을 느리게 이동시키면, 상압 플라즈마(152)에 의해 형성되는 제2 박막(17)의 두께는 증가될 수 있다. 제2 임계치수들(34)은 크게 감소할 수 있다. 반대로, 제2 스테이지(120)가 빠르게 이동하면, 제2 박막(17)의 두께는 감소할 수 있다. 제2 임계치수들(34)은 작게 감소할 수 있다. 따라서, 플라즈마 장치(100)는 제2 박막(17)의 두께를 조절하여 제1 임계치수들(32)을 제2 임계치수들로 보정할 수 있다.
반면, 평균 값이 타깃 값보다 작을 경우, 상압 플라즈마 장치(100)는 보정 맵(60)을 따라 레티클 패턴들(13)을 식각한다(S664). 반응 가스 공급 부(130)는 챔버(110) 내에 He, N2, O2, Cl2, CF4, SF6, 또는CHF3를 제공할 수 있다. 상압 플라즈마(152)는 레티클 패턴들(13)을 국부적으로 식각할 수 있다. 식각된 레티클 패턴들(13)은 제2 임계치수들(34)을 가질 수 있다. 제2 임계치수들(34)은 제1 임계치수들(32)보다 클 수 있다. 제2 임계치수들(34)은 레티클 패턴들(13)의 식각량에 ?x라 결정될 수 있다. 예를 들어, 제2 스테이지(120)가 기판(10)을 느리게 이동시키면, 레티클 패턴들(13)은 상압 플라즈마(152)에 의해 많이 식각될 수 있다. 레티클 패턴들(13) 사이의 거리는 크게 증가할 수 있다. 즉, 레티클 패턴들(13)의 제2 임계치수들(34)은 크게 증가할 수 있다. 제2 스테이지(120)가 빠르게 이동하면, 레티클 패턴들(13)의 식각량은 감소할 수 있다. 레티클 패턴들(13) 사이의 거리는 작게 증가하고, 제2 임계치수들(34)은 작게 증가할 수 있다. 따라서, 플라즈마 장치(100)는 레티클 패턴들(13)의 식각량을 조절하여 제1 임계치수들(32)을 제2 임계치수들(34)로 보정할 수 있다.
도시되지는 않았지만, 상압 플라즈마(152)를 제공하는 단계(S660)는 평균 값과 타깃 값이 동일할 경우, 보정 맵(60)을 따라 상압 플라즈마 장치(100)로 박막 증착 공정 및 식각 공정 중 어느 하나를 수행하는 단계를 더 포함할 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시 예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims (20)

  1. 레티클 패턴들의 이미지를 획득하는 단계;
    상기 이미지 내의 상기 레티클 패턴들의 제1 임계치수들을 획득하는 단계; 및
    상기 획득된 제1 임계치수들을 갖는 상기 레티클 패턴들 상에 플라즈마를 국부적으로 제공하여 상기 제1 임계치수들 중 적어도 하나를 제2 임계치수로 보정하는 단계를 포함하는 레티클 패턴들의 임계치수 보정방법.
  2. 제 1 항에 있어서,
    상기 제1 임계치수들을 획득하는 단계는:
    상기 제1 임계치수들을 검출하는 단계; 및
    상기 제1 임계치수들의 평균 값을 계산하는 단계를 포함하되,
    상기 방법은 상기 평균 값을 상기 제2 임계치수에 대응되는 타깃 값에 비교하는 단계를 더 포함하는 레티클 패턴들의 임계치수 보정방법.
  3. 제 2 항에 있어서,
    상기 제1 임계치수들을 획득하는 단계는 상기 제1 임계치수들의 검출 맵을 획득하는 단계를 더 포함하되,
    상기 방법은 상기 검출 맵 내의 상기 제1 임계치수들과 상기 타깃 값들의 차이 값들을 갖는 보정 맵을 획득하는 단계를 더 포함하는 레티클 패턴들의 임계치수 보정방법.
  4. 제 3 항에 있어서,
    상기 플라즈마를 제공하는 단계는 상기 평균 값이 상기 타깃 값보다 클 경우, 상기 보정 맵을 따라 상기 레티클 패턴들 상에 박막을 형성하는 단계를 포함하는 레티클 패턴들의 임계치수 보정방법.
  5. 제 4 항에 있어서,
    상기 박막은 실리콘 산화물 층을 포함하되,
    상기 제2 임계치수들의 각각은 상기 레티클 패턴들의 마주보는 측벽들 상의 상기 실리콘 산화물 층 사이의 거리에 대응되는 레티클 패턴들의 임계치수 보정방법.
  6. 제 3 항에 있어서,
    상기 플라즈마를 제공하는 단계는 상기 평균 값이 상기 타깃 값보다 작을 경우, 상기 보정 맵을 따라 상기 레티클 패턴들을 식각하는 단계를 포함하되,
    상기 제2 임계치수들의 각각은 상기 식각된 레티클 패턴들 사이의 거리에 대응되는 레티클 패턴들의 임계치수 보정방법.
  7. 제 2 항에 있어서,
    상기 제1 임계치수들을 획득하는 단계는 상기 제1 임계치수들의 산포 값을 계산하는 단계를 더 포함하되,
    상기 방법은, 상기 산포 값에 따라 상기 제1 임계치수들의 보정이 가능한지를 판별하는 단계를 더 포함하는 레티클 패턴들의 임계치수 보정방법.
  8. 제 7 항에 있어서,
    상기 산포 값은 3시그마법으로 계산되되,
    상기 산포 값이 3이하일 경우, 상기 제1 임계수치들은 보정되는 레티클 패턴들의 임계치수 보정방법.
  9. 제 1 항에 있어서,
    상기 플라즈마는 상압 플라즈마 또는 리모트 플라즈마를 포함하는 레티클 패턴들의 임계치수 보정방법.
  10. 제 1 항에 있어서,
    상기 제1 임계치수들의 각각은 상기 레티클 패턴들 사이의 거리에 대응되는 브라이트 필드 임계치수를 포함하는 레티클 패턴들의 임계치수 보정방법.
  11. 기판 상에 금속 층을 형성하는 단계;
    상기 금속 층 상에 마스크 패턴들을 형성하는 단계;
    상기 마스크 패턴들을 따라 상기 금속 층을 식각하여 상기 기판 상에 레티클 패턴들을 형성하는 단계; 및
    상기 레티클 패턴들 사이의 거리에 대응되는 제1 임계치수들을 보정하는 단계를 포함하되,
    상기 제1 임계치수들을 보정하는 단계는:
    상기 레티클 패턴들의 이미지를 획득하는 단계;
    상기 이미지 내의 상기 레티클 패턴들의 상기 제1 임계치수들을 획득하는 단계; 및
    상기 획득된 제1 임계치수들을 갖는 상기 레티클 패턴들 상에 플라즈마를 국부적으로 제공하여 상기 제1 임계치수들 중 적어도 하나를 제2 임계치수로 보정하는 단계를 포함하는 레티클의 제조방법.
  12. 제 11 항에 있어서,
    상기 마스크 패턴들은 기준 맵을 따라 형성되되,
    상기 제1 임계치수들을 획득하는 단계는:
    상기 제1 임계치수들을 검출하는 단계;
    상기 기준 맵과 다른 상기 검출된 제1 임계치수들의 검출 맵을 획득하는 단계; 및
    상기 제1 임계치수들의 평균 값을 계산하는 단계를 포함하는 레티클의 제조 방법.
  13. 제 12 항에 있어서,
    상기 제1 임계치수들을 보정하는 단계는 상기 검출 맵 내의 상기 제1 임계치수들과 상기 제2 임계치수의 차이 값들을 갖는 보정 맵을 획득하는 단계를 더 포함하되,
    상기 플라즈마를 제공하는 단계는 상기 보정 맵을 따라 상기 레티클 패턴들에 상압 플라즈마를 제공하는 단계를 포함하는 레티클의 제조방법.
  14. 제 13 항에 있어서,
    상기 제1 임계치수들을 보정하는 단계는 상기 제2 임계치수에 대응되는 타깃 값에 상기 평균 값을 비교하는 단계를 더 포함하는 레티클의 제조방법.
  15. 제 12 항에 있어서,
    상기 제1 임계치수들을 획득하는 단계는 상기 제1 임계치수들의 산포 값을 계산하는 단계를 더 포함하되,
    상기 제1 임계치수들을 보정하는 단계는 상기 산포 값에 따라 상기 제1 임계치수들의 보정이 가능한지를 판별하는 단계를 더 포함하는 레티클의 제조방법.
  16. 레티클 패턴의 이미지를 획득하는 단계;
    상기 이미지 내의 상기 레티클 패턴들 사이의 거리에 대응되는 임계치수들의 평균 값을 획득하는 단계;
    상기 평균 값을 타깃 값과 비교하는 단계; 및
    상기 평균 값이 상기 타깃 값보다 클 경우, 상기 레티클 패턴들 상에 박막을 국부적으로 증착하여 상기 임계치수들 중의 적어도 하나를 보정하는 단계를 포함하는 레티클 패턴들의 임계치수 보정방법.
  17. 제 16 항에 있어서,
    상기 임계치수들을 검출하는 단계; 및
    상기 검출된 임계치수들의 검출 맵을 획득하는 단계를 더 포함하는 레티클 패턴들의 임계치수 보정방법.
  18. 제 17 항에 있어서,
    상기 검출 맵 내의 상기 임계치수들과 상기 타깃 값의 차이 값들을 갖는 보정 맵을 획득하는 단계를 더 포함하는 레티클 패턴들의 임계치수 보정 방법.
  19. 제 18 항에 있어서,
    상기 박막을 증착하는 단계는 상기 보정 맵을 따라 상기 패턴들 상에 상기 박막을 국부적으로 형성하는 단계를 포함하는 레티클 패턴들의 임계치수 보정방법.
  20. 제 18 항에 있어서,
    상기 평균 값이 상기 타깃 값보다 작을 경우, 상기 보정 맵을 따라 상기 패턴들을 식각하는 단계를 더 포함하는 레티클 패턴들의 임계치수 보정방법.
KR1020160120308A 2016-09-20 2016-09-20 레티클 패턴들의 임계치수 보정 방법 및 그를 포함하는 레티클 제조 방법 KR20180031899A (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020160120308A KR20180031899A (ko) 2016-09-20 2016-09-20 레티클 패턴들의 임계치수 보정 방법 및 그를 포함하는 레티클 제조 방법
US15/599,552 US10224178B2 (en) 2016-09-20 2017-05-19 Methods, systems and computer program products configured to adjust a critical dimension of reticle patterns used to fabricate semiconductor devices
CN201710811888.0A CN107845573B (zh) 2016-09-20 2017-09-11 调整用于制造半导体器件的标线图案的特征尺寸的方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020160120308A KR20180031899A (ko) 2016-09-20 2016-09-20 레티클 패턴들의 임계치수 보정 방법 및 그를 포함하는 레티클 제조 방법

Publications (1)

Publication Number Publication Date
KR20180031899A true KR20180031899A (ko) 2018-03-29

Family

ID=61621253

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020160120308A KR20180031899A (ko) 2016-09-20 2016-09-20 레티클 패턴들의 임계치수 보정 방법 및 그를 포함하는 레티클 제조 방법

Country Status (3)

Country Link
US (1) US10224178B2 (ko)
KR (1) KR20180031899A (ko)
CN (1) CN107845573B (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2021126605A1 (en) * 2019-12-21 2021-06-24 Kla Corporation Wafer exposure method using wafer models and wafer fabrication assembly

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111580352B (zh) * 2020-06-08 2021-06-29 吉林大学 一种用于数字光刻系统中旋转转台转心的测量和校正方法

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6472107B1 (en) 1999-09-30 2002-10-29 Photronics, Inc. Disposable hard mask for photomask plasma etching
US7045259B2 (en) * 2001-09-26 2006-05-16 Intel Corporation Post exposure modification of critical dimensions in mask fabrication
JP3929307B2 (ja) * 2001-12-28 2007-06-13 株式会社ルネサステクノロジ 水性アルカリ可溶性樹脂および感光性樹脂組成物
US6759180B2 (en) * 2002-04-23 2004-07-06 Hewlett-Packard Development Company, L.P. Method of fabricating sub-lithographic sized line and space patterns for nano-imprinting lithography
KR100487537B1 (ko) 2002-08-22 2005-05-03 삼성전자주식회사 포토마스크 제조방법
US20050015233A1 (en) * 2003-07-17 2005-01-20 International Business Machines Corporation Method for computing partially coherent aerial imagery
US8252487B2 (en) * 2003-12-17 2012-08-28 Asml Netherlands B.V. Device manufacturing method and mask for use therein
US7323080B2 (en) 2004-05-04 2008-01-29 Semes Co., Ltd. Apparatus for treating substrate
KR100553713B1 (ko) 2004-06-03 2006-02-24 삼성전자주식회사 플라즈마 식각 장치 및 이 장치를 이용한 포토 마스크의제조 방법
KR100706813B1 (ko) * 2006-02-13 2007-04-12 삼성전자주식회사 반도체 장치의 패턴 배치 방법
EP1850369A1 (en) 2006-04-28 2007-10-31 STMicroelectronics S.r.l. Manufacturing process of an organic mask for microelectronic industry
US7972469B2 (en) * 2007-04-22 2011-07-05 Applied Materials, Inc. Plasma processing apparatus
US7754395B2 (en) * 2007-05-17 2010-07-13 Micron Technology, Inc. Methods of forming and using reticles
US20090053620A1 (en) 2007-08-24 2009-02-26 Hynix Semiconductor Inc. Blank Mask and Method for Fabricating Photomask Using the Same
KR100930389B1 (ko) 2008-03-18 2009-12-08 주식회사 하이닉스반도체 고분자를 이용한 포토마스크 제조방법
JP4845917B2 (ja) * 2008-03-28 2011-12-28 株式会社東芝 半導体装置の製造方法
US7923180B2 (en) * 2008-05-19 2011-04-12 Chartered Semiconductor Manufacturing, Ltd. Cross technology reticles
US9671685B2 (en) * 2009-12-31 2017-06-06 Taiwan Semiconductor Manufacturing Company, Ltd. Lithographic plane check for mask processing
KR101534832B1 (ko) 2012-09-13 2015-07-07 주식회사 에스디앤티 습,건식 복합 마스크 세정장치
KR102235616B1 (ko) * 2014-08-14 2021-04-02 삼성전자주식회사 포토마스크, 포토마스크 제조방법, 및 포토마스크를 이용한 반도체 소자 제조방법

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2021126605A1 (en) * 2019-12-21 2021-06-24 Kla Corporation Wafer exposure method using wafer models and wafer fabrication assembly
US11092901B2 (en) 2019-12-21 2021-08-17 Qoniac Gmbh Wafer exposure method using wafer models and wafer fabrication assembly

Also Published As

Publication number Publication date
US10224178B2 (en) 2019-03-05
CN107845573A (zh) 2018-03-27
CN107845573B (zh) 2023-02-28
US20180082820A1 (en) 2018-03-22

Similar Documents

Publication Publication Date Title
US10998174B2 (en) Dry etching equipment and method for producing semiconductor device
US8980651B2 (en) Overlay measurement for a double patterning
US20100081285A1 (en) Apparatus and Method for Improving Photoresist Properties
US9362185B2 (en) Uniformity in wafer patterning using feedback control
JP2006215552A5 (ko)
JP2006215552A (ja) フォトマスク製作に適したクロム層をプラズマエッチングするための方法
US7732109B2 (en) Method and system for improving critical dimension uniformity
TWI464773B (zh) Charged particle beam mapping device
TW200305250A (en) Methodology for repeatable post etch cd in a production tool
JP2006209126A (ja) フォトマスク製作に適したモリブデン層をエッチングするための方法
US7733502B2 (en) Roughness evaluation method and system
US7279259B2 (en) Method for correcting pattern data and method for manufacturing semiconductor device using same
KR20180031899A (ko) 레티클 패턴들의 임계치수 보정 방법 및 그를 포함하는 레티클 제조 방법
US20080176344A1 (en) Feature Dimension Control in a Manufacturing Process
US20100104962A1 (en) Patterning method, exposure system, computer readable storage medium, and method of manufacturing device
JP2012521659A (ja) プラズマエッチング法
JP2004264102A (ja) Ｓｅｍシュリンク量測定方法および測長ｓｅｍ装置
WO2015152106A1 (en) Pattern forming method, exposure appratus, and method of manufacturing article
JPWO2006059377A1 (ja) 半導体装置及びその製造方法並びにフォトマスク
JP5034410B2 (ja) 現像ローディング測定方法および現像ローディング測定基板
KR100489659B1 (ko) 미세 구조의 치수 측정 방법 및 측정 장치
CN115642084A (zh) 一种金属刻蚀方法
KR100739965B1 (ko) 반도체 장치 제조를 위한 식각 방법
Bian et al. Pattern Roughness Analyses in Advanced Lithography: Power Spectral Density and Autocorrelation
CN114765112A (zh) 蚀刻系统及其蚀刻方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal