KR20180023335A - Data transmitting device, semiconductor apparatus and system including the same - Google Patents

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KR20180023335A KR1020160108469A KR20160108469A KR20180023335A KR 20180023335 A KR20180023335 A KR 20180023335A KR 1020160108469 A KR1020160108469 A KR 1020160108469A KR 20160108469 A KR20160108469 A KR 20160108469A KR 20180023335 A KR20180023335 A KR 20180023335A
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Abstract

The present invention provides a data transmitting device which is suitable for low power and high speed communication by adjusting a resistance value of an output driver with analogue voltage generated based on a calibration code and providing an improved main driver structure. The data transmitting device may comprise a calibration circuit and the output driver. The calibration circuit generates pull-up calibration voltage and pull-down calibration voltage. The resistance value of the output driver can be set based on the pull-up calibration voltage and the pull-down calibration voltage.

Description

데이터 전송 장치, 이를 포함하는 반도체 장치 및 시스템 {DATA TRANSMITTING DEVICE, SEMICONDUCTOR APPARATUS AND SYSTEM INCLUDING THE SAME}Technical Field [0001] The present invention relates to a data transfer apparatus, a semiconductor device including the data transfer apparatus,

본 발명은 반도체 기술에 관한 것으로, 더 상세하게는 데이터 전송 장치, 이를 포함하는 반도체 장치 및 시스템에 관한 것이다.The present invention relates to semiconductor technology, and more particularly, to a data transfer device, a semiconductor device and a system including the same.

전자장치는 많은 전자 구성요소를 포함하고 있고, 그 중 컴퓨터 시스템 반도체로 구성된 많은 전자 구성요소들을 포함할 수 있다. 컴퓨터 시스템 구성하는 반도체 장치들은 데이터 전송 장치를 구비하여 데이터를 전송할 수 있다. 반도체 장치의 동작 속도가 향상되고, 소모 전력이 감소되면서 외부 노이즈의 영향 및 서로 통신하는 반도체 장치들 사이의 임피던스 미스매칭으로 인해 전송되는 신호가 왜곡될 수 있다. 따라서, 반도체 장치들은 상기 데이터 전송 장치의 임피던스 또는 저항을 매칭시키는 동작을 수행할 수 있다. Electronic devices include many electronic components, and may include many electronic components comprised of computer system semiconductors. Semiconductor devices constituting a computer system may include a data transfer device to transfer data. The operation speed of the semiconductor device is improved and the power consumption is reduced, and the signal transmitted due to the influence of the external noise and the impedance mismatching between the semiconductor devices communicating with each other can be distorted. Thus, the semiconductor devices may perform operations that match the impedance or resistance of the data transmission device.

따라서, 반도체 장치는 일반적으로 정확한 신호 전송을 위해 임피던스 매칭을 수행하는 온 다이 터미네이션 회로를 구비하고 있다. 또한, 반도체 장치는 정확한 임피던스 매칭이 이뤄질 수 있도록 PVT 변화에 따라 터미네이션 저항의 보정을 수행해야 한다. 일반적으로 메모리 장치는 외부 기준저항과 연결되고 상기 외부 기준저항을 이용하여 캘리브레이션 동작을 수행하여 상기 터미네이션 저항의 임피던스 값을 보정한다. 이를 일반적으로 ZQ 캘리브레이션 동작이라고 한다.Thus, semiconductor devices generally have an on-die termination circuit that performs impedance matching for accurate signal transmission. In addition, the semiconductor device must perform a correction of the termination resistance in accordance with PVT changes so that accurate impedance matching can be achieved. In general, the memory device is connected to an external reference resistor and performs a calibration operation using the external reference resistor to correct the impedance value of the termination resistor. This is commonly referred to as the ZQ calibration operation.

본 발명의 실시예는 캘리브레이션 코드에 기초하여 생성된 아날로그 전압으로 출력 드라이버의 저항 값을 조절하고 개선된 메인 드라이버의 구조를 제공하여 저전력 및 고속 통신에 적합한 데이터 전송 장치를 제공할 수 있다.Embodiments of the present invention can provide a data transmission device suitable for low power and high speed communication by adjusting the resistance value of the output driver with the analog voltage generated based on the calibration code and providing the structure of the improved main driver.

본 발명의 실시예는 고전압 레벨로 쉬프팅된 캘리브레이션 코드에 기초하여 출력 드라이버의 저항 값을 조절하고 개선된 메인 드라이버의 구조를 제공하여 저전력 및 고속통신에 적합한 데이터 전송 장치를 제공할 수 있다.Embodiments of the present invention can provide a data transfer device suitable for low power and high speed communication by adjusting the resistance value of an output driver based on a calibration code shifted to a high voltage level and providing a structure of an improved main driver.

본 발명의 실시예에 따른 데이터 전송 장치는 캘리브레이션 동작을 수행하여 풀업 캘리브레이션 전압 및 풀다운 캘리브레이션 전압을 생성하는 캘리브레이션 회로; 및 상기 풀업 캘리브레이션 전압, 상기 풀다운 캘리브레이션 전압 및 데이터에 기초하여 데이터 전송 라인을 구동하는 출력 드라이버를 포함할 수 있다.A data transmission apparatus according to an embodiment of the present invention includes a calibration circuit that performs a calibration operation to generate a pull-up calibration voltage and a pull-down calibration voltage; And an output driver for driving the data transmission line based on the pull-up calibration voltage, the pull-down calibration voltage, and data.

본 발명의 실시예에 따른 데이터 전송 장치는 전원전압과 연결되고 풀업 캘리브레이션 전압에 기초하여 변화되는 저항 값을 갖는 풀업 저항; 저전압과 연결되고, 풀다운 캘리브레이션 전압에 기초하여 변화되는 저항 값을 갖는 풀다운 저항; 및 상기 풀업 저항 및 상기 풀다운 저항 사이에 연결되고, 데이터에 기초하여 데이터 전송 라인을 구동하는 데이터 드라이버를 포함하는 출력 드라이버를 포함할 수 있다.A data transfer apparatus according to an embodiment of the present invention includes a pull-up resistor connected to a power supply voltage and having a resistance value changed based on a pull-up calibration voltage; A pull-down resistor coupled to the low voltage and having a resistance value that varies based on the pull-down calibration voltage; And an output driver coupled between the pull-up resistor and the pull-down resistor, the data driver driving a data transmission line based on the data.

본 발명의 실시예는 반도체 장치의 회로 면적을 감소시키고, 시스템의 저전력 및 고속 통신을 지원할 수 있다.Embodiments of the present invention can reduce the circuit area of a semiconductor device and can support low power and high speed communication of the system.

도 1은 본 발명의 실시예에 따른 반도체 시스템의 구성을 보여주는 도면,
도 2는 본 발명의 실시예에 따른 데이터 전송 장치의 구성을 보여주는 도면,
도 3은 도 2에 도시된 캘리브레이션 회로의 구성을 보여주는 도면,
도 4는 도 2에 도시된 출력 드라이버의 구성을 보여주는 도면,
도 5는 본 발명의 실시예에 따른 데이터 전송 장치의 구성을 보여주는 도면,
도 6은 도 5에 도시된 캘리브레이션 회로의 구성을 보여주는 도면,
도 7은 도 5에 도시된 출력 드라이버의 구성을 보여주는 도면이다.FIG. 1 is a view showing a configuration of a semiconductor system according to an embodiment of the present invention;
2 is a diagram illustrating a configuration of a data transmission apparatus according to an embodiment of the present invention;
3 is a diagram showing the configuration of the calibration circuit shown in FIG. 2,
4 is a diagram showing the configuration of the output driver shown in FIG. 2;
5 is a diagram illustrating a configuration of a data transmission apparatus according to an embodiment of the present invention.
FIG. 6 is a diagram showing the configuration of the calibration circuit shown in FIG. 5;
7 is a diagram showing the configuration of the output driver shown in FIG.

도 1은 본 발명의 실시예에 따른 반도체 시스템(1)의 구성을 보여주는 도면이다. 도 1에서, 본 발명의 실시예에 따른 시스템(1)은 제 1 반도체 장치(110) 및 제 2 반도체 장치(120)를 포함할 수 있다. 상기 제 1 반도체 장치(110) 및 제 2 반도체 장치(120)는 서로 통신하는 전자 구성요소일 수 있다. 일 실시예에서, 상기 제 1 반도체 장치(110)는 마스터 장치일 수 있고, 상기 제 2 반도체 장치(120)는 상기 제 1 반도체 장치(110)에 의해 제어되어 동작하는 슬레이브 장치일 수 있다. 예를 들어, 상기 제 1 반도체 장치(110)는 프로세서 또는 컨트롤러와 같은 호스트 장치일 수 있고, 중앙처리장치(CPU), 그래픽 처리 장치(Graphic Processing Unit, GPU), 멀티미디어 프로세서(Multi-Media Processor, MMP), 디지털 신호 프로세서(Digital Signal Processor), 메모리 컨트롤러를 포함할 수 있다. 또한 어플리케이션 프로세서(AP)와 같이 다양한 기능을 가진 프로세서 칩들을 조합하여 시스템 온 칩(System On Chip)의 형태로 구현될 수 있다. 상기 제 2 반도체 장치(120)는 메모리 장치일 수 있고, 상기 메모리 장치는 휘발성 메모리와 비휘발성 메모리를 포함할 수 있다. 상기 휘발성 메모리는 SRAM (Static RAM), DRAM (Dynamic RAM), SDRAM (Synchronous DRAM)을 포함할 수 있고, 상기 비휘발성 메모리는 ROM (Read Only Memory), PROM (Programmable ROM), EEPROM (Electrically Erase and Programmable ROM), EPROM (Electrically Programmable ROM), 플래시 메모리, PRAM (Phase change RAM), MRAM (Magnetic RAM), RRAM (Resistive RAM) 및 FRAM (Ferroelectric RAM) 등을 포함할 수 있다.1 is a diagram showing a configuration of a semiconductor system 1 according to an embodiment of the present invention. 1, a system 1 according to an embodiment of the present invention may include a first semiconductor device 110 and a second semiconductor device 120. In FIG. The first semiconductor device 110 and the second semiconductor device 120 may be electronic components that communicate with each other. In one embodiment, the first semiconductor device 110 may be a master device, and the second semiconductor device 120 may be a slave device controlled and operated by the first semiconductor device 110. For example, the first semiconductor device 110 may be a host device such as a processor or a controller, and may be a central processing unit (CPU), a graphics processing unit (GPU), a multi-media processor, (MMP), a digital signal processor, and a memory controller. In addition, a processor chip having a variety of functions such as an application processor (AP) may be combined to form a system-on-chip. The second semiconductor device 120 may be a memory device, which may include volatile memory and non-volatile memory. The volatile memory may include a static RAM (SRAM), a dynamic RAM (DRAM), and a synchronous DRAM (SDRAM). The nonvolatile memory may be a read only memory (ROM), a programmable ROM (PROM) (ROM), electrically erasable programmable ROM (EPROM), flash memory, phase change RAM (PRAM), magnetic RAM (MRAM), resistive RAM (RRAM), and ferroelectric RAM (FRAM).

상기 제 1 및 제 2 반도체 장치(110, 120)는 데이터 전송 라인(130)을 통해 서로 연결될 수 있다. 상기 제 1 반도체 장치(110)는 데이터 패드(111)를 포함하고, 상기 데이터 패드(111)가 상기 데이터 전송 라인(130)과 연결될 수 있다. 상기 제 2 반도체 장치(120)는 데이터 패드(121)를 포함하고 상기 데이터 패드(121)가 상기 데이터 전송 라인(130)과 연결될 수 있다. 상기 데이터 전송 라인(130)은 채널, 링크 또는 버스일 수 있다. 상기 제 1 반도체 장치(110)는 데이터 전송 장치(TX, 112) 및 데이터 수신 장치(RX, 113)를 포함할 수 있다. 상기 데이터 전송 장치(112)는 상기 제 1 반도체 장치(110)의 내부 데이터에 따라 출력 데이터를 생성하고, 상기 출력 데이터를 상기 데이터 전송 라인(130)을 통해 상기 제 2 반도체 장치(120)로 전송할 수 있다. 상기 데이터 수신 장치(113)는 상기 데이터 전송 라인(130)을 통해 상기 제 2 반도체 장치(120)로부터 전송된 데이터를 수신하여 내부 데이터를 생성할 수 있다. 마찬가지로, 상기 제 2 반도체 장치(120)는 데이터 전송 장치(TX, 122) 및 데이터 수신 장치(RX, 123)를 포함할 수 있다. 상기 데이터 전송 장치(122)는 상기 제 2 반도체 장치(120)의 내부 데이터에 따라 출력 데이터를 생성하고, 상기 출력 데이터를 상기 데이터 전송 라인(130)을 통해 상기 제 1 반도체 장치(110)로 전송할 수 있다. 상기 데이터 수신 장치(123)는 상기 데이터 전송 라인(130)을 통해 상기 제 1 반도체 장치(110)로부터 전송된 데이터를 수신하여 내부 데이터를 생성할 수 있다.The first and second semiconductor devices 110 and 120 may be connected to each other through a data transmission line 130. The first semiconductor device 110 may include a data pad 111 and the data pad 111 may be connected to the data transmission line 130. The second semiconductor device 120 may include a data pad 121 and the data pad 121 may be connected to the data transmission line 130. The data transmission line 130 may be a channel, a link, or a bus. The first semiconductor device 110 may include a data transmission device (TX) 112 and a data reception device (RX) 113. The data transmission device 112 generates output data according to the internal data of the first semiconductor device 110 and transmits the output data to the second semiconductor device 120 through the data transmission line 130 . The data receiving device 113 may receive the data transmitted from the second semiconductor device 120 through the data transmission line 130 to generate internal data. Similarly, the second semiconductor device 120 may include a data transmission device (TX) 122 and a data reception device (RX, 123). The data transmission device 122 generates output data according to the internal data of the second semiconductor device 120 and transmits the output data to the first semiconductor device 110 through the data transmission line 130 . The data receiving apparatus 123 may receive the data transmitted from the first semiconductor device 110 through the data transmission line 130 to generate internal data.

상기 제 1 및 제 2 반도체 장치(110, 120)는 캘리브레이션 회로(114, 124)를 더 포함할 수 있다. 상기 캘리브레이션 회로(114, 124)는 각각 외부 기준저항(ZQ)과 연결되어 캘리브레이션 동작을 수행할 수 있다. 상기 캘리브레이션 회로(114, 124)는 상기 캘리브레이션 동작을 통해 상기 데이터 전송 장치(112, 122)의 저항 값을 설정할 수 있다. 예를 들어, 상기 데이터 전송 장치(112, 122)의 저항 값은 상기 캘리브레이션 동작 결과에 따라 60옴, 120옴 또는 240옴 등으로 설정될 수 있다.The first and second semiconductor devices 110 and 120 may further include calibration circuits 114 and 124. The calibration circuits 114 and 124 may each be connected to an external reference resistance ZQ to perform a calibration operation. The calibration circuits 114 and 124 may set the resistance values of the data transmission devices 112 and 122 through the calibration operation. For example, the resistance value of the data transmission device 112 or 122 may be set to 60 ohms, 120 ohms or 240 ohms, depending on the result of the calibration operation.

도 2는 본 발명의 실시예에 따른 데이터 전송 장치(200)의 구성을 보여주는 도면이다. 도 2에서, 상기 데이터 전송 장치(200)는 캘리브레이션 회로(210) 및 출력 드라이버(220)를 포함할 수 있다. 상기 캘리브레이션 회로(210)는 외부 기준저항(ZQ)과 연결되어 캘리브레이션 동작을 수행할 수 있다. 상기 캘리브레이션 회로(210)는 상기 출력 드라이버(220)의 저항 값을 설정하기 위해 상기 캘리브레이션 동작을 수행할 수 있다. 상기 캘리브레이션 회로(210)는 상기 캘리브레이션 동작을 통해 풀업 캘리브레이션 전압(VCALU) 및 풀다운 캘리브레이션 전압(VCALD)을 생성할 수 있다. 상기 풀업 캘리브레이션 전압(VCALU) 및 상기 풀다운 캘리브레이션 전압(VCALD)은 아날로그 전압일 수 있다. 2 is a diagram illustrating a configuration of a data transmission apparatus 200 according to an embodiment of the present invention. In FIG. 2, the data transmission apparatus 200 may include a calibration circuit 210 and an output driver 220. The calibration circuit 210 may be connected to an external reference resistor ZQ to perform a calibration operation. The calibration circuit 210 may perform the calibration operation to set the resistance value of the output driver 220. The calibration circuit 210 may generate a pull-up calibration voltage VCALU and a pull-down calibration voltage VCALD through the calibration operation. The pull-up calibration voltage VCALU and the pull-down calibration voltage VCALD may be analog voltages.

상기 출력 드라이버(220)는 상기 풀업 캘리브레이션 전압(VCALU) 및 상기 풀다운 캘리브레이션 전압(VCALD)에 기초하여 저항 값이 설정될 수 있다. 상기 출력 드라이버(220)의 풀업 저항 값은 상기 풀업 캘리브레이션 전압(VCALU)에 기초하여 설정될 수 있고, 상기 출력 드라이버(220)의 풀다운 저항 값은 상기 풀다운 캘리브레이션 전압(VCALD)에 기초하여 설정될 수 있다. 상기 출력 드라이버(220)는 데이터(DATA)에 기초하여 출력 데이터(DQ)를 생성할 수 있다. 상기 출력 드라이버(220)는 상기 데이터(DATA)에 기초하여 생성된 업 신호(UP) 및 다운 신호(DN)에 기초하여 상기 출력 데이터(DQ)를 생성할 수 있다. 상기 출력 드라이버(220)는 데이터 패드(241)를 통해 데이터 전송 라인(242)과 연결될 수 있다. 상기 출력 드라이버(220)는 상기 업 신호(UP) 및 상기 다운 신호(DN)에 기초하여 상기 데이터 전송 라인(242)을 구동함으로써, 상기 출력 데이터(DQ)를 상기 데이터 전송 라인(242)을 통해 전송할 수 있다. 상기 출력 드라이버(220)는 상기 업 신호(UP)에 기초하여 상기 데이터 전송 라인(242)을 풀업 구동할 수 있고, 상기 다운 신호(DN)에 기초하여 상기 데이터 전송 라인(242)을 풀다운 구동할 수 있다.The output driver 220 may set a resistance value based on the pull-up calibration voltage VCALU and the pull-down calibration voltage VCALD. Up resistor value of the output driver 220 may be set based on the pull-up calibration voltage VCALU and the pull-down resistance value of the output driver 220 may be set based on the pull-down calibration voltage VCALD have. The output driver 220 may generate the output data DQ based on the data DATA. The output driver 220 may generate the output data DQ based on the up signal UP and the down signal DN generated based on the data DATA. The output driver 220 may be coupled to a data transmission line 242 via a data pad 241. The output driver 220 drives the data transmission line 242 based on the up signal UP and the down signal DN so that the output data DQ is transmitted through the data transmission line 242 Lt; / RTI > The output driver 220 may pull-up drive the data transmission line 242 based on the up signal UP and pull down the data transmission line 242 based on the down signal DN. .

도 2에서, 상기 데이터 전송 장치(200)는 프리드라이버(230)를 더 포함할 수 있다. 상기 프리드라이버(230)는 상기 데이터(DATA)를 수신하여 상기 업 신호(UP) 및 상기 다운 신호(DN)를 생성할 수 있다. 예를 들어, 상기 프리드라이버(230)는 상기 데이터(DATA)가 하이 레벨일 때 상기 업 신호(UP)를 인에이블시킬 수 있고, 상기 데이터(DATA)가 로우 레벨일 때 상기 다운 신호(DN)를 인에이블시킬 수 있다. 상기 프리드라이버(230)는 상기 데이터(DATA)의 레벨에 따라 상기 업 신호(UP) 및 상기 다운 신호(DN)를 선택적으로 인에이블시킬 수 있는 간단한 로직 회로로 구성될 수 있다.In FIG. 2, the data transmission apparatus 200 may further include a pre-driver 230. The pre-driver 230 may receive the data DATA to generate the up signal UP and the down signal DN. For example, the pre-driver 230 may enable the up signal UP when the data DATA is at a high level and the down signal DN when the data DATA is at a low level. Can be enabled. The pre-driver 230 may include a simple logic circuit that can selectively enable the up signal UP and the down signal DN according to the level of the data DATA.

도 3은 도 2에 도시된 캘리브레이션 회로(210)의 구성을 보여주는 도면이다. 도 3에서, 상기 캘리브레이션 회로(210)는 캘리브레이션 코드 생성기(310) 및 캘리브레이션 전압 생성기(320)를 포함할 수 있다. 상기 캘리브레이션 코드 생성기(310)는 상기 외부 기준저항(ZQ)과 연결되어 풀업 캘리브레이션 코드(PC<1:n>, n은 2 이상의 정수) 및 풀다운 캘리브레이션 코드(NC<1:n>)를 생성할 수 있다. 상기 풀업 캘리브레이션 코드(PC<1:n>) 및 상기 풀다운 캘리브레이션 코드(NC<1:n>)는 복수 비트를 갖는 디지털 코드 신호일 수 있다. 상기 캘리브레이션 전압 생성기(320)는 상기 풀업 캘리브레이션 코드(PC<1:n>) 및 상기 풀다운 캘리브레이션 코드(NC<1:n>)를 수신하고, 상기 풀업 캘리브레이션 전압(VCALU) 및 상기 풀다운 캘리브레이션 전압(VCALD)을 생성할 수 있다. 상기 캘리브레이션 전압 생성기(320)는 예를 들어, 디지털 아날로그 컨버터 (Digital to Analog Converter, DAC)로 구현될 수 있다. 상기 캘리브레이션 전압 생성기(320)는 디지털 코드 신호인 상기 풀업 캘리브레이션 코드(PC<1:n>)로부터 아날로그 전압인 상기 풀업 캘리브레이션 전압(VCALU)을 생성할 수 있다. 마찬가지로, 상기 캘리브레이션 전압 생성기(320)는 디지털 코드 신호인 상기 풀다운 캘리브레이션 코드(NC<1:n>)로부터 아날로그 전압인 상기 풀다운 캘리브레이션 전압(VCALD)을 생성할 수 있다. 상기 풀업 캘리브레이션 전압(VCALU) 및 상기 풀다운 캘리브레이션 전압(VCALD)은 접지전압(VSS)과 고전압 사이의 어떠한 전압 레벨이라도 가질 수 있다. 상기 고전압에 관해서는 후술하기로 한다.FIG. 3 is a diagram showing the configuration of the calibration circuit 210 shown in FIG. In FIG. 3, the calibration circuit 210 may include a calibration code generator 310 and a calibration voltage generator 320. The calibration code generator 310 is connected to the external reference resistance ZQ to generate a pull-up calibration code (PC <1: n>, n is an integer greater than or equal to 2) and a pulldown calibration code NC <1: n> . The pull-up calibration code (PC <1: n>) and the pull-down calibration code (NC <1: n>) may be a digital code signal having a plurality of bits. The calibration voltage generator 320 receives the pull-up calibration code PC <1: n> and the pull-down calibration code NC <1: n> VCALD). The calibration voltage generator 320 may be implemented as a digital to analog converter (DAC), for example. The calibration voltage generator 320 may generate the pull-up calibration voltage VCALU, which is an analog voltage, from the pull-up calibration code (PC <1: n>), which is a digital code signal. Similarly, the calibration voltage generator 320 may generate the pulldown calibration voltage VCALD that is an analog voltage from the pulldown calibration code (NC < 1: n >), which is a digital code signal. The pull-up calibration voltage VCALU and the pull-down calibration voltage VCALD may have any voltage level between the ground voltage VSS and the high voltage. The high voltage will be described later.

도 3에서, 상기 캘리브레이션 코드 생성기(310)는 기준저항 래그(RL), 제 1 비교기(311), 풀다운 코드 생성기(312), 풀다운 저항(PDR), 풀업 저항(PUR), 제 2 비교기(313) 및 풀업 코드 생성기(314)를 포함할 수 있다. 상기 기준저항 래그(RL)는 상기 외부 기준저항(ZQ)과 연결될 수 있다. 상기 외부 기준저항(ZQ)은 전원전압(VDDQ)와 연결될 수 있고, 상기 기준저항 래그(RL)는 예를 들어, 접지전압과 연결되는 풀다운 저항일 수 있다. 일 실시예에서, 상기 외부 기준저항(ZQ)은 접지전압(VSS)과 연결될 수 있고, 상기 기준저항 래그(RL)는 예를 들어, 전원전압(VDDQ)과 연결되는 풀업 저항일 수 있다. 상기 제 1 비교기(311)는 상기 외부 기준저항(ZQ)과 상기 기준저항 래그(RL)의 저항 비에 따른 전압 레벨과 기준전압(VREF)의 레벨을 비교할 수 있다. 상기 기준전압(VREF)은 상기 캘리브레이션 회로(210)의 전원전압(VDDQ)의 중간 레벨에 대응하는 전압 레벨을 가질 수 있다. 상기 풀다운 코드 생성기(312)는 상기 제 1 비교기(311)의 비교결과에 기초하여 상기 풀다운 캘리브레이션 코드(NC<1:n>)를 생성할 수 있다. 예를 들어, 상기 풀다운 코드 생성기(312)는 상기 제 1 비교기(311)의 비교 결과에 따라 상기 풀다운 캘리브레이션 코드(NC<1:n>)의 값을 증가시키거나 감소시킬 수 있다. 상기 풀다운 저항(PDR)은 상기 풀다운 캘리브레이션 전압(VCALD)에 기초하여 변화되는 저항 값을 가질 수 있다.3, the calibration code generator 310 includes a reference resistance lag RL, a first comparator 311, a pull down code generator 312, a pull down resistor PDR, a pull up resistor PUR, a second comparator 313 And a pull-up code generator 314. The reference resistor lag RL may be connected to the external reference resistor ZQ. The external reference resistor ZQ may be connected to the power supply voltage VDDQ and the reference resistor lag RL may be a pull-down resistor connected to the ground voltage, for example. In one embodiment, the external reference resistor ZQ may be coupled to a ground voltage VSS, and the reference resistor lag RL may be a pullup resistor, for example, coupled to a power supply voltage VDDQ. The first comparator 311 may compare the level of the reference voltage VREF with the voltage level according to the resistance ratio between the external reference resistance ZQ and the reference resistance lag RL. The reference voltage VREF may have a voltage level corresponding to a middle level of the power supply voltage VDDQ of the calibration circuit 210. The pull-down code generator 312 may generate the pull-down calibration code (NC < 1: n >) based on the comparison result of the first comparator 311. For example, the pull-down code generator 312 may increase or decrease the value of the pull-down calibration code NC <1: n> according to the comparison result of the first comparator 311. The pull-down resistor (PDR) may have a resistance value that is changed based on the pull-down calibration voltage (VCALD).

상기 풀업 저항(PUR)은 상기 풀다운 저항(PDR)과 연결될 수 있다. 상기 제 2 비교기(313)는 상기 풀업 저항(PUR)과 상기 풀다운 저항(PDR)의 저항 비에 따른 전압 레벨과 상기 기준전압(VREF)의 레벨을 비교할 수 있다. 상기 풀업 코드 생성기(314)는 상기 제 2 비교기(313)의 비교 결과에 따라 상기 풀업 캘리브레이션 코드(PC<1:n>)를 생성할 수 있다. 예를 들어, 상기 풀업 코드 생성기(314)는 상기 제 2 비교기(313)의 비교 결과에 따라 상기 풀업 캘리브레이션 코드(PC<1:n>)의 값을 증가시키거나 감소시킬 수 있다. 상기 풀업 저항(PUR)은 상기 풀업 캘리브레이션 전압(VCALU)에 기초하여 변화되는 저항 값을 가질 수 있다. 상기 캘리브레이션 코드 생성기(310)는 풀업 캘리브레이션 코드(PC<1:n>)를 먼저 설정하고, 설정된 풀업 캘리브레이션 코드(PC<1:n>)에 따라 풀다운 캘리브레이션 코드(NC<1:n>)를 설정할 수 있다. 또는 상기 캘리브레이션 코드 생성기(310)는 풀다운 캘리브레이션 코드(NC<1:n>)를 먼저 설정하고, 설정된 풀다운 캘리브레이션 코드(NC<1:n>)에 따라 풀업 캘리브레이션 코드(PC<1:n>)를 설정할 수 있다. The pull-up resistor (PUR) may be connected to the pull-down resistor (PDR). The second comparator 313 may compare a level of the reference voltage VREF with a voltage level corresponding to a resistance ratio between the pull-up resistor PUR and the pull-down resistor PDR. The pull-up code generator 314 may generate the pull-up calibration code PC <1: n> according to the comparison result of the second comparator 313. For example, the pull-up code generator 314 may increase or decrease the value of the pull-up calibration code (PC <1: n>) according to the comparison result of the second comparator 313. The pull-up resistor (PUR) may have a resistance value that is changed based on the pull-up calibration voltage (VCALU). The calibration code generator 310 first sets up the pullup calibration code PC <1: n> and sets the pull down calibration code NC <1: n> according to the set up pullup calibration code PC <1: n> Can be set. Or the calibration code generator 310 sets the pull-down calibration code NC <1: n> first and sets the pull-up calibration code PC <1: n> according to the set pulldown calibration code NC < Can be set.

도 4는 도 2에 도시된 출력 드라이버(220)의 구성을 보여주는 도면이다. 상기 출력 드라이버(220)는 데이터(DATA)에 기초하여 데이터 전송 라인(242)을 구동하여 출력 데이터(DQ)를 생성할 수 있다. 상기 출력 드라이버(220)는 전원전압(VDDQ)을 인가받아 동작할 수 있고, 전원전압(VDDQ)과 저전압(VL) 사이의 레벨을 갖는 상기 출력 데이터(DQ)를 생성할 수 있다. 상기 출력 드라이버(220)는 상기 캘리브레이션 회로(210)와 동일한 전원전압을 사용할 수 있다. 상기 저전압(VL)은 예를 들어, 접지전압일 수 있다. 상기 풀업 캘리브레이션 전압(VCALU) 및 상기 풀다운 캘리브레이션 전압(VCALD)은 고전압 및 상기 저전압(VL) 사이의 레벨을 가질 수 있고, 상기 고전압은 상기 출력 드라이버(220)의 전원전압(VDDQ)보다 높은 레벨을 가질 수 있다. 상기 출력 드라이버(220)의 저항 값은 상기 풀업 캘리브레이션 전압(VCALU) 및 상기 풀다운 캘리브레이션 전압(VCALD)에 기초하여 설정될 수 있다. 도 4에서, 상기 출력 드라이버(220)는 풀업 저항(410), 풀다운 저항(420) 및 데이터 드라이버(430)를 포함할 수 있다. 상기 풀업 저항(410)은 전원전압(VDDQ) 단과 상기 데이터 드라이버(430) 사이에 연결될 수 있다. 상기 풀업 저항은 상기 풀업 캘리브레이션 전압(VCALU)에 기초하여 변화되는 저항 값을 가질 수 있다. 상기 풀업 저항(410)은 도 3의 풀업 저항(PUR)과 실질적으로 동일하게 구성될 수 있다. 즉, 상기 풀업 저항(PUR)은 상기 풀업 저항(410)을 복제한 것일 수 있다. 상기 풀다운 저항(420)은 저전압(VL) 단과 상기 데이터 드라이버(430) 사이에 연결될 수 있다. 상기 풀다운 저항(420)은 상기 풀다운 캘리브레이션 전압(VCALD)에 기초하여 변화되는 저항 값을 가질 수 있다. 상기 풀다운 저항(420)은 도 3의 풀다운 저항(PDR)과 실질적으로 동일하게 구성될 수 있다. 즉, 상기 풀다운 저항(PDR)은 상기 풀다운 저항(420)을 복제한 것일 수 있다.4 is a diagram showing the configuration of the output driver 220 shown in FIG. The output driver 220 may drive the data transmission line 242 based on the data DATA to generate the output data DQ. The output driver 220 may operate with a power supply voltage VDDQ and may generate the output data DQ having a level between a power supply voltage VDDQ and a low voltage VL. The output driver 220 may use the same power voltage as the calibration circuit 210. The low voltage VL may be, for example, a ground voltage. The pull-up calibration voltage VCALU and the pull-down calibration voltage VCALD may have a level between the high voltage and the low voltage VL and the high voltage may be at a level higher than the power supply voltage VDDQ of the output driver 220 Lt; / RTI &gt; The resistance value of the output driver 220 may be set based on the pull-up calibration voltage VCALU and the pull-down calibration voltage VCALD. In FIG. 4, the output driver 220 may include a pull-up resistor 410, a pull-down resistor 420, and a data driver 430. The pull-up resistor 410 may be connected between the power supply voltage VDDQ and the data driver 430. The pull-up resistor may have a resistance value that is changed based on the pull-up calibration voltage VCALU. The pull-up resistor 410 may be configured to be substantially the same as the pull-up resistor PUR of FIG. That is, the pull-up resistor PUR may be a duplicate of the pull-up resistor 410. The pull-down resistor 420 may be coupled between the low voltage (VL) stage and the data driver 430. The pull-down resistor 420 may have a resistance value that is changed based on the pull-down calibration voltage VCALD. The pull-down resistor 420 may be configured to be substantially equal to the pull-down resistance (PDR) of FIG. That is, the pull-down resistor (PDR) may be a replica of the pull-down resistor 420.

상기 데이터 드라이버(430)는 상기 데이터 패드(241)를 통해 상기 데이터 전송 라인(242)과 연결될 수 있고, 상기 풀업 저항(410)과 상기 풀다운 저항(420) 사이에 연결될 수 있다. 상기 데이터 드라이버(430)는 데이터(DATA)에 기초하여 상기 데이터 전송 라인(242)을 구동할 수 있다. 상기 데이터 드라이버(430)는 상기 데이터 전송 라인(242)을 구동하여 출력 데이터(DQ)를 생성할 수 있다. 상기 데이터 드라이버(430)는 상기 데이터(DATA)에 기초하여 생성된 상기 업 신호(UP) 및 상기 다운 신호(DN)에 기초하여 상기 데이터 전송 라인(242)을 풀업 또는 풀다운 구동할 수 있다. 상기 데이터 드라이버(430)는 풀업 드라이버(431) 및 풀다운 드라이버(432)를 포함할 수 있다. 상기 풀업 드라이버(431)는 상기 풀업 저항(410)과 상기 데이터 전송 라인(242) 사이에 연결될 수 있다. 상기 풀업 드라이버(431)는 상기 업 신호(UP)가 인에이블되었을 때 상기 데이터 전송 라인(242)을 풀업 구동할 수 있다. 상기 풀다운 드라이버(432)는 상기 데이터 전송 라인(242)과 상기 풀다운 저항(420) 사이에 연결될 수 있다. 상기 풀다운 드라이버(432)는 상기 다운 신호(DN)가 인에이블되었을 때 상기 데이터 전송 라인(242)을 풀다운 구동할 수 있다. The data driver 430 may be coupled to the data transmission line 242 via the data pad 241 and may be connected between the pull-up resistor 410 and the pull-down resistor 420. The data driver 430 may drive the data transmission line 242 based on the data DATA. The data driver 430 may drive the data transmission line 242 to generate output data DQ. The data driver 430 may pull-up or pull-down drive the data transmission line 242 based on the up signal UP and the down signal DN generated based on the data DATA. The data driver 430 may include a pull-up driver 431 and a pull-down driver 432. The pull-up driver 431 may be connected between the pull-up resistor 410 and the data transmission line 242. The pull-up driver 431 may pull-up drive the data transmission line 242 when the up signal UP is enabled. The pull-down driver 432 may be coupled between the data transmission line 242 and the pull-down resistor 420. The pull-down driver 432 may pull-down drive the data transmission line 242 when the down signal DN is enabled.

도 4에서, 상기 데이터 드라이버(430)는 제 1 저항 소자(433) 및 제 2 저항 소자(434)를 더 포함할 수 있다. 상기 제 1 저항 소자(433)는 상기 풀업 드라이버(431)와 상기 데이터 전송 라인(242) 사이에 연결될 수 있다. 상기 제 1 저항 소자(433)는 상기 데이터 패드(241)와 연결될 수 있다. 상기 제 2 저항 소자(434)는 상기 데이터 전송 라인(242)과 상기 풀다운 드라이버(420) 사이에 연결될 수 있다. 상기 제 2 저항 소자(434)는 상기 데이터 패드(241)와 연결될 수 있다. 상기 정전기 방전(Electro Static Discharge, ESD)을 보호하기 위해 구비될 수 있다.In FIG. 4, the data driver 430 may further include a first resistance element 433 and a second resistance element 434. The first resistance element 433 may be connected between the pull-up driver 431 and the data transmission line 242. The first resistance element 433 may be connected to the data pad 241. The second resistive element 434 may be coupled between the data transmission line 242 and the pull-down driver 420. The second resistance element 434 may be connected to the data pad 241. And may be provided to protect the electrostatic discharge (ESD).

도 4에서, 상기 풀업 저항(410)은 제 1 트랜지스터(T1)를 포함할 수 있다. 상기 제 1 트랜지스터(T1)는 N 채널 모스 트랜지스터일 수 있다. 상기 제 1 트랜지스터(T1)는 게이트로 상기 풀업 캘리브레이션 전압(VCALU)을 수신하고, 드레인으로 상기 전원전압(VDDQ)을 수신하며, 소스가 상기 풀업 드라이버(431)와 연결될 수 있다. 상기 풀다운 저항(420)은 제 2 트랜지스터(T2)를 포함할 수 있다. 상기 제 2 트랜지스터(T2)는 N 채널 모스 트랜지스터일 수 있다. 상기 제 2 트랜지스터(T2)는 게이트로 상기 풀다운 캘리브레이션 전압(VCALD)을 수신하고, 드레인이 상기 풀다운 드라이버(432)와 연결되며, 소스가 저전압(VL)과 연결될 수 있다. 상기 제 1 및 제 2 트랜지스터(T1, T2)는 게이트로 수신되는 전압 레벨에 따라 변화되는 저항 값을 가질 수 있다. 상기 풀업 저항(410) 및 상기 풀다운 저항(420)은 아날로그 전압인 상기 풀업 캘리브레이션 전압(VCALU) 및 풀다운 캘리브레이션 전압(VCALD)을 수신하므로 복수의 래그를 구비할 필요가 없고, 1개의 트랜지스터로 구성되면 충분하다. 따라서, 출력 드라이버(220)의 회로 면적을 감소시키고, 상기 출력 드라이버(220)의 빠르고 정확한 동작을 가능하게 한다.In FIG. 4, the pull-up resistor 410 may include a first transistor T1. The first transistor T1 may be an N-channel MOS transistor. The first transistor Tl may receive the pull-up calibration voltage VCALU as a gate, receive the power supply voltage VDDQ as a drain, and a source may be coupled to the pull-up driver 431. The pull-down resistor 420 may include a second transistor T2. The second transistor T2 may be an N-channel MOS transistor. The second transistor T2 may receive the pull-down calibration voltage VCALD as a gate, the drain may be coupled to the pull-down driver 432, and the source may be coupled to the low voltage VL. The first and second transistors T1 and T2 may have resistance values that vary depending on the voltage level received at the gate. Since the pull-up resistor 410 and the pull-down resistor 420 receive the pull-up calibration voltage VCALU and the pull-down calibration voltage VCALD, which are analog voltages, it is not necessary to provide a plurality of lugs. Suffice. Thus reducing the circuit area of the output driver 220 and enabling fast and accurate operation of the output driver 220.

상기 풀업 드라이버(431)는 제 3 트랜지스터(T3)를 포함할 수 있다. 상기 제 3 트랜지스터(T3)는 N 채널 모스 트랜지스터일 수 있다. 상기 제 3 트랜지스터(T3)는 게이트로 상기 업 신호(UP)를 수신하고, 드레인이 상기 제 1 트랜지스터(T1)의 소스와 연결되며, 소스가 상기 제 1 저항 소자(433)와 연결될 수 있다. 상기 풀다운 드라이버(432)는 제 4 트랜지스터(T4)를 포함할 수 있다. 상기 제 4 트랜지스터(T4)는 N 채널 모스 트랜지스터일 수 있다. 상기 제 4 트랜지스터(T4)는 게이트로 상기 다운 신호(DN)를 수신하고, 드레인이 상기 제 2 저항 소자(434)와 연결되며, 소스가 상기 제 2 트랜지스터(T2)의 드레인과 연결될 수 있다. 본 발명의 실시예에서, 상기 제 3 및 제 4 트랜지스터(T3, T4)는 상기 제 1 및 제 2 트랜지스터(T1, T2)보다 작은 사이즈를 가질 수 있다. 상기 데이터 전송 라인(242)은 상기 풀업 저항(410) 및 풀다운 저항(420)과 직접적으로 연결되지 않고, 상기 풀업 드라이버(431) 및 상기 풀다운 드라이버(432)를 통해 상기 풀업 저항(410) 및 상기 풀다운 저항(420)과 연결될 수 있다. 따라서, 상기 데이터 전송 라인(242)은 큰 로딩을 바라보지 않아도 된다. 따라서, 상기 데이터 전송 라인(242)을 구동하기 위해서는 큰 구동력이 필요하지 않을 수 있고, 상기 풀업 드라이버(431) 및 상기 풀다운 드라이버(432)를 구성하는 제 3 및 제 4 트랜지스터(T3, T4)의 사이즈는 충분히 작아질 수 있다. 따라서, 상기 전원전압(VDDQ)과 저전압(VL) 사이에 순차적으로 연결되는 상기 풀업 저항(410), 상기 풀업 드라이버(431), 상기 풀다운 드라이버(432) 및 상기 풀다운 저항(420)의 구조를 통해 상기 출력 드라이버(220)의 회로 면적은 크게 감소될 수 있다.The pull-up driver 431 may include a third transistor T3. The third transistor T3 may be an N-channel MOS transistor. The third transistor T3 may receive the up signal UP at its gate, the drain may be coupled to the source of the first transistor T1, and the source may be coupled to the first resistive element 433. The pull-down driver 432 may include a fourth transistor T4. The fourth transistor T4 may be an N-channel MOS transistor. The fourth transistor T4 may receive the down signal DN as a gate, the drain may be coupled to the second resistance element 434, and the source may be coupled to the drain of the second transistor T2. In an embodiment of the present invention, the third and fourth transistors T3 and T4 may have a smaller size than the first and second transistors T1 and T2. The data transmission line 242 is connected directly to the pull-up resistor 410 and the pull-down resistor 420 through the pull-up driver 431 and the pull- And may be coupled to a pull-down resistor 420. Therefore, the data transmission line 242 does not need to look at large loading. Therefore, a large driving force may not be required to drive the data transmission line 242, and the third and fourth transistors T3 and T4 constituting the pull-up driver 431 and the pull- The size can be made sufficiently small. Accordingly, the structure of the pull-up resistor 410, the pull-up driver 431, the pull-down driver 432, and the pull-down resistor 420, which are sequentially connected between the power source voltage VDDQ and the low voltage VL, The circuit area of the output driver 220 can be greatly reduced.

도 5는 본 발명의 실시예에 따른 데이터 전송 장치(500)의 구성을 보여주는 도면이다. 도 5에서, 상기 데이터 전송 장치(500)는 캘리브레이션 회로(510) 및 출력 드라이버(520)를 포함할 수 있다. 상기 캘리브레이션 회로(510)는 외부 기준저항(ZQ)과 연결되어 캘리브레이션 동작을 수행할 수 있다. 상기 캘리브레이션 회로(510)는 상기 출력 드라이버(520)의 저항 값을 설정하기 위해 상기 캘리브레이션 동작을 수행할 수 있다. 상기 캘리브레이션 회로(510)는 상기 캘리브레이션 동작을 통해 풀업 캘리브레이션 코드 및 풀다운 캘리브레이션 코드를 생성하고, 상기 풀업 캘리브레이션 코드 및 상기 풀다운 캘리브레이션 코드를 레벨 쉬프팅시켜 쉬프팅된 풀업 캘리브레이션 코드(SPC<1:n>) 및 쉬프팅된 풀다운 캘리브레이션 코드(SNC<1:n>)를 생성할 수 있다. 예를 들어, 상기 풀업 캘리브레이션 코드 및 상기 풀다운 캘리브레이션 코드는 각각 복수 비트를 포함할 수 있고, 논리 하이 레벨에 해당하는 전압 레벨은 제 1 고전압(V1)일 수 있다. 상기 캘리브레이션 회로(510)는 논리 하이 레벨에 해당하는 전압 레벨을 제 2 고전압(V2)으로 쉬프팅시켜 상기 쉬프팅된 풀업 캘리브레이션 코드(SPC<1:n>) 및 상기 쉬프팅된 풀다운 캘리브레이션 코드(SNC<1:n>)를 생성할 수 있다. 상기 제 2 고전압(V2)은 상기 제 1 고전압(V1)보다 높은 레벨을 가질 수 있다. FIG. 5 is a diagram illustrating a configuration of a data transmission apparatus 500 according to an embodiment of the present invention. In FIG. 5, the data transmission apparatus 500 may include a calibration circuit 510 and an output driver 520. The calibration circuit 510 may be connected to an external reference resistor ZQ to perform a calibration operation. The calibration circuit 510 may perform the calibration operation to set the resistance value of the output driver 520. The calibration circuit 510 generates a pull-up calibration code and a pull-down calibration code through the calibration operation, and shifts the pull-up calibration code and the pull-down calibration code to generate a shifted pull-up calibration code (SPC < To generate a shifted pulldown calibration code (SNC &lt; 1: n &gt;). For example, the pull-up calibration code and the pull-down calibration code may each include a plurality of bits, and the voltage level corresponding to the logic high level may be a first high voltage V1. The calibration circuit 510 shifts the voltage level corresponding to the logic high level to the second high voltage V2 to generate the shifted pull-up calibration code SPC <1: n> and the shifted pull-down calibration code SNC < : n &gt;). The second high voltage V2 may have a level higher than the first high voltage V1.

상기 출력 드라이버(520)는 상기 쉬프팅된 풀업 캘리브레이션 코드(SPC<1:n>) 및 상기 쉬프팅된 풀다운 캘리브레이션 전압(SNC<1:n>)에 기초하여 저항 값이 설정될 수 있다. 상기 출력 드라이버(520)는 데이터(DATA)에 기초하여 출력 데이터(DQ)를 생성할 수 있다. 상기 출력 드라이버(520)의 풀업 저항 값은 상기 쉬프팅된 풀업 캘리브레이션 코드(SPC<1:n>)에 기초하여 설정될 수 있고, 상기 출력 드라이버(520)의 풀다운 저항 값은 상기 쉬프팅된 풀다운 캘리브레이션 코드(SNC<1:n>)에 기초하여 설정될 수 있다. 상기 출력 드라이버(520)는 상기 데이터(DATA)에 기초하여 생성된 업 신호(UP) 및 다운 신호(DN)에 기초하여 상기 출력 데이터(DQ)를 생성할 수 있다. 상기 출력 드라이버(520)는 데이터 패드(541)를 통해 데이터 전송 라인(542)과 연결될 수 있다. 상기 출력 드라이버(520)는 상기 업 신호(UP) 및 상기 다운 신호(DN)에 기초하여 상기 데이터 전송 라인(542)을 구동함으로써, 상기 출력 데이터(DQ)를 상기 데이터 전송 라인(542)을 통해 전송할 수 있다. 상기 출력 드라이버(520)는 상기 업 신호(UP)에 기초하여 상기 데이터 전송 라인(542)을 풀업 구동할 수 있고, 상기 다운 신호(DN)에 기초하여 상기 데이터 전송 라인(542)을 풀다운 구동할 수 있다.The output driver 520 may set a resistance value based on the shifted pull-up calibration code SPC <1: n> and the shifted pulldown calibration voltage SNC <1: n>. The output driver 520 may generate the output data DQ based on the data DATA. The pull-up resistor value of the output driver 520 may be set based on the shifted pull-up calibration code SPC < 1: n >, and the pull- (SNC < 1: n >). The output driver 520 may generate the output data DQ based on the up signal UP and the down signal DN generated based on the data DATA. The output driver 520 may be coupled to a data transmission line 542 via a data pad 541. The output driver 520 drives the data transmission line 542 based on the up signal UP and the down signal DN so that the output data DQ is transmitted through the data transmission line 542 Lt; / RTI &gt; The output driver 520 can pull-up drive the data transmission line 542 based on the up signal UP and pull down the data transmission line 542 based on the down signal DN .

도 5에서, 상기 데이터 전송 장치(500)는 프리드라이버(530)를 더 포함할 수 있다. 상기 프리드라이버(530)는 데이터(DATA)를 수신하여 상기 업 신호(UP) 및 상기 다운 신호(DN)를 생성할 수 있다. 예를 들어, 상기 프리드라이버(530)는 상기 데이터(DATA)가 하이 레벨일 때 상기 업 신호(UP)를 인에이블시킬 수 있고, 상기 데이터(DATA)가 로우 레벨일 때 상기 다운 신호(DN)를 인에이블시킬 수 있다. 상기 프리드라이버(530)는 상기 데이터(DATA)의 레벨에 따라 상기 업 신호(UP) 및 상기 다운 신호(DN)를 선택적으로 인에이블시킬 수 있는 간단한 로직 회로로 구성될 수 있다.In FIG. 5, the data transmission apparatus 500 may further include a pre-driver 530. The pre-driver 530 may receive the data DATA to generate the up signal UP and the down signal DN. For example, the pre-driver 530 may enable the up signal UP when the data DATA is at a high level and the down signal DN when the data DATA is at a low level. Can be enabled. The pre-driver 530 may comprise a simple logic circuit capable of selectively enabling the up signal UP and the down signal DN according to the level of the data DATA.

도 6은 도 5에 도시된 캘리브레이션 회로(510)의 구성을 보여주는 도면이다. 도 6에서, 상기 캘리브레이션 회로(510)는 캘리브레이션 코드 생성기(610) 및 레벨 쉬프터(620)를 포함할 수 있다. 상기 캘리브레이션 코드 생성기(610)는 상기 외부 기준저항(ZQ)과 연결되어 풀업 캘리브레이션 코드(PC<1:n>) 및 풀다운 캘리브레이션 코드(NC<1:n>)를 생성할 수 있다. 상기 풀업 캘리브레이션 코드(PC<1:n>) 및 상기 풀다운 캘리브레이션 코드(NC<1:n>)는 복수 비트를 갖는 디지털 코드 신호일 수 있다. 상기 레벨 쉬프터(620)는 상기 풀업 캘리브레이션 코드(PC<1:n>) 및 상기 풀다운 캘리브레이션 코드(NC<1:n>)를 수신하고, 상기 쉬프팅된 풀업 캘리브레이션 코드(SPC<1:n>) 및 상기 쉬프팅된 풀다운 캘리브레이션 코드(SNC<1:n>)를 생성할 수 있다. 상기 레벨 쉬프터(620)는 논리 하이 레벨이 제 1 고전압(V1) 레벨인 상기 풀업 캘리브레이션 코드(PC<1:n>) 및 상기 풀다운 캘리브레이션 코드(NC<1:n>)를 쉬프팅시켜 논리 하이 레벨이 제 2 고전압(V2) 레벨인 상기 쉬프팅된 풀업 캘리브레이션 코드(SPC<1:n>) 및 상기 쉬프팅된 풀다운 캘리브레이션 코드(SNC<1:n>)를 생성할 수 있다.FIG. 6 is a diagram showing the configuration of the calibration circuit 510 shown in FIG. In FIG. 6, the calibration circuit 510 may include a calibration code generator 610 and a level shifter 620. The calibration code generator 610 may be coupled to the external reference resistor ZQ to generate a pullup calibration code PC <1: n> and a pull down calibration code NC <1: n>. The pull-up calibration code (PC <1: n>) and the pull-down calibration code (NC <1: n>) may be a digital code signal having a plurality of bits. The level shifter 620 receives the pullup calibration code PC <1: n> and the pulldown calibration code NC <1: n>, and outputs the shifted pullup calibration code SPC < And the shifted pulldown calibration code (SNC &lt; 1: n &gt;). The level shifter 620 shifts the pull-up calibration code PC <1: n> and the pull-down calibration code NC <1: n>, which are logic high levels to the first high voltage level V1, Can generate the shifted pullup calibration code (SPC <1: n>) and the shifted pulldown calibration code (SNC <1: n>) that are at the second high voltage (V2) level.

도 6에서, 상기 캘리브레이션 코드 생성기(610)는 기준저항 래그(RL), 제 1 비교기(611), 풀다운 코드 생성기(612), 풀다운 저항 래그(PDL), 풀업 저항 래그(PUL), 제 2 비교기(613) 및 풀업 코드 생성기(614)를 포함할 수 있다. 상기 기준저항 래그(RL)는 상기 외부 기준저항(ZQ)과 연결될 수 있다. 상기 외부 기준저항(ZQ)은 제 1 고전압(V1)과 연결될 수 있고, 상기 기준저항 래그(RL)는 예를 들어, 접지전압(VSS)과 연결되는 풀다운 저항 래그일 수 있다. 일 실시예에서, 상기 외부 기준저항(ZQ)이 접지전압(VSS)과 연결되는 경우, 상기 기준저항 래그(RL)는 상기 제 1 고전압(V1)과 연결되는 풀업 저항 래그가 될 수 있다. 상기 제 1 비교기(611)는 상기 외부 기준저항(ZQ)과 상기 기준저항 래그(RL)의 저항 비에 따른 전압 레벨과 기준전압(VREF)의 레벨을 비교할 수 있다. 상기 기준전압(VREF)은 상기 제 1 고전압(V1)의 중간 레벨에 대응하는 전압 레벨을 가질 수 있다. 즉, 상기 기준전압(VREF)은 상기 캘리브레이션 회로(510)의 전원전압의 중간 레벨을 가질 수 있다. 상기 풀다운 코드 생성기(612)는 상기 제 1 비교기(611)의 비교결과에 기초하여 상기 풀다운 캘리브레이션 코드(NC<1:n>)를 생성할 수 있다. 예를 들어, 상기 풀다운 코드 생성기(612)는 상기 제 1 비교기(611)의 비교 결과에 따라 상기 풀다운 캘리브레이션 코드(NC<1:n>)의 값을 증가시키거나 감소시킬 수 있다. 상기 풀다운 저항 래그(PDL)는 상기 쉬프팅된 풀다운 캘리브레이션 코드(SNC<1:n>)에 기초하여 저항 값이 설정될 수 있다. 상기 풀다운 저항 래그(PDL)는 복수의 저항 래그를 포함할 수 있고, 상기 쉬프팅된 풀다운 캘리브레이션 코드(SNC<1:n>)에 기초하여 변화되는 저항 값을 가질 수 있다. 6, the calibration code generator 610 includes a reference resistor lag RL, a first comparator 611, a pull down code generator 612, a pull down resistor lag (PDL), a pull up resistor lag (PUL) (613) and a pull-up code generator (614). The reference resistor lag RL may be connected to the external reference resistor ZQ. The external reference resistor ZQ may be connected to the first high voltage V1 and the reference resistor lag RL may be a pull down resistor lag connected to the ground voltage VSS, for example. In one embodiment, when the external reference resistor ZQ is connected to the ground voltage VSS, the reference resistor lag RL may be a pullup resistor lag connected to the first high voltage V1. The first comparator 611 may compare the level of the reference voltage VREF with the voltage level according to the resistance ratio between the external reference resistance ZQ and the reference resistance lag RL. The reference voltage VREF may have a voltage level corresponding to an intermediate level of the first high voltage V1. That is, the reference voltage VREF may have an intermediate level of the power supply voltage of the calibration circuit 510. The pull-down code generator 612 may generate the pull-down calibration code (NC < 1: n >) based on the comparison result of the first comparator 611. For example, the pull-down code generator 612 may increase or decrease the value of the pull-down calibration code NC <1: n> according to the comparison result of the first comparator 611. The pull-down resistor lag (PDL) may be set to a resistance value based on the shifted pulldown calibration code (SNC <1: n>). The pull-down resistor lag (PDL) may include a plurality of resistor lags and may have a resistance value that varies based on the shifted pulldown calibration code (SNC < 1: n >).

상기 풀업 저항 래그(PUL)는 상기 풀다운 저항 래그(PDL)와 연결될 수 있다. 상기 제 2 비교기(613)는 상기 풀업 저항 래그(PUL)와 상기 풀다운 저항 래그(PDL)의 저항 비에 따른 전압 레벨과 상기 기준전압(VREF)의 레벨을 비교할 수 있다. 상기 풀업 코드 생성기(614)는 상기 제 2 비교기(613)의 비교 결과에 따라 상기 풀업 캘리브레이션 코드(PC<1:n>)를 생성할 수 있다. 예를 들어, 상기 풀업 코드 생성기(614)는 상기 제 2 비교기(613)의 비교 결과에 따라 상기 풀업 캘리브레이션 코드(PC<1:n>)의 값을 증가시키거나 감소시킬 수 있다. 상기 풀업 저항 래그(PUL)는 상기 쉬프팅된 풀업 캘리브레이션 코드(SPC<1:n>)에 기초하여 저항 값이 설정될 수 있다. 상기 풀업 저항 래그(PUL)는 복수의 저항 래그를 포함할 수 있고, 상기 쉬프팅된 풀업 캘리브레이션 코드(SPC<1:n>)에 기초하여 변화되는 저항 값을 가질 수 있다. 상기 캘리브레이션 코드 생성기(610)는 풀업 캘리브레이션 코드(PC<1:n>)를 먼저 설정하고, 설정된 풀업 캘리브레이션 코드(PC<1:n>)에 따라 풀다운 캘리브레이션 코드(NC<1:n>)를 설정할 수 있다. 또는 상기 캘리브레이션 코드 생성기(610)는 풀다운 캘리브레이션 코드(NC<1:n>)를 먼저 설정하고, 설정된 풀다운 캘리브레이션 코드(NC<1:n>)에 따라 풀업 캘리브레이션 코드(PC<1:n>)를 설정할 수 있다.The pull-up resistor lag (PUL) may be coupled to the pull-down resistor lag (PDL). The second comparator 613 may compare the level of the reference voltage VREF with the voltage level according to the resistance ratio of the pull-up resistor lag PUL and the pull-down resistor lag PDL. The pull-up code generator 614 may generate the pull-up calibration code PC <1: n> according to the comparison result of the second comparator 613. For example, the pull-up code generator 614 may increase or decrease the value of the pull-up calibration code (PC <1: n>) according to the comparison result of the second comparator 613. The pull-up resistor lag (PUL) may be set to a resistance value based on the shifted pullup calibration code (SPC < 1: n >). The pull-up resistor lag (PUL) may include a plurality of resistor lags and may have a resistance value that is varied based on the shifted pullup calibration code (SPC < 1: n >). The calibration code generator 610 first sets the pull-up calibration code PC <1: n> according to the set pull-up calibration code PC <1: n> Can be set. Or the calibration code generator 610 sets the pull-down calibration code NC <1: n> first and sets the pull-up calibration code PC <1: n> according to the set pulldown calibration code NC < Can be set.

도 7은 도 5에 도시된 출력 드라이버(520)의 구성을 보여주는 도면이다. 상기 출력 드라이버(520)는 데이터(DATA)에 기초하여 데이터 전송 라인(542)을 구동하여 출력 데이터(DQ)를 생성할 수 있다. 상기 출력 드라이버(520)는 제 1 고전압을 인가 받아 동작할 수 있고, 상기 제 1 고전압(V1)과 저전압(VL) 사이의 레벨을 갖는 상기 출력 데이터(DQ)를 생성할 수 있다. 상기 저전압(VL)은 예를 들어, 접지전압일 수 있다. 상기 출력 드라이버(520)의 저항 값은 상기 쉬프팅된 풀업 캘리브레이션 코드(SPC<1:n>) 및 상기 쉬프팅된 풀다운 캘리브레이션 코드(SNC<1:n>)에 기초하여 설정될 수 있다. 도 7에서, 상기 출력 드라이버(520)는 풀업 저항 래그(710), 풀다운 저항 래그(720) 및 데이터 드라이버(730)를 포함할 수 있다. 상기 풀업 저항 래그(710)는 제 1 고전압(V1) 단과 상기 데이터 드라이버(730) 사이에 연결될 수 있다. 상기 풀업 저항 래그(710)는 상기 쉬프팅된 풀업 캘리브레이션 코드(SPC<1:n>)에 기초하여 변화되는 저항 값을 가질 수 있다. 상기 풀업 저항 래그(710)는 상기 제 1 고전압(V1) 단과 상기 데이터 드라이버(730) 사이에 연결되는 복수의 저항 래그를 포함할 수 있다. 상기 풀업 저항 래그(710)는 도 6의 풀업 저항 래그(PUL)와 실질적으로 동일하게 구성될 수 있다. 즉, 상기 풀업 저항 래그(PUL)는 상기 풀업 저항 래그(710)를 복제한 것일 수 있다. 상기 풀업 저항 래그(710)의 복수의 저항 래그는 상기 쉬프팅된 풀업 캘리브레이션 코드(SPC<1:n>)의 각 비트에 응답하여 턴온될 수 있다. 상기 풀다운 저항 래그(720)는 상기 데이터 드라이버(730)와 상기 저전압(VL) 단 사이에 연결될 수 있다. 상기 풀다운 저항 래그(720)는 상기 쉬프팅된 풀다운 캘리브레이션 코드(SNC<1:n>)에 기초하여 변화되는 저항 값을 가질 수 있다. 상기 풀다운 저항 래그(720)는 상기 데이터 드라이버(730)와 상기 저전압(VL) 단 사이에 연결되는 복수의 저항 래그를 포함할 수 있다. 상기 풀다운 저항 래그(720)는 도 6의 풀다운 저항 래그(PDL)와 실질적으로 동일하게 구성될 수 있다. 즉, 상기 풀다운 저항 래그(PDL)는 상기 풀다운 저항 래그(720)를 복제한 것일 수 있다. 상기 풀다운 저항 래그(720)의 복수의 저항 래그는 각각 상기 쉬프팅된 풀다운 캘리브레이션 코드(SNC<1:n>)의 각 비트에 응답하여 턴온될 수 있다. FIG. 7 is a diagram showing the configuration of the output driver 520 shown in FIG. The output driver 520 may drive the data transmission line 542 based on the data DATA to generate the output data DQ. The output driver 520 may operate with a first high voltage and may generate the output data DQ having a level between the first high voltage V1 and the low voltage VL. The low voltage VL may be, for example, a ground voltage. The resistance value of the output driver 520 may be set based on the shifted pullup calibration code (SPC <1: n>) and the shifted pulldown calibration code (SNC <1: n>). In FIG. 7, the output driver 520 may include a pull-up resistor lag 710, a pull-down resistor lag 720, and a data driver 730. The pull-up resistor lag 710 may be coupled between the first high voltage (V1) stage and the data driver 730. The pullup resistor lag 710 may have a resistance value that is varied based on the shifted pullup calibration code (SPC < 1: n >). The pull-up resistor lag 710 may include a plurality of resistor lugs connected between the first high voltage (V1) stage and the data driver 730. The pullup resistor lag 710 may be configured substantially the same as the pullup resistor lag (PUL) of FIG. That is, the pull-up resistor lag (PUL) may be a duplicate of the pull-up resistor lag 710. A plurality of resistance lags of the pull-up resistor lugs 710 may be turned on in response to each bit of the shifted pull-up calibration code (SPC < 1: n >). The pull-down resistor lag 720 may be coupled between the data driver 730 and the low voltage (VL) stage. The pull down resistance lag 720 may have a resistance value that is varied based on the shifted pulldown calibration code (SNC < 1: n >). The pull-down resistor lag 720 may include a plurality of resistor lugs connected between the data driver 730 and the low voltage (VL) stage. The pull down resistance lag 720 may be configured substantially the same as the pull down resistance lag (PDL) of FIG. That is, the pull-down resistor lag (PDL) may be a duplicate of the pull-down resistor lag 720. The plurality of resistance lags of the pull-down resistor lugs 720 may each be turned on in response to each bit of the shifted pulldown calibration code (SNC < 1: n >).

상기 데이터 드라이버(730)는 상기 데이터 패드(541)를 통해 상기 데이터 전송 라인(542)과 연결될 수 있고, 상기 풀업 저항 래그(710)와 상기 풀다운 저항 래그(720) 사이에 연결될 수 있다. 상기 데이터 드라이버(730)는 데이터(DATA)에 기초하여 상기 데이터 전송 라인(542)을 구동할 수 있다. 상기 데이터 드라이버(730)는 상기 데이터 전송 라인(542)을 구동하여 출력 데이터(DQ)를 생성할 수 있다. 상기 데이터 드라이버(730)는 상기 데이터(DATA)에 기초하여 생성된 상기 업 신호(UP) 및 상기 다운 신호(DN)에 기초하여 상기 데이터 전송 라인(542)을 풀업 또는 풀다운 구동할 수 있다. 상기 데이터 드라이버(730)는 풀업 드라이버(731) 및 풀다운 드라이버(732)를 포함할 수 있다. 상기 풀업 드라이버(731)는 상기 풀업 저항 래그(710)과 상기 데이터 전송 라인(542) 사이에 연결될 수 있다. 상기 풀업 드라이버(731)는 상기 업 신호(UP)가 인에이블되었을 때 상기 데이터 전송 라인(542)을 풀업 구동할 수 있다. 상기 풀다운 드라이버(732)는 상기 풀다운 저항(720)과 상기 데이터 전송 라인(542) 사이에 연결될 수 있다. 상기 풀다운 드라이버(732)는 상기 다운 신호(DN)가 인에이블되었을 때 상기 데이터 전송 라인(542)을 풀다운 구동할 수 있다. The data driver 730 may be coupled to the data transmission line 542 via the data pad 541 and may be coupled between the pull up resistor lug 710 and the pull down resistor lag 720. The data driver 730 may drive the data transmission line 542 based on the data (DATA). The data driver 730 may drive the data transmission line 542 to generate output data DQ. The data driver 730 can pull-up or pull-down drive the data transmission line 542 based on the up signal UP and the down signal DN generated based on the data DATA. The data driver 730 may include a pull-up driver 731 and a pull-down driver 732. The pull-up driver 731 may be connected between the pull-up resistor lag 710 and the data transmission line 542. The pull-up driver 731 may pull-up drive the data transmission line 542 when the up signal UP is enabled. The pull-down driver 732 may be coupled between the pull-down resistor 720 and the data transmission line 542. The pull-down driver 732 may pull-down drive the data transmission line 542 when the down signal DN is enabled.

도 7에서, 상기 데이터 드라이버(730)는 제 1 저항 소자(733) 및 제 2 저항 소자(734)를 더 포함할 수 있다. 상기 제 1 저항 소자(733)는 상기 풀업 드라이버(731)와 상기 데이터 전송 라인(542) 사이에 연결될 수 있다. 상기 제 1 저항 소자(733)는 상기 데이터 패드(541)와 연결될 수 있다. 상기 제 2 저항 소자(734)는 상기 데이터 전송 라인(542)과 상기 풀다운 드라이버(732) 사이에 연결될 수 있다. 상기 제 2 저항 소자(734)는 상기 데이터 패드(541)와 연결될 수 있다. 상기 정전기 방전(Electro Static Discharge, ESD)을 보호하기 위해 구비될 수 있다.In FIG. 7, the data driver 730 may further include a first resistance element 733 and a second resistance element 734. FIG. The first resistive element 733 may be connected between the pull-up driver 731 and the data transmission line 542. The first resistive element 733 may be connected to the data pad 541. The second resistive element 734 may be coupled between the data transmission line 542 and the pull-down driver 732. The second resistance element 734 may be connected to the data pad 541. And may be provided to protect the electrostatic discharge (ESD).

도 7에서, 상기 풀업 저항 래그(710)는 제 1 내지 제 n 풀업 트랜지스터(TU1, TU2, ... , TUn)를 포함할 수 있다. 상기 제 1 내지 제 n 풀업 트랜지스터(TU1, TU2, ... , TUn)는 N 채널 모스 트랜지스터일 수 있다. 상기 제 1 내지 제 n 풀업 트랜지스터(TU1, TU2, ... , TUn)는 각각 게이트로 상기 쉬프팅된 풀업 캘리브레이션 코드(SPC<1:n>)의 할당된 비트를 수신하고, 드레인으로 상기 제 1 고전압(V1)을 수신하며, 소스가 상기 풀업 드라이버(731)와 연결될 수 있다. 상기 풀업 저항 래그(710)는 상기 쉬프팅된 풀업 캘리브레이션 코드(SPC<1:n>)에 기초하여 상기 제 1 내지 제 n 풀업 트랜지스터(TU1, TU2, ... , TUn) 중 턴온된 트랜지스터의 개수에 따라 변화되는 저항 값을 가질 수 있다. 상기 풀다운 저항 래그(720)는 제 1 내지 제 n 풀다운 트랜지스터(TD1, TD2, ... , TDn)를 포함할 수 있다. 상기 제 1 내지 제 n 풀다운 트랜지스터(TD1, TD2, ... , TDn)는 N 채널 모스 트랜지스터일 수 있다. 상기 제 1 내지 제 n 풀다운 트랜지스터(TD1, TD2, ... , TDn)는 각각 게이트로 상기 쉬프팅된 풀다운 캘리브레이션 코드(SNC<1:n>)의 할당된 비트를 수신하고, 드레인이 상기 풀다운 드라이버(720)와 연결되며, 소스가 저전압(VL)과 연결될 수 있다. 상기 풀다운 저항 래그(720)는 상기 쉬프팅된 풀다운 캘리브레이션 코드(SNC<1:n>)에 기초하여 상기 제 1 내지 제 n 풀다운 트랜지스터(TD1, TD2, ... , TDn) 중 턴온된 트랜지스터의 개수에 따라 변화되는 저항 값을 가질 수 있다. 상기 풀업 저항 래그(710) 및 상기 풀다운 저항 래그(720)를 제어하는 상기 쉬프팅된 풀업 캘리브레이션 코드(PSC<1:n>) 및 상기 쉬프팅된 풀다운 캘리브레이션 코드(SNC<1:n>)의 논리 하이 레벨은 상기 출력 드라이버(520)의 전원전압보다 높은 레벨을 가질 수 있다. 따라서, 상기 출력 드라이버(520)가 고속 및 저전력으로 동작할 수 있도록 하고, 상기 데이터 전송 라인(542)의 로딩을 효율적으로 감소시킬 수 있다.7, the pull-up resistor lag 710 may include first through n-th pull-up transistors TU1, TU2, ..., TUn. The first through the n-th pull-up transistors TU1, TU2, ..., TUn may be N-channel MOS transistors. Wherein the first through the n-th pull-up transistors TU1, TU2, ..., TUn each receive an assigned bit of the shifted pullup calibration code SPC <1: n> And receives a high voltage V1, and a source thereof may be connected to the pull-up driver 731. [ The pull-up resistor lag 710 is connected to the number of turned on transistors of the first through n-th pull-up transistors TU1, TU2, ..., TUn based on the shifted pullup calibration code SPC < As shown in FIG. The pull-down resistor lag 720 may include first through n-th pulldown transistors TDl, TD2, ..., TDn. The first through n-th pull-down transistors TD1, TD2, ..., TDn may be N-channel MOS transistors. The first through n-th pull-down transistors TD1, TD2, ..., TDn each receive an assigned bit of the shifted pulldown calibration code (SNC <1: n>) as a gate, (720), and the source may be connected to the low voltage (VL). The pull-down resistor lugs 720 are connected to the number of turned on transistors of the first to the n-th pulldown transistors TD1, TD2, ..., TDn based on the shifted pulldown calibration code SNC &lt; As shown in FIG. Wherein the shifted pullup calibration code (PSC <1: n>) and the shifted pull down calibration code (SNC <1: n>) controlling the pullup resistor lag 710 and the pull down resistor lag 720, Level may have a level higher than the power supply voltage of the output driver 520. [ Thus, the output driver 520 can operate at high speed and low power, and the loading of the data transmission line 542 can be effectively reduced.

상기 풀업 드라이버(731)는 제 1 트랜지스터(T11)를 포함할 수 있다. 상기 제 1 트랜지스터(T11)는 N 채널 모스 트랜지스터일 수 있다. 상기 제 1 트랜지스터(T11)는 게이트로 상기 업 신호(UP)를 수신하고, 드레인이 상기 제 1 내지 제 n 풀업 트랜지스터(TU1, TU2, ... , TUn)의 소스와 공통 연결되며, 소스가 상기 제 1 저항 소자(733)와 연결될 수 있다. 상기 풀다운 드라이버(732)는 제 2 트랜지스터(T12)를 포함할 수 있다. 상기 제 2 트랜지스터(T12)는 N 채널 모스 트랜지스터일 수 있다. 상기 제 2 트랜지스터(T12)는 게이트로 상기 다운 신호(DN)를 수신하고, 드레인이 상기 제 2 저항 소자(734)와 연결되며, 소스가 상기 제 1 내지 제 n 풀다운 트랜지스터(TD1, TD2, ... , TDn)의 드레인과 공통 연결될 수 있다. 본 발명의 실시예에서, 상기 제 1 및 제 2 트랜지스터(T11, T12)는 상기 제 1 내지 제 n 풀업 트랜지스터(TU1, TU2, ... , TUn) 또는 상기 제 1 내지 제 n 풀다운 트랜지스터(TD1, TD2, ... , TDn)보다 작은 사이즈를 가질 수 있다. 상기 데이터 전송 라인(542)은 상기 풀업 저항 래그(710) 및 풀다운 저항 래그(720)와 직접적으로 연결되지 않고, 상기 풀업 드라이버(731) 및 상기 풀다운 드라이버(732)를 통해 상기 풀업 저항 래그(710) 및 상기 풀다운 저항 래그(720)와 연결될 수 있다. 따라서, 상기 데이터 전송 라인(542)은 큰 로딩을 바라보지 않아도 된다. 따라서, 상기 데이터 전송 라인(542)을 구동하기 위해서는 큰 구동력이 필요하지 않을 수 있고, 상기 풀업 드라이버(731) 및 상기 풀다운 드라이버(732)를 구성하는 제 1 및 제 2 트랜지스터(T11, T12)의 사이즈는 충분히 작아질 수 있다. 따라서, 상기 제 1 고전압(V1)과 저전압(VL) 사이에 순차적으로 연결되는 상기 풀업 저항 래그(710), 상기 풀업 드라이버(731), 상기 풀다운 드라이버(732) 및 상기 풀다운 저항 래그(720)의 구조를 통해 상기 출력 드라이버(520)의 회로 면적은 크게 감소될 수 있다.The pull-up driver 731 may include a first transistor T11. The first transistor T11 may be an N-channel MOS transistor. The first transistor T11 receives the up signal UP at its gate and its drain is commonly connected to the sources of the first to the n-th pull-up transistors TU1, TU2, ..., TUn, And may be connected to the first resistance element 733. The pull-down driver 732 may include a second transistor T12. The second transistor T12 may be an N-channel MOS transistor. The second transistor T12 receives the down signal DN as a gate, the drain thereof is connected to the second resistive element 734, and the source thereof is connected to the first through nth pull down transistors TD1, TD2,. ..., TDn). The first and second transistors T11 and T12 are connected to the first to the n-th pull-up transistors TU1, TU2, ..., TUn or the first to the n-th pull- , TD2, ..., TDn). Up resistor lag 710 via the pull-up driver 731 and the pull-down driver 732 without being directly connected to the pull-up resistor lag 710 and the pull- ) And the pull-down resistor lag 720. Therefore, the data transmission line 542 does not need to look at large loading. Therefore, a large driving force may not be required to drive the data transmission line 542, and the first and second transistors T11 and T12 constituting the pull-up driver 731 and the pull- The size can be made sufficiently small. Accordingly, the pull-up resistor 710, the pull-up driver 731, the pull-down driver 732 and the pull-down resistor 720, which are sequentially connected between the first high voltage V1 and the low voltage VL, The circuit area of the output driver 520 can be greatly reduced through the structure.

본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.It will be understood by those skilled in the art that various changes in form and details may be made therein without departing from the spirit and scope of the present invention as defined by the following claims and their equivalents. Only. The scope of the present invention is defined by the appended claims rather than the detailed description and all changes or modifications derived from the meaning and scope of the claims and their equivalents are to be construed as being included within the scope of the present invention do.

Claims (16)

캘리브레이션 동작을 수행하여 풀업 캘리브레이션 전압 및 풀다운 캘리브레이션 전압을 생성하는 캘리브레이션 회로; 및
상기 풀업 캘리브레이션 전압, 상기 풀다운 캘리브레이션 전압 및 데이터에 기초하여 데이터 전송 라인을 구동하는 출력 드라이버를 포함하는 데이터 전송 장치.A calibration circuit that performs a calibration operation to generate a pullup calibration voltage and a pull down calibration voltage; And
And an output driver for driving a data transmission line based on the pull-up calibration voltage, the pull-down calibration voltage, and data. 제 1 항에 있어서,
상기 풀업 캘리브레이션 전압 및 상기 풀다운 캘리브레이션 전압은 아날로그 전압인 데이터 전송 장치.The method according to claim 1,
Wherein the pull-up calibration voltage and the pull-down calibration voltage are analog voltages. 제 1 항에 있어서,
상기 캘리브레이션 회로는 외부 기준저항과 연결되어 풀업 캘리브레이션 코드 및 풀다운 캘리브레이션 코드를 생성하는 캘리브레이션 코드 생성기; 및
상기 풀업 캘리브레이션 코드에 기초하여 상기 풀업 캘리브레이션 전압을 생성하고, 상기 풀다운 캘리브레이션 코드에 기초하여 상기 풀다운 캘리브레이션 전압을 생성하는 캘리브레이션 전압 생성기를 포함하는 데이터 전송 장치.The method according to claim 1,
The calibration circuit being connected to an external reference resistor to generate a pull-up calibration code and a pull-down calibration code; And
And a calibration voltage generator for generating the pull-up calibration voltage based on the pull-up calibration code and for generating the pull-down calibration voltage based on the pull-down calibration code. 제 1 항에 있어서,
상기 풀업 캘리브레이션 전압 및 상기 풀다운 캘리브레이션 전압은 고전압과 접지전압 사이의 전압 레벨을 갖고,
상기 고전압은 상기 출력 드라이버의 전원전압보다 높은 레벨을 갖는 데이터 전송 장치.The method according to claim 1,
Wherein the pull-up calibration voltage and the pull-down calibration voltage have a voltage level between a high voltage and a ground voltage,
Wherein the high voltage has a level higher than a power supply voltage of the output driver. 제 1 항에 있어서,
상기 출력 드라이버는 상기 데이터에 기초하여 상기 데이터 전송 라인을 구동하는 데이터 드라이버;
전원전압과 상기 데이터 드라이버 사이에 연결되고, 상기 풀업 캘리브레이션 전압에 기초하여 변화되는 저항 값을 갖는 풀업 저항; 및
상기 데이터 드라이버와 접지전압 사이에 연결되고, 상기 풀다운 캘리브레이션 전압에 기초하여 변화되는 저항 값을 갖는 풀다운 저항을 포함하는 데이터 전송 장치.The method according to claim 1,
The output driver including: a data driver for driving the data transmission line based on the data;
A pull-up resistor connected between the power supply voltage and the data driver, the pull-up resistor having a resistance value changed based on the pull-up calibration voltage; And
And a pull-down resistor coupled between the data driver and a ground voltage and having a resistance value that varies based on the pull-down calibration voltage. 제 5 항에 있어서,
상기 데이터 드라이버는 상기 데이터에 기초하여 생성된 업 신호에 기초하여 상기 데이터 전송 라인을 풀업 구동하는 풀업 드라이버; 및
상기 데이터에 기초하여 생성된 다운 신호에 기초하여 상기 데이터 전송 라인을 풀다운 구동하는 풀다운 드라이버를 포함하는 데이터 전송 장치.6. The method of claim 5,
A pull-up driver for pulling up the data transmission line based on an up signal generated based on the data; And
And a pull-down driver for pulling down the data transmission line based on a down signal generated based on the data. 제 6 항에 있어서,
상기 풀업 드라이버 및 상기 데이터 전송 라인 사이에 연결되는 제 1 저항 소자; 및
상기 데이터 전송 라인 및 상기 풀다운 드라이버 사이에 연결되는 제 2 저항 소자를 더 포함하는 데이터 전송 장치.The method according to claim 6,
A first resistive element connected between the pull-up driver and the data transmission line; And
And a second resistive element coupled between the data transmission line and the pull-down driver. 제 6 항에 있어서,
상기 데이터에 기초하여 상기 업 신호 및 상기 다운 신호를 생성하는 프리드라이버를 더 포함하는 데이터 전송 장치.The method according to claim 6,
And a pre-driver for generating the up signal and the down signal based on the data. 전원전압과 연결되고 풀업 캘리브레이션 전압에 기초하여 변화되는 저항 값을 갖는 풀업 저항;
저전압과 연결되고, 풀다운 캘리브레이션 전압에 기초하여 변화되는 저항 값을 갖는 풀다운 저항; 및
상기 풀업 저항 및 상기 풀다운 저항 사이에 연결되고, 데이터에 기초하여 데이터 전송 라인을 구동하는 데이터 드라이버를 포함하는 출력 드라이버를 포함하는 데이터 전송 장치.A pull-up resistor connected to the power supply voltage and having a resistance value that is changed based on the pull-up calibration voltage;
A pull-down resistor coupled to the low voltage and having a resistance value that varies based on the pull-down calibration voltage; And
And an output driver coupled between the pull-up resistor and the pull-down resistor, the data driver driving a data transmission line based on the data. 제 9 항에 있어서,
상기 풀업 캘리브레이션 전압 및 상기 풀다운 캘리브레이션 전압은 아날로그 전압인 데이터 전송 장치.10. The method of claim 9,
Wherein the pull-up calibration voltage and the pull-down calibration voltage are analog voltages. 제 9 항에 있어서,
상기 풀업 캘리브레이션 전압 및 상기 풀다운 캘리브레이션 전압은 고전압과 접지전압 사이의 전압 레벨을 갖고,
상기 고전압은 상기 출력 드라이버의 전원전압보다 높은 레벨을 갖는 데이터 전송 장치.10. The method of claim 9,
Wherein the pull-up calibration voltage and the pull-down calibration voltage have a voltage level between a high voltage and a ground voltage,
Wherein the high voltage has a level higher than a power supply voltage of the output driver. 제 9 항에 있어서,
외부 기준저항과 연결되어 상기 풀업 캘리브레이션 전압 및 상기 풀다운 캘리브레이션 전압을 생성하는 캘리브레이션 회로를 더 포함하는 데이터 전송 장치.10. The method of claim 9,
And a calibration circuit coupled to an external reference resistor to generate the pull-up calibration voltage and the pull-down calibration voltage. 제 12 항에 있어서,
상기 캘리브레이션 회로는 상기 외부 기준저항과 연결되어 풀업 캘리브레이션 코드 및 풀다운 캘리브레이션 코드를 생성하는 캘리브레이션 코드 생성기; 및
상기 풀업 캘리브레이션 코드에 기초하여 상기 풀업 캘리브레이션 전압을 생성하고, 상기 풀다운 캘리브레이션 코드에 기초하여 상기 풀다운 캘리브레이션 전압을 생성하는 캘리브레이션 전압 생성기를 포함하는 데이터 전송 장치.13. The method of claim 12,
The calibration circuit being coupled to the external reference resistor to generate a pull-up calibration code and a pull-down calibration code; And
And a calibration voltage generator for generating the pull-up calibration voltage based on the pull-up calibration code and for generating the pull-down calibration voltage based on the pull-down calibration code. 제 9 항에 있어서,
상기 데이터 드라이버는 상기 풀업 저항과 상기 데이터 전송 라인 사이에 연결되고, 상기 데이터에 기초하여 생성된 업 신호에 기초하여 상기 데이터 전송 라인을 풀업 구동하는 풀업 드라이버; 및
상기 데이터 전송 라인과 상기 풀다운 저항 사이에 연결되고, 상기 데이터 기초하여 생성된 다운 신호에 기초하여 상기 데이터 전송 라인을 풀다운 구동하는 풀다운 드라이버를 포함하는 데이터 전송 장치.10. The method of claim 9,
A pull-up driver connected between the pull-up resistor and the data transmission line for pulling up the data transmission line based on an up signal generated based on the data; And
And a pull down driver coupled between the data transmission line and the pull down resistor for pulling down the data transmission line based on the down signal generated based on the data. 제 14 항에 있어서,
상기 풀업 드라이버와 상기 데이터 전송 라인 사이에 연결되는 제 1 저항 소자; 및
상기 데이터 전송 라인과 상기 풀다운 드라이버 사이에 연결되는 제 2 저항 소자를 더 포함하는 데이터 전송 장치.15. The method of claim 14,
A first resistive element connected between the pull-up driver and the data transmission line; And
And a second resistive element coupled between the data transmission line and the pull-down driver. 제 14 항에 있어서,
상기 데이터에 기초하여 상기 업 신호 및 상기 다운 신호를 생성하는 프리드라이버를 더 포함하는 데이터 전송 장치.15. The method of claim 14,
And a pre-driver for generating the up signal and the down signal based on the data.
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