KR20160097657A - 데이터 저장 장치 그리고 그것의 동작 방법 - Google Patents

데이터 저장 장치 그리고 그것의 동작 방법 Download PDF

Info

Publication number
KR20160097657A
KR20160097657A KR1020150019614A KR20150019614A KR20160097657A KR 20160097657 A KR20160097657 A KR 20160097657A KR 1020150019614 A KR1020150019614 A KR 1020150019614A KR 20150019614 A KR20150019614 A KR 20150019614A KR 20160097657 A KR20160097657 A KR 20160097657A
Authority
KR
South Korea
Prior art keywords
page
word line
plane
access unit
logical
Prior art date
Application number
KR1020150019614A
Other languages
English (en)
Inventor
이근우
한종희
Original Assignee
에스케이하이닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에스케이하이닉스 주식회사 filed Critical 에스케이하이닉스 주식회사
Priority to KR1020150019614A priority Critical patent/KR20160097657A/ko
Priority to US14/715,245 priority patent/US9977735B2/en
Publication of KR20160097657A publication Critical patent/KR20160097657A/ko

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/0223—User address space allocation, e.g. contiguous or non contiguous base addressing
    • G06F12/023—Free address space management
    • G06F12/0238—Memory management in non-volatile memory, e.g. resistive RAM or ferroelectric memory
    • G06F12/0246—Memory management in non-volatile memory, e.g. resistive RAM or ferroelectric memory in block erasable memory, e.g. flash memory
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
    • G06F12/10—Address translation
    • G06F12/1081—Address translation for peripheral access to main memory, e.g. direct memory access [DMA]
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
    • G06F12/10—Address translation
    • G06F12/1009—Address translation using page tables, e.g. page table structures
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/08—Address circuits; Decoders; Word-line control circuits
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2212/00—Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
    • G06F2212/72—Details relating to flash memory management
    • G06F2212/7201—Logical to physical mapping or translation of blocks or pages
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2212/00—Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
    • G06F2212/72—Details relating to flash memory management
    • G06F2212/7208—Multiple device management, e.g. distributing data over multiple flash devices
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/26—Sensing or reading circuits; Data output circuits
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
    • Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Techniques For Improving Reliability Of Storages (AREA)

Abstract

본 발명은 데이터 저장 장치에 관한 것으로, 더욱 상세하게는 데이터 신뢰성이 향상된 액세스 유닛을 설정하는 데이터 저장 장치 그리고 그것의 동작 방법에 관한 것이다. 본 발명의 실시 예에 따른 데이터 저장 장치의 동작 방법은, 제1 플레인의 제1 워드 라인에 연결된 페이지와 제2 플레인의 제2 워드 라인에 연결된 페이지를 제1 페이지 액세스 유닛으로 구성하고, 그리고 상기 제1 플레인의 제2 워드 라인에 연결된 페이지와 상기 제2 플레인의 제1 워드 라인에 연결된 페이지를 제2 페이지 액세스 유닛으로 구성하는 것을 포함한다.

Description

데이터 저장 장치 그리고 그것의 동작 방법{DATA STORAGE DEVICE AND OPERATING METHOD THEREOF}
본 발명은 데이터 저장 장치에 관한 것으로, 더욱 상세하게는 데이터 신뢰성이 향상된 액세스 유닛을 설정하는 데이터 저장 장치 그리고 그것의 동작 방법에 관한 것이다.
최근 컴퓨터 환경에 대한 패러다임(paradigm)이 언제, 어디서나 컴퓨터 시스템을 사용할 수 있도록 하는 유비쿼터스 컴퓨팅(ubiquitous computing)으로 전환되고 있다. 이로 인해 휴대폰, 디지털 카메라, 노트북 컴퓨터 등과 같은 휴대용 전자 장치의 사용이 급증하고 있다. 이와 같은 휴대용 전자 장치는 일반적으로 메모리 장치를 이용하는 데이터 저장 장치를 사용한다. 데이터 저장 장치는 휴대용 전자 장치의 주 기억 장치 또는 보조 기억 장치로 사용된다.
메모리 장치를 이용한 데이터 저장 장치는 기계적인 구동부가 없어서 안정성 그리고 내구성이 뛰어나며 정보의 액세스 속도가 매우 빠르고 전력 소모가 적다는 장점이 있다. 이러한 장점이 있는 데이터 저장 장치는 USB(Universal Serial Bus) 메모리 장치, 다양한 인터페이스를 갖는 메모리 카드, UFS(Universal Flash Storage) 장치, 솔리드 스테이트 드라이브(Solid State Drive, 이하, SSD라 칭함)를 포함한다.
휴대용 전자 장치에서 음악, 동영상 등과 같은 대용량 파일들이 사용됨에 따라서 데이터 저장 장치 역시 큰 저장 용량을 갖도록 요구된다. 그러한 이유로 데이터 저장 장치는 저장 용량을 증가시키기 위해서 복수의 메모리 장치들을 포함한다. 복수의 메모리 장치들을 효율적으로 제어하거나 액세스하기 위해서, 데이터 저장 장치는 복수의 메모리 장치들 각각의 메모리 영역을 액세스 유닛으로 구성할 수 있다.
본 발명의 실시 예는 데이터 신뢰성이 향상된 액세스 유닛을 설정하는 데이터 저장 장치 그리고 그것의 동작 방법을 제공하는 데 있다.
본 발명의 실시 예에 따른 데이터 저장 장치의 동작 방법은, 제1 플레인의 제1 워드 라인에 연결된 페이지와 제2 플레인의 제2 워드 라인에 연결된 페이지를 제1 페이지 액세스 유닛으로 구성하고, 그리고 상기 제1 플레인의 제2 워드 라인에 연결된 페이지와 상기 제2 플레인의 제1 워드 라인에 연결된 페이지를 제2 페이지 액세스 유닛으로 구성하는 것을 포함한다.
본 발명의 실시 예에 따른 데이터 저장 장치의 동작 방법은, 제1 플레인의 제1 워드 라인에 연결된 제1 논리 페이지와 제2 플레인의 제2 워드 라인에 연결된 제1 논리 페이지를 제1 페이지 액세스 유닛으로 구성하고, 상기 제1 플레인의 상기 제1 워드 라인에 연결된 제2 논리 페이지와 상기 제2 플레인의 상기 제2 워드 라인에 연결된 제2 논리 페이지를 제2 페이지 액세스 유닛으로 구성하고, 상기 제1 플레인의 제2 워드 라인에 연결된 제1 논리 페이지와 상기 제2 플레인의 제1 워드 라인에 연결된 제1 논리 페이지를 제3 페이지 액세스 유닛으로 구성하고, 그리고 상기 제1 플레인의 상기 제2 워드 라인에 연결된 제2 논리 페이지와 상기 제2 플레인의 상기 제1 워드 라인에 연결된 제2 논리 페이지를 제4 페이지 액세스 유닛으로 구성하는 것을 포함한다.
본 발명의 실시 예에 따른 데이터 저장 장치는, 제1 그리고 제2 플레인들로 구성된 제1 그리고 제2 불휘발성 메모리 장치들; 그리고 상기 제1 그리고 제2 불휘발성 메모리 장치를 액세스하기 위한 액세스 유닛을 구성하는 컨트롤러를 포함하되, 상기 컨트롤러는, 상기 제1 그리고 상기 제2 불휘발성 메모리 장치들 각각의 상기 제1 그리고 상기 제2 플레인들의 서로 다른 워드 라인에 연결된 페이지들을, 상기 제1 그리고 상기 제2 불휘발성 메모리 장치의 순서와 상기 제1 그리고 상기 제2 플레인들의 순서대로 교번하여 페이지 액세스 유닛을 구성한다.
본 발명의 실시 예에 따르면 데이터 저장 장치의 데이터 신뢰성이 향상될 수 있다.
도 1은 본 발명의 실시 예에 따른 데이터 저장 장치를 예시적으로 보여주는 블럭도이다.
도 2는 싱글 레벨 셀 타입의 플래시 메모리 장치들로 구성된 데이터 저장 장치의 저장 매체를 예시적으로 보여주는 도면이다.
도 3은 도 2에 도시된 메모리 영역 구조에 대한 컨트롤러의 액세스 유닛의 구성 방법을 예시적으로 보여주는 도면이다.
도 4는 도 3에서 설명된 페이지 유닛의 패리티 데이터를 구성하는 방법을 예시적으로 보여주는 도면이다.
도 5는 2비트 멀티 레벨 셀 타입의 플래시 메모리 장치들로 구성된 데이터 저장 장치의 저장 매체를 예시적으로 보여주는 도면이다.
도 6은 도 5에 도시된 메모리 영역 구조에 대한 컨트롤러의 액세스 유닛의 구성 방법을 예시적으로 보여주는 도면이다.
도 7은 도 6에서 설명된 페이지 유닛의 패리티 데이터를 구성하는 방법을 예시적으로 보여주는 도면이다.
도 8은 본 발명의 실시 예에 따른 데이터 저장 장치를 포함하는 데이터 처리 시스템을 예시적으로 보여주는 블럭도이다.
도 9는 본 발명의 실시 예에 따른 솔리드 스테이트 드라이브(SSD)를 포함하는 데이터 처리 시스템을 예시적으로 보여주는 블럭도이다.
도 10은 도 8에 도시된 SSD 컨트롤러를 예시적으로 보여주는 블럭도이다.
도 11은 본 발명의 실시 예에 따른 데이터 저장 장치가 장착되는 컴퓨터 시스템을 예시적으로 보여주는 블럭도이다.
본 발명의 이점 그리고 특징, 그리고 그것을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예들을 통해 설명될 것이다. 그러나 본 발명은 여기에서 설명되는 실시 예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 단지, 본 실시 예들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여 제공되는 것이다.
도면들에서, 본 발명의 실시 예들은 도시된 특정 형태로 제한되는 것이 아니며 명확성을 기하기 위하여 과장된 것이다. 본 명세서에서 특정한 용어들이 사용되었으나. 이는 본 발명을 설명하기 위한 목적에서 사용된 것이며, 의미 한정이나 특허 청구 범위에 기재된 본 발명의 권리 범위를 제한하기 위하여 사용된 것은 아니다.
본 명세서에서 '그리고/또는'이란 표현은 전후에 나열된 구성요소들 중 적어도 하나를 포함하는 의미로 사용된다. 또한, '연결되는/결합되는'이란 표현은 다른 구성 요소와 직접적으로 연결되거나 다른 구성 요소를 통해서 간접적으로 연결되는 것을 포함하는 의미로 사용된다. 본 명세서에서 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 또한, 명세서에서 사용되는 '포함한다' 또는 '포함하는'으로 언급된 구성 요소, 단계, 동작 그리고 소자는 하나 이상의 다른 구성 요소, 단계, 동작 그리고 소자의 존재 또는 추가를 의미한다.
이하, 도면들을 참조하여 본 발명의 실시 예에 대해 상세히 설명하기로 한다.
도 1은 본 발명의 실시 예에 따른 데이터 저장 장치를 예시적으로 보여주는 블럭도이다. 데이터 저장 장치(100)는 휴대폰, MP3 플레이어, 랩탑 컴퓨터, 데스크탑 컴퓨터, 게임기, TV, 차량용 인포테인먼트(in-vehicle infotainment) 시스템 등과 같은 호스트 장치(도시되지 않음)에 의해서 액세스되는 데이터를 저장할 수 있다. 데이터 저장 장치(100)는 메모리 시스템이라고도 불릴 수 있다.
데이터 저장 장치(100)는 호스트 장치와 연결되는 인터페이스 프로토콜에 따라서 다양한 종류의 저장 장치들 중 어느 하나로 제조될 수 있다. 예를 들면, 데이터 저장 장치(100)는 솔리드 스테이트 드라이브(solid state drive, SSD), MMC, eMMC, RS-MMC, micro-MMC 형태의 멀티 미디어 카드(multi media card), SD, mini-SD, micro-SD 형태의 시큐어 디지털(secure digital) 카드, USB(universal storage bus) 저장 장치, UFS(universal flash storage) 장치, PCMCIA(personal computer memory card international association) 카드 형태의 저장 장치, PCI(peripheral component interconnection) 카드 형태의 저장 장치, PCI-E(PCI express) 카드 형태의 저장 장치, CF(compact flash) 카드, 스마트 미디어(smart media) 카드, 메모리 스틱(memory stick) 등과 같은 다양한 종류의 저장 장치들 중 어느 하나로 구성될 수 있다.
데이터 저장 장치(100)는 다양한 종류의 패키지(package) 형태들 중 어느 하나로 제조될 수 있다. 예를 들면, 데이터 저장 장치(100)는 POP(package on package), SIP(system in package), SOC(system on chip), MCP(multi chip package), COB(chip on board), WFP(wafer-level fabricated package), WSP(wafer-level stack package) 등과 같은 다양한 종류의 패키지 형태들 중 어느 하나로 제조될 수 있다.
데이터 저장 장치(100)는 데이터 저장 장치(100)의 제반 동작을 제어하는 컨트롤러(110)를 포함할 수 있다. 컨트롤러(110)는 컨트롤 유닛(111) 그리고 랜덤 액세스 메모리(113)을 포함할 수 있다.
컨트롤 유닛(111)은 호스트 장치로부터 입력된 신호를 분석하고 처리할 수 있다. 이를 위해서, 컨트롤 유닛(111)은 랜덤 액세스 메모리(113)에 로딩된 펌웨어 또는 소프트웨어를 해독하고 구동할 수 있다. 컨트롤 유닛(111)은 하드웨어 또는 하드웨어와 소프트웨어가 조합된 형태로 구현될 수 있다.
랜덤 액세스 메모리(113)는 컨트롤 유닛(111)에 의해서 구동되는 펌웨어 또는 소프트웨어를 저장할 수 있다. 또한, 랜덤 액세스 메모리(113)는 펌웨어 또는 소프트웨어의 구동에 필요한 데이터, 예를 들면, 어드레스 맵핑 테이블과 같은 메타 데이터를 저장할 수 있다. 즉, 랜덤 액세스 메모리(113)는 컨트롤 유닛(111)의 동작 메모리(working memory)로서 동작할 수 있다.
랜덤 액세스 메모리(113)는 호스트 장치로부터 저장 매체(120)로 또는 저장 매체(120)로부터 호스트 장치로 전송될 데이터를 임시 저장하도록 구성될 수 있다. 즉, 랜덤 액세스 메모리(113)는 데이터 버퍼 메모리 또는 데이터 캐시(cache) 메모리로서 동작할 수 있다.
저장 매체(120)는 불휘발성 메모리 장치들(121~125)을 포함할 수 있다. 불휘발성 메모리 장치들(121~125) 각각은, 메모리 셀의 종류 또는 구성에 따라서, 낸드(NAND) 플래시 메모리 장치, 노어(NOR) 플래시 메모리 장치, 강유전체 커패시터를 이용한 강유전체 램(ferroelectric random access memory: FRAM), 티엠알(tunneling magneto-resistive: TMR) 막을 이용한 마그네틱 램(magnetic random access memory: MRAM), 칼코겐 화합물(chalcogenide alloys)을 이용한 상 변화 램(phase change random access memory: PRAM), 전이 금속 산화물(transition metal oxide)을 이용한 저항성 램(resistive random access memory: RERAM) 등과 같은 다양한 형태의 불휘발성 메모리 장치들 중 어느 하나로 구성될 수 있다. 이하에서, 저장 매체(120)로서 복수의 낸드 플래시 메모리 장치들(121~123)(이하, 플래시 메모리 장치라 칭함)로 구성된 데이터 저장 장치(100)가 예시될 것이다.
플래시 메모리 장치들(121~123)을 효율적으로 제어하거나 액세스하기 위해서, 컨트롤러(110)는 플래시 메모리 장치들(121~123) 각각의 메모리 영역을 액세스 유닛으로 구성할 수 있다. 액세스 유닛은 컨트롤러(110)가 플래시 메모리 장치들(121~123) 각각의 메모리 영역을 액세스하기 위한 단위를 의미할 수 있다. 액세스 유닛은 플래시 메모리 장치들(121~123) 각각의 메모리 블럭으로 구성된 블럭 유닛을 포함할 수 있다. 또한, 액세스 유닛은 플래시 메모리 장치들(121~123) 각각의 페이지로 구성된 페이지 유닛을 포함할 수 있다. 예시적으로, 블럭 유닛은 슈퍼 블럭(super block)으로, 페이지 유닛은 슈퍼 페이지(super page) 또는 스트라이프(stripe)로 불릴 수 있다. 컨트롤러(110)에 의해서 구성되는 액세스 유닛은 이하의 도면을 참조하여 상세히 설명될 것이다.
도 2는 싱글 레벨 셀 타입의 플래시 메모리 장치들로 구성된 데이터 저장 장치의 저장 매체를 예시적으로 보여주는 도면이다. 그리고 도 3은 도 2에 도시된 메모리 영역 구조에 대한 컨트롤러의 액세스 유닛의 구성 방법을 예시적으로 보여주는 도면이다.
설명의 간략화를 위해서, 2개의 플레인들(PL1~PL2), 플레인당 m개의 블럭들(B1~Bm), 블럭당 n개의 페이지들(P1~Pn)로 구성된 2개의 플래시 메모리 장치들(C1 그리고 C2)이 데이터 저장 장치(도 1의 100)의 저장 매체(120)로서 구성된 것을 예시할 것이다. 제1 플래시 메모리 장치(C1)와 제2 플래시 메모리 장치(C2)의 구조는 동일하기 때문에 제2 플래시 메모리 장치(C2)에 대한 설명은 생략될 것이다.
제1 플래시 메모리 장치(C1)의 메모리 영역을 구성하는 메모리 셀들은 동작의 관점에서 또는 물리적(또는 구조적) 관점에서 계층적인 셀 집합, 셀 단위로 구성될 수 있다. 예를 들면, 동일한 워드 라인(WL)에 연결되며, 동시에 읽혀지고 프로그램되는 메모리 셀들은 페이지(P)로 구성되고, 동시에 소거되는 메모리 셀들은 블럭(B)으로 구성될 수 있다.
물리적으로 동일한 워드 라인(WL)에 연결되지만, 서로 다른 읽기/프로그램 회로(도시되지 않음)에 의해서 제어되는 메모리 셀들의 집합(즉, 페이지(P))은, 대응하는 읽기/프로그램 회로에 따라서 서로 다른 플레인(PL)으로 구성될 수 있다. 물리적으로 동일한 워드 라인(WL)에 연결된 페이지 중에서 서로 다른 플레인(PL)으로 구성되는 페이지들(Ps)을 대응 페이지들이라 정의할 것이다.
대응 페이지들은 동일한 워드 라인(WL)에 연결되고, 서로 다른 읽기/프로그램 회로에 의해서 제어되기 때문에 병렬적으로 또는 개별적으로 동작할 수 있다. 예를 들면, 제1 플레인(PL1)의 제1 블럭(B1)의 제1 페이지(P1)와 이에 대응하는 제2 플레인(PL2)의 제1 블럭(B1)의 제1 페이지(P1)는 병렬적으로 또는 개별적으로 동작할 수 있다.
이러한 메모리 영역 구조에서, 컨트롤러(110)는 플래시 메모리 장치들(C1 그리고 C2) 각각의 블럭들(Bs)과 페이지들(Ps)을 효율적으로 제어하거나 액세스하기 위해서 액세스 유닛을 구성할 수 있다.
컨트롤러(110)는 플래시 메모리 장치들(C1 그리고 C2)의 각각의 플레인들(PL1 그리고 PL2)의 동일 블럭 어드레스를 갖는 블럭들을 블럭 액세스 유닛(이하, 블럭 유닛(BU)으로 칭함)으로 구성할 수 있다. 예를 들면, 컨트롤러(110)는 제1 플래시 메모리 장치(C1)의 제1 플레인(PL1)의 제1 블럭(B1), 제1 플래시 메모리 장치(C1)의 제2 플레인(PL2)의 제1 블럭(B1), 제2 플래시 메모리 장치(C2)의 제1 플레인(PL1)의 제1 블럭(B1) 그리고 제2 플래시 메모리 장치(C2)의 제2 플레인(PL2)의 제1 블럭(B1)을 제1 블럭 유닛(BU1)으로 구성할 수 있다.
컨트롤러(110)는 플래시 메모리 장치들(C1 그리고 C2)의 각각의 플레인들(PL1 그리고 PL2)의 서로 다른 워드 라인(WL)에 연결된 페이지들(Ps)을 페이지 액세스 유닛(이하, 페이지 액세스 유닛(PU)으로 칭함)으로 구성할 수 있다. 보다 구체적으로, 컨트롤러(110)는 물리적으로 인접한 워드 라인들(WLs), 예를 들면, 물리 또는 논리 어드레스가 연속되는 워드 라인들(WLs)에 연결된 페이지들을 플레인들(PL1 그리고 PL2)과 플래시 메모리 장치들(C1 그리고 C2)의 순서대로 교번하여 페이지 유닛(PU)을 구성할 수 있다.
예를 들면, 제1 페이지 유닛(PU1)은, 제1 워드 라인(WL1)에 연결되고 제1 플레인(PL1)에 구성된 1111 페이지, 제1 워드 라인(WL1)에 오름 차순으로 연속되는 제2 워드 라인(WL2)에 연결되고 1111 페이지가 구성된 제1 플레인(PL1)의 다음 플레인(PL2)에 구성된 1212 페이지, 제2 워드 라인(WL2)에 내림 차순으로 연속되는 제1 워드 라인(WL1)에 연결되고 1212 페이지가 구성된 제1 플래시 메모리 장치(C1)의 다음 플래시 메모리 장치(C2)에 구성되고 1212 페이지가 구성된 제2 플레인(PL2)의 다음 플레인(PL1)에 구성된 2111 페이지 그리고 제1 워드 라인(WL2)에 오름 차순으로 연속되는 제2 워드 라인(WL2)에 연결되고 2111 페이지가 구성된 제1 플레인(PL1)의 다음 플레인(PL2)에 구성된 2212 페이지로 구성될 수 있다.
이러한 방식으로, 컨트롤러(110)는 제1 블럭 유닛(BU1) 내에서 페이지 유닛들(PU1~PUn)을 구성할 수 있다.
플레인들(PL1 그리고 PL2)과 플래시 메모리 장치들(C1 그리고 C2)의 순서대로 페이지들을 교번하여 페이지 유닛(PU)이 구성되면, 대응 페이지들이 동일한 페이지 유닛(PU)에 포함되지 않을 것이다. 이는, 공유하는 워드 라인의 결함으로 인해서, 대응 페이지 모두에 결함이 발생되는 것을 방지할 수 있음을 의미한다.
도 4는 도 3에서 설명된 페이지 유닛의 패리티 데이터를 구성하는 방법을 예시적으로 보여주는 도면이다.
컨트롤러(도 1의 110)는 페이지 유닛(PU)의 데이터 신뢰성을 향상시키기 위해서, 랜덤 액세스 메모리(도 1의 113)에 저장된 페이지 유닛(PU)의 데이터에 대해서 패리티 데이터(PD)를 생성할 수 있다. 이러한 패리티 데이터(PD)는 컨트롤 유닛(111)에 의해서 구동되는 펌웨어 또는 소프트웨어를 통해서 소프트웨어적으로 생성되거나, 패리티 데이터(PD)를 생성하기 위한 별도의 하드웨어(도시되지 않음)를 통해서 생성될 수 있다.
컨트롤러(110)는 패리티 데이터(PD)가 저장될 페이지를 제외한 페이지 유닛(PU)의 나머지 페이지들에 저장될(또는 저장된) 데이터들을 배타적 논리합(XOR) 연산하여 패리티 데이터(PD)를 생성할 수 있다. 컨트롤러(110)는 페이지 유닛(PU)을 구성하는 페이지들 중에서 어느 하나에 패리티 데이터(PD)를 저장할 수 있다.
도 3의 제1 페이지 유닛(PU1)을 도시한 도 4를 참조하여 예를 들면, 컨트롤러(110)는 1111 페이지에 저장된 제1 데이터(D1), 1212 페이지에 저장된 제2 데이터(D2) 그리고 2111 페이지에 저장된 제3 데이터(D3)를 배타적 논리합(XOR) 연산하여 제1 패리티 데이터(PD1)를 생성할 수 있다. 그리고 컨트롤러(110)는 제1 패리티 데이터(PD1)를 2212 페이지에 저장할 수 있다.
설명의 편의를 위해서, 제1 데이터(D1)가 1111 페이지에, 제2 데이터(D2)가 1212 페이지에, 제3 데이터(D3)가 2111 페이지에 그리고 제1 패리티 데이터(PD1)가 2212 페이지에 저장되는 것이 예시되었다. 그러나, 제1 데이터(D1), 제2 데이터(D2), 제3 데이터(D3)가 저장되는 페이지가 가변되면, 데이터(D1, D2 그리고 D3)가 저장되지 않는 나머지 페이지에 제1 페이지 유닛(PU1)의 패리티 데이터(PD1)가 저장될 수 있음은 잘 이해될 것이다.
비록 도시되지는 않았지만, 컨트롤러(110)는 페이지 유닛(PU)과는 무관한 다른 영역, 예를 들면, 패리티 데이터(PD)를 저장하기 위해서 지정된 메모리 블럭 또는 페이지에 패리티 데이터(PD)를 저장할 수 있다.
패리티 데이터(PD)는 페이지 유닛(PU)을 구성하는 페이지들(Ps) 중 적어도 하나에 읽기 페일이 발생되었을 때 읽기 페일이 발생된 페이지의 데이터를 복구하기 위해서 사용될 수 있다. 패리티 데이터(PD)를 이용한 읽기 페일 복구 방법은 잘 알려져 있기 때문에 상세한 설명은 생략될 것이다.
도 5는 2비트 멀티 레벨 셀 타입의 플래시 메모리 장치들로 구성된 데이터 저장 장치의 저장 매체를 예시적으로 보여주는 도면이다. 그리고 도 6은 도 5에 도시된 메모리 영역 구조에 대한 컨트롤러의 액세스 유닛의 구성 방법을 예시적으로 보여주는 도면이다.
설명의 간략화를 위해서, 2개의 플레인들(PL1~PL2), 플레인당 m개의 블럭들(B1~Bm), 블럭당 n개의 페이지들(P1~Pn)로 구성된 2개의 플래시 메모리 장치들(C1 그리고 C2)이 데이터 저장 장치(도 1의 100)의 저장 매체(120)로서 구성된 것을 예시할 것이다. 제1 플래시 메모리 장치(C1)와 제2 플래시 메모리 장치(C2)의 구조는 동일하기 때문에 제2 플래시 메모리 장치(C2)에 대한 설명은 생략될 것이다.
제1 플래시 메모리 장치(C1)의 메모리 영역을 구성하는 메모리 셀들은 동작의 관점에서 또는 물리적(또는 구조적) 관점에서 계층적인 셀 집합, 셀 단위로 구성될 수 있다. 예를 들면, 동일한 워드 라인(WL)에 연결되며, 동시에 읽혀지고 프로그램되는 메모리 셀들은 페이지(P)로 구성될 수 있다. 그리고, 2비트 멀티 레벨 셀 타입의 플래시 메모리 장치(C1)에 있어서, 하나의 워드 라인(WL)은 2개의 논리 페이지들, 즉, 제1 비트 데이터가 저장되는 하위 페이지(L)와 제2 비트 데이터가 저장되는 상위 페이지(U)로 구성될 수 있다. 또한, 동시에 소거되는 메모리 셀들은 블럭(B)으로 구성될 수 있다.
물리적으로 동일한 워드 라인(WL)에 연결되지만, 서로 다른 읽기/프로그램 회로(도시되지 않음)에 의해서 제어되는 메모리 셀들의 집합(즉, 페이지(P))은, 대응하는 읽기/프로그램 회로에 따라서 서로 다른 플레인(PL)으로 구성될 수 있다. 물리적으로 동일한 워드 라인(WL)에 연결된 논리 페이지 중에서 서로 다른 플레인(PL)으로 구성되는 페이지들(Ps)을 대응 페이지들이라 정의할 것이다.
대응 페이지들은 동일한 워드 라인(WL)에 연결되고, 서로 다른 읽기/프로그램 회로에 의해서 제어되기 때문에 병렬적으로 또는 개별적으로 동작할 수 있다. 예를 들면, 제1 플레인(PL1)의 제1 블럭(B1)의 제1 페이지(P1)와 이에 대응하는 제2 플레인(PL2)의 제1 블럭(B1)의 제1 페이지(P1)는 병렬적으로 또는 개별적으로 동작할 수 있다.
이러한 메모리 영역 구조에서, 컨트롤러(110)는 플래시 메모리 장치들(C1 그리고 C2) 각각의 블럭들(Bs)과 페이지들(Ps)을 효율적으로 제어하거나 액세스하기 위해서 액세스 유닛을 구성할 수 있다.
컨트롤러(110)는 플래시 메모리 장치들(C1 그리고 C2)의 각각의 플레인들(PL1 그리고 PL2)의 동일 블럭 어드레스를 갖는 블럭들을 블럭 액세스 유닛(이하, 블럭 유닛(BU)으로 칭함)으로 구성할 수 있다. 예를 들면, 컨트롤러(110)는 제1 플래시 메모리 장치(C1)의 제1 플레인(PL1)의 제1 블럭(B1), 제1 플래시 메모리 장치(C1)의 제2 플레인(PL2)의 제1 블럭(B1), 제2 플래시 메모리 장치(C2)의 제1 플레인(PL1)의 제1 블럭(B1) 그리고 제2 플래시 메모리 장치(C2)의 제2 플레인(PL2)의 제1 블럭(B1)을 제1 블럭 유닛(BU1)으로 구성할 수 있다.
컨트롤러(110)는 플래시 메모리 장치들(C1 그리고 C2)의 각각의 플레인들(PL1 그리고 PL2)의 서로 다른 워드 라인들(WLs)에 연결된 페이지들(Ps)을 페이지 액세스 유닛(이하, 페이지 유닛(PU)으로 칭함)으로 구성할 수 있다. 보다 구체적으로, 컨트롤러(110)는 물리적으로 인접한 워드 라인들(WLs), 예를 들면, 연속되는 워드 라인들(WLs)에 연결된 동일한 타입의 논리 페이지들(Ps)을 플레인들(PL1 그리고 PL2)과 플래시 메모리 장치들(C1 그리고 C2)의 순서대로 교번하여 페이지 유닛(PU)을 구성할 수 있다.
예를 들면, 제1 페이지 유닛(PU1)은, 제1 워드 라인(WL1)에 연결되고 제1 플레인(PL1)에 구성된 1111 하위 페이지, 제1 워드 라인(WL1)에 오름 차순으로 연속되는 제2 워드 라인(WL2)에 연결되고 1111 하위 페이지가 구성된 제1 플레인(PL1)의 다음 플레인(PL2)에 구성된 1213 하위 페이지, 제2 워드 라인(WL2)에 내림 차순으로 연속되는 제1 워드 라인(WL1)에 연결되고 1213 하위 페이지가 구성된 제1 플래시 메모리 장치(C1)의 다음 플래시 메모리 장치(C2)에 구성되고 1213 하위 페이지가 구성된 제2 플레인(PL2)의 다음 플레인(PL1)에 구성된 2111 하위 페이지 그리고 제1 워드 라인(WL2)에 오름 차순으로 연속되는 제2 워드 라인(WL2)에 연결되고 2111 하위 페이지가 구성된 제1 플레인(PL1)의 다음 플레인(PL2)에 구성된 2213 하위 페이지로 구성될 수 있다.
이러한 방식으로, 컨트롤러(110)는 제1 블럭 유닛(BU1) 내에서 하위 페이지들은 하위 페이지들끼리, 상위 페이지들은 상위 페이지들끼리 페이지 유닛들(PU1~PUn)을 구성할 수 있다.
도 7은 도 6에서 설명된 페이지 유닛의 패리티 데이터를 구성하는 방법을 예시적으로 보여주는 도면이다.
컨트롤러(도 1의 110)는 페이지 유닛(PU)의 데이터 신뢰성을 향상시키기 위해서, 랜덤 액세스 메모리(도 1의 113)에 저장된 페이지 유닛(PU)의 데이터에 대해서 패리티 데이터(PD)를 생성할 수 있다. 즉, 컨트롤러(110)는 패리티 데이터(PD)가 저장될 페이지를 제외한 페이지 유닛(PU)의 나머지 페이지들에 저장될(또는 저장된) 데이터들을 배타적 논리합(XOR) 연산하여 패리티 데이터(PD)를 생성할 수 있다. 컨트롤러(110)는 페이지 유닛(PU)을 구성하는 페이지들 중에서 어느 하나에 패리티 데이터(PD)를 저장할 수 있다.
도 6의 제1 페이지 유닛(PU1)을 도시한 도 7을 참조하여 예를 들면, 컨트롤러(110)는 1111 하위 페이지에 저장된 제1 데이터(D1), 1213 하위 페이지에 저장된 제2 데이터(D2) 그리고 2111 하위 페이지에 저장된 제3 데이터(D3)를 배타적 논리합(XOR) 연산하여 제1 패리티 데이터(PD1)를 생성할 수 있다. 그리고 컨트롤러(110)는 제1 패리티 데이터(PD1)를 2213 하위 페이지에 저장할 수 있다.
설명의 편의를 위해서, 제1 데이터(D1)가 1111 하위 페이지에, 제2 데이터(D2)가 1213 하위 페이지에, 제3 데이터(D3)가 2111 하위 페이지에 그리고 제1 패리티 데이터(PD1)가 2213 하위 페이지에 저장되는 것이 예시되었다. 그러나, 제1 데이터(D1), 제2 데이터(D2), 제3 데이터(D3)가 저장되는 하위 페이지가 가변되면, 데이터(D1, D2 그리고 D3)가 저장되지 않는 나머지 하위 페이지에 제1 페이지 유닛(PU1)의 패리티 데이터(PD1)가 저장될 수 있음은 잘 이해될 것이다.
도 8은 본 발명의 실시 예에 따른 데이터 저장 장치를 포함하는 데이터 처리 시스템을 예시적으로 보여주는 블럭도이다. 도 8을 참조하면, 데이터 처리 시스템(1000)은 호스트 장치(1100)와 데이터 저장 장치(1200)를 포함할 수 있다.
데이터 저장 장치(1200)의 컨트롤러(1210)는 도 3 또는 도 6을 참조하여 설명된 바와 같이, 블럭 유닛과 블럭 유닛 내에서 서로 다른 워드 라인들에 연결된 페이지들을 페이지 유닛으로 구성할 수 있다.
컨트롤러(1210)는 호스트 인터페이스 유닛(1211), 컨트롤 유닛(1212), 메모리 인터페이스 유닛(1213), 랜덤 액세스 메모리(1214) 그리고 에러 정정 코드(ECC) 유닛(1215)을 포함할 수 있다.
컨트롤 유닛(1212)은 호스트 장치(1100)의 요청에 응답하여 컨트롤러(1210)의 제반 동작을 제어하도록 구성될 수 있다. 컨트롤 유닛(1212)은 불휘발성 메모리 장치(1220)를 제어하기 위한 펌웨어 또는 소프트웨어를 구동할 수 있다.
랜덤 액세스 메모리(1214)는 컨트롤 유닛(1212)의 동작 메모리(working memory)로서 이용될 수 있다. 랜덤 액세스 메모리(1214)는 불휘발성 메모리 장치(1220)로부터 읽혀진 데이터 또는 호스트 장치(1100)로부터 제공된 데이터를 임시로 저장하는 데이터 버퍼 메모리로서 이용될 수 있다.
호스트 인터페이스 유닛(1211)은 호스트 장치(1100)와 컨트롤러(1210)를 인터페이싱할 수 있다. 예를 들면, 호스트 인터페이스 유닛(1211)은 USB(universal serial bus) 프로토콜, UFS(universal flash storage) 프로토콜, MMC(multi-media card) 프로토콜, PCI(peripheral component interconnection) 프로토콜, PCI-E(PCI-Express) 프로토콜, PATA(parallel advanced technology attachment) 프로토콜, SATA(serial advanced technology attachment) 프로토콜, SCSI(small computer system interface) 프로토콜 그리고 SAS(serial attached SCSI) 프로토콜 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 통해 호스트 장치(1100)와 통신할 수 있다.
메모리 인터페이스 유닛(1213)은 컨트롤러(1210)와 불휘발성 메모리 장치(1220)를 인터페이싱할 수 있다. 메모리 인터페이스 유닛(1213)은 불휘발성 메모리 장치(1220)에 커맨드 그리고 어드레스를 제공할 수 있다. 그리고 메모리 인터페이스 유닛(1213)은 불휘발성 메모리 장치(1220)와 데이터를 주고 받을 수 있다.
에러 정정 코드 유닛(1215)은 불휘발성 메모리 장치(1220)로부터 독출된 데이터의 에러를 검출할 수 있다. 그리고 에러 정정 코드 유닛(1215)은 검출된 에러가 정정 범위 내이면, 검출된 에러를 정정할 수 있다.
불휘발성 메모리 장치(1220)는 데이터 저장 장치(1200)의 저장 매체로 사용될 수 있다. 불휘발성 메모리 장치(1220)는 복수의 불휘발성 메모리 칩들(또는 다이들(dies))(NVM_1~NVM_k)을 포함할 수 있다.
컨트롤러(1210) 그리고 불휘발성 메모리 장치(1220)는 다양한 데이터 저장 장치 중 어느 하나로 제조될 수 있다. 예를 들면, 컨트롤러(1210) 그리고 불휘발성 메모리 장치(1220)는 하나의 반도체 장치로 집적되어 MMC, eMMC, RS-MMC, micro-MMC 형태의 멀티미디어 카드(multi-media card), SD, mini-SD, micro-SD 형태의 시큐어 디지털(secure digital) 카드, USB(universal serial bus) 저장 장치, UFS(universal flash storage) 장치, PCMCIA(personal computer memory card international association) 카드, CF(compact flash) 카드, 스마트 미디어(smart media) 카드, 메모리 스틱(memory stick) 중 어느 하나로 제조될 수 있다.
도 9는 본 발명의 실시 예에 따른 솔리드 스테이트 드라이브(SSD)를 포함하는 데이터 처리 시스템을 예시적으로 보여주는 블럭도이다. 도 9를 참조하면, 데이터 처리 시스템(2000)은 호스트 장치(2100)와 솔리드 스테이트 드라이브(solid state drive, 이하, SSD라 칭함, 2200)를 포함할 수 있다.
SSD(2200)는 SSD 컨트롤러(2210), 버퍼 메모리 장치(2220), 불휘발성 메모리 장치들(2231~223n), 전원 공급기(2240), 신호 커넥터(2250) 그리고 전원 커넥터(2260)를 포함할 수 있다.
SSD 컨트롤러(2210)는 호스트 장치(2100)로부터의 요청에 응답하여 불휘발성 메모리 장치들(2231~223n)을 액세스할 수 있다. SSD 컨트롤러(2210)는 도 3 또는 도 6을 참조하여 설명된 바와 같이, 블럭 유닛과 블럭 유닛 내에서 서로 다른 워드 라인들에 연결된 페이지들을 페이지 유닛으로 구성할 수 있다.
버퍼 메모리 장치(2220)는 불휘발성 메모리 장치들(2231~223n)에 저장될 데이터를 임시 저장할 수 있다. 또한, 버퍼 메모리 장치(2220)는 불휘발성 메모리 장치들(2231~223n)로부터 읽혀진 데이터를 임시 저장할 수 있다. 버퍼 메모리 장치(2220)에 임시 저장된 데이터는 SSD 컨트롤러(2210)의 제어에 따라 호스트 장치(2100) 또는 불휘발성 메모리 장치들(2231~223n)로 전송될 수 있다.
불휘발성 메모리 장치들(2231~223n)은 SSD(2200)의 저장 매체로 사용될 수 있다. 불휘발성 메모리 장치들(2231~223n) 각각은 복수의 채널들(CH1~CHn)을 통해 SSD 컨트롤러(2210)와 연결될 수 있다. 하나의 채널에는 하나 또는 그 이상의 불휘발성 메모리 장치가 연결될 수 있다. 하나의 채널에 연결되는 불휘발성 메모리 장치들은 동일한 신호 버스 그리고 데이터 버스에 연결될 수 있다.
전원 공급기(2240)는 전원 커넥터(2260)를 통해 입력된 전원(PWR)을 SSD(2200) 내부에 제공할 수 있다. 전원 공급기(2240)는 보조 전원 공급기(2241)를 포함할 수 있다. 보조 전원 공급기(2241)는 서든 파워 오프(sudden power off)가 발생되는 경우, SSD(2200)가 정상적으로 종료될 수 있도록 전원을 공급하도록 구성될 수 있다. 보조 전원 공급기(2241)는 전원(PWR)을 충전할 수 있는 대용량 캐패시터들(capacitors)을 포함할 수 있다.
SSD 컨트롤러(2210)는 신호 커넥터(2250)를 통해서 호스트 장치(2100)와 신호(SGL)를 주고 받을 수 있다. 여기에서, 신호(SGL)는 커맨드, 어드레스, 데이터 등이 포함될 수 있다. 신호 커넥터(2250)는 호스트 장치(2100)와 SSD(2200)의 인터페이스 방식에 따라 PATA(parallel advanced technology attachment), SATA(serial advanced technology attachment), SCSI(small computer system interface), SAS(serial attached SCSI), PCI(peripheral component interconnection), PCI-E(PCI Express) 등의 커넥터로 구성될 수 있다.
도 10은 도 9에 도시된 SSD 컨트롤러를 예시적으로 보여주는 블럭도이다. 도 10을 참조하면, SSD 컨트롤러(2210)는 메모리 인터페이스 유닛(2211), 호스트 인터페이스 유닛(2212), 에러 정정 코드(ECC) 유닛(2213), 컨트롤 유닛(2214) 그리고 랜덤 액세스 메모리(2215)를 포함할 수 있다.
메모리 인터페이스 유닛(2211)은 불휘발성 메모리 장치들(2231~223n)에 커맨드 그리고 어드레스와 같은 제어 신호를 제공할 수 있다. 그리고 메모리 인터페이스 유닛(2211)은 불휘발성 메모리 장치들(2231~223n)과 데이터를 주고 받을 수 있다. 메모리 인터페이스 유닛(2211)은 컨트롤 유닛(2214)의 제어에 따라 버퍼 메모리 장치(2220)로부터 전달된 데이터를 각각의 채널들(CH1~CHn)로 스캐터링(Scattering)할 수 있다. 그리고 메모리 인터페이스 유닛(2211)은 컨트롤 유닛(2214)의 제어에 따라 불휘발성 메모리 장치들(2231~223n)로부터 읽혀진 데이터를 버퍼 메모리 장치(2220)로 전달할 수 있다.
호스트 인터페이스 유닛(2212)은 호스트 장치(2100)의 프로토콜에 대응하여 SSD(2200)와의 인터페이싱을 제공할 수 있다. 예를 들면, 호스트 인터페이스(2212)는 PATA(parallel advanced technology attachment), SATA(serial advanced technology attachment), SCSI(small computer system interface), SAS(serial attached SCSI), PCI(peripheral component interconnection), PCI-E(PCI Expresss) 프로토콜들 중 어느 하나를 통해 호스트 장치(2100)와 통신할 수 있다. 또한, 호스트 인터페이스 유닛(2212)은 호스트 장치(2100)가 SSD(2200)를 하드 디스크 드라이브(HDD)로 인식하도록 지원하는 디스크 에뮬레이션(disk emulation) 기능을 수행할 수 있다.
ECC 유닛(2213)은 불휘발성 메모리 장치들(2231~223n)로 전송되는 데이터에 근거하여 패리티 데이터를 생성할 수 있다. 생성된 패리티 데이터는 데이터와 함께 불휘발성 메모리(2231~223n)에 저장될 수 있다. ECC 유닛(2213)은 불휘발성 메모리 장치들(2231~223n)로부터 읽혀진 데이터의 에러를 검출할 수 있다. 만약, 검출된 에러가 정정 범위 내이면, ECC 유닛(2213)은 검출된 에러를 정정할 수 있다.
컨트롤 유닛(2214)은 호스트 장치(2100)로부터 입력된 신호(SGL)를 분석하고 처리할 수 있다. 컨트롤 유닛(2214)은 SSD(2200)를 구동하기 위한 펌웨어 또는 소프트웨어에 따라서 버퍼 메모리 장치(2220) 그리고 불휘발성 메모리 장치들(2231~223n)의 동작을 제어할 수 있다. 랜덤 액세스 메모리(2215)는 이러한 펌웨어 또는 소프트웨어를 구동하기 위한 동작 메모리로서 사용될 수 있다.
도 11은 본 발명의 실시 예에 따른 데이터 저장 장치가 장착되는 컴퓨터 시스템을 예시적으로 보여주는 블럭도이다. 도 11을 참조하면, 컴퓨터 시스템(3000)은 시스템 버스(3700)에 전기적으로 연결되는 네트워크 어댑터(3100), 중앙 처리 장치(3200), 데이터 저장 장치(3300), 램(3400), 롬(3500) 그리고 사용자 인터페이스(3600)를 포함할 수 있다. 여기에서, 데이터 저장 장치(3300)는 도 1에 도시된 데이터 저장 장치(100), 도 8에 도시된 데이터 저장 장치(1200) 또는 도 9에 도시된 SSD(2200)로 구성될 수 있다.
네트워크 어댑터(3100)는 컴퓨터 시스템(3000)과 외부의 네트워크들 사이의 인터페이싱을 제공할 수 있다. 중앙 처리 장치(3200)는 램(3400)에 상주하는 운영 체제(Operating System)나 응용 프로그램(Application Program)을 구동하기 위한 제반 연산 처리를 수행할 수 있다.
데이터 저장 장치(3300)는 컴퓨터 시스템(3000)에서 필요한 제반 데이터를 저장할 수 있다. 예를 들면, 컴퓨터 시스템(3000)을 구동하기 위한 운영 체제(Operating System), 응용 프로그램(Application Program), 다양한 프로그램 모듈(Program Module), 프로그램 데이터(Program data), 그리고 유저 데이터(User data) 등이 데이터 저장 장치(3300)에 저장될 수 있다.
램(3400)은 컴퓨터 시스템(3000)의 동작 메모리로서 사용될 수 있다. 부팅 시에 램(3400)에는 데이터 저장 장치(3300)로부터 읽혀진 운영 체제(Operating System), 응용 프로그램(Application Program), 다양한 프로그램 모듈(Program Module)과 프로그램들의 구동에 소요되는 프로그램 데이터(Program data)가 로드될 수 있다. 롬(3500)에는 운영 체제(Operating System)가 구동되기 이전부터 활성화되는 기본적인 입출력 시스템인 바이오스(BIOS: Basic Input/Output System)가 저장될 수 있다. 유저 인터페이스(3600)를 통해서 컴퓨터 시스템(3000)과 사용자 사이의 정보 교환이 이루어질 수 있다.
이상에서, 본 발명은 구체적인 실시 예를 통해 설명되고 있으나, 본 발명은 그 범위에서 벗어나지 않는 한도 내에서 여러 가지로 변형할 수 있음은 잘 이해될 것이다. 그러므로, 본 발명의 범위는 상술한 실시 예에 국한되어 정해져서는 안되며, 후술하는 특허청구범위 그리고 이와 균등한 것들에 의해 정해져야 한다. 본 발명의 범위 또는 기술적 사상을 벗어나지 않고 본 발명의 구조가 다양하게 수정되거나 변경될 수 있음은 잘 이해될 것이다.
100 : 데이터 저장 장치
110 : 컨트롤러
111 : 컨트롤 유닛
113 : 랜덤 액세스 메모리
120 : 저장 매체
121~125 : 불휘발성 메모리 장치

Claims (17)

  1. 제1 플레인의 제1 워드 라인에 연결된 페이지와 제2 플레인의 제2 워드 라인에 연결된 페이지를 제1 페이지 액세스 유닛으로 구성하고, 그리고
    상기 제1 플레인의 제2 워드 라인에 연결된 페이지와 상기 제2 플레인의 제1 워드 라인에 연결된 페이지를 제2 페이지 액세스 유닛으로 구성하는 데이터 저장 장치의 동작 방법.
  2. 제1항에 있어서,
    상기 제1 그리고 제2 플레인들의 상기 제2 워드 라인들 각각은 상기 제1 그리고 제2 플레인들의 상기 제1 워드 라인들 각각에 물리적 또는 논리적 오름 차순으로 연속되는 데이터 저장 장치의 동작 방법.
  3. 제1항에 있어서,
    상기 제1 페이지 액세스 유닛을 구성하는 상기 제1 페이지와 상기 제2 페이지에 저장될 데이터에 대해서 제1 패리티 데이터를 생성하고, 그리고
    상기 제2 페이지 액세스 유닛을 구성하는 상기 제1 페이지와 상기 제2 페이지에 저장될 데이터에 대해서 제2 패리티 데이터를 생성하는 것을 더 포함하는 데이터 저장 장치의 동작 방법.
  4. 제3항에 있어서,
    상기 제1 그리고 제2 패리티 데이터는 배타적 논리합 연산을 통해서 생성되는 데이터 저장 장치의 동작 방법.
  5. 제1항에 있어서,
    상기 제1 그리고 제2 플레인들 각각의 메모리 블럭들 중에서 동일한 블럭 어드레스를 갖는 메모리 블럭들을 하나의 블럭 액세스 유닛으로 구성하는 것을 더 포함하는 데이터 저장 장치의 동작 방법.
  6. 제5항에 있어서,
    상기 제1 그리고 제2 페이지 액세스 유닛들은 상기 블럭 액세스 유닛 내에서 구성되는 데이터 저장 장치의 동작 방법.
  7. 제1 플레인의 제1 워드 라인에 연결된 제1 논리 페이지와 제2 플레인의 제2 워드 라인에 연결된 제1 논리 페이지를 제1 페이지 액세스 유닛으로 구성하고,
    상기 제1 플레인의 상기 제1 워드 라인에 연결된 제2 논리 페이지와 상기 제2 플레인의 상기 제2 워드 라인에 연결된 제2 논리 페이지를 제2 페이지 액세스 유닛으로 구성하고,
    상기 제1 플레인의 제2 워드 라인에 연결된 제1 논리 페이지와 상기 제2 플레인의 제1 워드 라인에 연결된 제1 논리 페이지를 제3 페이지 액세스 유닛으로 구성하고, 그리고
    상기 제1 플레인의 상기 제2 워드 라인에 연결된 제2 논리 페이지와 상기 제2 플레인의 상기 제1 워드 라인에 연결된 제2 논리 페이지를 제4 페이지 액세스 유닛으로 구성하는 데이터 저장 장치의 동작 방법.
  8. 제7항에 있어서,
    상기 제1 그리고 제2 플레인들의 상기 제2 워드 라인들 각각은 상기 제1 그리고 제2 플레인들의 상기 제1 워드 라인들 각각에 물리적 또는 논리적 오름 차순으로 연속되는 데이터 저장 장치의 동작 방법.
  9. 제7항에 있어서,
    상기 제1 페이지 액세스 유닛, 상기 제2 페이지 액세스 유닛, 상기 제3 페이지 액세스 유닛 그리고 상기 제4 페이지 액세스 유닛 각각에 대해서 패리티 데이터를 생성하는 것을 더 포함하는 데이터 저장 장치의 동작 방법.
  10. 제7항에 있어서,
    상기 제1 그리고 제2 플레인들 각각의 메모리 블럭들 중에서 동일한 블럭 어드레스를 갖는 메모리 블럭들을 하나의 블럭 액세스 유닛으로 구성하는 것을 더 포함하는 데이터 저장 장치의 동작 방법.
  11. 제10항에 있어서,
    상기 제1 내지 제4 페이지 액세스 유닛들은 상기 블럭 액세스 유닛 내에서 구성되는 데이터 저장 장치의 동작 방법.
  12. 제1 그리고 제2 플레인들로 구성된 제1 그리고 제2 불휘발성 메모리 장치들; 그리고
    상기 제1 그리고 제2 불휘발성 메모리 장치를 액세스하기 위한 액세스 유닛을 구성하는 컨트롤러를 포함하되,
    상기 컨트롤러는, 상기 제1 그리고 상기 제2 불휘발성 메모리 장치들 각각의 상기 제1 그리고 상기 제2 플레인들의 서로 다른 워드 라인에 연결된 페이지들을, 상기 제1 그리고 상기 제2 불휘발성 메모리 장치의 순서와 상기 제1 그리고 상기 제2 플레인들의 순서대로 교번하여 페이지 액세스 유닛을 구성하는 데이터 저장 장치.
  13. 제12항에 있어서,
    상기 제1 그리고 상기 제2 불휘발성 메모리 장치들 각각의 상기 제1 그리고 상기 제2 플레인들은, 제1 워드 라인에 연결된 제1 페이지들과, 제2 워드 라인에 연결된 제2 페이지들로 각각 구성되되,
    상기 컨트롤러는, 상기 제1 불휘발성 메모리 장치의 상기 제1 플레인의 상기 제1 페이지, 상기 제1 불휘발성 메모리 장치의 상기 제2 플레인의 상기 제2 페이지, 상기 제2 불휘발성 메모리 장치의 상기 제1 플레인의 상기 제1 페이지 그리고 상기 제2 불휘발성 메모리 장치의 상기 제2 플레인의 상기 제2 페이지로 상기 페이지 액세스 유닛을 구성하는 데이터 저장 장치.
  14. 제13항에 있어서,
    상기 제2 워드 라인은 상기 제1 워드 라인에 물리적 또는 논리적 오름 차순으로 연속되는 데이터 저장 장치.
  15. 제12항에 있어서,
    상기 제1 그리고 제2 불휘발성 메모리 장치들 각각의 상기 제1 그리고 상기 제2 플레인들은, 제1 워드 라인에 연결된 제1 그리고 제2 논리 페이지들과, 제2 워드 라인에 연결된 제1 그리고 제2 논리 페이지들로 구성되되,
    상기 컨트롤러는, 상기 제1 불휘발성 메모리 장치의 상기 제1 플레인의 상기 제1 워드 라인에 연결된 상기 제1 논리 페이지, 상기 제1 불휘발성 메모리 장치의 상기 제2 플레인의 상기 제2 워드 라인에 연결된 상기 제1 논리 페이지, 상기 제2 불휘발성 메모리 장치의 상기 제1 플레인의 상기 제1 워드 라인에 연결된 상기 제1 논리 페이지 그리고 상기 제2 불휘발성 메모리 장치의 상기 제2 플레인의 상기 제2 워드 라인에 연결된 상기 제1 논리 페이지로 상기 페이지 액세스 유닛을 구성하는 데이터 저장 장치.
  16. 제12항에 있어서,
    상기 컨트롤러는, 상기 제1 그리고 상기 제2 불휘발성 메모리 장치들 각각의 상기 제1 그리고 상기 제2 플레인들 각각의 메모리 블럭들 중에서 동일한 블럭 어드레스를 갖는 메모리 블럭들을 하나의 블럭 액세스 유닛으로 구성하는 데이터 저장 장치.
  17. 제16항에 있어서,
    상기 컨트롤러는 상기 블럭 액세스 유닛 내에서 상기 페이지 액세스 유닛을 구성하는 데이터 저장 장치.
KR1020150019614A 2015-02-09 2015-02-09 데이터 저장 장치 그리고 그것의 동작 방법 KR20160097657A (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020150019614A KR20160097657A (ko) 2015-02-09 2015-02-09 데이터 저장 장치 그리고 그것의 동작 방법
US14/715,245 US9977735B2 (en) 2015-02-09 2015-05-18 Data storage device and operating method thereof

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020150019614A KR20160097657A (ko) 2015-02-09 2015-02-09 데이터 저장 장치 그리고 그것의 동작 방법

Publications (1)

Publication Number Publication Date
KR20160097657A true KR20160097657A (ko) 2016-08-18

Family

ID=56566868

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020150019614A KR20160097657A (ko) 2015-02-09 2015-02-09 데이터 저장 장치 그리고 그것의 동작 방법

Country Status (2)

Country Link
US (1) US9977735B2 (ko)
KR (1) KR20160097657A (ko)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101877824B1 (ko) * 2018-02-12 2018-07-12 엣센클라우드 주식회사 보조 기억 장치
US10621036B2 (en) 2017-10-19 2020-04-14 SK Hynix Inc. Memory system and operation method thereof
US10776027B2 (en) 2017-12-18 2020-09-15 SK Hynix Inc. Storage device and method of operating the same
US11620057B2 (en) 2020-11-16 2023-04-04 Samsung Electronics Co., Ltd. Storage device and operating method thereof

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI658402B (zh) * 2017-07-20 2019-05-01 群聯電子股份有限公司 資料寫入方法、記憶體控制電路單元及記憶體儲存裝置
KR102602990B1 (ko) * 2018-06-27 2023-11-17 에스케이하이닉스 주식회사 전원 공급 장치 및 이를 포함하는 전자 장치
CN110460229B (zh) * 2019-08-26 2021-01-12 哈尔滨工业大学 模块化多电平变频器启动电路及其启动与低速运行方法
KR20210128224A (ko) * 2020-04-16 2021-10-26 에스케이하이닉스 주식회사 스토리지 장치 및 그것의 동작 방법

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002063069A (ja) * 2000-08-21 2002-02-28 Hitachi Ltd メモリ制御装置、データ処理システム及び半導体装置
JP2008084184A (ja) * 2006-09-28 2008-04-10 Toshiba Corp メモリコントローラ
KR101566467B1 (ko) 2011-11-02 2015-11-05 엠파이어 테크놀로지 디벨롭먼트 엘엘씨 데이터 복원을 용이하게 하기 위한 트리플 패리티 인코딩
KR20130072667A (ko) * 2011-12-22 2013-07-02 에스케이하이닉스 주식회사 반도체 메모리 장치 및 이의 동작방법
KR101891164B1 (ko) * 2012-04-17 2018-08-23 삼성전자주식회사 프로그램 스케줄러를 포함하는 플래시 메모리 장치

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10621036B2 (en) 2017-10-19 2020-04-14 SK Hynix Inc. Memory system and operation method thereof
US10776027B2 (en) 2017-12-18 2020-09-15 SK Hynix Inc. Storage device and method of operating the same
KR101877824B1 (ko) * 2018-02-12 2018-07-12 엣센클라우드 주식회사 보조 기억 장치
US11620057B2 (en) 2020-11-16 2023-04-04 Samsung Electronics Co., Ltd. Storage device and operating method thereof

Also Published As

Publication number Publication date
US20160232086A1 (en) 2016-08-11
US9977735B2 (en) 2018-05-22

Similar Documents

Publication Publication Date Title
US9659638B1 (en) Data storage device and the operating method thereof
KR20170053278A (ko) 데이터 저장 장치 및 그것의 동작 방법
KR102565918B1 (ko) 데이터 저장 장치 및 그것의 동작방법
KR102419036B1 (ko) 데이터 저장 장치 및 그것의 동작 방법
US9977735B2 (en) Data storage device and operating method thereof
KR102233400B1 (ko) 데이터 저장 장치 및 그것의 동작 방법
KR20200095103A (ko) 데이터 저장 장치 및 그 동작 방법
KR102592803B1 (ko) 데이터 저장 장치 및 그것의 동작 방법
KR20140044070A (ko) 버퍼 메모리 장치를 포함하는 데이터 저장 장치
KR20200085967A (ko) 데이터 저장 장치 및 그 동작 방법
US20200218653A1 (en) Controller, data storage device, and operating method thereof
KR20190083148A (ko) 데이터 저장 장치 및 그것의 동작 방법 및 그것을 포함하는 데이터 처리 시스템
KR20160105625A (ko) 데이터 저장 장치 및 그것의 동작 방법
KR20170094674A (ko) 데이터 저장 장치
KR20210144249A (ko) 저장 장치 및 이의 동작 방법
KR20190006677A (ko) 데이터 저장 장치 및 그것의 동작 방법
US9837166B2 (en) Data storage device and operating method thereof
KR102645786B1 (ko) 컨트롤러, 메모리 시스템 및 그것의 동작 방법
KR20210156010A (ko) 저장 장치 및 그 동작 방법
KR20210068734A (ko) 데이터 저장 장치 및 그것의 동작 방법
KR102469174B1 (ko) 데이터 저장 장치 및 그것의 동작 방법
US9773561B1 (en) Nonvolatile memory device and data storage device including the same
US10073637B2 (en) Data storage device based on a descriptor and operating method thereof
KR20190041082A (ko) 데이터 저장 장치 및 그것의 동작 방법
KR20190128498A (ko) 메모리 시스템, 그것의 동작 방법 및 전자 장치

Legal Events

Date Code Title Description
WITN Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid