KR20150091706A

KR20150091706A - Nitride semiconductor and method thereof

Info

Publication number: KR20150091706A
Application number: KR1020140012239A
Authority: KR
Inventors: 조성무; 김준호; 김재무; 장태훈; 황의진
Original assignee: 엘지전자 주식회사
Priority date: 2014-02-03
Filing date: 2014-02-03
Publication date: 2015-08-12

Abstract

본 명세서는, 질화물 반도체 소자 및 제작 방법에 관한 것으로, Mg_xN_y/GaN 초격자 버퍼층(SLs buffer, Super-lattices buffer)를 사용함으로써 GaN 채널의 결정성을 향상시키고, Mg_xN_y의 에셉터(acceptor) 트랩(trap)에 의한 누설 전류를 최소화하고, p-GaN 게이트 층을 사용하여 노멀리-오프(normally-off) 특성을 가지는 질화물 반도체 소자 및 그 제조 방법을 제공한다.
이를 위하여, 일 실시예에 따른 반도체 소자는, 버퍼층; 상기 버퍼층 상에 형성된 초격자 버퍼층; 상기 초격자 버퍼층 상에 형성된 GaN 채널층; 상기 GaN 채널층 상에 형성된 AlGaN 장벽층; 및 상기 AlGaN 장벽층 상에 형성된 p-GaN 게이트 층을 포함하되, 상기 초격자 버퍼층은, 서로 다른 제 1 박막층 및 제 2 박막층이 적층된 이중 박막층이 복수 개 적층되어 형성된 것일 수 있다.In the present specification relates to a nitride semiconductor device and a manufacturing method, by using the Mg _x N _y / GaN superlattice buffer layer (SLs buffer, Super-lattices buffer) to improve the crystallinity of the GaN channel, Mg _x N _y A nitride semiconductor device having minimized leakage current due to an acceptor trap and having a normally-off characteristic using a p-GaN gate layer, and a method of manufacturing the same.
To this end, a semiconductor device according to an embodiment includes a buffer layer; A superlattice buffer layer formed on the buffer layer; A GaN channel layer formed on the superlattice buffer layer; An AlGaN barrier layer formed on the GaN channel layer; And a p-GaN gate layer formed on the AlGaN barrier layer. The superlattice buffer layer may be formed by stacking a plurality of first thin film layers and a second thin film layer stacked on the first thin film layer and the second thin film layer.

Description

[0001] NITRIDE SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTURING [0002]

본 명세서는 반도체 소자 및 그 제조방법에 관한 것이다.TECHNICAL FIELD [0001] The present invention relates to a semiconductor device and a manufacturing method thereof.

Green energy 가 강조되면서 전력 반도체의 중요성이 더 높아지고 있다. 전기 자동차, 에어컨, 냉장고등의 인버터에 사용되는 전력 반도체는 현재 Silicon으로 제작 되고 있다. 하지만 새로운 물질의 질화물 반도체는 실리콘에 비해 높은 임계 전계, 낮은 on저항, 고온과 고주파 동작 특성이 주목되는 것으로써 차세대 전력 반도체 소자의 재료로 선행 연구되고 있다.With the emphasis on green energy, the importance of power semiconductors is growing. Power semiconductors used in inverters such as electric vehicles, air conditioners and refrigerators are currently being manufactured by Silicon. However, nitride semiconductors of new materials are attracting attention as high critical electric field, low on resistance, high temperature and high frequency operation characteristics as compared with silicon and are being studied as materials of next generation power semiconductor devices.

고출력 전력 소자에는 최근에 주류로, 크게 MOSFET와 IGBT가 있으며, GaN 계열로도 HEMT, HFET 및 MOSFET등의 소자가 연구되어 지고 있다. Recently, mainstream power MOSFETs and IGBTs have been widely used in high output power devices, and devices such as HEMTs, HFETs, and MOSFETs have been studied in GaN series.

HEMT의 경우, 높은 전자의 이동도를 이용하여, 고주파 특성의 통신소자 등에 이용되어 지고 있다.In the case of HEMTs, high-electron mobility is used for communication devices having high-frequency characteristics.

또한, HEMT는 전력용 반도체 및 고주파 특성의 통신소자 등에 이용되어 지고 있다. 최근에는 하이브리드/연료 전지 자동차의 개발이 진행되고 있으며, 국외 여러 기업에서 하이브리드 자동차를 출시하고 있다. 하이브리드 자동차내 모터와 발전기(generator)를 연결하는 voltage booster converter 및 inverter내 반도체 스위치는 엔진에서 발생하는 열로 인하여 고온에서 신뢰적인 동작을 요구한다. GaN는 와이드 밴드갭으로 인하여 신뢰적인 고온 동작이 가능하며, 하이브리드 자동차내 차세대 반도체 스위치로 적합하다. In addition, HEMTs have been used for power semiconductor devices and communication devices with high frequency characteristics. In recent years, hybrid / fuel cell vehicles are being developed, and hybrid cars are being launched by many overseas companies. A voltage booster converter that connects a motor and a generator in a hybrid vehicle and a semiconductor switch in the inverter require reliable operation at high temperatures due to the heat generated by the engine. The wide bandgap of GaN enables reliable high temperature operation and is suitable as a next-generation semiconductor switch in hybrid vehicles.

그 중 일본 Furukawa Electric이 AlGaN/GaN 고전자 이동도 트랜지스터 (high-electron-mobility transistor, HEMT) discrete를 발표하였으며, 750 V의 높은 항복 전압과 6.3 mΩ-cm2의 낮은 온-저항을 가져 기존 Si MOSFET, Si superjunction MOSFET 및 SiC MESFET에 비하여 우수한 특성을 가짐을 증명하였다. 또한 발표된 GaN discrete는 225℃의 고온에서도 안정적인 스위칭 동작을 하였다.Among them, Furukawa Electric of Japan has announced the discrete high-electron-mobility transistor (HEMT) of AlGaN / GaN. It has high breakdown voltage of 750 V and low on-resistance of 6.3 mΩ-cm2, , Si superjunction MOSFET and SiC MESFET. In addition, GaN discrete was stable at a high temperature of 225 ℃.

도 1은 이종접합 전계 효과 트랜지스터(HFET)의 일반적인 구조를 나타내는 예시도이다.BRIEF DESCRIPTION OF THE DRAWINGS Figure 1 is an exemplary diagram illustrating the general structure of a heterojunction field effect transistor (HFET).

도 1을 참조하면, 일반적인 HFET는 드레인 전극에서 소스 전극으로 흐르는 2DEG 전류를 쇼트키(schottky) 게이트 전극을 통해 스위칭(switching) 동작을 할 수 있다.Referring to FIG. 1, a general HFET can switch a 2DEG current flowing from a drain electrode to a source electrode through a schottky gate electrode.

일반적인 HFET(10)는 기판(미도시), 상기 기판상에 형성된 제 1 GaN층(11), 상기 제 1 GaN층 상에 형성되는 AlGaN층(12), 상기 AlGaN층 상에 형성되는 제 2 GaN층(13), 상기 제 2 GaN층 상에 형성되는 게이트 전극(14), 소스 전극(15) 및 드레인 전극(16)을 포함할 수 있다.A general HFET 10 includes a substrate (not shown), a first GaN layer 11 formed on the substrate, an AlGaN layer 12 formed on the first GaN layer, a second GaN layer 12 formed on the AlGaN layer, A layer 13, a gate electrode 14, a source electrode 15 and a drain electrode 16 formed on the second GaN layer.

한편, 이러한 종류의 HFET 소자는 전압, 전류 특성에서 우수하여 고출력 전력 소자로 사용하기 위해 많은 시도가 이루어지고 있으나, MOSFET 및 IGBT 등 다른 소자와는 달리 노멀리 온(Normally-on) 형태를 가지는 단점이 있다.On the other hand, this kind of HFET device is excellent in voltage and current characteristics and many attempts have been made to use it as a high output power device. However, unlike other devices such as MOSFET and IGBT, a disadvantage .

본 명세서에 개시된 기술은, 질화물 반도체 소자 및 제작 방법에 관한 것으로, Mg_xN_y/GaN 초격자 버퍼층(SLs buffer, Super-lattices buffer)를 사용함으로써 GaN 채널의 결정성을 향상시키고, Mg_xN_y의 에셉터(acceptor) 트랩(trap)에 의한 누설 전류를 최소화하고, p-GaN 게이트 층을 사용하여 노멀리-오프(normally-off) 특성을 가지는 질화물 반도체 소자 및 그 제조 방법을 제작하는 데 그 목적이 있다.The technique taught in the present specification relates to a nitride semiconductor device and a manufacturing method, by using the Mg _x N _y / GaN superlattice buffer layer (SLs buffer, Super-lattices buffer) to improve the crystallinity of the GaN channel, Mg _x N _a nitride semiconductor device having a normally-off characteristic by using a p-GaN gate layer and a manufacturing method thereof are manufactured by minimizing a leakage current due to an acceptor trap of _y It has its purpose.

상기 목적들을 달성하기 위한 본 명세서에 따른 반도체 소자는, 버퍼층; 상기 버퍼층 상에 형성된 초격자 버퍼층; 상기 초격자 버퍼층 상에 형성된 GaN 채널층; 상기 GaN 채널층 상에 형성된 AlGaN 장벽층; 및 상기 AlGaN 장벽층 상에 형성된 p-GaN 게이트 층을 포함하되, 상기 초격자 버퍼층은, 서로 다른 제 1 박막층 및 제 2 박막층이 적층된 이중 박막층이 복수 개 적층되어 형성된 것일 수 있다.According to an aspect of the present invention, there is provided a semiconductor device comprising: a buffer layer; A superlattice buffer layer formed on the buffer layer; A GaN channel layer formed on the superlattice buffer layer; An AlGaN barrier layer formed on the GaN channel layer; And a p-GaN gate layer formed on the AlGaN barrier layer. The superlattice buffer layer may be formed by stacking a plurality of first thin film layers and a second thin film layer stacked on the first thin film layer and the second thin film layer.

본 명세서와 관련된 일 예로서, 상기 버퍼층의 두께는, 1 nm ~ 7 um인 것일 수 있다.As an example related to the present specification, the thickness of the buffer layer may be 1 nm to 7 um.

본 명세서와 관련된 일 예로서, 상기 버퍼층은, AlN으로 이루어진 AlN 버퍼층 및 AlGaN으로 이루어진 AlGaN 버퍼층 중 적어도 하나를 포함하는 것일 수 있다.As an example related to the present specification, the buffer layer may include at least one of an AlN buffer layer made of AlN and an AlGaN buffer layer made of AlGaN.

본 명세서와 관련된 일 예로서, 상기 AlN 버퍼층은, 서로 다른 온도로 성장된 AlN으로 이루어진 복수의 층을 포함하는 것일 수 있다.As an example related to the present specification, the AlN buffer layer may include a plurality of layers made of AlN grown at different temperatures.

본 명세서와 관련된 일 예로서, 상기 서로 다른 온도로 성장된 AlN으로 이루어진 복수의 층의 개수는, 2 ~ 5인 것일 수 있다.As an example related to the present specification, the number of the plurality of layers made of AlN grown at the different temperatures may be 2 to 5.

본 명세서와 관련된 일 예로서, 상기 AlN 버퍼층은, 저온으로 성장된 제 1 AlN층; 및 상기 제 1 AlN층 상에 형성되고, 고온으로 성장된 제 2 AlN층을 포함하는 것일 수 있다.As one example related to the present specification, the AlN buffer layer includes a first AlN layer grown at a low temperature; And a second AlN layer formed on the first AlN layer and grown at a high temperature.

본 명세서와 관련된 일 예로서, 상기 AlGaN 버퍼층은, Al의 조성이 서로 다른 AlGaN으로 이루어진 복수의 층을 포함하는 것일 수 있다.As one example related to the present specification, the AlGaN buffer layer may include a plurality of layers made of AlGaN having different Al compositions.

본 명세서와 관련된 일 예로서, 상기 Al의 조성이 서로 다른 AlGaN으로 이 루어진 복수의 층의 개수는, 2 ~ 5인 것일 수 있다.As an example related to the present specification, the number of the plurality of layers made of AlGaN having different compositions of Al may be 2 to 5.

본 명세서와 관련된 일 예로서, 상기 AlN 버퍼층 및 상기 AlGaN 버퍼층 중 적어도 하나의 Al 조성은, 적층 방향으로 특정 기울기를 가지고 연속적으로 감소되는 것일 수 있다.As one example related to the present specification, the Al composition of at least one of the AlN buffer layer and the AlGaN buffer layer may be continuously decreased with a specific slope in the stacking direction.

본 명세서와 관련된 일 예로서, 상기 AlN 버퍼층 및 상기 AlGaN 버퍼층 중 적어도 하나의 Al 조성은, 적층 방향으로 불연속적으로 감소되는 것일 수 있다.As one example related to the present specification, the Al composition of at least one of the AlN buffer layer and the AlGaN buffer layer may be discontinuously decreased in the stacking direction.

본 명세서와 관련된 일 예로서, 상기 제 1 박막층 및 상기 제 2 박막층 중 적어도 하나의 두께는, 1 nm ~ 100 nm인 것일 수 있다.In one embodiment of the present invention, the thickness of at least one of the first thin film layer and the second thin film layer may be 1 nm to 100 nm.

본 명세서와 관련된 일 예로서, 상기 제 1 박막층은, Mg_xN_y(0≤x, y≤1)으로 이루어지고, 상기 제 2 박막층은, GaN으로 이루어지는 것일 수 있다.As an example related to the present specification, the first thin film layer may be made of Mg _x N _y (0? _X , y? 1), and the second thin film layer may be made of GaN.

본 명세서와 관련된 일 예로서, 상기 적층되는 이중 박막층의 개수는, 2 ~ 500인 것일 수 있다.As an example related to the present specification, the number of the double thin film layers to be stacked may be 2 to 500.

본 명세서와 관련된 일 예로서, 상기 초격자 버퍼층은, p형 도펀트로 도핑되는 것일 수 있다.As an example related to the present specification, the superlattice buffer layer may be doped with a p-type dopant.

본 명세서와 관련된 일 예로서, 상기 p형 도펀트는, Mg, C 및 Fe 중 적어도 하나인 것일 수 있다.As one example related to the present specification, the p-type dopant may be at least one of Mg, C and Fe.

본 명세서와 관련된 일 예로서, 상기 p형 도펀트의 농도는, 3e¹⁷/cm³ ~ 1e²⁰/cm³ 인 것일 수 있다.As an example related to the present specification, the concentration of the p-type dopant may be 3e ¹⁷ / cm ³ to 1e ²⁰ / cm ³ .

본 명세서와 관련된 일 예로서, 상기 p형 도펀트의 농도는, 상기 초격자 버퍼층의 적층 방향에 따라 감소되는 것일 수 있다.As an example related to the present specification, the concentration of the p-type dopant may be decreased along the stacking direction of the superlattice buffer layer.

본 명세서와 관련된 일 예로서, 상기 GaN 채널층의 두께는, 1um ~ 3um인 것일 수 있다.As an example related to the present specification, the thickness of the GaN channel layer may be 1 um to 3 um.

본 명세서와 관련된 일 예로서, 상기 GaN 채널층은, Mg, C 및 Fe 중 적어도 하나의 도펀트로 도핑되는 것일 수 있다.As an example related to the present specification, the GaN channel layer may be doped with at least one dopant of Mg, C and Fe.

본 명세서와 관련된 일 예로서, 상기 적어도 하나의 도펀트 농도는, 3e¹⁷/cm³ ~ 1e²⁰/cm³인 것일 수 있다.As an example related to the present specification, the at least one dopant concentration may be 3e ¹⁷ / cm ³ to 1e ²⁰ / cm ³ .

본 명세서와 관련된 일 예로서, 상기 AlGaN 장벽층의 두께는, 10nm ~ 30nm인 것일 수 있다.As an example related to the present specification, the thickness of the AlGaN barrier layer may be 10 nm to 30 nm.

본 명세서와 관련된 일 예로서, 상기 AlN층은, 기판 상에 형성되는 것일 수 있다.As one example related to the present specification, the AlN layer may be formed on a substrate.

본 명세서와 관련된 일 예로서, 상기 기판은, Si, SiC, Sapphire 및 GaN 중 적어도 하나로 이루어지는 것일 수 있다.As one example related to the present specification, the substrate may be made of at least one of Si, SiC, Sapphire, and GaN.

본 명세서와 관련된 일 예로서, 상기 반도체 소자는, 상기 p-GaN 게이트 층 상에 형성된 게이트 전극을 더 포함할 수 있다.As an example related to the present specification, the semiconductor device may further include a gate electrode formed on the p-GaN gate layer.

본 명세서와 관련된 일 예로서, 상기 반도체 소자는, 상기 AlGaN 장벽층의 일부 영역 상에 형성되는 드레인 전극 및 소스 전극을 더 포함할 수 있다.As an example related to the present specification, the semiconductor device may further include a drain electrode and a source electrode formed on a part of the AlGaN barrier layer.

본 명세서와 관련된 일 예로서, 상기 반도체 소자는, 상기 AlGaN 장벽층, 상기 소스 전극, 상기 드레인 전극 및 상기 게이트 전극의 일부 영역 상에 형성되는 산화막층을 더 포함할 수 있다.As an example related to the present specification, the semiconductor device may further include an oxide film layer formed on the AlGaN barrier layer, the source electrode, the drain electrode, and a part of the gate electrode.

상기 목적들을 달성하기 위한 본 명세서에 따른 반도체 소자의 제조방법은, 기판 상에 버퍼층을 형성시키는 단계; 상기 버퍼층 상에 초격자 버퍼층을 형성시키는 단계; 상기 초격자 버퍼층 상에 GaN 채널층을 형성시키는 단계; 상기 GaN 채널층 상에 AlGaN 장벽층을 형성시키는 단계; 및 상기 AlGaN 장벽층 상에 p-GaN 게이트 층을 형성시키는 단계를 포함하되, 상기 초격자 버퍼층은, 서로 다른 제 1 박막층 및 제 2 박막층이 적층된 이중 박막층이 복수 개 적층되어 형성된 것일 수 있다.According to another aspect of the present invention, there is provided a method of manufacturing a semiconductor device, including: forming a buffer layer on a substrate; Forming a superlattice buffer layer on the buffer layer; Forming a GaN channel layer on the superlattice buffer layer; Forming an AlGaN barrier layer on the GaN channel layer; And forming a p-GaN gate layer on the AlGaN barrier layer, wherein the superlattice buffer layer is formed by stacking a plurality of first thin film layers and a second thin film layer stacked on the first thin film layer and the second thin film layer.

본 명세서와 관련된 일 예로서, 상기 반도체 소자의 제조방법은, 상기 p-GaN 게이트 층 상에 게이트 전극을 형성시키는 단계를 더 포함할 수 있다.As an example related to the present specification, the method of manufacturing a semiconductor device may further include forming a gate electrode on the p-GaN gate layer.

본 명세서와 관련된 일 예로서, 상기 반도체 소자의 제조방법은, 상기 AlGaN 장벽층의 일부 영역 상에 드레인 전극 및 소스 전극을 형성시키는 단계를 더 포함할 수 있다.As an example related to the present specification, the method of manufacturing a semiconductor device may further include forming a drain electrode and a source electrode on a part of the AlGaN barrier layer.

본 명세서와 관련된 일 예로서, 상기 반도체 소자의 제조방법은, 상기 AlGaN 장벽층, 상기 소스 전극, 상기 드레인 전극 및 상기 게이트 전극의 일부 영역 상에 산화막층을 형성시키는 단계를 더 포함할 수 있다.As an example related to the present specification, the manufacturing method of the semiconductor device may further include forming an oxide film layer on the AlGaN barrier layer, the source electrode, the drain electrode, and a part of the gate electrode.

본 명세서와 관련된 일 예로서, 상기 버퍼층, 상기 초격자 버퍼층, 상기 GaN 채널층, 상기 AlGaN장벽층 및 상기 산화막 층 중 적어도 하나는, 유기 금속 기상 성장법(MOCVD), 분자선 에피성장법(MBE), 힐라이드 기상 성장법(HVPE), PECVD (Plasma-enhanced chemical vapor deposition), 스퍼터링(Sputtering) 및 ALD(atomic layer deposition) 중 적어도 하나를 근거로 형성되는 것일 수 있다.At least one of the buffer layer, the superlattice buffer layer, the GaN channel layer, the AlGaN barrier layer, and the oxide layer may be formed by metal organic chemical vapor deposition (MOCVD), molecular beam epitaxy (MBE) , HILP vapor deposition (HVPE), plasma enhanced chemical vapor deposition (PECVD), sputtering, and atomic layer deposition (ALD).

본 명세서와 관련된 일 예로서, 상기 버퍼층은, AlN으로 이루어진 AlN 버퍼층 및 AlGaN으로 이루어진 AlGaN 버퍼층 중 적어도 하나를 포함할 수 있다.As an example related to the present specification, the buffer layer may include at least one of an AlN buffer layer made of AlN and an AlGaN buffer layer made of AlGaN.

본 명세서에 개시된 일 실시예에 따르면, 질화물 반도체 소자 및 제작 방법에 관한 것으로, Mg_xN_y/GaN 초격자 버퍼층(SLs buffer, Super-lattices buffer)를 사용함으로써 GaN 채널의 결정성을 향상시키고, Mg_xN_y의 에셉터(acceptor) 트랩(trap)에 의한 누설 전류를 최소화하고, p-GaN 게이트 층을 사용하여 노멀리-오프(normally-off) 특성을 가지는 질화물 반도체 소자 및 그 제조 방법을 제공한다.According to one embodiment of the present invention, a nitride semiconductor device and a method of fabricating the same are provided. The Mg _x N _y / GaN super lattice buffer (SLs buffer) A nitride semiconductor device having a normally-off characteristic using a p-GaN gate layer and minimizing a leakage current due to an acceptor trap of Mg _x N _y , and a method of manufacturing the same to provide.

특히, 본 명세서에 개시된 반도체 소자에 따르면, 수직(vertical) 누설 전류를 차단할 수 있는 Mg_xN_y/GaN 초격자 버퍼층을 통하여 에피의 누설 전류를 감소시키고, AlGaN 장벽층(AlGaN active layer 또는 AlGaN barrier)의 2DEG에 의한 전류의 온-오프(on-off) 동작을 p-GaN 게이트층의 pn-junction 특성으로 제어함으로써 고효율 switching 특성을 가지는 반도체 소자를 제공할 수 있는 이점이 있다.Particularly, according to the semiconductor device disclosed in this specification, the leakage current of the epi is reduced through the Mg _x N _y / GaN superlattice buffer layer which can block vertical leakage current, and the AlGaN barrier layer (AlGaN active layer or AlGaN barrier The on-off operation of the current by the 2DEG of the p-GaN gate layer is controlled by the pn-junction characteristic of the p-GaN gate layer, thereby providing a semiconductor device having high efficiency switching characteristics.

도 1은 이종접합 전계 효과 트랜지스터(HFET)의 일반적인 구조를 나타내는 예시도이다.
도 2는 본 명세서에 개시된 일 실시예에 따른 반도체 소자의 구조를 나타내는 예시도이다.
도 3은 본 명세서에 개시된 일 실시예에 따른 Fe 도펀트의 도핑 프로파일을 나타내는 그래프이다.
도 4는 본 명세서에 개시된 또 다른 일 실시예에 따른 Fe 도펀트의 도핑 프로파일을 나타내는 그래프이다.
도 5는 본 명세서에 개시된 일 실시예에 따른 반도체 소자의 제조방법을 나타내는 순서도이다.
도 6a ~ 도 6f는 본 명세서에 개시된 일 실시예에 따른 반도체 소자의 제조방법을 나타내는 예시도이다.BRIEF DESCRIPTION OF THE DRAWINGS Figure 1 is an exemplary diagram illustrating the general structure of a heterojunction field effect transistor (HFET).
2 is an exemplary view showing a structure of a semiconductor device according to an embodiment disclosed herein.
3 is a graph illustrating the doping profile of an Fe dopant according to one embodiment disclosed herein.
4 is a graph depicting the doping profile of an Fe dopant according to another embodiment disclosed herein.
5 is a flowchart showing a method of manufacturing a semiconductor device according to an embodiment disclosed herein.
6A to 6F are views showing an example of a method of manufacturing a semiconductor device according to an embodiment disclosed herein.

본 명세서에 개시된 기술은 이종접합 전계효과 트랜지스터 및 그 제조방법에 적용될 수 있다. 그러나 본 명세서에 개시된 기술은 이에 한정되지 않고, 상기 기술의 기술적 사상이 적용될 수 있는 모든 질화물계 반도체 소자 및 그 제조방법에 적용될 수 있다.The techniques disclosed herein can be applied to a heterojunction field effect transistor and a manufacturing method thereof. However, the technique disclosed in this specification is not limited thereto, and can be applied to all nitride-based semiconductor devices to which the technical idea of the above-described technique can be applied and a manufacturing method thereof.

최근, 질화물(Nitride) 반도체의 성장 기술에 따라, 자외선에서 적색 파장밴드를 포괄하는 발광 다이오드 및 청자색 레이저 다이오드의 개발이 완료되어 이미 신호등, 전광판, 핸드폰 등에 널리 사용되고 있다. In recent years, according to the growth technology of a nitride semiconductor, the development of a light emitting diode and a blue-violet laser diode covering a red wavelength band in ultraviolet rays has been completed and has already been widely used in traffic lights, electric sign boards, mobile phones and the like.

질화물 반도체를 이용한 전력소자는 Si 에 기반을 둔 소자에 비해 switching 속도나 내전압 특성이 우수하고 전류 포화속도가 커서 고출력 고전압용으로 Si 기반소자 들에 비해 많은 장점을 가지고 있다. Compared with Si-based devices, power-supply devices using nitride semiconductors have superior switching speed and withstand voltage characteristics, and have high current saturation rates, which is advantageous over Si-based devices for high-power, high-voltage applications.

즉, 질화물 반도체의 대표격인 GaN은 밴드갭 에너지가 크고 이종 접합을 통해 2차원 2DEG 채널을 형성할 수 있기 때문에 임계 전압이 크고 고속 동작을 할 수 있다. That is, since GaN, which is a typical nitride semiconductor, has a large band gap energy and can form a two-dimensional 2DEG channel through heterojunction, the threshold voltage is large and high-speed operation can be performed.

이러한 고출력, 고속 특성은 높은 동작 전압 및 스위칭 상의 적은 에너지 손실이 요구되는 전력 반도체에 매우 적합하기 때문에 차세대 전력 반도체 재료로써 주목받고 있다. These high power, high speed characteristics are attracting attention as a next generation power semiconductor material because they are well suited for power semiconductors that require high operating voltage and low energy loss on switching.

이런 질화물 기반으로 하는 HFET 를 만들기 위해서는 2DEG 구조를 가지는 에피층을 성장하여야 하는데 이때 사용되는 보통의 기판들은 주로 사파이어, Si, SiC, AlN 등의 기판을 사용한다.In order to fabricate such a nitride-based HFET, an epitaxial layer having a 2DEG structure must be grown. In general, substrates such as sapphire, Si, SiC and AlN are used.

여기서 Si 기판은 대량화가 가능하고 가격이 싼 장점때문에 질화물 전력반도체의 기판으로 많은 장점이 있다. 그러나 Si는 GaN에 비해 열팽창계수가 작아 성장후 cooling down 시에 GaN 층이 tensile stress를 받아 크랙이 발생할 확률이 커지게 된다. Here, Si substrates have many merits as substrates for nitride power semiconductors because they can be mass-produced and have a low cost. However, the thermal expansion coefficient of Si is lower than that of GaN, and the probability of cracking is increased due to the tensile stress of the GaN layer at the time of cooling down after growth.

즉, 화합물 반도체는 일반적으로 이종 기판 위에 사용되므로 격자 상수 차이로 인한 스트레스 및 결함이 발생할 수 있으며, 화합물의 불완전한 결합으로 생기는 결정 결함 등으로 인해 고품질의 에피층을 성장하기 어렵고, 다양한 누설 전류의 경로가 존재하는 단점이 있을 수 있다.That is, since compound semiconductors are generally used on different types of substrates, stress and defects due to difference in lattice constant may occur. It is difficult to grow a high-quality epilayer due to crystal defects caused by incomplete bonding of compounds, There may be a disadvantage in that there is.

본 명세서에 개시된 기술은, Mg_xN_y/GaN 초격자 버퍼층(SLs buffer, Super-lattices buffer)를 사용함으로써 GaN 채널의 결정성을 향상시키고, Mg_xN_y의 에셉터(acceptor) 트랩(trap)에 의한 누설 전류를 최소화하고, p-GaN 게이트 층을 사용하여 노멀리-오프(normally-off) 특성을 가지는 질화물 반도체 소자 및 그 제조 방법을 제공한다.The technique disclosed herein improves the crystallinity of a GaN channel by using a Mg _x N _y / GaN super lattice buffer (SLs buffer) and improves the crystallinity of an Mg _x N _y acceptor trap And a method of manufacturing the nitride semiconductor device, which has a normally-off characteristic by using a p-GaN gate layer.

Mg_xN_y layer의 경우는 균일한 단일 layer를 성장하기 어렵고 island 방식의 layer가 성장이 되기 쉽다. In the case of the Mg _x N _y layer, it is difficult to grow a uniform single layer and the island type layer is likely to grow.

그러나 이 위에 GaN layer를 성장할 경우에는 lateral 성장이 잘 이루어져 성장 방향으로의 전위 전파를 차단할 수 있기 때문에 초격자(superlattice)로 반복 성장이 될 경우 그 위에 고품질의 GaN 채널을 성장할 수 있다. However, when the GaN layer is grown on the GaN layer, the GaN layer can be grown laterally and the GaN layer can be prevented from propagating in the growth direction. Therefore, when the GaN layer is repeatedly grown with the superlattice, a high quality GaN channel can be grown thereon.

따라서 본 명세서에 개시된 기술은, 수직(vertical) 누설 전류를 차단할 수 있는 Mg_xN_y/GaN 초격자 버퍼층을 통하여 에피의 누설 전류를 감소시키고, AlGaN 장벽층(AlGaN active layer 또는 AlGaN barrier)의 2DEG에 의한 전류의 온-오프(on-off) 동작을 p-GaN 게이트층의 pn-junction 특성으로 제어함으로써 고효율 switching 특성을 가지는 반도체 소자를 제공할 수 있는 이점이 있다.Thus, the technique disclosed herein reduces the leakage current of an epi through a Mg _x N _y / GaN superlattice buffer layer that can block vertical leakage currents and reduces the leakage current of the 2DEG of the AlGaN barrier layer (AlGaN active layer or AlGaN barrier) The on-off operation of the current by the p-GaN gate layer is controlled by the pn-junction characteristic of the p-GaN gate layer, thereby providing a semiconductor device having high efficiency switching characteristics.

본 명세서에서 사용되는 기술적 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로, 본 명세서에 개시된 기술의 사상을 한정하려는 의도가 아님을 유의해야 한다. 또한, 본 명세서에서 사용되는 기술적 용어는 본 명세서에서 특별히 다른 의미로 정의되지 않는 한, 본 명세서에 개시된 기술이 속하는 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 의미로 해석되어야 하며, 과도하게 포괄적인 의미로 해석되거나, 과도하게 축소된 의미로 해석되지 않아야 한다. 또한, 본 명세서에서 사용되는 기술적인 용어가 본 명세서에 개시된 기술의 사상을 정확하게 표현하지 못하는 잘못된 기술적 용어일 때에는, 당업자가 올바르게 이해할 수 있는 기술적 용어로 대체되어 이해되어야 할 것이다. 또한, 본 명세서에서 사용되는 일반적인 용어는 사전에 정의되어 있는 바에 따라, 또는 전후 문맥상에 따라 해석되어야 하며, 과도하게 축소된 의미로 해석되지 않아야 한다. It is noted that the technical terms used herein are used only to describe specific embodiments and are not intended to limit the scope of the technology disclosed herein. Also, the technical terms used herein should be interpreted as being generally understood by those skilled in the art to which the presently disclosed subject matter belongs, unless the context clearly dictates otherwise in this specification, Should not be construed in a broader sense, or interpreted in an oversimplified sense. In addition, when a technical term used in this specification is an erroneous technical term that does not accurately express the concept of the technology disclosed in this specification, it should be understood that technical terms which can be understood by a person skilled in the art are replaced. Also, the general terms used in the present specification should be interpreted in accordance with the predefined or prior context, and should not be construed as being excessively reduced in meaning.

또한, 본 명세서에서 사용되는 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 명세서에서, "구성된다" 또는 "포함한다" 등의 용어는 명세서상에 기재된 여러 구성 요소들, 또는 여러 단계들을 반드시 모두 포함하는 것으로 해석되지 않아야 하며, 그 중 일부 구성 요소들 또는 일부 단계들은 포함되지 않을 수도 있고, 또는 추가적인 구성 요소 또는 단계들을 더 포함할 수 있는 것으로 해석되어야 한다. Also, the singular forms "as used herein include plural referents unless the context clearly dictates otherwise. In this specification, the terms "comprising ", or" comprising ", etc. should not be construed as necessarily including the various elements or steps described in the specification, Or may be further comprised of additional components or steps.

또한, 본 명세서에서 사용되는 제1, 제2 등과 같이 서수를 포함하는 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성 요소로 명명될 수 있고, 유사하게 제2 구성 요소도 제1 구성 요소로 명명될 수 있다. Furthermore, terms including ordinals such as first, second, etc. used in this specification can be used to describe various elements, but the elements should not be limited by the terms. The terms are used only for the purpose of distinguishing one component from another. For example, without departing from the scope of the present invention, the first component may be referred to as a second component, and similarly, the second component may also be referred to as a first component.

이하, 첨부된 도면을 참조하여 본 명세서에 개시된 실시 예들을 상세히 설명하되, 도면 부호에 관계없이 동일하거나 유사한 구성 요소는 동일한 참조 번호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다. DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings, wherein like reference numerals denote like or similar elements, and redundant description thereof will be omitted.

또한, 본 명세서에 개시된 기술을 설명함에 있어서 관련된 공지 기술에 대한 구체적인 설명이 본 명세서에 개시된 기술의 요지를 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다. 또한, 첨부된 도면은 본 명세서에 개시된 기술의 사상을 쉽게 이해할 수 있도록 하기 위한 것일 뿐, 첨부된 도면에 의해 그 기술의 사상이 제한되는 것으로 해석되어서는 아니 됨을 유의해야 한다. Further, in the description of the technology disclosed in this specification, a detailed description of related arts will be omitted if it is determined that the gist of the technology disclosed in this specification may be obscured. It is to be noted that the attached drawings are only for the purpose of easily understanding the concept of the technology disclosed in the present specification, and should not be construed as limiting the spirit of the technology by the attached drawings.

질화물계 반도체 소자에 있어서의 In the nitride-based semiconductor device, 버퍼층에In the buffer layer 대한 설명 Explanation for

전력 반도체에서 질화물 반도체 즉, GaN는 높은 Breakdown voltage와 낮은 on저항의 소자로써 각광받고 있다. In power semiconductors, nitride semiconductors (GaN) are attracting attention as devices with high breakdown voltage and low on-resistance.

하지만 GaN을 defective하지 않으면서 적은 lattice mismatch를 유지하게 성장하기에는 그 기판의 단가가 높고, 제작하기가 어려워서 소자 성장에 어려움이 있을 수 있다.However, it is difficult to grow the device because the cost of the substrate is high and it is difficult to grow the device to maintain the lattice mismatch without defective GaN.

또한, Sapphire나 SiC를 성장 후 공정하는데 있어서 기존 반도체 공정으로는 할 수가 없어 새로운 공정 프로세스를 개발해야 할 수 있다.In addition, sapphire and SiC can not be processed by conventional semiconductor processes in post-growth process, so new process processes may need to be developed.

이런 이유로 단가가 낮고, 이미 반도체 공정 방법이 확립되어 있는 기판인 Silicon을 사용하게 되는데, Silicon의 경우에는 질화물 반도체인 GaN과의 Lattice mismatch가 커서 바로 위에 성장하게 될 경우 Epi가 defective하게 성장이 될 것이고, 소자를 제작하게 될 경우에는 defect들이 leakage path로 작용하여 소자의 leakage current를 증가될 수 있다.For this reason, we will use Silicon, which is a low-cost, low-cost substrate for semiconductor processing. In the case of Silicon, lattice mismatch with GaN, which is a nitride semiconductor, If the device is fabricated, the leakage current of the device can be increased by acting as a leakage path.

따라서, GaN과 Silicon 기판 사이에 AlGaN등의 버퍼층(buffer) 층을 삽입하게 될 경우에는 Lattice mismatch를 줄여주어서 defect density를 줄여 줄 수 있고, GaN과 Silicon의 Lattice constant의 차이로 인한 Epi stress가 줄어들어서, thicker GaN을 성장하여도, Crack의 발생을 막아주게 될 수 있다.Therefore, when a buffer layer such as AlGaN is inserted between the GaN and the silicon substrate, the defect density can be reduced by reducing the lattice mismatch, and the Epi stress due to the difference in the lattice constant between the GaN and the silicon is reduced , even if the thicker GaN is grown, the generation of cracks can be prevented.

또한, Grade AlGaN buffer를 이용한 소자의 경우에는 1 ~ 5개의 Al 조성이 다른 AlGaN 층을 AlN Nucleaiton 층 위에 성장하는 것으로써, Silicon과 GaN buffer layer 사이에 Latitice mismatch를 줄이고, 두꺼운 GaN buffer 층을 성장 시키기 위해 성장하게 되는 장점이 있을 수 있다.In the case of the device using Grade AlGaN buffer, the AlGaN layer having 1 to 5 Al compositions is grown on the AlN nucleation layer, thereby reducing the latitude mismatch between the silicon and the GaN buffer layer and growing the thick GaN buffer layer There may be advantages to grow.

이하에서는 본 명세서에 개시된 일 실시예에 따른 질화물계 반도체 소자에 있어서의 버퍼층에 대해 보다 구체적으로 설명한다.Hereinafter, the buffer layer in the nitride semiconductor device according to the embodiment disclosed in this specification will be described in more detail.

lll-V족 화합물 반도체는 이종접합으로 인한 2차원 전자 가스 채널 (2-dimentional electron gas, 2DEG)로 고이동도 및 높은 전류 밀도를 가지는 소자를 제작 가능하기 때문에 고속, 고출력 소자에 유리한 장점을 가지고 있다. II-V compound semiconductors are advantageous for high-speed and high-power devices because they can produce devices with high mobility and high current density by using 2-dimentional electron gas (2DEG) due to heterojunction have.

그러나 구조적인 특성에 의해 발생하는 2DEG 때문에 소자는 노멀리-온 특성을 가지게 되며, 오프 상태를 위해서 추가적인 전압을 가해주어야 하기 때문에 소자의 대기 상태도 전력을 소모하는 단점을 가지고 있다. However, due to the 2DEG generated by the structural characteristics, the device has a normally-on characteristic, and since the additional voltage is applied for the off state, the standby state of the device also consumes power.

GaN와 같은 화합물 반도체는 Gallium과 Nitride 같의 결합 과정에서 발생하는 N-vacancy 및 반응 챔버에 존재하는 불순물에서 유래하는 도너 등으로 인해 의도적인 도핑을 하지 않아도 약한 수준의 n-type 도핑된 효과가 있다.Compound semiconductors such as GaN have a weak n-type doping effect without intentional doping due to N-vacancy occurring in the bonding process such as Gallium and Nitride, and donors derived from impurities existing in the reaction chamber .

이러한 결함 및 불순물의 GaN의 저항률을 낮추는 역할을 하며, 이로 인해 활성층 이 외 영역으로의 누설전류 문제가 발생할 수 있다. This defects and impurities act to lower the resistivity of GaN, which may cause leakage current problems to the outside region of the active layer.

MOCVD 공정은 전형적으로 1 x 10¹⁶ cm^-3의 전자농도를 가지는 GaN을 형성하는 것으로 알려져 있다. The MOCVD process is known to typically form GaN with an electron concentration of 1 x 10 ¹⁶ cm ^-3 .

또한 sapphire, SiC, Si 등 이종의 기판 위에 성장되기 때문에 기판과의 격자 상수 차이로 인한 결함이 발생하여 Si과 같은 전도성 기판을 사용할 경우 누설 전류에 취약한 부분이 된다. 따라서 소자의 노멀리-오프 특성과 완충층(또는 버퍼층)을 통한 결함 감소 및 누설전류 억제를 위한 방안이 필요하다.In addition, since they are grown on different substrates such as sapphire, SiC, and Si, defects due to the difference in lattice constant with the substrate are generated. Therefore, when a conductive substrate such as Si is used, it is vulnerable to leakage current. Therefore, there is a need for a method for suppressing the leakage current and the leakage current through the buffer layer (or the buffer layer) and the normally off-off characteristic of the device.

이종 접합 구조의 질화물 반도체 전력 소자에서 에피 박막에서 오는 누설 전류를 줄이기 위해 여러 방법이 있을 수 있다.There are several ways to reduce the leakage current from the epilayers in a nitride semiconductor power device with a heterojunction structure.

특히, 상기 누설 전류를 감소시키기 위해 기판 및 GaN층(또는 GaN 채널층) 사이에 적어도 하나의 버퍼층을 성장시키는 방법이 있을 수 있다.In particular, there may be a method of growing at least one buffer layer between the substrate and the GaN layer (or GaN channel layer) to reduce the leakage current.

또한, 버퍼층을 통해 효율적으로 누설 전류를 줄이기 위해서는 GaN 채널의 semi-insulating 기능을 강화해야 할 뿐만 아니라 이를 성장하기 위한 버퍼(buffer)층의 결정 결함도 최소화하고 semi-insulating 특성 또한 증대시켜 소자 active 영역에서 오는 vertical과 lateral 누설전류를 최소화해야 할 수 있다.In addition, in order to efficiently reduce the leakage current through the buffer layer, not only the semi-insulating function of the GaN channel needs to be strengthened, but also the crystal defects of the buffer layer for growing the buffer layer are minimized and the semi-insulating property is also increased, It may be necessary to minimize the vertical and lateral leakage currents.

이는 특히, 고전력 소자의 동작에 있어서 필요한 부분이라고 할 수 있다.This is a particularly necessary part of the operation of a high power device.

본 명세서에 개시된 기술에서는 GaN 성장을 위한 버퍼(buffer)층의 누설 전류를 줄이기 한 효과적인 에피 구조에 대해서 제안하고자 한다. The technique disclosed in this specification proposes an effective epitaxial structure that reduces the leakage current of the buffer layer for GaN growth.

본 명세서에 개시된 일 실시예에 따르면, 기판(예를 들어, Si기판) 위에 GaN를 성장하기 위한 버퍼층의 종류는 다양하게 존재할 수 있다. 예를 들어, 상기 버퍼층은 AlN층(AlN 버퍼층 또는 AlN 핵생성층), AlGaN층(또는 AlGaN 버퍼층) 및 다중 버퍼층(multi-buffer) 중 적어도 하나를 포함하는 구조로 이루어질 수 있다.According to one embodiment disclosed herein, there may be various kinds of buffer layers for growing GaN on a substrate (for example, a Si substrate). For example, the buffer layer may have a structure including at least one of an AlN layer (AlN buffer layer or AlN nucleation layer), an AlGaN layer (or an AlGaN buffer layer), and a multi-buffer layer.

다만, 상기 버퍼층은 넓은 개념의 버퍼 구조를 의미하는 것이며, 도 2를 참조하여 후술될 본 명세서에 개시된 일 실시예에 따른 반도체 소자에 대한 설명에서는, 좁은 의미로써, 상기 버퍼층을 버퍼층 및 초격자 버퍼층으로 나누어 기술한다.In the description of a semiconductor device according to an embodiment disclosed herein below with reference to FIG. 2, the buffer layer may be a buffer layer and a superlattice buffer layer .

즉, 도 2에서의 버퍼층은 AlN으로 이루어진 AlN 버퍼층 및 AlGaN으로 이루어진 AlGaN 버퍼층 중 적어도 하나를 포함하는 층을 의미하며, 상기 초격자 버퍼층은, 후술될 서로 다른 제 1 박막층 및 제 2 박막층이 적층된 이중 박막층이 복수 개 적층되어 형성된 것을 의미할 수 있다.That is, the buffer layer in FIG. 2 refers to a layer including at least one of an AlN buffer layer made of AlN and an AlGaN buffer layer made of AlGaN, and the superlattice buffer layer has a structure in which a first thin film layer and a second thin film layer, It may mean that a plurality of double thin film layers are stacked and formed.

일 실시예에 따르면, 상기 AlN층(AlN 버퍼층 또는 AlN 핵생성층)은 서로 다른 온도로 성장된 AlN으로 이루어진 복수의 층을 포함할 수 있다.According to one embodiment, the AlN layer (AlN buffer layer or AlN nucleation layer) may comprise a plurality of layers of AlN grown at different temperatures.

예를 들어, 상기 서로 다른 온도로 성장된 AlN으로 이루어진 복수의 층의 개수는, 2 ~ 5인 것일 수 있다.For example, the number of the plurality of layers made of AlN grown at the different temperatures may be 2 to 5.

또한, 예를 들어, AlN 버퍼(buffer)는 저온과 고온의 조합으로 사용될 수 있다. 즉, AlN 버퍼의 하부는 저온 성장으로 형성되고, AlN 버퍼의 상부는 고온 성장으로 형성되는 것일 수 있다. 이 경우, 상기 AlN층은, 저온으로 성장된 제 1 AlN층 및 상기 제 1 AlN층 상에 형성되고, 고온으로 성장된 제 2 AlN층을 포함할 수 있다.Also, for example, an AlN buffer can be used in combination of low temperature and high temperature. That is, the lower portion of the AlN buffer may be formed by low temperature growth, and the upper portion of the AlN buffer may be formed by high temperature growth. In this case, the AlN layer may include a first AlN layer grown at a low temperature and a second AlN layer grown on the first AlN layer and grown at a high temperature.

또한, 일 실시예에 따르면, 상기 AlGaN 버퍼층은, Al의 조성이 서로 다른 AlGaN으로 이루어진 복수의 층을 포함할 수 있다.Also, according to one embodiment, the AlGaN buffer layer may include a plurality of layers made of AlGaN having different Al compositions.

예를 들어, Al의 조성이 서로 다른 AlGaN으로 이루어진 복수의 층의 개수는, 2 ~ 5인 것일 수 있다. For example, the number of the plurality of layers made of AlGaN having different Al compositions may be 2 to 5.

또한, 예를 들어, AlGaN 버퍼의 하부 층에는 Al 조성이 높고 상부 층에는 Al 조성이 낮은 연속 graded 또는 단계별 graded 버퍼가 사용될 수 있다.Also, for example, a continuous graded or graded buffer having a high Al content in the lower layer of the AlGaN buffer and a low Al composition in the upper layer may be used.

즉, 일 실시예에 따르면, 상기 AlN 버퍼층 및 상기 AlGaN 버퍼층 중 적어도 하나의 Al 조성은, 적층 방향으로 특정 기울기를 가지고 연속적으로 감소되는 것일 수 있다.That is, according to one embodiment, the Al composition of at least one of the AlN buffer layer and the AlGaN buffer layer may be continuously decreased with a specific slope in the stacking direction.

또 다른 일 실시예에 따르면, 상기 AlN 버퍼층 및 상기 AlGaN 버퍼층 중 적어도 하나의 Al 조성은, 적층 방향으로 불연속적으로 감소되는 것일 수 있다.According to another embodiment, the Al composition of at least one of the AlN buffer layer and the AlGaN buffer layer may be discontinuously decreased in the stacking direction.

일 실시예에 따른 반도체 소자는, 초격자 버퍼층을 구비할 수 있다.A semiconductor device according to an embodiment may include a superlattice buffer layer.

여기서, 상기 초격자 버퍼층은,Here, the superlattice buffer layer includes

서로 다른 제 1 박막층 및 제 2 박막층이 적층된 이중 박막층이 복수 개 적층되어 형성된 것일 수 있다.The first thin film layer and the second thin film layer may be stacked on one another.

따라서, 상기 초격자 버퍼층은, 초격자(superlattice) 구조를 의미하는 것일 수 있다.Accordingly, the superlattice buffer layer may be a superlattice structure.

일 실시예에 따르면, 상기 제 1 박막층은, Mg_xN_y(0≤x, y≤1)으로 이루어지고, 상기 제 2 박막층은, GaN으로 이루어지는 것일 수 있다.According to one embodiment, the first thin film layer may be made of Mg _x N _y (0? _X , y? 1), and the second thin film layer may be made of GaN.

즉, 상기 초격자 버퍼층은, Mg_xN_y/GaN 구조를 가질 수 있다.That is, the superlattice buffer layer may have a Mg _x N _y / GaN structure.

따라서, 상기 버퍼층이 다중 버퍼 구조를 구비한 경우(또는 다중 초격자층인 경우), 상기 다중 버퍼 구조(또는 초격자 버퍼층)는 서로 다른 2개의 박막층이 교번하여 적층되어 형성되는 것일 수 있다.Therefore, when the buffer layer has a multiple buffer structure (or a multiple superlattice layer), the multiple buffer structure (or the superlattice buffer layer) may be formed by alternately stacking two different thin film layers.

본 명세서에 개시된 일 실시예에 따르면, 상기 다양한 종류의 버퍼층은, 단일 버퍼층으로 사용될 수도 있지만, 서로 조합되어 하나의 반도체 소자에 구비될 수 있다.According to the embodiment disclosed herein, the various types of buffer layers may be used as a single buffer layer, but may be combined with each other to be provided in one semiconductor element.

예를 들어, 일 실시예에 따른 반도체 소자는, 상기 AlN 버퍼(또는 AlN 버퍼층)가 기판상에 형성되고, 상기 AlN 버퍼층 상에 상기 초격자 버퍼층이 형성된 구조를 구비할 수 있다.For example, the semiconductor device according to one embodiment may have a structure in which the AlN buffer (or AlN buffer layer) is formed on a substrate, and the superlattice buffer layer is formed on the AlN buffer layer.

이 경우, 상기 AlN 버퍼층은 기판상에 GaN을 성장시키기 위한 씨드(Seed)가 되는 층으로 핵생성층이라고 할 수 있다.In this case, the AlN buffer layer is a seed layer for growing GaN on the substrate, and may be referred to as a nucleation layer.

일반적으로, 상기 기판의 종류는 Si, SiC, 절연성 기판(예를 들어, Sapphire 기판), GaN 기판 등이 사용될 수 있다.In general, the type of the substrate may be Si, SiC, an insulating substrate (e.g., sapphire substrate), a GaN substrate, or the like.

예를 들어, 상기 기판이 Si 기판인 경우, Si 기판상에 곧바로 상기 GaN층을 성장(또는 증착, 적층)시키는 경우, Si 및 GaN의 격자 상수 차이로 인해 GaN층의 결정성이 떨어지고 격자 결함등으로 인한 누설 전류 증가 및 항복 전압 특성이 저하되는 문제점이 있을 수 있다.For example, when the substrate is a Si substrate, when the GaN layer is grown (or deposited or laminated) directly on the Si substrate, the crystallinity of the GaN layer is lowered due to the difference in lattice constant between Si and GaN, There may be a problem that the leakage current increases and the breakdown voltage characteristic deteriorates.

따라서, 전술한 바와 같이, 상기 Si 기판상에 곧바로 상기 GaN층을 성장시키는 대신, 중간에 적어도 하나의 버퍼층을 성장시킴으로써 상기 GaN층의 결정성을 높이고, 누설 전류 특성 및 항복 전압 특성을 개선시킬 수 있다.Therefore, as described above, by growing at least one buffer layer in the middle instead of growing the GaN layer directly on the Si substrate, it is possible to improve the crystallinity of the GaN layer and improve the leakage current characteristic and the breakdown voltage characteristic have.

정리하면, 본 명세서에 개시된 기술은, 질화물계 반도체 소자에 새로운 Mg_xN_y/GaN 초격자 구조가 적용된 기술이며, Mg 어셉터(acceptor) 트랩(trap)에 의한 누설 전류 감소 효과를 지닌 질화물 반도체 소자에 관한 것이다.In summary, the technique disclosed in this specification is a technique to which a new Mg _x N _y / GaN superlattice structure is applied to a nitride semiconductor device, and a nitride semiconductor having a leakage current reducing effect by an Mg acceptor trap Device.

본 명세서에 개시된 기술에 따른 Mg_xN_y/GaN 초격자 구조(또는 초격자 버퍼층)에 따르면, island의 3D 성장을 통해 GaN의 lateral 성장을 유도하여 성장 방향으로의 전위 전파를 최대한 차단할 수 있으며, MgN의 Mg acceptor trap과 GaN의 C acceptor trap의 두 가지의 점 결함(point defect)을 생성하여 누설 전류의 흐름을 차단할 수 있는 장점이 있다.According to the Mg _x N _y / GaN superlattice structure (or superlattice buffer layer) according to the technique disclosed in the present specification, the lateral growth of GaN can be induced through the 3D growth of the island to block the potential propagation in the growth direction as much as possible, It has the advantage of blocking the flow of leakage current by generating two point defects of Mg acceptor trap of MgN and C acceptor trap of GaN.

이하에서는 도 2 내지 도 4를 참조하여 본 명세서에 개시된 일 실시예에 따른 반도체 소자의 구조 및 그 제조방법에 대해 설명한다.Hereinafter, a structure of a semiconductor device and a manufacturing method thereof according to an embodiment disclosed herein will be described with reference to FIGS. 2 to 4. FIG.

본 명세서에 개시된 일 The work disclosed herein 실시예에In the embodiment 따른 반도체 소자에 대한 설명 Description of the semiconductor device according to

본 명세서에 개시된 일 실시예에 따른 반도체 소자는, 버퍼층; 상기 버퍼층 상에 형성된 초격자 버퍼층; 상기 초격자 버퍼층 상에 형성된 GaN 채널층; 상기 GaN 채널층 상에 형성된 AlGaN 장벽층; 및 상기 AlGaN 장벽층 상에 형성된 p-GaN 게이트 층을 포함할 수 있다.A semiconductor device according to an embodiment disclosed herein includes a buffer layer; A superlattice buffer layer formed on the buffer layer; A GaN channel layer formed on the superlattice buffer layer; An AlGaN barrier layer formed on the GaN channel layer; And a p-GaN gate layer formed on the AlGaN barrier layer.

여기서, 상기 초격자 버퍼층은, 서로 다른 제 1 박막층 및 제 2 박막층이 적층된 이중 박막층이 복수 개 적층되어 형성된 것일 수 있다.Here, the superlattice buffer layer may be formed by stacking a plurality of first thin film layers and second thin film layers stacked on each other.

일 실시예에 따르면, 상기 버퍼층의 두께는, 1 nm ~ 7 um인 것일 수 있다.According to one embodiment, the thickness of the buffer layer may be 1 nm to 7 μm.

또한 일 실시예에 따르면, 상기 버퍼층은, AlN으로 이루어진 AlN 버퍼층 및 AlGaN으로 이루어진 AlGaN 버퍼층 중 적어도 하나를 포함하는 것일 수 있다.According to an embodiment, the buffer layer may include at least one of an AlN buffer layer made of AlN and an AlGaN buffer layer made of AlGaN.

또한 일 실시예에 따르면, 상기 AlN 버퍼층은, 서로 다른 온도로 성장된 AlN으로 이루어진 복수의 층을 포함하는 것일 수 있다.According to one embodiment, the AlN buffer layer may include a plurality of layers made of AlN grown at different temperatures.

또한 일 실시예에 따르면, 상기 서로 다른 온도로 성장된 AlN으로 이루어진 복수의 층의 개수는, 2 ~ 5인 것일 수 있다.Also, according to an embodiment, the number of the plurality of layers made of AlN grown at different temperatures may be 2 to 5.

또한 일 실시예에 따르면, 상기 AlN 버퍼층은, 저온으로 성장된 제 1 AlN층; 및 상기 제 1 AlN층 상에 형성되고, 고온으로 성장된 제 2 AlN층을 포함하는 것일 수 있다.According to an embodiment, the AlN buffer layer may include a first AlN layer grown at a low temperature; And a second AlN layer formed on the first AlN layer and grown at a high temperature.

또한 일 실시예에 따르면, 상기 AlGaN 버퍼층은, Al의 조성이 서로 다른 AlGaN으로 이루어진 복수의 층을 포함하는 것일 수 있다.According to an embodiment, the AlGaN buffer layer may include a plurality of layers made of AlGaN having different Al compositions.

또한 일 실시예에 따르면, 상기 Al의 조성이 서로 다른 AlGaN으로 이루어진 복수의 층의 개수는, 2 ~ 5인 것일 수 있다.According to an embodiment, the number of the plurality of AlGaN layers having different compositions of Al may be 2 to 5.

또한 일 실시예에 따르면, 상기 AlN 버퍼층 및 상기 AlGaN 버퍼층 중 적어도 하나의 Al 조성은, 적층 방향으로 특정 기울기를 가지고 연속적으로 감소되는 것일 수 있다.Also, according to one embodiment, the Al composition of at least one of the AlN buffer layer and the AlGaN buffer layer may be continuously decreased with a specific slope in the stacking direction.

또한 일 실시예에 따르면, 상기 AlN 버퍼층 및 상기 AlGaN 버퍼층 중 적어도 하나의 Al 조성은, 적층 방향으로 불연속적으로 감소되는 것일 수 있다.According to an embodiment, the Al composition of at least one of the AlN buffer layer and the AlGaN buffer layer may be discontinuously decreased in the stacking direction.

또한 일 실시예에 따르면, 상기 제 1 박막층 및 상기 제 2 박막층 중 적어도 하나의 두께는, 1 nm ~ 100 nm인 것일 수 있다.Also, according to one embodiment, the thickness of at least one of the first thin film layer and the second thin film layer may be 1 nm to 100 nm.

또한 일 실시예에 따르면, 상기 제 1 박막층은, Mg_xN_y(0≤x, y≤1)으로 이루어지고, 상기 제 2 박막층은, GaN으로 이루어지는 것일 수 있다.According to an embodiment, the first thin film layer may be made of Mg _x N _y (0? _X , y? 1), and the second thin film layer may be made of GaN.

또한 일 실시예에 따르면, 상기 적층되는 이중 박막층의 개수는, 2 ~ 500인 것일 수 있다.According to one embodiment, the number of the stacked double-layer layers may be 2 to 500.

또한 일 실시예에 따르면, 상기 초격자 버퍼층은, p형 도펀트로 도핑되는 것일 수 있다.According to one embodiment, the superlattice buffer layer may be doped with a p-type dopant.

또한 일 실시예에 따르면, 상기 p형 도펀트는, Mg, C 및 Fe 중 적어도 하나인 것일 수 있다.According to one embodiment, the p-type dopant may be at least one of Mg, C, and Fe.

또한 일 실시예에 따르면, 상기 p형 도펀트의 농도는, 3e¹⁷/cm³ ~ 1e²⁰/cm³ 인 것일 수 있다.According to one embodiment, the concentration of the p-type dopant may be 3e ¹⁷ / cm ³ to 1e ²⁰ / cm ³ .

또한 일 실시예에 따르면, 상기 p형 도펀트의 농도는, 상기 초격자 버퍼층의 적층 방향에 따라 감소되는 것일 수 있다.Also, according to one embodiment, the concentration of the p-type dopant may be decreased along the stacking direction of the superlattice buffer layer.

또한 일 실시예에 따르면, 상기 GaN 채널층의 두께는, 1um ~ 3um인 것일 수 있다.According to one embodiment, the thickness of the GaN channel layer may be 1 um to 3 um.

또한 일 실시예에 따르면, 상기 GaN 채널층은, Mg, C 및 Fe 중 적어도 하나의 도펀트로 도핑되는 것일 수 있다.According to one embodiment, the GaN channel layer may be doped with at least one dopant of Mg, C, and Fe.

또한 일 실시예에 따르면, 상기 적어도 하나의 도펀트 농도는, 3e¹⁷/cm³ ~ 1e²⁰/cm³인 것일 수 있다.According to one embodiment, the at least one dopant concentration may be 3e ¹⁷ / cm ³ to 1e ²⁰ / cm ³ .

또한 일 실시예에 따르면, 상기 AlGaN 장벽층의 두께는, 10nm ~ 30nm인 것일 수 있다.Also, according to one embodiment, the thickness of the AlGaN barrier layer may be 10 nm to 30 nm.

또한 일 실시예에 따르면, 상기 AlN층은, 기판상에 형성되는 것일 수 있다.According to one embodiment, the AlN layer may be formed on a substrate.

또한 일 실시예에 따르면, 상기 기판은, Si, SiC, Sapphire 및 GaN 중 적어도 하나로 이루어지는 것일 수 있다.According to one embodiment, the substrate may be made of at least one of Si, SiC, Sapphire, and GaN.

또한 일 실시예에 따른 반도체 소자는, 상기 p-GaN 게이트 층 상에 형성된 게이트 전극을 더 포함할 수 있다.The semiconductor device according to an embodiment may further include a gate electrode formed on the p-GaN gate layer.

또한 일 실시예에 따른 반도체 소자는, 상기 AlGaN 장벽층의 일부 영역 상에 형성되는 드레인 전극 및 소스 전극을 더 포함할 수 있다.In addition, the semiconductor device according to an embodiment may further include a drain electrode and a source electrode formed on a part of the AlGaN barrier layer.

또한 일 실시예에 따른 반도체 소자는, 상기 AlGaN 장벽층, 상기 소스 전극, 상기 드레인 전극 및 상기 게이트 전극의 일부 영역 상에 형성되는 산화막층을 더 포함할 수 있다.The semiconductor device according to an embodiment may further include an oxide layer formed on the AlGaN barrier layer, the source electrode, the drain electrode, and a part of the gate electrode.

도 2는 본 명세서에 개시된 일 실시예에 따른 반도체 소자의 구조를 나타내는 예시도이다.2 is an exemplary view showing a structure of a semiconductor device according to an embodiment disclosed herein.

도 2를 참조하면, 본 명세서에 개시된 일 실시예에 따른 반도체 소자(100)는 버퍼층(110), 초격자 버퍼층(120), GaN 채널층(130) 및 AlGaN 장벽층(140)을 포함할 수 있다.2, a semiconductor device 100 according to one embodiment disclosed herein may include a buffer layer 110, a superlattice buffer layer 120, a GaN channel layer 130, and an AlGaN barrier layer 140 have.

또한, 상기 반도체 소자(100)는 상기 AlGaN 장벽층(140) 상에 형성되는 GaN(또는 질화물, 질화물계로 이루어진) 캡층(미도시)을 더 포함할 수 있다.The semiconductor device 100 may further include a cap layer (not shown) made of GaN (or nitride or nitride) formed on the AlGaN barrier layer 140.

또한, 상기 반도체 소자(100)는 표면 누설 전류를 막기 위한 산화막 층(190)을 더 포함할 수 있다.In addition, the semiconductor device 100 may further include an oxide layer 190 for preventing surface leakage current.

또한, 상기 반도체 소자(100)는 상기 p-GaN 게이트 층 상에 형성된 게이트 전극(160)을 더 포함할 수 있다.The semiconductor device 100 may further include a gate electrode 160 formed on the p-GaN gate layer.

또한, 상기 반도체 소자(100)는 상기 AlGaN 장벽층(140)의 일부 영역 상에 형성된 소스 전극(170) 및 드레인 전극(180)을 더 포함할 수 있다.The semiconductor device 100 may further include a source electrode 170 and a drain electrode 180 formed on a part of the AlGaN barrier layer 140.

본 명세서에 개시된 일 실시예에 따른 반도체 소자(100)는 상기 드레인 전극(180)에서 소스 전극(170)으로 흐르는 2DEG(CDEG) 전류를 쇼트키(schottky) 게이트 전극(160)을 통해 스위칭(switching) 동작을 할 수 있다.The semiconductor device 100 according to an embodiment disclosed herein may switch a 2DEG (CDEG) current flowing from the drain electrode 180 to the source electrode 170 through a schottky gate electrode 160 ) Operation can be performed.

여기서, 상기 버퍼층(110)은 기판(미도시) 상에 형성되는 것일 수 있다. Here, the buffer layer 110 may be formed on a substrate (not shown).

일 실시예에 따르면, 상기 기판은 n형이 될 수도 있고, p형이 될 수도 있으며, 다양한 종류의 물질로 이루어질 수 있다. 예를 들어, 상기 기판은 절연성 기판, 사파이어 기판, GaN 기판, SiC 기판, AlN 기판 및 Si 기판 중 적어도 하나인 것일 수 있다. 이외에도 다양한 종류의 기판이 본 명세서에 개시된 반도체 소자에 적용될 수 있음이 본 기술분야의 당업자에게 자명하다.According to one embodiment, the substrate may be n-type, p-type, or various types of materials. For example, the substrate may be at least one of an insulating substrate, a sapphire substrate, a GaN substrate, a SiC substrate, an AlN substrate, and a Si substrate. It will be apparent to those skilled in the art that various types of substrates may be applied to the semiconductor devices disclosed herein.

또한, 상기 기판은 상기 반도체 소자(100)의 제작 후에 제거될 수 있다. 따라서, 최종적인 상기 반도체 소자의 구조는 상기 기판이 없는 구조일 수 있다.Further, the substrate can be removed after fabrication of the semiconductor device 100. [ Thus, the final structure of the semiconductor device may be a structure without the substrate.

상기 버퍼층(110)은 기판상에 GaN을 성장시키기 위한 씨드(Seed)가 되는 층으로 핵생성층이라고 할 수 있다.The buffer layer 110 may be a seed layer for growing GaN on a substrate and may be referred to as a nucleation layer.

여기서, 상기 버퍼층(110)의 두께는, 1 nm ~ 7 um인 것일 수 있다.Here, the thickness of the buffer layer 110 may be 1 nm to 7 μm.

일 실시예에 따르면, 상기 버퍼층(110)은, AlN으로 이루어진 AlN 버퍼층 및 AlGaN으로 이루어진 AlGaN 버퍼층 중 적어도 하나를 포함할 수 있다.According to one embodiment, the buffer layer 110 may include at least one of an AlN buffer layer made of AlN and an AlGaN buffer layer made of AlGaN.

상기 AlN 버퍼층은, 서로 다른 온도로 성장된 AlN으로 이루어진 복수의 층을 포함할 수 있다.The AlN buffer layer may include a plurality of layers made of AlN grown at different temperatures.

이 경우, 상기 서로 다른 온도로 성장된 AlN으로 이루어진 복수의 층의 개수는, 2 ~ 5인 것일 수 있다.In this case, the number of the plurality of layers made of AlN grown at different temperatures may be 2 to 5.

즉, 상기 AlN 버퍼층은 다양한 조건에서 성장될 수 있다. 예를 들어, 상기 AlN 버퍼층은, 저온으로 성장된 제 1 AlN층 및 상기 제 1 AlN층 상에 형성되고, 고온으로 성장된 제 2 AlN층을 포함할 수 있다.That is, the AlN buffer layer can be grown under various conditions. For example, the AlN buffer layer may include a first AlN layer grown at a low temperature and a second AlN layer grown at a high temperature formed on the first AlN layer.

상기 AlGaN 버퍼층은, Al의 조성이 서로 다른 AlGaN으로 이루어진 복수의 층을 포함할 수 있다.The AlGaN buffer layer may include a plurality of layers made of AlGaN having different Al compositions.

여기서, 상기 Al의 조성이 서로 다른 AlGaN으로 이루어진 복수의 층의 개수는, 2 ~ 5인 것일 수 있다.Here, the number of the plurality of layers made of AlGaN having different compositions of Al may be 2 to 5.

상기 AlN 버퍼층 및 상기 AlGaN 버퍼층 중 적어도 하나의 Al 조성은 적층 방향에 따라 다양하게 변화할 수 있다.The Al composition of at least one of the AlN buffer layer and the AlGaN buffer layer may vary in various directions depending on the stacking direction.

예를 들어, 상기 AlN 버퍼층 및 상기 AlGaN 버퍼층 중 적어도 하나의 Al 조성은 적층 방향으로 특정 기울기를 가지고 연속적으로 감소되는 것일 수 있다.For example, the Al composition of at least one of the AlN buffer layer and the AlGaN buffer layer may be continuously decreased with a specific slope in the stacking direction.

또한, 예를 들어, 상기 AlN 버퍼층 및 상기 AlGaN 버퍼층 중 적어도 하나의 Al 조성은, 적층 방향으로 불연속적으로 감소되는 것일 수 있다(예를 들어 계단식으로 불연속적인 감소).Also, for example, the Al composition of at least one of the AlN buffer layer and the AlGaN buffer layer may be discontinuously reduced (for example, a discontinuous decrease in the stacking direction) in the stacking direction.

구체적으로, 상기 AlN 버퍼층 및 상기 AlGaN 버퍼층 중 적어도 하나의 Al 조성 변화 양상은, 후술될 도 3 내지 도 4에 개시된 초격자 버퍼층(120)의 Fe 도핑 농도 프로파일과 유사할 수 있다(도 3 내지 도 4 참조).Specifically, the Al compositional change pattern of at least one of the AlN buffer layer and the AlGaN buffer layer may be similar to the Fe doping concentration profile of the superlattice buffer layer 120 described in FIGS. 3 to 4, which will be described later (FIGS. 4).

도 2를 다시 참조하면, 상기 초격자 버퍼층(120)은, 서로 다른 제 1 박막층(p121,p121', p121'', p121''') 및 제 2 박막층(p122,p122', p122'', p122''')이 적층된 이중 박막층(p120, p120', p120'', p120''')이 복수개 적층되어 형성된 것일 수 있다.2, the superlattice buffer layer 120 includes a first thin film layer p121, p121 ', p121', p121 '' 'and a second thin film layer p122, p122', p122 ' (p120, p120 ', p120' ', p120' '') in which a plurality of thin film layers p122 '' 'are stacked.

따라서, 상기 초격자 버퍼층(120)은 초격자층 또는 초격자 구조를 가지는 층을 의미할 수 있다.Accordingly, the superlattice buffer layer 120 may denote a superlattice layer or a superlattice layer.

일 실시예에 따르면, 상기 적층되는 복수의 이중 박막층(예를 들어, p120)의 개수는, 2 ~ 500 개일 수 있다. 특히, 상기 적층되는 복수의 이중 박막층의 개수는, 20 ~ 100인 것일 수 있다.According to one embodiment, the number of the plurality of double thin film layers (for example, p120) to be laminated may be 2 to 500. In particular, the number of the plurality of double-layer thin film layers to be laminated may be 20 to 100.

즉, 상기 초격자 버퍼층(120)은, 2 ~ 500 개의 이중 박막층을 포함하는 것일 수 있다. 특히(또는 바람직하게는), 상기 초격자 버퍼층(120)은, 20 ~ 100 개의 이중 박막층을 포함하는 것일 수 있다.That is, the superlattice buffer layer 120 may include 2 to 500 double thin film layers. Particularly (or preferably), the superlattice buffer layer 120 may comprise 20 to 100 double-layered layers.

다른 의미로는, 상기 초격자 버퍼층(120)은 2 ~ 500 페어(pair)의 상기 서로 다른 2개의 박막층(예를 들어,p121, p122)을 구비하는 것일 수 있다. 특히(또는 바람직하게는), 상기 초격자 버퍼층(120)은 20 ~ 100 페어(pair)의 상기 서로 다른 2개의 박막층(예를 들어, p121, p122)을 구비하는 것일 수 있다.In other words, the superlattice buffer layer 120 may have 2 to 500 pairs of the two different thin film layers (for example, p121 and p122). Particularly (or preferably), the superlattice buffer layer 120 may comprise 20 to 100 pairs of the two different thin film layers (for example, p121 and p122).

도 2는 상기 초격자 버퍼층(120)이, 4개의 이중 박막층(p120, p120', p120'', p120''')을 포함하는 경우를 나타낸다. FIG. 2 shows a case where the superlattice buffer layer 120 includes four thin film layers (p120, p120 ', p120 ", p120' '').

여기서, 상기 4개의 다중 박막층(p120, p120', p120'') 각각은 서로 다른 제 1 박막층(p121, p121', p121'', p121''') 및 제 2 박막층(p122, p122', p122'', p122''')이 적층되어 형성될 수 있다.Here, each of the four thin film layers p120, p120 ', p120' 'may include a first thin film layer p121, p121', p121 ', p121' '' and a second thin film layer p122, p122 ' '', p122 '' ') may be stacked.

일 실시예에 따르면, 상기 서로 다른 1 박막층(p121, p121', p121'', p121''') 및 제 2 박막층(p122, p122', p122'', p122''') 각각의 두께의 범위는 1nm ~ 100nm인 것일 수 있다. 특히(또는 바람직하게는), 상기 서로 다른 1 박막층(p121, p121', p121'', p121''') 및 제 2 박막층(p122, p122', p122'', p122''') 각각의 두께의 범위는 5nm ~ 35nm일 수 있다.According to one embodiment, the thickness of each of the first thin film layer p121, p121 ', p121' ', p121' '' and the second thin film layer p122, p122 ', p122' May be 1 nm to 100 nm. In particular (or preferably), the thickness of each of the first thin film layer (p121, p121 ', p121' ', p121' '') and the second thin film layer (p122, p122 ', p122' May range from 5 nm to 35 nm.

일 실시예에 따르면, 상기 제 1 박막층(p121, p121', p121'', p121''')은, Mg_xN_y(0≤x, y≤1)으로 이루어지고, 상기 제 2 박막층(p122, p122', p122'', p122''')은, GaN으로 이루어지는 것일 수 있다.According to one embodiment, the first thin film layer p121, p121 ', p121 ", p121''' is made of Mg _x N _y (0? _X , y? 1) , p122 ', p122'',p122''') may be made of GaN.

즉, 이 경우, 상기 초격자 버퍼층(120)은 Mg_xN_y/GaN 구조를 가지는 층일 수 있다. That is, in this case, the superlattice buffer layer 120 may be a layer having a Mg _x N _y / GaN structure.

상기 초격자 버퍼층(120)은 다양한 방식(또는 방법)으로 형성될 수 있다. The superlattice buffer layer 120 may be formed by various methods (or methods).

예를 들어, 상기 초격자 버퍼층(120)은 질화물 반도체 결정을 선택적으로 성장시키는 방법을 통하여 형성될 수 있는데, 유기 금속 기상 성장법(MOCVD), 분자선 에피성장법(MBE) 및 힐라이드 기상 성장법(HVPE) 중 적어도 하나를 근거로 형성되는 것일 수 있다. 다만, 상기 다중 버퍼층(120)의 결정성을 고려하면, 디바이스 제작에는 MOCVD법이 사용되는 것이 일반적일 수 있다.For example, the superlattice buffer layer 120 may be formed by selectively growing a nitride semiconductor crystal. The superlattice buffer layer 120 may be formed by a metal organic chemical vapor deposition (MOCVD) method, a molecular beam epitaxial growth method (MBE) (HVPE). &Lt; / RTI > However, considering the crystallinity of the multi-buffer layer 120, MOCVD may be used for device fabrication.

본 명세서에 개시된 일 실시예에 따르면, 상기 초격자 버퍼층(120)는 특정 도펀트가 도핑되어 형성된 것일 수 있다. According to one embodiment disclosed herein, the superlattice buffer layer 120 may be formed by doping a specific dopant.

일 실시예에 따르면, 상기 특정 도펀트는 p형 도펀트일 수 있다. 예를 들어, 상기 p형 도펀트는 Mg, C 및 Fe 중 적어도 하나인 것일 수 있다.According to one embodiment, the specific dopant may be a p-type dopant. For example, the p-type dopant may be at least one of Mg, C, and Fe.

상기 p형 도펀트는 다양한 방식(또는 방법)으로 상기 초격자 버퍼층(120)에 도핑될 수 있다.The p-type dopant may be doped into the superlattice buffer layer 120 in a variety of ways (or methods).

예를 들어, 상기 p형 도펀트가 C인 경우, 상기 초격자 버퍼층(120)에 carbon doping을 하기 위해서 GaN의 성장 속도를 높여서 TMGa 소스 자체에 있는 carbon 함량을 GaN 결정 내부에 높게 형성시키는 방법(또는 도핑 시키는 방법)으로 상기 p형 도펀트가 상기 초격자 버퍼층(120)에 도핑되는 것일 수 있다.For example, when the p-type dopant is C, a growth rate of GaN is increased to carbon doping the superlattice buffer layer 120 so that the carbon content in the TMGa source itself is formed high in the GaN crystal (or The p-type dopant may be doped in the superlattice buffer layer 120. In this case,

또한, 예를 들어, 상기 p형 도펀트가 Fe인 경우, Cp2Fe 소스를 사용하여(또는 근거로) 의도적으로 Fe doping을 하여 새로운 trap을 생성함으로써 박막의 품질을 저하시키지 않고, semi-insulating효과도 가져올 수 있는 superlattice buffer 구조를 가지는 상기 초격자 버퍼층(120)가 형성될 수 있다.Also, for example, if the p-type dopant is Fe, a new trap is generated by intentionally Fe doping (or on the basis of) the Cp2Fe source, thereby reducing the quality of the thin film and bringing about a semi-insulating effect The superlattice buffer layer 120 having a superlattice buffer structure can be formed.

상기 p형 도펀트가 Fe인 경우, 상기 초격자 버퍼층(120)의 GaN 성장 속도를 최대한 낮춰서 계면의 결정성을 향상시킬 수 있다. 즉, Fe(iron) doping을 사용할 경우에는 GaN 본연의 저속 성장에 따른 고품질의 결정성을 유지하면서 Fe dopant에 의한 새로운 trap을 형성시킴으로써 semi-insulating 효과도 가져오고 누설전류를 더욱 효율적으로 줄일 수 있는 이점을 가질 수 있다.When the p-type dopant is Fe, the crystallinity of the interface can be improved by minimizing the GaN growth rate of the superlattice buffer layer 120. That is, when Fe (iron) doping is used, a new trap formed by the Fe dopant is maintained while maintaining high-quality crystallinity due to the inherent low-speed growth of GaN, thereby obtaining a semi-insulating effect and reducing the leakage current more efficiently It can have an advantage.

본 명세서에 개시된 일 실시예에 따르면, 상기 p형 도펀트의 농도는, 1e¹⁶/cm³ ~ 5e²⁰/cm³인 것일 수 있다. 특히, 상기 p형 도펀트의 농도는, 3e¹⁷/cm³ ~ 1e²⁰/cm³인 것일 수 있다.According to an embodiment disclosed herein, the concentration of the p-type dopant may be 1e ¹⁶ / cm ³ to 5e ²⁰ / cm ³ . In particular, the concentration of the p-type dopant may be 3e ¹⁷ / cm ³ to 1e ²⁰ / cm ³ .

또한, 일 실시예에 따르면, 상기 p형 도펀트의 농도는, 상기 초격자 버퍼층(120)의 적층 방향으로 변화할 수 있다. In addition, according to one embodiment, the concentration of the p-type dopant may change in a direction of stacking the superlattice buffer layer 120.

일 실시예에 따르면, 상기 p형 도펀트의 농도는, 상기 초격자 버퍼층(120)의 적층 방향으로 감소되는 것일 수 있다(예를 들어 점층적인 감소 경향). According to one embodiment, the concentration of the p-type dopant may be decreased in the stacking direction of the superlattice buffer layer 120 (for example, a decreasing tendency to decrease).

예를 들어, 상기 p형 도펀트의 농도는 상기 초격자 버퍼층(120)의 적층 방향으로 연속적으로 감소하는 것일 수 있다.For example, the concentration of the p-type dopant may be continuously decreased in the stacking direction of the superlattice buffer layer 120.

또한, 예를 들어, 상기 p형 도펀트의 농도는 상기 초격자 버퍼층(120)의 적층 방향으로 불연속적으로 감소되는 것일 수 있다. Also, for example, the concentration of the p-type dopant may be discontinuously decreased in the stacking direction of the superlattice buffer layer 120.

불연속적인 농도 감소의 예로, 상기 p형 도펀트의 농도가 상기 초격자 버퍼층(120)의 적층 방향으로 계단식으로 감소되는 경우가 있을 수 있다.As an example of the discontinuous concentration reduction, there may be a case where the concentration of the p-type dopant is decreased stepwise in the stacking direction of the superlattice buffer layer 120.

다른 의미로, 상기 p형 도펀트는, 상기 초격자 버퍼층(120)의 적층 방향으로의 상기 p형 도펀트에 대한 도핑량을 나타내는 도핑 프로파일을 근거로 도핑되는 것일 수 있다.In other words, the p-type dopant may be doped based on a doping profile indicating a doping amount with respect to the p-type dopant in the stacking direction of the superlattice buffer layer 120.

여기서, 상기 도핑 프로파일은, 상기 초격자 버퍼층(120)의 특정 위치로부터 적층방향으로 상기 p형 도펀트의 도핑량이 특정 기울기로 줄어드는 형태의 도핑 프로파일인 것일 수 있다.Here, the doping profile may be a doping profile in which the doping amount of the p-type dopant is reduced to a specific slope from a specific position of the superlattice buffer layer 120 in the stacking direction.

또한, 상기 도핑 프로파일은, 상기 초격자 버퍼층(120)의 특정 위치로부터 적층방향으로 상기 p형 도펀트의 도핑량이 계단식으로(또는 단계적으로) 줄어드는 형태의 도핑 프로파일인 것일 수 있다.In addition, the doping profile may be a doping profile in which the doping amount of the p-type dopant is decreased stepwise (or stepwise) from a specific position of the superlattice buffer layer 120 in the stacking direction.

또한, 일 실시예에 따르면, 상기 p형 도펀트의 도핑량은, 상기 초격자 버퍼층(120)의 상부로부터 특정 깊이까지는 최소 도핑량 이하가 되는 것일 수 있다.Also, according to one embodiment, the doping amount of the p-type dopant may be less than a minimum doping amount from an upper portion of the superlattice buffer layer 120 to a specific depth.

상기 특정 깊이는, 1nm ~ 50nm일 수 있다. 또한, 상기 최소 도핑량은, 1e¹⁶/cm³ ~ 1e¹⁷/cm³인 것일 수 있다.The specific depth may be 1 nm to 50 nm. The minimum doping amount may be 1e ¹⁶ / cm ³ to 1e ¹⁷ / cm ³ .

도 3은 본 명세서에 개시된 일 실시예에 따른 Fe 도펀트의 도핑 프로파일을 나타내는 그래프이다.3 is a graph illustrating the doping profile of an Fe dopant according to one embodiment disclosed herein.

도 3은 상기 p형 도펀트가 Fe인 경우를 나타낸다.3 shows a case where the p-type dopant is Fe.

도 3을 참조하면, 상기 초격자 버퍼층(120) 내에서의 Fe 도핑 농도에 대한 도핑 프로파일을 확인할 수 있다.Referring to FIG. 3, the doping profile for the Fe doping concentration in the superlattice buffer layer 120 can be confirmed.

상기 Fe 도핑 농도는 상기 초격자 버퍼층(120) 내의 제 2 지점(P2)에서 제 1 지점(P1)까지 연속적으로 감소됨을 확인할 수 있다.It can be confirmed that the Fe doping concentration is continuously decreased from the second point P2 to the first point P1 in the superlattice buffer layer 120. [

일 실시예에 따르면, 상기 제 2 지점(P2)에서의 Fe 도핑 농도는 5e²⁰/cm³ 일 수 있다.According to one embodiment, the Fe doping concentration at the second point P2 may be 5e ²⁰ / cm ³ .

또한, 일 실시예에 따르면, 상기 제 1 지점(P1)에서의 Fe 도핑 농도는 1e¹⁶/cm³ 일 수 있다.Further, according to one embodiment, the doping concentration of the Fe in said first point (P1) may be 1e ¹⁶ / cm ³ days.

또한, 일 실시예에 따르면, 상기 초격자 버퍼층(120)의 상부로부터 특정 깊이(△l)까지는 최소 도핑량 이하가 되는 것일 수 있다. In addition, according to an exemplary embodiment, the amount of doping may be less than a minimum doping amount from an upper portion of the superlattice buffer layer 120 to a specific depth DELTA l.

예를 들어, 상기 특정 깊이(△l)는 2nm ~ 50nm일 수 있으며, 도 4는 상기 특정 깊이(△l)가 50nm인 경우를 나타낸다.For example, the specific depth? 1 may be 2 nm to 50 nm, and FIG. 4 shows a case where the specific depth? 1 is 50 nm.

도 4는 본 명세서에 개시된 또 다른 일 실시예에 따른 Fe 도펀트의 도핑 프로파일을 나타내는 그래프이다.4 is a graph depicting the doping profile of an Fe dopant according to another embodiment disclosed herein.

도 4는 상기 p형 도펀트가 Fe인 경우를 나타낸다.Fig. 4 shows a case where the p-type dopant is Fe.

도 4를 참조하면, 상기 초격자 버퍼층(120) 내에서의 Fe 도핑 농도에 대한 도핑 프로파일을 확인할 수 있다.Referring to FIG. 4, the doping profile for Fe doping concentration in the superlattice buffer layer 120 can be confirmed.

상기 Fe 도핑 농도는 상기 초격자 버퍼층(120) 내의 제 6 지점에서 제 3 지점(P6 ~ P3)까지 계단식으로 감소됨을 확인할 수 있다.It can be confirmed that the Fe doping concentration is decreased stepwise from the sixth point to the third point P6 to P3 in the superlattice buffer layer 120. [

도 4와 마찬가지로 상기 제 6 지점(P6)에서의 Fe 도핑 농도는 5e²⁰/cm³ 일 수 있고, 제 3 지점에서의 Fe 도핑 농도는 1e¹⁶/cm³ 일 수 있다.As in FIG. 4, the Fe doping concentration at the sixth point P6 may be 5e ²⁰ / cm ³ , and the Fe doping concentration at the third point may be 1e ¹⁶ / cm ³ .

또한, 상기 초격자 버퍼층(120)의 상부로부터 특정 깊이(△l)까지는 최소 도핑량 이하가 되는 것일 수 있다. 예를 들어, 상기 특정 깊이(△l)는 2nm ~ 50nm일 수 있으며, 도 4는 상기 특정 깊이(△l)가 50nm인 경우를 나타낸다.In addition, from the upper portion of the superlattice buffer layer 120 to the specific depth? 1, the doping amount may be less than the minimum doping amount. For example, the specific depth? 1 may be 2 nm to 50 nm, and FIG. 4 shows a case where the specific depth? 1 is 50 nm.

또 다른 일 실시에에 따르면, 상기 초격자 버퍼층(120) 내의 p형 도펀트의 도핑은 상기 제 1 박막층(p121, p121', p121'') 및 제 2 박막층(p122, p122', p122'') 중 어느 하나의 박막층에만 이루어지는 것일 수 있다.According to another embodiment, the doping of the p-type dopant in the superlattice buffer layer 120 may be performed using the first thin film layer p121, p121 ', p121' 'and the second thin film layer p122, p122', p122 ' The thin film layer may be formed of only one of the thin film layers.

예를 들어, 상기 제 1 박막층(p121, p121', p121'')이 Mg_xN_y(0≤x, y≤1)으로 이루어지고, 상기 제 2 박막층이 GaN으로 이루어진 경우, GaN으로 이루어진 제 2 박막층에만 p형 도펀트가 도핑되는 것일 수 있다. 이 경우, 상기 p형 도펀트는, GaN의 semi-insulating 특성을 개선하기 위한 것일 수 있다.For example, when the first thin film layer p121, p121 ', p121 "is made of Mg _x N _y (0? _X , y? 1) and the second thin film layer is made of GaN, Lt; RTI ID = 0.0 > p-type < / RTI > In this case, the p-type dopant may be one for improving the semi-insulating property of GaN.

또한, 이 경우, 도 3 내지 도 4에 개시된 도핑 프로파일은 상기 제 2 박막층에만 해당하는 도핑 프로파일일 수 있다.Also, in this case, the doping profile disclosed in FIGS. 3 to 4 may be a doping profile corresponding to only the second thin film layer.

다시 도 2를 참조하면, 상기 GaN 채널층(130)은 0.1um ~ 7um의 두께를 가질 수 있다. 특히(또는 바람직하게는), 상기 GaN 채널층(130)은 1um ~ 3um의 두께를 가질 수 있다.Referring again to FIG. 2, the GaN channel layer 130 may have a thickness of 0.1 um to 7 um. Particularly (or preferably), the GaN channel layer 130 may have a thickness of 1 um to 3 um.

상기 GaN 채널층(130)은 다양한 방식(또는 방법)으로 형성될 수 있다. The GaN channel layer 130 may be formed in various manners (or methods).

예를 들어, 상기 GaN 채널층(130)은 질화물 반도체 결정을 선택적으로 성장시키는 방법을 통하여 형성될 수 있는데, 유기 금속 기상 성장법(MOCVD), 분자선 에피성장법(MBE) 및 힐라이드 기상 성장법(HVPE) 중 적어도 하나를 근거로 형성되는 것일 수 있다. 다만, 상기 GaN 채널층(130)의 결정성을 고려하면, 디바이스 제작에는 MOCVD법이 사용되는 것이 일반적일 수 있다.For example, the GaN channel layer 130 may be formed by selectively growing a nitride semiconductor crystal, and may be formed by metal organic chemical vapor deposition (MOCVD), molecular beam epitaxy (MBE), and helium vapor deposition (HVPE). &Lt; / RTI > However, considering the crystallinity of the GaN channel layer 130, MOCVD may be used for device fabrication.

일 실시예에 따르면, 상기 GaN 채널층(130)은 C, Fe, Mg 및 Mn 도펀트 중 적어도 하나의 도펀트로 도핑될 수 있다. According to one embodiment, the GaN channel layer 130 may be doped with at least one of C, Fe, Mg, and Mn dopants.

다른 의미로는, 상기 반도체 소자(100)는 상기 GaN 채널층(130) 상에 C, Fe, Mg 및 Mn 도펀트 중 적어도 하나의 도펀트를 주입하여 형성된 GaN 채널의 semi-insulating 특성을 나타내기 위한 고-저항 GaN층(미도시)을 더 포함할 수 있다.In other words, the semiconductor device 100 includes a GaN channel layer 130 for forming semi-insulating characteristics of a GaN channel formed by implanting at least one dopant of C, Fe, Mg, and Mn dopants, - a resistive GaN layer (not shown).

여기서, 상기 적어도 하나의 도펀트의 농도는, 1e¹⁶/cm³ ~ 5e²⁰/cm³인 것일 수 있다. 특히, 상기 적어도 하나의 도펀트의 농도는 3e¹⁷/cm³ ~ 1e²⁰/cm³인 것일 수 있다.Here, the concentration of the at least one dopant may be 1e ¹⁶ / cm ³ to 5e ²⁰ / cm ³ . In particular, the concentration of the at least one dopant may be 3e ¹⁷ / cm ³ to 1e ²⁰ / cm ³ .

특히, 상기 적어도 하나의 도펀트가 C인 경우, 1e¹⁸/cm³ 이상의 도핑이 일반적일 수 있다.Particularly, when the at least one dopant is C, doping of 1e ¹⁸ / cm ³ or more may be common.

또한, 전술된 바와 같이, 전류가 흐르는 채널층을 형성하기 위해 GaN 채널층(130)의 끝부분은 불순물의 도핑이 최소화되어야 할 수 있고, 특히 C 농도는 1e¹⁷/cm³ 이하로 도핑이 되어야 할 수 있다.In addition, as shown, the current end of the GaN channel layer 130 to form a flow channel layer can be minimized in the doping of impurities, in particular C concentration must be doped to less than 1e ¹⁷ / cm ³ described above can do.

일 실시예에 따르면, 상기 GaN층(130)은, 서로 다른 온도로 성장된 GaN으로 이루어진 복수의 층을 포함할 수 있다.According to one embodiment, the GaN layer 130 may include a plurality of layers of GaN grown at different temperatures.

또한, 일 실시예에 따르면, 상기 서로 다른 온도로 성장된 GaN으로 이루어진 복수의 층의 개수는, 2 ~ 5인 것일 수 있다.Also, according to one embodiment, the number of the plurality of layers made of GaN grown at different temperatures may be 2 to 5.

상기 GaN 채널층(130) 위에는 상기 AlGaN 장벽층(140)이 형성되어 채널층에 2DEG가 형성될 수 있다. The AlGaN barrier layer 140 may be formed on the GaN channel layer 130 to form a 2DEG on the channel layer.

즉, 상기 AlGaN 장벽층(140)은 상기 GaN 채널층(130) 상에 형성될 수 있고, 상기 AlGaN 장벽층(140)은 활성층의 역할을 할 수 있다.That is, the AlGaN barrier layer 140 may be formed on the GaN channel layer 130, and the AlGaN barrier layer 140 may serve as an active layer.

또한, 상기 AlGaN 장벽층(140)의 두께는, 2nm ~ 100nm 범위일 수 있다. 특히(또는 바람직하게는), 상기 AlGaN 장벽층(140)의 두께는, 10nm ~ 30nm 범위일 수 있다.In addition, the thickness of the AlGaN barrier layer 140 may be in the range of 2 nm to 100 nm. In particular (or preferably), the thickness of the AlGaN barrier layer 140 may range from 10 nm to 30 nm.

상기 AlGaN 장벽층(140)은 다양한 조성으로 이루어질 수 있다. 예를 들어, 상기 AlGaN 장벽층(140)의 Al의 조성은, 10% ~ 30%인 것일 수 있다. 이외에도 다양한 조성비로써 상기 AlGaN 장벽층(140)이 이루어질 수 있음이 본 기술분야의 당업자에게 자명하다.The AlGaN barrier layer 140 may have a variety of compositions. For example, the composition of Al in the AlGaN barrier layer 140 may be 10% to 30%. It is apparent to those skilled in the art that the AlGaN barrier layer 140 may be formed at various composition ratios.

특히, 상기 AlGaN 장벽층(140)의 Al 조성은 25%이고 두께는 25nm일 수 있다.In particular, the AlGaN barrier layer 140 may have an Al composition of 25% and a thickness of 25 nm.

상기 AlGaN 장벽층(140)은 다양한 방식(또는 방법)으로 형성될 수 있다. The AlGaN barrier layer 140 may be formed in a variety of ways (or methods).

예를 들어, 상기 AlGaN 장벽층(140)은 질화물 반도체 결정을 선택적으로 성장시키는 방법을 통하여 형성될 수 있는데, 유기 금속 기상 성장법(MOCVD), 분자선 에피성장법(MBE) 및 힐라이드 기상 성장법(HVPE) 중 적어도 하나를 근거로 형성되는 것일 수 있다. 다만, 상기 AlGaN 장벽층(140)의 결정성을 고려하면, 디바이스 제작에는 MOCVD법이 사용되는 것이 일반적일 수 있다.For example, the AlGaN barrier layer 140 may be formed by selectively growing a nitride semiconductor crystal. The AlGaN barrier layer 140 may be formed by a metal organic vapor phase epitaxy (MOCVD) method, a molecular beam epitaxial growth method (MBE) (HVPE). &Lt; / RTI > However, considering the crystallinity of the AlGaN barrier layer 140, MOCVD may be used for device fabrication.

상기 GaN 캡층(미도시)은 상기 AlGaN 장벽층(140) 상에 형성되고, GaN 또는 AlGaN등 질화물계 물질을 얇게 성장시킴으로써 형성될 수 있다.The GaN cap layer (not shown) may be formed on the AlGaN barrier layer 140 and may be formed by thinly growing a nitride-based material such as GaN or AlGaN.

일 실시예에 따르면, 상기 GaN 캡층의 두께는 0.1nm ~ 100nm 범위, 특히, 2nm ~ 10nm인 것일 수 있다. 상기 GaN 캡층은 표면 누설 전류를 막는 역할을 할 수 있다.According to one embodiment, the GaN cap layer may have a thickness of 0.1 nm to 100 nm, particularly 2 nm to 10 nm. The GaN cap layer may serve to prevent surface leakage current.

상기 AlGaN 장벽층(140)을 성장한 후에는 노멀리-오프(normally-off) 동작을 위한 p-GaN 게이트 층(150)을 성장할 수 있다.After the AlGaN barrier layer 140 is grown, a p-GaN gate layer 150 may be grown for a normally-off operation.

상기 p-GaN 게이트 층(150)에 대해 상술하면, 노멀리-오프(Normally-off) HEMT 또는 HFET 소자를 제작하기 위한 방법으로 gate recess, fluorine treatment(또는 플라즈마 처리), p-type gate 방식(또는 p형 게이트 방식)등이 있을 수 있다.As described above for the p-GaN gate layer 150, gate recess, fluorine treatment (or plasma treatment), and p-type gate method (see, for example, Or a p-type gate method).

게이트 리세스(gate recess) 방법은 에칭(etching)을 통해 2DEG의 일부를 절단하고 Schottky gate를 도입하여 off특성을 유지하는 방법일 수 있다. 이는 2DEG 손실에 대한 단점이 있을 수 있다.The gate recess method may be a method of cutting a part of the 2DEG through etching and introducing a Schottky gate to maintain the off characteristic. This can be a drawback to 2DEG loss.

fluorine treatement 방법은 F이온의 plasma treatment를 이용해 전자를 공핍시켜 off 특성을 유지하는 방법일 수 있다. 이는 원치않는 plasma damage등의 단점이 있을 수 있다.The fluorine treatement method may be a method of depleting electrons by plasma treatment of F ions to maintain off characteristics. This may have drawbacks such as unwanted plasma damage.

마지막으로 p형 게이트 층을 채택하는 방식은 pn접합의 공핍층(depletion)을 이용해 소자 오프(off) 특성을 유지하는 방법일 수 있다.Finally, the method of adopting the p-type gate layer may be a method of maintaining the off-off characteristic by using a depletion of the pn junction.

p-type 게이트 방식에는 질화물 반도체 소자의 우수한 전류 특성을 유지하면서 동시에 노멀리 오프 스위칭을 할 수 있는 기술이다.The p-type gate method is a technique capable of performing normally off-switching while maintaining excellent current characteristics of a nitride semiconductor device.

게이트 전극 아래에 p-GaN 층을 형성시킬 경우, p-GaN 층과 그 아래에 있는 AlGaN/GaN 구조가 p-n 접합을 이루게 되고, 공핍 현상이 발생하게 될 수 있다.When the p-GaN layer is formed under the gate electrode, the p-GaN layer and the underlying AlGaN / GaN structure form a p-n junction, and a depletion phenomenon may occur.

따라서 게이트 하단에는 2DEG층이 사라지게 되고, 결국 게이트가 접지되어 있을 경우 소스와 드레인간은 전류가 흐르지 않게 될 수 있다.Therefore, the 2DEG layer disappears at the bottom of the gate, so that when the gate is grounded, the source and the drain can not flow current.

하지만, 게이트에 (+) 부호를 갖는 문턱전압을 인가할 경우 사라졌던 게이트 하단 2DEG층이 다시 나타나며 전류가 흐르게 되고 이를 통하여 스위칭 동작을 할 수 있게 된다. However, when a threshold voltage having a (+) sign is applied to the gate, the lower 2DEG layer of the gate disappears and the current flows and the switching operation can be performed.

즉 p-GaN 게이트를 이용하면, 질화물 반도체 소자를 노멀리 오프 구동할 수 있으며 동시에 높은 전류 특성을 유지할 수 있다는 장점이 있다. That is, when the p-GaN gate is used, the nitride semiconductor device can be driven to be normally off-driven and high current characteristics can be maintained.

이러한 p-GaN 게이트 기술(상기 p-GaN 게이트 층 또는 p형 게이트 층을 이용한 기술)은 AlGaN/GaN 이종접합 구조 위에 p형 도핑되어 있는 GaN를 성장시키고, 그 위해 게이트 전극을 형성시키는 기술일 수 있다.Such a p-GaN gate technique (the technique using the p-GaN gate layer or the p-type gate layer) can be a technique for growing p-type doped GaN on the AlGaN / GaN heterojunction structure and forming a gate electrode therefor. have.

상기 형성된 p-GaN 층은 AlGaN과 GaN 사이 계면에 존재하는 2차원 자유 전자가스(2DEG)를 공핍시키는 역할을 할 수 있다.The p-GaN layer may serve to deplete the two-dimensional free electron gas (2DEG) present at the interface between AlGaN and GaN.

상기 p-GaN 게이트 층(150)은, GaN 계열(또는 질화물계 계열)의 물질에 p형 도펀트를 도핑시킨 물질로, 게이트 층으로 사용될 수 있다. 따라서, p형 게이트 층이라고도 할 수 있다.The p-GaN gate layer 150 may be a GaN-based (or nitride-based) material doped with a p-type dopant and may be used as a gate layer. Therefore, it may be referred to as a p-type gate layer.

상기 p형 게이트 층을 가지는 반도체 소자(예를 들어, HEMT 또는 HFET 소자)는 2DEG 밀도(density)의 감소 없이 노멀리-오프(normally-off) 특성을 유지할 수 있다는 장점을 가질 수 있다.A semiconductor device (e.g., a HEMT or an HFET device) having the p-type gate layer may have the advantage that the normally-off characteristic can be maintained without reducing the 2DEG density.

상기 p-GaN 게이트 층(또는 p형 게이트 층, 150)의 두께는, 2nm ~ 300nm인 것일 수 있다. 특히, 상기 p-GaN 게이트 층(150)의 두께는, 10nm ~ 100nm인 것일 수 있다.The thickness of the p-GaN gate layer (or the p-type gate layer 150) may be 2 nm to 300 nm. In particular, the thickness of the p-GaN gate layer 150 may be 10 nm to 100 nm.

또한, 상기 p-GaN 게이트 층(150)에 도핑된 p형 도펀트는, Mg, C, Zn 및 Fe 중 적어도 하나인 것일 수 있다.The p-type dopant doped in the p-GaN gate layer 150 may be at least one of Mg, C, Zn, and Fe.

예를 들어, 상기 p-GaN 게이트 층(150)에 도핑된 p형 도펀트의 불순물 농도는 1e¹⁶/cm³ ~ 5e²⁰/cm³인 것일 수 있다. 특히, 상기 불순물의 농도는 3e¹⁷/cm³ ~ 1e²⁰/cm³인 것일 수 있다.For example, the impurity concentration of the p-type dopant doped in the p-GaN gate layer 150 may be 1e ¹⁶ / cm ³ to 5e ²⁰ / cm ³ . In particular, the concentration of the impurity may be 3e ¹⁷ / cm ³ to 1e ²⁰ / cm ³ .

상기 반도체 소자(100)는, 상기 p-GaN 게이트 층(150) 상에 형성된 게이트 전극(160, 또는 p-GaN 전극)을 더 포함할 수 있다.The semiconductor device 100 may further include a gate electrode 160 (or a p-GaN electrode) formed on the p-GaN gate layer 150.

또한, 상기 반도체 소자(100)는, 상기 AlGaN 장벽층(140)의 일부 영역 상에 형성되는 드레인 전극(180) 및 소스 전극(170)을 더 포함할 수 있다.The semiconductor device 100 may further include a drain electrode 180 and a source electrode 170 formed on a part of the AlGaN barrier layer 140.

상기 소스 전극(170) 및 상기 드레인 전극(180)은 상기 AlGaN 장벽층(140)의 일부 영역 상에 형성되는 것일 수 있다. The source electrode 170 and the drain electrode 180 may be formed on a portion of the AlGaN barrier layer 140.

또한, 상기 반도체 소자(100)가 상기 GaN 캡층을 더 포함하는 경우, 상기 소스 전극(170) 및 상기 드레인 전극(180)은 상기 GaN 캡층의 일부 영역 상에 형성될 수 있다.In addition, when the semiconductor device 100 further includes the GaN cap layer, the source electrode 170 and the drain electrode 180 may be formed on a part of the GaN cap layer.

전술한 바와 같이, 상기 드레인 전극(180)에서 소스 전극(170)으로 흐르는 2DEG(CDEG) 전류가 쇼트키(schottky) 게이트 전극(160)의 제어를 통해 발생할 수 있다.A 2DEG (CDEG) current flowing from the drain electrode 180 to the source electrode 170 may be generated through control of the schottky gate electrode 160, as described above.

또한, 일 실시예에 따르면, 상기 반도체 소자(100)는 상기 AlGaN 장벽층(140), 상기 소스 전극(170), 상기 드레인 전극(180) 및 상기 게이트 전극(160)의 일부 영역 상에 형성되는 산화막층(190)을 더 포함할 수 있다.According to one embodiment, the semiconductor device 100 is formed on a part of the AlGaN barrier layer 140, the source electrode 170, the drain electrode 180, and the gate electrode 160 And may further include an oxide layer 190.

또한, 상기 반도체 소자(100)가 상기 GaN 캡층을 더 포함하는 경우, 상기 산화막층(190)은 상기 GaN 캡층의 일부 영역 상에 형성될 수 있다.In addition, when the semiconductor device 100 further includes the GaN cap layer, the oxide layer 190 may be formed on a part of the GaN cap layer.

상기 산화막층(190)은 표면 누설 전류를 감소시키는 역할을 할 수 있다. The oxide layer 190 may reduce surface leakage current.

여기서, 상기 산화막층(190)은, 상기 소스 전극(170) 또는 상기 드레인 전극(180)과 상기 게이트 전극(160) 사이에 형성되는 것일 수 있다. The oxide layer 190 may be formed between the source electrode 170 or the drain electrode 180 and the gate electrode 160.

상기 산화막층(190)은 다양한 물질 또는 조성비로 이루어질 수 있다. 예를 들어, 상기 산화막층(190)은, SiO₂, Si_xN_y(예를 들어, Si₃N₄), HfO₂, Al₂O₃, ZnO 및 Ga₂O₃ 중 적어도 하나의 물질로 이루어질 수 있다.The oxide layer 190 may have a variety of materials or composition ratios. For example, the oxide layer 190 may be formed of at least one of SiO ₂ , Si _x N _y (for example, Si ₃ N ₄ ), HfO ₂ , Al ₂ O ₃ , ZnO, and Ga ₂ O ₃ Lt; / RTI >

일 실시예에 따르면, 상기 산화막층(190)의 두께는, 2nm ~ 200nm 범위이며, 특히(또는, 바람직하게는), 상기 산화막층(190)의 두께는 2nm ~ 100nm 일 수 있다.According to one embodiment, the thickness of the oxide layer 190 is in the range of 2 nm to 200 nm, and in particular (or preferably) the thickness of the oxide layer 190 may be in the range of 2 nm to 100 nm.

또한, 상기 산화막층(190)은 다양한 방법으로 형성될 수 있는다, 예를 들어, 상기 산화막층(190)은 유기 금속 기상 성장법(MOCVD), 분자선 에피성장법(MBE), 힐라이드 기상 성장법(HVPE), PECVD (Plasma-enhanced chemical vapor deposition), 스퍼터링(Sputtering) 및 ALD(atomic layer deposition) 중 적어도 하나를 근거로 형성되는 것일 수 있다.For example, the oxide layer 190 may be formed by a metal organic chemical vapor deposition (MOCVD) method, a molecular beam epitaxy (MBE) method, a hydride vapor phase epitaxy (HVPE), plasma-enhanced chemical vapor deposition (PECVD), sputtering, and atomic layer deposition (ALD).

본 명세서에 개시된 일 The work disclosed herein 실시예에In the embodiment 따른 반도체 소자의 제조방법에 대한 설명 Description of a method of manufacturing a semiconductor device according to

본 명세서에 개시된 일 실시예에 따른 반도체 소자의 제조방법은, 상술된 실시예들이 포함하고 있는 구성 또는 단계의 일부 또는 조합으로 구현되거나 실시예들의 조합으로 구현될 수 있으며, 이하에서는 본 명세서에 개시된 일 실시예에 따른 반도체 소자의 제조방법의 명확한 표현을 위해 중복되는 부분을 생략할 수 있다.A method of manufacturing a semiconductor device according to an embodiment disclosed herein may be implemented as a part or a combination of the constituent elements or steps included in the embodiments described above or a combination of the embodiments, Overlapping portions may be omitted for clarity of the method of manufacturing a semiconductor device according to an embodiment.

본 명세서에 개시된 일 실시예에 따른 반도체 소자의 제조방법은, 기판 상에 버퍼층을 형성시키는 단계, 상기 버퍼층 상에 초격자 버퍼층을 형성시키는 단계, 상기 초격자 버퍼층 상에 GaN 채널층을 형성시키는 단계, 상기 GaN 채널층 상에 AlGaN 장벽층을 형성시키는 단계 및 상기 AlGaN 장벽층 상에 p-GaN 게이트 층을 형성시키는 단계를 포함할 수 있다.A method of fabricating a semiconductor device according to an embodiment disclosed herein includes forming a buffer layer on a substrate, forming a superlattice buffer layer on the buffer layer, forming a GaN channel layer on the superlattice buffer layer Forming an AlGaN barrier layer on the GaN channel layer, and forming a p-GaN gate layer on the AlGaN barrier layer.

일 실시예에 따른 반도체 소자의 제조방법은, 상기 p-GaN 게이트 층 상에 게이트 전극을 형성시키는 단계를 더 포함할 수 있다.The method of manufacturing a semiconductor device according to an embodiment may further include forming a gate electrode on the p-GaN gate layer.

또한, 일 실시예에 따른 반도체 소자의 제조방법은, 상기 AlGaN 장벽층의 일부 영역 상에 드레인 전극 및 소스 전극을 형성시키는 단계를 더 포함할 수 있다.In addition, the method of manufacturing a semiconductor device according to an embodiment may further include forming a drain electrode and a source electrode on a partial region of the AlGaN barrier layer.

또한, 일 실시예에 따른 반도체 소자의 제조방법은, 상기 AlGaN 장벽층, 상기 소스 전극, 상기 드레인 전극 및 상기 게이트 전극의 일부 영역 상에 산화막층을 형성시키는 단계를 더 포함할 수 있다.The method of manufacturing a semiconductor device according to an embodiment may further include forming an oxide film layer on the AlGaN barrier layer, the source electrode, the drain electrode, and a part of the gate electrode.

또한, 일 실시예에 따르면, 상기 버퍼층, 상기 초격자 버퍼층, 상기 GaN 채널층, 상기 AlGaN장벽층 및 상기 산화막 층 중 적어도 하나는, 유기 금속 기상 성장법(MOCVD), 분자선 에피성장법(MBE), 힐라이드 기상 성장법(HVPE), PECVD (Plasma-enhanced chemical vapor deposition), 스퍼터링(Sputtering) 및 ALD(atomic layer deposition) 중 적어도 하나를 근거로 형성되는 것일 수 있다.At least one of the buffer layer, the superlattice buffer layer, the GaN channel layer, the AlGaN barrier layer, and the oxide layer may be formed by metal organic chemical vapor deposition (MOCVD), molecular beam epitaxy (MBE) , HILP vapor deposition (HVPE), plasma enhanced chemical vapor deposition (PECVD), sputtering, and atomic layer deposition (ALD).

또한, 일 실시예에 따르면, 상기 버퍼층은, AlN으로 이루어진 AlN 버퍼층 및 AlGaN으로 이루어진 AlGaN 버퍼층 중 적어도 하나를 포함할 수 있다.According to an embodiment, the buffer layer may include at least one of an AlN buffer layer made of AlN and an AlGaN buffer layer made of AlGaN.

또한, 일 실시예에 따르면, 상기 제 1 박막층 및 상기 제 2 박막층 중 적 어도 하나의 두께는, 1 nm ~ 100 nm인 것일 수 있다.According to an embodiment, at least one of the first thin film layer and the second thin film layer may have a thickness of 1 nm to 100 nm.

또한, 일 실시예에 따르면, 상기 제 1 박막층은, Mg_xN_y(0≤x, y≤1)으로 이루어지고, 상기 제 2 박막층은, GaN으로 이루어지는 것일 수 있다.According to an embodiment, the first thin film layer may be made of Mg _x N _y (0? _X , y? 1), and the second thin film layer may be made of GaN.

또한, 일 실시예에 따르면, 상기 적층되는 이중 박막층의 개수는, 2 ~ 500인 것일 수 있다.Also, according to one embodiment, the number of the double-layered thin film layers may be 2 to 500.

또한, 일 실시예에 따르면, 상기 초격자 버퍼층은, p형 도펀트로 도핑되는 것일 수 있다.Also, according to one embodiment, the superlattice buffer layer may be doped with a p-type dopant.

또한, 일 실시예에 따르면, 상기 p형 도펀트는, Mg, C 및 Fe 중 적어도 하나인 것일 수 있다.Also, according to one embodiment, the p-type dopant may be at least one of Mg, C, and Fe.

또한, 일 실시예에 따르면, 상기 p형 도펀트의 농도는, 3e¹⁷/cm³ ~ 1e²⁰/cm³ 인 것일 수 있다.Also, according to one embodiment, the concentration of the p-type dopant may be 3e ¹⁷ / cm ³ to 1e ²⁰ / cm ³ .

또한, 일 실시예에 따르면, 상기 p형 도펀트의 농도는, 상기 초격자 버퍼층의 적층 방향에 따라 감소되는 것일 수 있다.Also, according to one embodiment, the concentration of the p-type dopant may be decreased along the stacking direction of the superlattice buffer layer.

도 5는 본 명세서에 개시된 일 실시예에 따른 반도체 소자의 제조방법을 나타내는 순서도이다.5 is a flowchart showing a method of manufacturing a semiconductor device according to an embodiment disclosed herein.

도 5를 참조하면, 본 명세서에 개시된 일 실시예에 따른 반도체 소자의 제조방법은 다음과 같은 단계로 이루어질 수 있다.Referring to FIG. 5, a method of manufacturing a semiconductor device according to an embodiment disclosed herein may include the following steps.

먼저, 기판 상에 버퍼층을 형성시킬 수 있다(S110).First, a buffer layer may be formed on a substrate (S110).

다음으로, 상기 버퍼층 상에 초격자 버퍼층을 형성시킬 수 있다(S120).Next, a superlattice buffer layer may be formed on the buffer layer (S120).

다음으로, 상기 초격자 버퍼층 상에 GaN 채널층을 형성시킬 수 있다(S130).Next, a GaN channel layer may be formed on the superlattice buffer layer (S130).

다음으로, 상기 GaN 채널층 상에 AlGaN 장벽층을 형성시킬 수 있다(S140).Next, an AlGaN barrier layer may be formed on the GaN channel layer (S140).

다음으로, 상기 AlGaN 장벽층 상에 p-GaN 게이트 층을 형성시킬 수 있다(S150).Next, a p-GaN gate layer may be formed on the AlGaN barrier layer (S150).

도 6a ~ 도 6f는 본 명세서에 개시된 일 실시예에 따른 반도체 소자의 제조방법을 나타내는 예시도이다.6A to 6F are views showing an example of a method of manufacturing a semiconductor device according to an embodiment disclosed herein.

도 6a ~ 도 6f를 참조하면, 본 명세서에 개시된 일 실시예에 따른 반도체 소자의 제조방법은 기판(미도시) 상에 차례로 버퍼층(110), 초격자 버퍼층(120), GaN 채널층(130) 및 AlGaN 장벽층(140)을 형성시키는 단계로 이루어질 수 있다.6A to 6F, a method of manufacturing a semiconductor device according to an embodiment disclosed herein includes sequentially forming a buffer layer 110, a superlattice buffer layer 120, a GaN channel layer 130, And an AlGaN barrier layer 140, as shown in FIG.

전술된 바와 같이, 상기 기판은 상기 반도체 소자(100)의 제작 후에 제거될 수 있다. 따라서, 최종적인 상기 반도체 소자의 구조는 상기 기판이 없는 구조일 수 있다.As described above, the substrate can be removed after fabrication of the semiconductor device 100. Thus, the final structure of the semiconductor device may be a structure without the substrate.

본 명세서에 개시된 일 실시예에 따른 반도체 소자의 제조방법은, 상기 p-GaN 게이트 층 상에 게이트 전극을 형성시키는 단계를 더 포함할 수 있다.The method of manufacturing a semiconductor device according to an embodiment disclosed herein may further include the step of forming a gate electrode on the p-GaN gate layer.

또한, 본 명세서에 개시된 일 실시예에 따른 반도체 소자의 제조방법은 상기 AlGaN 장벽층(140)의 일부 영역 상에 소스 전극(170) 및 드레인 전극(180)을 형성시키는 단계를 더 포함할 수 있다. The method of manufacturing a semiconductor device according to an embodiment disclosed herein may further include forming a source electrode 170 and a drain electrode 180 on a part of the AlGaN barrier layer 140 .

또한, 본 명세서에 개시된 일 실시예에 따른 반도체 소자의 제조방법은 상기 AlGaN 장벽층(140), 상기 소스 전극(170), 상기 드레인 전극(180) 및 상기 게이트 전극(160)의 일부 영역 상에 산화막층(190)을 형성시키는 단계를 더 포함할 수 있다.The method of manufacturing a semiconductor device according to an embodiment disclosed herein may further include the step of forming a gate electrode 160 on the AlGaN barrier layer 140, the source electrode 170, the drain electrode 180, And forming an oxide film layer 190 on the substrate.

자세한 공정 순서를 도 6a ~ 도 6f를 참조하여 구체적으로 상술하면, 먼저, 기판(미도시)상에 MOCVD 박막 성장 장비를 가지고 버퍼층(110)을 형성(또는 성장)시킬 수 있다(도 6a).6A to 6F, the buffer layer 110 can be formed (or grown) with the MOCVD thin film growth equipment on a substrate (not shown) (FIG. 6A).

전술된 바와 같이, 상기 버퍼층(110)은, AlN으로 이루어진 AlN 버퍼층 및 AlGaN으로 이루어진 AlGaN 버퍼층 중 적어도 하나를 포함할 수 있다.As described above, the buffer layer 110 may include at least one of an AlN buffer layer made of AlN and an AlGaN buffer layer made of AlGaN.

상기 기판은 n형이 될 수도 있고, p형이 될 수도 있으며, 기판의 종류는 Si, SiC, Sapphire, GaN(예를 들어, Freestanding GaN) 기판, AlN 기판 등이 될 수 있다.The substrate may be n-type or p-type, and the substrate may be Si, SiC, sapphire, GaN (e.g., Freestanding GaN) substrate, AlN substrate, or the like.

상기 버퍼층(110)이 상기 AlN 버퍼층을 포함하는 경우, 상기 AlN 버퍼층은 단일 layer(또는 층)가 될 수도 있고, 온도가 다른 2 ~ 5개 layer로 성장될 수도 있다. When the buffer layer 110 includes the AlN buffer layer, the AlN buffer layer may be a single layer (or a layer) or may be grown to two to five layers having different temperatures.

AlN의 원료로는 TMAl이 사용될 수 있으며, N의 원료는 NH3가 사용될 수 있다. TMAl can be used as a raw material of AlN, and NH3 can be used as a raw material of N. [

일 실시예에 따르면, AlN 버퍼층(또는 AlN 핵생성층)은 저온과 고온의 조합으로 사용될 수 있다. 즉, AlN 버퍼의 하부는 저온 성장으로 형성되고, AlN 버퍼의 상부는 고온 성장으로 형성되는 것일 수 있다(전술된 제 1 AlN층 및 제 2 AlN층 참조).According to one embodiment, the AlN buffer layer (or AlN nucleation layer) may be used in combination of low temperature and high temperature. That is, the lower portion of the AlN buffer may be formed by the low-temperature growth, and the upper portion of the AlN buffer may be formed by the high-temperature growth (see the first AlN layer and the second AlN layer described above).

상기 AlN 버퍼층의 형성에 있어서 결정 성장 방법에는 유기금속 박막성장 장비(MOCVD)가 이용될 수 있으며, 원료는 트리메틸갈륨(TMGa), 트리메틸알루미늄(TMAl), 암모니아(NH3)가 사용되고, 고온의 환경에서 합성이 되어 에피로 성장 됨에 의해 III-V족 박막이 형성될 수 있다. 준비된 기판에 따라 GaN 성장을 위한 통상적인 방법의 핵생성 층이 성장될 수 있다.In the formation of the AlN buffer layer, an organic metal thin film growth equipment (MOCVD) can be used as a crystal growth method. Trimethylgallium (TMGa), trimethyl aluminum (TMAl) and ammonia (NH3) By synthesizing and growing into an epitaxial layer, a III-V thin film can be formed. The nucleation layer of the conventional method for GaN growth can be grown according to the prepared substrate.

다음으로, 상기 버퍼층(110) 상에 초격자 버퍼층(120)을 형성시킬 수 있다(도 6b).Next, a superlattice buffer layer 120 may be formed on the buffer layer 110 (FIG. 6B).

즉, 상기 초격자 버퍼층(120)이 상기 버퍼층(110) 상에 버퍼로서 형성될 수 있다.That is, the superlattice buffer layer 120 may be formed as a buffer on the buffer layer 110.

구체적으로, 상기 초격자 버퍼층(120)은, 서로 다른 제 1 박막층(p121) 및 제 2 박막층(p122)이 적층된 이중 박막층(p120)이 복수개 적층되어 형성된 것일 수 있다.Specifically, the superlattice buffer layer 120 may be formed by stacking a plurality of the first thin film layer p121 and the second thin film layer p122 stacked on each other.

도 6a 내지 도 6f에 개시된 제조방법은, 상기 초격자 버퍼층(120)이, 4개의 이중 박막층(p120, p120', p120'', p120''')을 포함하는 경우를 나타낸다. The manufacturing method disclosed in FIGS. 6A to 6F shows a case where the superlattice buffer layer 120 includes four double-layered films (p120, p120 ', p120' ', p120' '').

상기 초격자 버퍼층(120)은, Mg_xN_y/GaN 구조로 이루어질 수 있다.The superlattice buffer layer 120 may have a Mg _x N _y / GaN structure.

즉, 일 실시예에 따르면, 상기 제 1 박막층(p121, p121', p121'', p121''')은, Mg_xN_y(0≤x, y≤1)으로 이루어지고, 상기 제 2 박막층(p122, p122', p122'', p122''')은, GaN으로 이루어지는 것일 수 있다.That is, according to one embodiment, the first thin film layer p121, p121 ', p121'',p121'"is made of Mg _x N _y (0? _X , y? 1) (p122, p122 ', p122'',p122''') may be made of GaN.

이외에도 다양한 물질로 상기 초격자 버퍼층(120)이 이루어질 수 있음이 본 기술분야의 당업자에게 자명하다.It is apparent to those skilled in the art that the superlattice buffer layer 120 may be formed of various materials.

상기 초격자 버퍼층(120)은 다양한 방식(또는 방법)으로 형성될 수 있다. 예를 들어, 상기 초격자 버퍼층(120)은 질화물 반도체 결정을 선택적으로 성장시키는 방법을 통하여 형성될 수 있는데, 유기 금속 기상 성장법(MOCVD), 분자선 에피성장법(MBE) 및 힐라이드 기상 성장법(HVPE) 중 적어도 하나를 근거로 형성되는 것일 수 있다. 다만, 상기 초격자 버퍼층(120)의 결정성을 고려하면, 디바이스 제작에는 MOCVD법이 사용되는 것이 일반적일 수 있다.The superlattice buffer layer 120 may be formed by various methods (or methods). For example, the superlattice buffer layer 120 may be formed by selectively growing a nitride semiconductor crystal. The superlattice buffer layer 120 may be formed by a metal organic chemical vapor deposition (MOCVD) method, a molecular beam epitaxial growth method (MBE) (HVPE). &Lt; / RTI > However, considering the crystallinity of the superlattice buffer layer 120, MOCVD may be used for device fabrication.

일 실시예에 따르면, 상기 p형 도펀트의 농도는, 상기 초격자 버퍼층(120)의 적층 방향으로 감소되는 것일 수 있다(예를 들어 점층적인 감소 경향). 예를 들어, 상기 p형 도펀트의 농도는 상기 다중 버퍼층(120)의 적층 방향으로 연속적으로 감소하는 것일 수 있다.또한, 예를 들어, 상기 p형 도펀트의 농도는 상기 다중 버퍼층(120)의 적층 방향으로 불연속적으로 감소되는 것일 수 있다. 불연속적인 농도 감소의 예로, 상기 p형 도펀트의 농도가 상기 초격자 버퍼층(120)의 적층 방향으로 계단식으로 감소되는 경우가 있을 수 있다.According to one embodiment, the concentration of the p-type dopant may be decreased in the stacking direction of the superlattice buffer layer 120 (for example, a decreasing tendency to decrease). For example, the concentration of the p-type dopant may be continuously decreased in the stacking direction of the multiple buffer layer 120. Also, for example, the concentration of the p- In the direction of the arrow. As an example of the discontinuous concentration reduction, there may be a case where the concentration of the p-type dopant is decreased stepwise in the stacking direction of the superlattice buffer layer 120.

다음으로, 상기 초격자 버퍼층(120) 상에 GaN 채널층(130)을 형성시킬 수 있다(도 7c).Next, a GaN channel layer 130 may be formed on the superlattice buffer layer 120 (FIG. 7C).

상기 GaN 채널층(130)을 이루는 GaN은 MOCVD법으로 불리는 유기 금속기상 성장법으로 제작하는 것이 일반적일 수 있다.GaN constituting the GaN channel layer 130 may be formed by an organic metal vapor deposition method called MOCVD.

이 경우, Ga의 원료인 TMGa, N의 원료인 NH₃를 리액터 안에서 고온으로 합성시켜 상기 GaN 채널층(130)이 에피 성장으로 형성될 수 있다.In this case, the GaN channel layer 130 can be formed by epitaxial growth by synthesizing NH ₃ , which is a raw material of Ga, as a raw material of Ga, NH ₃ in a reactor at a high temperature.

상기 GaN 채널층(130)은 0.1um ~ 7um의 두께를 가질 수 있다. 특히(또는 바람직하게는), 상기 GaN 채널층(130)은 1um ~ 3um의 두께를 가질 수 있다.The GaN channel layer 130 may have a thickness of 0.1 um to 7 um. Particularly (or preferably), the GaN channel layer 130 may have a thickness of 1 um to 3 um.

여기서, 상기 GaN 채널층(130)에는 semi-insulating한 특성을 만들어 주기 위해서 Fe, Mg 또는 Carbon이 도핑될 수 있다. 상기 GaN 채널층(130) 또한 한가지의 온도로 성장되거나 2 ~ 5가지 연속적 혹은 불연속적인 온도로 성장될 수 있다.Here, the GaN channel layer 130 may be doped with Fe, Mg or Carbon to form semi-insulating characteristics. The GaN channel layer 130 may also be grown to one temperature or to two to five continuous or discontinuous temperatures.

다음으로, 상기 GaN 채널층(130)을 성장시킨 후에는 이종접합 부분의 2DEG 층을 만들기 위한 활성층인 AlGaN 장벽층(140)을 성장시킬 수 있다(도 6d).Next, after the GaN channel layer 130 is grown, an AlGaN barrier layer 140, which is an active layer for forming a hetero-junction 2DEG layer, can be grown (FIG. 6D).

일 실시예에 따르면, 상기 AlGaN 장벽층(140)는 10% ~ 30% Al 조성비로 성장될 수 있다.According to one embodiment, the AlGaN barrier layer 140 may be grown at a composition ratio of 10% to 30% Al.

상기 AlGaN 장벽층(150)의 두께는 10 nm ~ 50 nm일 수 있다.The thickness of the AlGaN barrier layer 150 may be between 10 nm and 50 nm.

상기 AlGaN 장벽층(150)은 상기 GaN 채널층(140)과의 격자 상수 차이로 인한 piezo-polarization등으로 2DEG를 형성해주는 층으로써 Al 조성과 두께에 따라서 2DEG density가 결정될 수 있다. The AlGaN barrier layer 150 forms a 2DEG due to a piezo-polarization due to a difference in lattice constant with the GaN channel layer 140. The 2DEG density can be determined according to the Al composition and the thickness.

추가적으로, 상기 AlGaN 장벽층(140, 또는 활성층)을 성장시킨 후에는 표면 누설 전류를 막기 위해서 GaN 캡층(150, cap layer)을 0nm ~ 100nm 범위(바람직하게는 2nm ~ 10nm 범위) 사이로 성장시킬 수 있다(미도시).In addition, after the AlGaN barrier layer 140 (or the active layer) is grown, a GaN cap layer 150 may be grown in the range of 0 nm to 100 nm (preferably in the range of 2 nm to 10 nm) to prevent surface leakage current (Not shown).

다음으로, 상기 p-GaN 게이트 층 상에 게이트 전극(160)을 형성시킬 수 있다.Next, the gate electrode 160 may be formed on the p-GaN gate layer.

또한, 추가적으로, 상기 AlGaN 장벽층(140)의 일부 영역 상에 소스 전극(170) 및 드레인 전극(180)을 형성(또는 증착)시킬 수 있다(도 6e).Additionally, a source electrode 170 and a drain electrode 180 may be formed (or deposited) on a portion of the AlGaN barrier layer 140 (FIG. 6E).

상기 소스 전극(170), 드레인 전극(180) 및 게이트 전극(160)의 증착은 오믹 전극을 E-beam을 이용하여 이루어질 수 있다.The source electrode 170, the drain electrode 180, and the gate electrode 160 may be deposited using an E-beam as an ohmic electrode.

또한, 추가적으로, passivation을 위하여 상기 AlGaN 장벽층(140)(상기 GaN 캡층(150)이 증착된 경우에는, 상기 GaN 캡층(150)), 상기 소스 전극(170), 상기 드레인 전극(180) 및 상기 게이트 전극(160)의 일부 영역 상에 산화막층(190)을 형성시킬 수 있다(도 6f).In addition, in addition, the AlGaN barrier layer 140 (the GaN cap layer 150 when the GaN cap layer 150 is deposited), the source electrode 170, the drain electrode 180, An oxide film layer 190 may be formed on a part of the gate electrode 160 (Fig. 6F).

본 발명의 범위는 본 명세서에 개시된 실시 예들로 한정되지 아니하고, 본 발명은 본 발명의 사상 및 특허청구범위에 기재된 범주 내에서 다양한 형태로 수정, 변경, 또는 개선될 수 있다.The scope of the present invention is not limited to the embodiments disclosed herein, and the present invention can be modified, changed, or improved in various forms within the scope of the present invention and the claims.

100: 반도체 소자 110: 버퍼층
120: 초격자 버퍼층 130: GaN 채널층
140: AlGaN 장벽층 150: p-GaN 게이트 층100: Semiconductor device 110: buffer layer
120: superlattice buffer layer 130: GaN channel layer
140: AlGaN barrier layer 150: p-GaN gate layer

Claims

A buffer layer;
A superlattice buffer layer formed on the buffer layer;
A GaN channel layer formed on the superlattice buffer layer;
An AlGaN barrier layer formed on the GaN channel layer; And
And a p-GaN gate layer formed on the AlGaN barrier layer,
Wherein the superlattice buffer layer comprises:
Wherein the first thin film layer and the second thin film layer are stacked on one another.

The method according to claim 1, wherein the thickness of the buffer layer
1 nm to 7 [mu] m.

The optical information recording medium according to claim 1,
An AlN buffer layer made of AlN and an AlGaN buffer layer made of AlGaN.

The method of claim 3, wherein the AlN buffer layer
And a plurality of layers of AlN grown at different temperatures.

The method according to claim 3, wherein the number of the plurality of layers made of AlN grown at different temperatures,
2 < / RTI >

The method of claim 3, wherein the AlN buffer layer
A first AlN layer grown at a low temperature; And
And a second AlN layer formed on the first AlN layer and grown at a high temperature.

The method of claim 3, wherein the AlGaN buffer layer
And a plurality of layers made of AlGaN having different compositions of Al.

The method according to claim 7, wherein the number of the plurality of layers made of AlGaN,
2 < / RTI >

The method according to claim 3, wherein the Al composition of at least one of the AlN buffer layer and the AlGaN buffer layer comprises:
And is continuously reduced with a specific inclination in the stacking direction.

The method according to claim 3, wherein the Al composition of at least one of the AlN buffer layer and the AlGaN buffer layer comprises:
And is discontinuously reduced in the stacking direction.

The method according to claim 1, wherein at least one of the first thin film layer and the second thin film layer has a thickness,
1 nm to 100 nm.

The method according to claim 1, wherein the first thin film layer
Mg _x N _y (0? _X , y? 1)
The second thin film layer
GaN.

The method according to claim 1, wherein the number of the double-
2 < / RTI >

The method of claim 1, wherein the superlattice buffer layer comprises:
and doped with a p-type dopant.

15. The method of claim 14, wherein the p-
Mg, C, and Fe.

15. The method of claim 14, wherein the concentration of the p-
3e ¹⁷ / cm ³ to 1e ²⁰ / cm ³ .

15. The method of claim 14, wherein the concentration of the p-
And decreases along the stacking direction of the superlattice buffer layer.

The GaN substrate according to claim 1,
1 um to 3 um.

2. The GaN substrate according to claim 1,
Mg, < / RTI > C and Fe.

20. The method of claim 19, wherein the at least one dopant concentration is selected from the group consisting of:
3e ¹⁷ / cm ³ to 1e ²⁰ / cm ³ .

2. The method of claim 1, wherein the thickness of the AlGaN barrier layer
Wherein the thickness is 10 nm to 30 nm.

The method of claim 1, wherein the AlN layer
And is formed on a substrate.

23. The method of claim 22,
Si, SiC, Sapphire, and GaN.

The method according to claim 1,
And a gate electrode formed on the p-GaN gate layer.

25. The method of claim 24,
And a drain electrode and a source electrode formed on a part of the AlGaN barrier layer.

26. The method of claim 25,
Further comprising an oxide film layer formed on the AlGaN barrier layer, the source electrode, the drain electrode, and a partial region of the gate electrode.

Forming a buffer layer on the substrate;
Forming a superlattice buffer layer on the buffer layer;
Forming a GaN channel layer on the superlattice buffer layer;
Forming an AlGaN barrier layer on the GaN channel layer; And
And forming a p-GaN gate layer on the AlGaN barrier layer,
Wherein the superlattice buffer layer comprises:
Wherein a plurality of the first thin film layer and the second thin film layer are stacked on one another.

28. The method of claim 27,
And forming a gate electrode on the p-GaN gate layer.

29. The method of claim 28,
And forming a drain electrode and a source electrode on a partial region of the AlGaN barrier layer.

30. The method of claim 29,
Forming an oxide film layer on the AlGaN barrier layer, the source electrode, the drain electrode, and a partial region of the gate electrode.

31. The method of claim 30,
At least one of the buffer layer, the superlattice buffer layer, the GaN channel layer, the AlGaN barrier layer,
At least one of metal organic chemical vapor deposition (MOCVD), molecular beam epitaxy (MBE), helium vapor deposition (HVPE), plasma enhanced chemical vapor deposition (PECVD), sputtering, and atomic layer deposition Wherein the semiconductor device is formed on the basis of a predetermined pattern.

28. The method of claim 27,
An AlN buffer layer made of AlN and an AlGaN buffer layer made of AlGaN.

28. The method according to claim 27, wherein the thickness of at least one of the first thin film layer and the second thin film layer,
1 nm to 100 nm.

28. The method of claim 27, wherein the first thin film layer
Mg _x N _y (0? _X , y? 1)
The second thin film layer
GaN. &Lt; / RTI >

28. The method according to claim 27, wherein the number of the double-
2 < / RTI > to < RTI ID = 0.0 > 500.

28. The method of claim 27, wherein the superlattice buffer layer comprises:
and doped with a p-type dopant.

37. The method of claim 36, wherein the p-
Mg, C, and Fe.

37. The method of claim 36, wherein the concentration of the p-
3e ¹⁷ / cm ³ to 1e ²⁰ / cm ³ .

37. The method of claim 36, wherein the concentration of the p-
Wherein the thickness of the superlattice buffer layer is reduced along the stacking direction of the superlattice buffer layer.