KR20150036987A - 전자 장치 및 그 제조 방법 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 40
- 230000005291 magnetic effect Effects 0.000 claims abstract description 146
- 239000004065 semiconductor Substances 0.000 claims abstract description 43
- 230000004888 barrier function Effects 0.000 claims abstract description 27
- 238000005530 etching Methods 0.000 claims abstract description 21
- 238000000059 patterning Methods 0.000 claims abstract description 20
- 239000010410 layer Substances 0.000 claims description 282
- 238000003860 storage Methods 0.000 claims description 83
- 229910052751 metal Inorganic materials 0.000 claims description 34
- 239000002184 metal Substances 0.000 claims description 34
- 238000012545 processing Methods 0.000 claims description 34
- 230000005415 magnetization Effects 0.000 claims description 24
- 239000000758 substrate Substances 0.000 claims description 20
- 238000013500 data storage Methods 0.000 claims description 18
- 238000004891 communication Methods 0.000 claims description 17
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 claims description 14
- 238000005468 ion implantation Methods 0.000 claims description 11
- 239000000463 material Substances 0.000 claims description 11
- 239000003302 ferromagnetic material Substances 0.000 claims description 8
- 239000011241 protective layer Substances 0.000 claims description 8
- XEEYBQQBJWHFJM-UHFFFAOYSA-N Iron Chemical compound [Fe] XEEYBQQBJWHFJM-UHFFFAOYSA-N 0.000 claims description 6
- 229910052759 nickel Inorganic materials 0.000 claims description 6
- 239000000203 mixture Substances 0.000 claims description 5
- 229910018072 Al 2 O 3 Inorganic materials 0.000 claims description 4
- 229910052779 Neodymium Inorganic materials 0.000 claims description 4
- 230000003064 anti-oxidating effect Effects 0.000 claims description 4
- 239000002885 antiferromagnetic material Substances 0.000 claims description 4
- 229910017052 cobalt Inorganic materials 0.000 claims description 4
- 239000010941 cobalt Substances 0.000 claims description 4
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 claims description 4
- 239000004020 conductor Substances 0.000 claims description 4
- 239000012535 impurity Substances 0.000 claims description 4
- QEFYFXOXNSNQGX-UHFFFAOYSA-N neodymium atom Chemical compound [Nd] QEFYFXOXNSNQGX-UHFFFAOYSA-N 0.000 claims description 4
- 229910052719 titanium Inorganic materials 0.000 claims description 4
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 claims description 3
- 229910019041 PtMn Inorganic materials 0.000 claims description 3
- 229910004166 TaN Inorganic materials 0.000 claims description 3
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 claims description 3
- 229910052785 arsenic Inorganic materials 0.000 claims description 3
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 claims description 3
- 229910052804 chromium Inorganic materials 0.000 claims description 3
- 229910052698 phosphorus Inorganic materials 0.000 claims description 3
- 239000011574 phosphorus Substances 0.000 claims description 3
- 229910052718 tin Inorganic materials 0.000 claims description 3
- 229910052721 tungsten Inorganic materials 0.000 claims description 3
- 229910003321 CoFe Inorganic materials 0.000 claims description 2
- 229910019236 CoFeB Inorganic materials 0.000 claims description 2
- 229910004140 HfO Inorganic materials 0.000 claims description 2
- 229910010413 TiO 2 Inorganic materials 0.000 claims description 2
- 230000003139 buffering effect Effects 0.000 claims description 2
- 238000004364 calculation method Methods 0.000 claims description 2
- 238000000605 extraction Methods 0.000 claims description 2
- CPLXHLVBOLITMK-UHFFFAOYSA-N magnesium oxide Inorganic materials [Mg]=O CPLXHLVBOLITMK-UHFFFAOYSA-N 0.000 claims description 2
- 230000004044 response Effects 0.000 claims description 2
- 230000008569 process Effects 0.000 abstract description 13
- 238000012937 correction Methods 0.000 abstract description 7
- 230000000694 effects Effects 0.000 abstract description 6
- 230000003405 preventing effect Effects 0.000 abstract description 4
- 125000006850 spacer group Chemical group 0.000 description 20
- 238000004519 manufacturing process Methods 0.000 description 14
- 239000011229 interlayer Substances 0.000 description 12
- 238000010586 diagram Methods 0.000 description 10
- 230000015572 biosynthetic process Effects 0.000 description 9
- 239000003963 antioxidant agent Substances 0.000 description 7
- 230000003078 antioxidant effect Effects 0.000 description 7
- 230000010354 integration Effects 0.000 description 7
- 229910001260 Pt alloy Inorganic materials 0.000 description 6
- 229910045601 alloy Inorganic materials 0.000 description 5
- 239000000956 alloy Substances 0.000 description 5
- 230000005540 biological transmission Effects 0.000 description 5
- 230000008859 change Effects 0.000 description 5
- 239000007787 solid Substances 0.000 description 5
- 230000003068 static effect Effects 0.000 description 5
- 230000006870 function Effects 0.000 description 4
- 150000004767 nitrides Chemical class 0.000 description 4
- 238000012546 transfer Methods 0.000 description 4
- 239000006227 byproduct Substances 0.000 description 3
- 230000005294 ferromagnetic effect Effects 0.000 description 3
- 239000011810 insulating material Substances 0.000 description 3
- 229910000521 B alloy Inorganic materials 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 2
- 229910020708 Co—Pd Inorganic materials 0.000 description 2
- 229910020707 Co—Pt Inorganic materials 0.000 description 2
- 229910001252 Pd alloy Inorganic materials 0.000 description 2
- 229910052796 boron Inorganic materials 0.000 description 2
- 238000000151 deposition Methods 0.000 description 2
- 239000003989 dielectric material Substances 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 239000000284 extract Substances 0.000 description 2
- 238000007667 floating Methods 0.000 description 2
- 229910052742 iron Inorganic materials 0.000 description 2
- 230000007774 longterm Effects 0.000 description 2
- 229910044991 metal oxide Inorganic materials 0.000 description 2
- 150000004706 metal oxides Chemical class 0.000 description 2
- 229910052758 niobium Inorganic materials 0.000 description 2
- 239000010955 niobium Substances 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 238000005498 polishing Methods 0.000 description 2
- 238000000926 separation method Methods 0.000 description 2
- 229910021332 silicide Inorganic materials 0.000 description 2
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 2
- 239000003826 tablet Substances 0.000 description 2
- 230000005641 tunneling Effects 0.000 description 2
- 229910020598 Co Fe Inorganic materials 0.000 description 1
- 229910002519 Co-Fe Inorganic materials 0.000 description 1
- 229910001096 P alloy Inorganic materials 0.000 description 1
- 229910001362 Ta alloys Inorganic materials 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- 230000005290 antiferromagnetic effect Effects 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 229910052735 hafnium Inorganic materials 0.000 description 1
- 239000007943 implant Substances 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 229910052749 magnesium Inorganic materials 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
- 238000002161 passivation Methods 0.000 description 1
- 230000002265 prevention Effects 0.000 description 1
- 238000001552 radio frequency sputter deposition Methods 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 229910052715 tantalum Inorganic materials 0.000 description 1
- 230000000007 visual effect Effects 0.000 description 1
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- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
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- G11C11/14—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using thin-film elements
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- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
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- G11C11/14—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using thin-film elements
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- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
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- G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
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- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/28008—Making conductor-insulator-semiconductor electrodes
- H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
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Abstract
본 기술은 가변저항소자 형성시 식각마진을 확보하고, 공정 난이도를 감소시킬 수 있는 반도체 장치 및 그의 제조 방법을 제공하기 위한 것으로, 제1자성층, 터널배리어층 및 제2자성층의 적층구조를 포함하는 가변저항패턴; 및 상기 가변저항패턴의 측벽에 형성되어 상기 가변저항패턴을 일부 감싸는 자기보정층을 포함할 수 있고, 가변저항패턴의 측벽에 가변저항패턴의 일부를 감싸는 자기보정층을 적용하여 가변저항패턴의 총 두께를 감소시킴으로써 패터닝시 식각마진을 확보하는 효과와 각 자성층에 수직형 자기장이 균일하게 들어올 수 있도록 구성이 가능하여, 가변저항패턴 전체구조에 강한 누설자계(Stray field)를 형성함으로써 자유층의 자기장 편향 방지 효과를 극대화시키는 효과가 있다.
Description
본 특허 문헌은 메모리 회로 또는 장치와, 전자 장치 또는 시스템에서의 이들의 응용에 관한 것이다.
최근 전자기기의 소형화, 저전력화, 고성능화, 다양화 등에 따라, 컴퓨터, 휴대용 통신기기 등 다양한 전자기기에서 정보를 저장할 수 있는 반도체 장치가 요구되고 있으며, 이에 대한 연구가 진행되고 있다. 이러한 반도체 장치로는 인가되는 전압 또는 전류에 따라 서로 다른 저항 상태 사이에서 스위칭하는 특성을 이용하여 데이터를 저장하는 반도체 장치 예컨대, RRAM(Resistive Random Access Memory), PRAM(Phase-change Random Access Memory), FRAM(Ferroelectric Random Access Memory), MRAM(Magnetic Random Access Memory), 이-퓨즈(E-fuse) 등이 있다.
본 발명의 실시예들이 해결하려는 과제는, 가변저항소자 형성시 식각마진을 확보하고, 공정 난이도를 감소시킬 수 있는 반도체 장치 및 그의 제조 방법을 제공한다.
상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 전자 장치는, 반도체 메모리를 포함하는 전자 장치로서, 상기 반도체 메모리는, 제1자성층, 터널배리어층 및 제2자성층의 적층구조를 포함하는 가변저항패턴; 및 상기 가변저항패턴의 양측벽에 형성된 기둥모양의 자기보정층 및 절연층을 포함하는 보호층을 포함할 수 있다.
특히, 상기 자기보정층은 수평형 자성특성을 갖는 전도성 물질을 포함할 수 있고, 상기 자기보정층은 코발트(Co), 철(Fe), 니켈(Ni), 네오디뮴(Nd) 및 이를 포함하는 혼합물 중 어느 하나 이상을 포함할 수 있다.
또한, 상기 제1자성층은 고정 자성층을 포함하고, 상기 제2자성층은 자유 자성층을 포함하거나, 상기 제1자성층은 자유 자성층을 포함하고, 상기 제2자성층은 고정 자성층을 포함할 수 있고, 상기 제1자성층 및/또는 제2자성층은 CoFe, CoFeB, CoFeBTa 및 CoFeBSi로 이루어진 그룹 중에서 선택된 어느 하나의 자성층 또는 둘 이상의 적층구조를 포함할 수 있으며, 상기 터널배리어층은 MgO, Al2O3, TiO2, HfO2 및 Ta2O3로 이루어진 그룹 중에서 선택된 어느 하나를 포함할 수 있다.
또한, 상기 가변저항패턴과 상기 보호층 사이에 산화방지층을 더 포함할 수 있고, 상기 가변저항패턴은 하부에 하부전극을 더 포함할 수 있으며, 상기 가변저항패턴 상부에 상부전극을 더 포함할 수 있다.
또한, 상기 하부전극 및/또는 상부전극은 Ta, Ru, PtMn, Cr, W, Ti, TiN, TaN, AlTiN, HfN 및 HfB으로 이루어진 그룹 중에서 선택된 어느 하나의 금속층 또는 둘 이상이 금속층조합을 포함할 수 있다.
또한, 상기 전자 장치는, 마이크로프로세서를 더 포함하고, 상기 마이크로프로세서는, 상기 마이크로프로세서 외부로부터의 명령을 포함하는 신호를 수신하고, 상기 명령의 추출이나 해독 또는 상기 마이크로프로세서의 신호의 입출력 제어를 수행하는 제어부; 상기 제어부가 명령을 해독한 결과에 따라서 연산을 수행하는 연산부; 및 상기 연산을 수행하는 데이터, 상기 연산을 수행한 결과에 대응하는 데이터 또는 상기 연산을 수행하는 데이터의 주소를 저장하는 기억부를 포함하고, 상기 반도체 메모리는, 상기 마이크로프로세서 내에서 상기 기억부의 일부일 수 있다.
또한, 상기 전자 장치는, 프로세서를 더 포함하고, 상기 프로세서는, 상기 프로세서의 외부로부터 입력된 명령에 따라 데이터를 이용하여 상기 명령에 대응하는 연산을 수행하는 코어부; 상기 연산을 수행하는 데이터, 상기 연산을 수행한 결과에 대응하는 데이터 또는 상기 연산을 수행하는 데이터의 주소를 저장하는 캐시 메모리부; 및 상기 코어부와 상기 캐시 메모리부 사이에 연결되고, 상기 코어부와 상기 캐시 메모리부 사이에 데이터를 전송하는 버스 인터페이스를 포함하고, 상기 반도체 메모리는, 상기 프로세서 내에서 상기 캐시 메모리부의 일부일 수 있다.
또한, 상기 전자 장치는, 프로세싱 시스템을 더 포함하고, 상기 프로세싱 시스템은, 수신된 명령을 해석하고 상기 명령을 해석한 결과에 따라 정보의 연산을 제어하는 프로세서; 상기 명령을 해석하기 위한 프로그램 및 상기 정보를 저장하기 위한 보조기억장치; 상기 프로그램을 실행할 때 상기 프로세서가 상기 프로그램 및 상기 정보를 이용해 상기 연산을 수행할 수 있도록 상기 보조기억장치로부터 상기 프로그램 및 상기 정보를 이동시켜 저장하는 주기억장치; 및 상기 프로세서, 상기 보조기억장치 및 상기 주기억장치 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스 장치를 포함하고, 상기 반도체 메모리는, 상기 프로세싱 시스템 내에서 상기 보조기억장치 또는 상기 주기억장치의 일부일 수 있다.
또한, 상기 전자 장치는, 데이터 저장 시스템을 더 포함하고, 상기 데이터 저장 시스템은, 데이터를 저장하며 공급되는 전원에 관계없이 저장된 데이터가 유지되는 저장 장치; 외부로부터 입력된 명령에 따라 상기 저장 장치의 데이터 입출력을 제어하는 컨트롤러; 상기 저장 장치와 외부 사이에 교환되는 데이터를 임시로 저장하는 임시 저장 장치; 및 상기 저장 장치, 상기 컨트롤러 및 상기 임시 저장 장치 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스를 포함하고, 상기 반도체 메모리는, 상기 데이터 저장 시스템 내에서 상기 저장 장치 또는 상기 임시 저장 장치의 일부일 수 있다.
또한, 상기 전자 장치는, 메모리 시스템을 더 포함하고, 상기 메모리 시스템은, 데이터를 저장하며 공급되는 전원에 관계없이 저장된 데이터가 유지되는 메모리; 외부로부터 입력된 명령에 따라 상기 메모리의 데이터 입출력을 제어하는 메모리 컨트롤러; 상기 메모리와 외부 사이에 교환되는 데이터를 버퍼링하기 위한 버퍼 메모리; 및 상기 메모리, 상기 메모리 컨트롤러 및 상기 버퍼 메모리 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스를 포함하고, 상기 반도체 메모리는, 상기 메모리 시스템 내에서 상기 메모리 또는 상기 버퍼 메모리의 일부일 수 있다.
상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 전자 장치 제조 방법은 기판 상부에 제1자성층, 터널배리어층 및 제2자성층의 적층구조를 포함하는 가변저항패턴을 형성하는 단계; 및 상기 가변저항패턴의 양측벽에 기둥모양의 자기보정층 및 절연층을 포함하는 보호층을 형성하는 단계를 포함할 수 있다.
특히, 상기 가변저항패턴을 형성하는 단계는, 상기 기판 상부에 제1자성층을 형성하는 단계; 상기 제1자성층 상에 터널배리어층을 형성하는 단계; 상기 터널배리어층 상에 제2자성층을 형성하는 단계; 및 상기 제2자성층, 터널배리어층 및 제1자성층을 패터닝하여 가변저항패턴을 형성하는 단계를 포함할 수 있다.
또한, 상기 보호층을 형성하는 단계는, 상기 가변저항소자를 포함하는 전체구조를 따라 금속전도층을 형성하는 단계; 상기 금속전도층을 식각하여 상기 가변저항소자의 측벽에 잔류시키는 단계; 및 상기 금속전도층에 틸트 이온주입을 진행하여 절연층으로 바꾸는 단계를 포함할 수 있다.
또한, 상기 틸트 이온주입은 비소(As) 또는 인(Ph)을 포함하는 불순물을 주입할 수 있다.
또한, 상기 금속전도층은 수평 자화를 갖는 물질을 포함할 수 있고, 상기 금속전도층은 강자성체물질 또는 반강자성체물질을 포함할 수 있으며, 상기 금속전도층은 코발트(Co), 철(Fe), 니켈(Ni), 네오디뮴(Nd) 및 이를 포함하는 혼합물 중 어느 하나 이상을 포함할 수 있다.
또한, 상기 제1자성층을 형성하는 단계 전에, 상기 기판 상부에 하부전극층을 형성하는 단계를 더 포함할 수 있고, 상기 제2자성층을 형성하는 단계 후에, 상기 제2자성층 상에 상부전극층을 형성하는 단계를 더 포함할 수 있으며, 상기 보호층을 형성하는 단계 전에, 상기 가변저항패턴의 측벽에 산화방지층을 형성하는 단계를 더 포함할 수 있다.
상술한 실시예들에 의한 전자 장치 및 그 제조 방법에 의하면, 가변저항패턴의 측벽에 가변저항패턴의 일부를 감싸는 자기보정층을 적용하여 가변저항패턴의 총 두께를 감소시킴으로써 패터닝시 식각마진을 확보하는 효과가 있다.
또한, 각 자성층에 수직형 자기장이 균일하게 들어올 수 있도록 구성이 가능하여, 가변저항패턴 전체구조에 강한 누설자계(Stray field)를 형성함으로써 자유층의 자기장 편향 방지 효과를 극대화시키는 효과가 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 장치의 평면도이다.
도 2는 도1을 A-A'에서 바라본 본 발명의 일 실시예에 따른 반도체 장치의 단면도이다.
도 3a 내지 도 3g는 본 발명의 일 실시예에 따른 반도체 장치 제조방법을 설명하기 위한 공정단면도이다.
도 4는 본 발명의 일 실시예에 따른 실시예에 따른 마이크로프로세서의 구성도이다.
도 5는 본 발명의 일 실시예에 따른 프로세서의 구성도이다.
도 6은 본 발명의 일 실시예에 따른 시스템의 구성도이다.
도 7은 본 발명의 일 실시예에 따른 데이터 저장 시스템의 구성도이다.
도 8은 본 발명의 일 실시예에 따른 메모리 시스템의 구성도이다.
도 2는 도1을 A-A'에서 바라본 본 발명의 일 실시예에 따른 반도체 장치의 단면도이다.
도 3a 내지 도 3g는 본 발명의 일 실시예에 따른 반도체 장치 제조방법을 설명하기 위한 공정단면도이다.
도 4는 본 발명의 일 실시예에 따른 실시예에 따른 마이크로프로세서의 구성도이다.
도 5는 본 발명의 일 실시예에 따른 프로세서의 구성도이다.
도 6은 본 발명의 일 실시예에 따른 시스템의 구성도이다.
도 7은 본 발명의 일 실시예에 따른 데이터 저장 시스템의 구성도이다.
도 8은 본 발명의 일 실시예에 따른 메모리 시스템의 구성도이다.
이하에서는, 첨부된 도면을 참조하여 다양한 실시예들이 상세히 설명된다.
도면은 반드시 일정한 비율로 도시된 것이라 할 수 없으며, 몇몇 예시들에서, 실시예들의 특징을 명확히 보여주기 위하여 도면에 도시된 구조물 중 적어도 일부의 비례는 과장될 수도 있다. 도면 또는 상세한 설명에 둘 이상의 층을 갖는 다층 구조물이 개시된 경우, 도시된 것과 같은 층들의 상대적인 위치 관계나 배열 순서는 특정 실시예를 반영할 뿐이어서 본 발명이 이에 한정되는 것은 아니며, 층들의 상대적인 위치 관계나 배열 순서는 달라질 수도 있다. 또한, 다층 구조물의 도면 또는 상세한 설명은 특정 다층 구조물에 존재하는 모든 층들을 반영하지 않을 수도 있다(예를 들어, 도시된 두 개의 층 사이에 하나 이상의 추가 층이 존재할 수도 있다). 예컨대, 도면 또는 상세한 설명의 다층 구조물에서 제1 층이 제2 층 상에 있거나 또는 기판상에 있는 경우, 제1 층이 제2 층 상에 직접 형성되거나 또는 기판상에 직접 형성될 수 있음을 나타낼 뿐만 아니라, 하나 이상의 다른 층이 제1 층과 제2 층 사이 또는 제1 층과 기판 사이에 존재하는 경우도 나타낼 수 있다.
후술할 본 발명의 실시예는 스택의 총 두께를 낮추어 패터닝시 식각부담을 줄일 수 있는 가변저항소자를 포함하는 반도체 장치 및 그 제조 방법을 제공한다. 일반적으로, 수직형 가변저항소자의 경우 고정층(pinned layer)의 누설자계(stray field)로 인해 제2자성층(free layer)의 필드(field)가 쉬프트(shift)되는 것을 방지하기 위해 고정층 상에 자기보정층을 적용하고 있으며, 이때 자기보정층의 두께로 인해 패터닝시 식각대미지(damage)에 의한 측벽의 자성특성 손실 및 식각부산물의 재증착(re-deposition)에 의한 소자 간의 단락(short) 등의 문제점과 동시에 식각시간 증가에 따른 공정마진 증가 등의 문제가 발생하는 바, 본 발명의 실시예는 소자의 총 두께를 줄이면서 효과적으로 자기보정층을 형성할 수 있는 가변저항소자를 포함하는 반도체 장치 및 그 제조 방법을 제공한다.
도 1은 본 발명의 일 실시예에 따른 반도체 장치의 평면도이다.
도 1에 도시된 바와 같이, 반도체 기판(11)에 소자분리막(11A)이 형성되어 라인타입의 활성영역(11B)이 형성될 수 있다. 그리고, 활성영역(11B)에 교차되는 방향으로 스위칭소자(BG, Buried gate)가 형성될 수 있다. 본 실시예에서는 라인타입의 활성영역(11B) 및 스위칭소자(BG)를 도시하고 있으나, 이에 한정되지 않으며 활성영역(11B)의 경우 섬 형태(island type)의 활성영역 등을 더 포함할 수 있고, 스위칭소자(BG)의 경우 매립형 게이트 외에 리세스형 또는 평판형 또는 수직형 등 모든 종류의 적용가능한 게이트 형태를 포함할 수 있다.
그리고, 활성영역(11B)의 상부에는 가변저항패턴(100) 및 소스라인콘택(SCL, source line contact) 등이 형성될 수 있다. 이때, 가변저항패턴(100)은 매트릭스 형태로 배치될 수 있다. 그리고, 가변저항패턴(100) 및 소스라인콘택(SCL)은 서로 어긋나게 반복 배치될 수 있으며, 소스라인콘택(SCL)은 한 쌍의 스위칭소자(BG) 사이에 배치될 수 있다. 또한, 소스라인콘택(SCL)은 다수의 가변저항패턴(100)에 일정한 간격을 갖도록 배치될 수 있다.
도 2는 도1을 A-A'에서 바라본 본 발명의 일 실시예에 따른 반도체 장치의 단면도이다.
도 2에 도시된 바와 같이, 본 실시예에 따른 반도체 장치는 요구되는 소정의 구조물 예컨대, 스위칭소자(switching elecment) 등이 형성된 기판(11), 기판(11) 상에 형성된 층간절연층(12) 및 층간절연층(12)을 관통하여 스위칭소자의 일단과 가변저항패턴(100)을 전기적으로 연결하는 콘택플러그(13)를 더 포함할 수 있다. 가변저항패턴(100)은 층간절연층(12) 상에 형성될 수 있다.
가변저항패턴(100)은 제1전극(미도시), 제1자성층(14B), 터널배리어층(15B), 제2자성층(16B), 제2전극(17B) 및 하드마스크패턴(18)의 적층구조를 포함할 수 있다. 특히, 가변저항패턴(100)은 측벽에 산화방지층(19) 및 자기보정층(20B)을 더 포함할 수 있다. 가변저항패턴(100), 산화방지층(19) 및 자기보정층(20B)을 포함하는 적층구조를 이하 '가변저항소자'라고 한다.
자기보정층(20B)은 고정 자성층이 자유 자성층에 끼치는 자기장의 영향을 상쇄함으로써 자유 자성층의 자기장 편향을 방지하는 역할을 한다. 가변저항패턴(100)의 측벽에 스페이서 형태를 포함하며, 가변저항패턴(100)의 일부를 감싸도록 형성될 수 있다. 자기보정층(20B)은 강자성(ferromagnetic) 물질 또는 반강자성(antiferromagnetic) 물질을 포함할 수 있다. 예컨대, 자기보정층(20B)은 수평 자화를 갖는 물질을 포함할 수 있고, Co, Fe, Ni, Nb 등 강자성체 또는 이들의 혼합물을 포함할 수 있다.
가변저항패턴(100)은 두 자성층(14B, 16B)의 자화 방향에 따라 서로 다른 저항 상태를 스위칭하는 특성을 가질 수 있다. 예컨대, 두 자성층(14B, 16B)의 자화 방향이 서로 동일한 경우(또는, 평행한 경우)에는 저저항 상태를 가질 수 있고, 두 자성층(14B, 16B)의 자화 방향이 서로 다른 경우(또는, 반평행한 경우)에는 고저항 상태를 가질 수 있다.
제1자성층(14B) 및 제2자성층(16B) 중 어느 하나는 자화 방향이 고정되는 고정자성(pinned ferromagnetic)층일 수 있고, 나머지 하나는 가변저항패턴(100)에 인가되는 전류의 방향에 따라 자화방향이 가변되는 자유 자성(free ferromagnetic)층일 수 있다. 제1 및 제2자성층(14B, 16B)은 강자성(ferromagnetic) 물질 예컨대, Fe-Pt 합금, Fe-Pd 합금, Co-Pd 합금, Co-Pt 합금, Co-Fe 합금, Fe-Ni-Pt 합금, Co-Fe-Pt 합금, Co-Ni-Pt 합금, Co-Fe-B 합금, Co-Fe-B-Ta 합금, Co-Fe-B-Si 합금 등을 포함하는 단일막 또는 다중막일 수 있고, 붕소(B)와 같은 불순물을 더 포함할 수 있으나, 본 발명이 이 예시에 한정되는 것은 아니다.
터널배리어층(15B)은 전자의 터널링이 가능하여 자유 자성막의 자화 방향 변화를 가능하게 할 수 있다. 터널배리어층(15B)은 유전체 물질 예컨대, Al2O3, MgO, CaO, SrO, TiO, VO, NbO, HfO2, Ta2O3 등의 산화물을 포함하는 단일막 또는 다중막일 수 있으나, 본 발명이 이 예시에 한정되는 것은 아니다.
제1전극(미도시) 및 제2전극(17B)은 금속성막을 포함할 수 있다. 금속성막은 금속원소를 포함하는 도전막을 의미하며, 금속막, 금속산화막, 금속질화막, 금속산화질화막, 금속실리사이드막 등을 포함할 수 있다.
제1전극(미도시)은 가변저항패턴(100)의 하부전극(Bottom Electrode)으로 작용할 수 있다. 제2전극(17B)은 가변저항패턴(100)의 상부전극(Top Electrode)으로 작용할 수 있고, 제2전극(17B)은 하드마스크층(18)과 함께 공정간 가변저항패턴(100)의 하부층들을 보호하는 역할 및 이들의 패터닝을 위한 식각배리어 역할을 할 수 있다.
스위칭소자는 복수의 단위셀을 구비한 반도체 장치에서 특정 단위셀을 선택하기 위한 것으로, 각각의 단위셀마다 배치될 수 있으며, 트랜지스터, 다이오드 등을 포함할 수 있다. 스위칭소자의 일단은 콘택플러그(13)와 전기적으로 연결될 수 있고, 타단은 소스라인콘택(Source line Contact,SLC)을 통해 소스라인(Source line)과 전기적으로 연결될 수 있다.
콘택플러그(13)는 반도체막 또는 금속성막을 포함할 수 있으며, 콘택플러그(13)의 선폭(또는 면적)보다 가변저항패턴(100)의 선폭이 더 클 수 있다.
위와 같이, 본 실시예는 가변저항패턴(100) 내에 자기보정층을 형성하지 않고, 가변저항패턴(100)의 측벽에 스페이서 형태로 일부를 감싸도록 자기보정층(20B)을 형성하여 가변저항패턴(100)의 총 두께를 낮출 수 있다. 즉, 자기보정층(20B)을 따로 형성함에 따라 그 두께만큼 가변저항패턴(100)의 총 두께를 낮출 수 있으므로, 소자 형성을 위한 패터닝시 식각부담을 줄일 수 있다. 이로 인해, 패터닝시 측벽 손상(damage) 및 식각부산물의 재증착을 감소시킬 수 있어 자성 특성을 개선할 수 있다. 또한, 자기보정층(20B)을 수직 자화를 갖는 물질이 아닌 수평 자화를 갖는 물질로 형성함에 따라 공정 난이도를 감소시킬 수 있으며, 뿐만 아니라 자성 특성 면에서도 더욱 유리하다.
또한, 자기보정층(20B)을 가변저항패턴(100) 전체구조의 측벽에 스페이서 형태로 형성하여, 각 자성층의 두께 또는 높이에 관계없이 전체적으로 동일한 영향을 주는 것이 가능하며 물리적으로 근접하게 형성할 수 있어서, 균일하고 강한 누설자계(Stray field)를 형성하여 자유 자성층의 자기장 편향 방지 효과를 극대화시킬 수 있다.
도 3a 내지 도 3g는 본 발명의 일 실시예에 따른 반도체 장치 제조방법을 설명하기 위한 공정단면도이다. 도 3a 내지 도 3g는 도 1을 A-A' 방향에서 바라본 공정 단면도이다. 이해를 돕기 위해 도 1 내지 도 3에서 동일한 도면부호를 사용하기로 한다.
도 3a에 도시된 바와 같이, 소정의 구조물 예컨대, 스위칭소자(미도시) 등이 형성된 기판(11)을 제공한다. 여기서, 스위칭 소자는 복수의 단위셀을 구비한 반도체 장치에서 특정 단위셀을 선택하기 위한 것으로, 트랜지스터, 다이오드 등을 포함할 수 있다. 스위칭 소자의 일단은 후술하는 콘택플러그와 전기적으로 연결될 수 있고, 타단은 소스라인콘택(Source line contact, 미도시)을 통해 소스라인(Source line)과 전기적으로 연결될 수 있다.
이어서, 기판(11) 상에 층간절연층(12)을 형성한다. 층간절연층(12)은 산화막, 질화막 및 산화질화막으로 이루어진 그룹 중에서 선택된 어느 하나의 단일막 또는 이들이 적층된 적층막으로 형성할 수 있다.
이어서, 층간절연층(12)을 관통하여 기판(11)에 연결되는 콘택플러그(13)를 형성한다. 콘택플러그(13)는 층간절연층(12)을 관통하여 기판(11)을 노출시키는 콘택홀(미도시)을 형성한 후, 콘택홀(미도시)이 갭필되도록 전면에 도전물질을 형성하고, 인접한 콘택플러그(13) 사이를 전기적으로 분리시키는 분리공정을 진행하는 일련의 공정과정을 통해 형성할 수 있다. 분리공정은 전면식각(예컨대, 에치백) 또는 화학적기계적연마(Chemical Mechanical Polishing) 공정을 사용하여 층간절연층(12)이 노출될 때까지 전면에 형성된 도전물질을 식각(또는 연마)하는 방법으로 진행할 수 있다.
도 3b에 도시된 바와 같이, 콘택플러그(13)를 포함하는 층간절연층(12) 상에 제1도전층(미도시), 제1자성층(14), 터널배리어층(15), 제2자성층(16) 및 제2도전층(17)을 차례로 증착한다.
제1자성층(14) 및 제2자성층(16) 중 어느 하나는 자화 방향이 고정되는 고정자성(pinned ferromagnetic)층일 수 있고, 나머지 하나는 후술하는 가변저항패턴에 인가되는 전류의 방향에 따라 자화방향이 가변되는 자유 자성(free ferromagnetic)층일 수 있다. 제1 및/또는 제2자성층(14, 16)은 강자성(ferromagnetic) 물질 예컨대, Fe-Pt 합금, Fe-Pd 합금, Co-Pd 합금, Co-Pt 합금, Co-Fe 합금, Fe-Ni-Pt 합금, Co-Fe-Pt 합금, Co-Ni-Pt 합금, Co-Fe-B 합금, Co-Fe-B-Ta 합금, Co-Fe-B-Si 합금 등을 포함하는 단일막 또는 다중막일 수 있고, 붕소(B)와 같은 불순물을 더 포함할 수 있으나, 본 발명이 이 예시에 한정되는 것은 아니다.
터널배리어층(15)은 전자의 터널링이 가능하여 자유 자성막의 자화 방향 변화를 가능하게 할 수 있다. 터널배리어층(15)은 유전체 물질 예컨대, Al2O3, MgO, CaO, SrO, TiO, VO, NbO, HfO2, Ta2O3 등의 산화물을 포함하는 단일막 또는 다중막일 수 있으나, 본 발명이 이 예시에 한정되는 것은 아니다.
터널배리어층(15)은 RF스퍼터링 또는 펄스 직류 스퍼터링(Pulsed DC Sputtering) 방법으로 형성할 수 있다. 또한, 터널배리어층(15)은 Mg, Al, Ti, Ta 및 Hf로 이루어진 그룹 중에서 선택된 어느 하나의 물질을 증착한 후 산화시키는 방법으로 형성할 수 있다.
제1전극(미도시) 및 제2전극(17)은 금속성막을 포함할 수 있다. 금속성막은 금속원소를 포함하는 도전막을 의미하며, 금속막, 금속산화막, 금속질화막, 금속산화질화막, 금속실리사이드막 등을 포함할 수 있다. 금속성막은 예컨대, Ta, Ru, PtMn, Cr, W, Ti, TiN, TaN, AlTiN, HfN 및 HfB으로 이루어진 어느 하나의 금속성막 또는 둘 이상의 적층구조를 포함할 수 있다.
이어서, 제2도전층(17) 상에 하드마스크패턴(18)을 형성한다. 하드마스크패턴(18)은 가변저항패턴 영역을 정의하도록 형성할 수 있다. 하드마스크패턴(18)은 제2도전층(17) 상에 하드마스크층을 형성하고, 이를 패터닝하여 형성할 수 있다. 하드마스크패턴(18)은 제2도전층(17), 제2자성층(16), 터널배리어층(15), 제1자성층(14), 제1도전층(미도시) 및 층간절연층(12)에 대해 식각선택비를 갖는 물질을 포함할 수 있다. 예컨대, 하드마스크패턴(18)은 절연물질을 포함할 수 있고, 절연물질은 질화물질을 포함할 수 있다.
도 3c에 도시된 바와 같이, 하드마스크패턴(18)을 식각배리어로 제2도전층(17), 제2자성층(16), 터널배리어층(15), 제1자성층(14) 및 제1도전층(미도시)을 차례로 식각한다.
따라서, 제1도전층(미도시), 제1자성층(14A), 터널배리어층(15A), 제2자성층(16A), 제2도전층(17A) 및 하드마스크패턴(18)의 적층구조를 갖는 가변저항패턴(100)이 형성된다.
이어서, 가변저항패턴(100)의 측벽에 산화방지층(19)을 형성한다. 산화방지층(19)은 가변저항패턴(100)의 측벽에 스페이서 형태로 형성되고, 가변저항패턴(100)을 환형으로 둘러싸는 형태를 가질 수 있다. 산화방지층(19)은 가변저항패턴(100)의 산화를 방지하는 역할을 하며, 절연물질을 포함할 수 있다.
위와 같이, 본 실시예의 가변저항패턴(100)은 스택(적층구조) 내에 자기보정층을 포함하지 않는다. 따라서, 자기보정층의 두께만큼 스택의 총 두께 감소가 가능하므로, 소자 형성을 위한 패터닝시 식각부담을 줄일 수 있다. 이로 인해, 패터닝시 측벽 손상(damage) 및 식각부산물의 재증착을 감소시킬 수 있어 자성 특성을 개선할 수 있다.
가변저항패턴(100)은 두 자성층(14, 16)의 자화 방향에 따라 서로 다른 저항 상태를 스위칭하는 특성을 가질 수 있다. 예컨대, 두 자성층(14, 16)의 자화 방향이 서로 동일한 경우(또는, 평행한 경우)에는 저저항 상태를 가질 수 있고, 두 자성층(14, 16)의 자화 방향이 서로 다른 경우(또는, 반평행한 경우)에는 고저항 상태를 가질 수 있다.
도 3e에 도시된 바와 같이, 가변저항패턴(100) 및 산화방지층(19)을 포함하는 전체구조를 따라 금속전도층(20)을 형성한다. 금속전도층(20)은 고정 자성층과 반대의 자화 방향을 갖는 층으로서 강자성(ferromagnetic) 물질 또는 반강자성(antiferromagnetic) 물질을 포함할 수 있다. 예컨대, 금속전도층(20)은 수평 자화를 갖는 물질을 포함할 수 있다. 금속전도층(20)은 Co, Fe, Ni, Nb 등 강자성체 또는 이들의 혼합물을 포함할 수 있다.
도 3f에 도시된 바와 같이, 금속전도층(20)을 식각하여 가변저항패턴(100)의 측벽에 잔류시킨다. 잔류하는 금속전도층은 도면부호 20A로 도시하며, 금속전도층(20A)은 산화방지층(19) 상부에 형성될 수 있다. 금속전도층(20A)은 스페이서 식각으로 식각할 수 있으며, 층간절연층(12)이 노출되는 타겟으로 식각을 진행할 수 있다.
도 3g에 도시된 바와 같이, 금속전도층(20A)에 틸트 이온주입을 진행하여 부분적으로 절연층(미도시)을 형성한다. 이온주입이 진행되지 않은 지역은 수평자화를 갖는 자기보정층(20B)으로 잔류하며, 이온주입이 진행된 지역은 절연층(미도시)이 된다. 따라서, 산화방지층(19) 상에 가변저항패턴(100)의 양측벽이 기둥모양으로 형성된 자기보정층(20B)과 절연층(미도시)을 포함하는 보호층이 형성된다. 틸트 이온주입은 예컨대 비소(As) 또는 인(Ph)을 포함하는 불순물을 이용하여 진행할 수 있다.
틸트 이온주입에 의해 자기보정층(20B)은 가변저항패턴(100)의 전체를 감싸는 링타입이 아닌 기둥형태가 된다. 스페이서 형태의 자기보정층(20B)의 경우 폭이 얇고 높이가 폭에 비해 매우 크기 때문에 수직 자화보다 수평 자화 특성이 더 강하게 작용할 수 있다. 더욱이, 본 실시예에서는 틸트 이온주입을 실시하여 자기보정층(20B)을 가변저항패턴(100)의 양측벽에 형성된 기둥형태로 제한함으로써 링타입의 자기보정층(20B) 보다 폭을 더 줄일 수 있다. 따라서, 자기보정층(20B)의 수평 자화 특성 즉, 형상자기 이방성을 극대화 시킬 수 있다.
위와 같이, 본 실시예는 가변저항패턴(100) 내에 자기보정층을 형성하지 않고, 가변저항패턴(100)의 측벽에 스페이서 형태로 일부를 감싸도록 자기보정층(20B)을 형성하여 가변저항패턴(100)의 총 두께를 낮출 수 있다. 즉, 자기보정층(20B)을 따로 형성함에 따라 그 두께만큼 가변저항패턴(100)의 총 두께를 낮출 수 있으므로, 소자 형성을 위한 패터닝시 식각부담을 줄일 수 있고 공정 난이도를 감소시킬 수 있다. 이로 인해, 패터닝시 측벽 손상(damage) 및 식각부산물의 재증착을 감소시킬 수 있어 자성 특성을 개선할 수 있다.
또한, 자기보정층(20B)을 수직 자화를 갖는 물질이 아닌 수평 자화를 갖는 물질로 형성함에 따라 공정 난이도를 감소시킬 수 있다.
또한, 자기보정층(20B)을 가변저항패턴(100) 전체구조의 측벽에 스페이서 형태로 형성하여, 각 자성층의 두께 또는 높이에 관계없이 전체적으로 동일한 영향을 주는 것이 가능하며 물리적으로 근접하게 형성할 수 있어서, 균일하고 강한 누설자계(Stray field)를 형성하여 자유 자성층의 자기장 편향 방지 효과를 극대화시킬 수 있다.
가변저항패턴(100)의 양측벽에 기둥모양의 자기보정층(20B)을 형성하기 위해 틸트 이온주입을 2번 나누어 진행할 수 있다. 자기보정층(20B)은 적어도 가변저항패턴(100)의 일측벽에 형성될 수 있고, 또는 가변저항패턴(100)을 기준으로 대칭되어 가변저항패턴의 양측벽에 형성될 수 있다.
본 실시예에서는 링타입의 자기보정층을 형성한 후 틸트 이온주입을 통해 기둥타입의 자기 보정층으로 한정하고 있으나, 또 다른 실시예로 기둥타입의 자기 보정층과 절연층을 번갈아 형성하는 공정으로 보호층을 형성할 수 있다.
전술한 실시예들의 메모리 회로 또는 반도체 장치는 다양한 장치 또는 시스템에 이용될 수 있다. 도 4 내지 도 8은 전술한 실시예들의 메모리 회로 또는 반도체 장치를 구현할 수 있는 장치 또는 시스템의 몇몇 예시들을 나타낸다.
도 4는 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 마이크로프로세서의 구성도의 일 예이다.
도 4를 참조하면, 마이크로프로세서(1000)는 다양한 외부 장치로부터 데이터를 받아서 처리한 후 그 결과를 외부 장치로 보내는 일련의 과정을 제어하고 조정하는 일을 수행할 수 있으며, 기억부(1010), 연산부(1020), 제어부(1030) 등을 포함할 수 있다. 마이크로프로세서(1000)는 중앙 처리 장치(Central Processing Unit; CPU), 그래픽 처리 장치(Graphic Processing Unit; GPU), 디지털 신호 처리 장치(Digital Signal Processor; DSP), 어플리케이션 프로세서(Application Processor; AP) 등 각종 데이터 처리 장치 일 수 있다.
기억부(1010)는 프로세서 레지스터(Processor register), 레지스터(Register) 등으로, 마이크로프로세서(1000) 내에서 데이터를 저장하는 부분일 수 있고, 데이터 레지스터, 주소 레지스터, 부동 소수점 레지스터 등을 포함할 수 있으며 이외에 다양한 레지스터를 포함할 수 있다. 기억부(1010)는 연산부(1020)에서 연산을 수행하는 데이터나 수행결과 데이터, 수행을 위한 데이터가 저장되어 있는 주소를 일시적으로 저장하는 역할을 수행할 수 있다.
기억부(1010)는 전술한 반도체 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예를 들어, 기억부(1010)는 제1자성층, 터널배리어층 및 제2자성층의 적층구조를 포함하는 가변저항패턴; 및 상기 가변저항패턴의 측벽에 형성되어 상기 가변저항패턴을 일부 감싸는 자기보정층을 포함할 수 있다. 이를 통해, 기억부(1010)의 집적도 증가가 가능하고 제조 공정이 용이하다. 결과적으로, 마이크로프로세서(1000)의 크기를 감소시킬 수 있다.
연산부(1020)는 제어부(1030)가 명령을 해독한 결과에 따라서 여러 가지 사칙 연산 또는 논리 연산을 수행할 수 있다. 연산부(1020)는 하나 이상의 산술 논리 연산 장치(Arithmetic and Logic Unit; ALU) 등을 포함할 수 있다.
제어부(1030)는 기억부(1010), 연산부(1020), 마이크로프로세서(1000)의 외부 장치 등으로부터 신호를 수신하고, 명령의 추출이나 해독, 마이크로프로세서(1000)의 신호 입출력의 제어 등을 수행하고, 프로그램으로 나타내어진 처리를 실행할 수 있다.
본 실시예에 따른 마이크로프로세서(1000)는 기억부(1010) 이외에 외부 장치로부터 입력되거나 외부 장치로 출력할 데이터를 임시 저장할 수 있는 캐시 메모리부(1040)를 추가로 포함할 수 있다. 이 경우 캐시 메모리부(1040)는 버스 인터페이스(1050)를 통해 기억부(1010), 연산부(1020) 및 제어부(1030)와 데이터를 주고 받을 수 있다.
도 5는 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 프로세서의 구성도의 일 예이다.
도 5를 참조하면, 프로세서(1100)는 다양한 외부 장치로부터 데이터를 받아서 처리한 후 그 결과를 외부 장치로 보내는 일련의 과정을 제어하고 조정하는 일을 수행하는 마이크로프로세서의 기능 이외에 다양한 기능을 포함하여 성능 향상 및 다기능을 구현할 수 있다. 프로세서(1100)는 마이크로프로세서의 역할을 하는 코어부(1110), 데이터를 임시 저장하는 역할을 하는 캐시 메모리부(1120) 및 내부와 외부 장치 사이의 데이터 전달을 위한 버스 인터페이스(1430)를 포함할 수 있다. 프로세서(1100)는 멀티 코어 프로세서(Multi Core Processor), 그래픽 처리 장치(Graphic Processing Unit; GPU), 어플리케이션 프로세서(Application Processor; AP) 등과 같은 각종 시스템 온 칩(System on Chip; SoC)을 포함할 수 있다.
본 실시예의 코어부(1110)는 외부 장치로부터 입력된 데이터를 산술 논리 연산하는 부분으로, 기억부(1111), 연산부(1112) 및 제어부(1113)를 포함할 수 있다.
기억부(1111)는 프로세서 레지스터(Processor register), 레지스터(Register) 등으로, 프로세서(1100) 내에서 데이터를 저장하는 부분일 수 있고, 데이터 레지스터, 주소 레지스터, 부동 소수점 레지스터 등를 포함할 수 있으며 이외에 다양한 레지스터를 포함할 수 있다. 기억부(1111)는 연산부(1112)에서 연산을 수행하는 데이터나 수행결과 데이터, 수행을 위한 데이터가 저장되어 있는 주소를 일시적으로 저장하는 역할을 수행할 수 있다. 연산부(1112)는 프로세서(1100)의 내부에서 연산을 수행하는 부분으로, 제어부(1113)가 명령을 해독한 결과에 따라서 여러 가지 사칙 연산, 논리 연산 등을 수행할 수 있다. 연산부(1112)는 하나 이상의 산술 논리 연산 장치(Arithmetic and Logic Unit; ALU) 등을 포함할 수 있다. 제어부(1113)는 기억부(1111), 연산부(1112), 프로세서(1100)의 외부 장치 등으로부터 신호를 수신하고, 명령의 추출이나 해독, 프로세서(1100)의 신호 입출력의 제어 등을 수행하고, 프로그램으로 나타내어진 처리를 실행할 수 있다.
캐시 메모리부(1120)는 고속으로 동작하는 코어부(1110)와 저속으로 동작하는 외부 장치 사이의 데이터 처리 속도 차이를 보완하기 위해 임시로 데이터를 저장하는 부분으로, 1차 저장부(1121), 2차 저장부(1122) 및 3차 저장부(1123)를 포함할 수 있다. 일반적으로 캐시 메모리부(1120)는 1차, 2차 저장부(1121, 1122)를 포함하며 고용량이 필요할 경우 3차 저장부(1123)를 포함할 수 있으며, 필요시 더 많은 저장부를 포함할 수 있다. 즉 캐시 메모리부(1120)가 포함하는 저장부의 개수는 설계에 따라 달라질 수 있다. 여기서, 1차, 2차, 3차 저장부(1121, 1122, 1123)의 데이터 저장 및 판별하는 처리 속도는 같을 수도 있고 다를 수도 있다. 각 저장부의 처리 속도가 다른 경우, 1차 저장부의 속도가 제일 빠를 수 있다. 캐시 메모리부(1120)의 1차 저장부(1121), 2차 저장부(1122) 및 3차 저장부(1123) 중 하나 이상의 저장부는 전술한 반도체 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예를 들어, 캐시 메모리부(1120)는 가변저항소자 내에 자기보정층을 포함하지 않음으로써, 자기보정층의 두께만큼 스택의 총 두께 감소가 가능하므로, 소자 형성을 위한 패터닝시 식각부담을 줄일 수 있다. 또한, 가변저항패턴의 측벽에 스페이서 형태로 자기보정층을 형성함으로써 각 자성층에 수직형 자기장이 균일하게 들어올 수 있도록 구성이 가능하다. 이를 통해, 이를 통해 캐시 메모리부(1120)의 집적도 증가가 가능하고 제조 공정이 용이하다. 결과적으로, 프로세서(1100)의 크기를 감소시킬 수 있다.
도 5에는 1차, 2차, 3차 저장부(1121, 1122, 1123)가 모두 캐시 메모리부(1120)의 내부에 구성된 경우를 도시하였으나, 캐시 메모리부(1120)의 1차, 2차, 3차 저장부(1121, 1122, 1123)는 모두 코어부(1110)의 외부에 구성되어 코어부(1110)와 외부 장치간의 처리 속도 차이를 보완할 수 있다. 또는, 캐시 메모리부(1120)의 1차 저장부(1121)는 코어부(1110)의 내부에 위치할 수 있고, 2차 저장부(1122) 및 3차 저장부(1123)는 코어부(1110)의 외부에 구성되어 처리 속도 차이의 보완 기능이 보다 강화될 수 있다. 또는, 1차, 2차 저장부(1121, 1122)는 코어부(1110)의 내부에 위치할 수 있고, 3차 저장부(1123)는 코어부(1110)의 외부에 위치할 수 있다.
버스 인터페이스(1430)는 코어부(1110), 캐시 메모리부(1120) 및 외부 장치를 연결하여 데이터를 효율적으로 전송할 수 있게 해주는 부분이다.
본 실시예에 따른 프로세서(1100)는 다수의 코어부(1110)를 포함할 수 있으며 다수의 코어부(1110)가 캐시 메모리부(1120)를 공유할 수 있다. 다수의 코어부(1110)와 캐시 메모리부(1120)는 직접 연결되거나, 버스 인터페이스(1430)를 통해 연결될 수 있다. 다수의 코어부(1110)는 모두 상술한 코어부의 구성과 동일하게 구성될 수 있다. 프로세서(1100)가 다수의 코어부(1110)를 포함할 경우, 캐시 메모리부(1120)의 1차 저장부(1121)는 다수의 코어부(1110)의 개수에 대응하여 각각의 코어부(1110) 내에 구성되고 2차 저장부(1122)와 3차 저장부(1123)는 다수의 코어부(1110)의 외부에 버스 인터페이스(1130)를 통해 공유되도록 구성될 수 있다. 여기서, 1차 저장부(1121)의 처리 속도가 2차, 3차 저장부(1122, 1123)의 처리 속도보다 빠를 수 있다. 다른 실시예에서, 1차 저장부(1121)와 2차 저장부(1122)는 다수의 코어부(1110)의 개수에 대응하여 각각의 코어부(1110) 내에 구성되고, 3차 저장부(1123)는 다수의 코어부(1110) 외부에 버스 인터페이스(1130)를 통해 공유되도록 구성될 수 있다.
본 실시예에 따른 프로세서(1100)는 데이터를 저장하는 임베디드(Embedded) 메모리부(1140), 외부 장치와 유선 또는 무선으로 데이터를 송수신할 수 있는 통신모듈부(1150), 외부 기억 장치를 구동하는 메모리 컨트롤부(1160), 외부 인터페이스 장치에 프로세서(1100)에서 처리된 데이터나 외부 입력장치에서 입력된 데이터를 가공하고 출력하는 미디어처리부(1170) 등을 추가로 포함할 수 있으며, 이 이외에도 다수의 모듈과 장치를 포함할 수 있다. 이 경우 추가된 다수의 모듈들은 버스 인터페이스(1130)를 통해 코어부(1110), 캐시 메모리부(1120) 및 상호간 데이터를 주고 받을 수 있다.
여기서 임베디드 메모리부(1140)는 휘발성 메모리뿐만 아니라 비휘발성 메모리를 포함할 수 있다. 휘발성 메모리는 DRAM(Dynamic Random Access Memory), Moblie DRAM, SRAM(Static Random Access Memory), 및 이와 유사한 기능을 하는 메모리 등을 포함할 수 있으며, 비휘발성 메모리는 ROM(Read Only Memory), NOR Flash Memory, NAND Flash Memory, PRAM(Phase Change Random Access Memory), RRAM(Resistive Random Access Memory), STTRAM(Spin Transfer Torque Random Access Memory), MRAM(Magnetic Random Access Memory), 및 이와 유사한 기능을 수행하는 메모리 등을 포함할 수 있다.
통신모듈부(1150)는 유선 네트워크와 연결할 수 있는 모듈, 무선 네트워크와 연결할 수 있는 모듈, 및 이들 전부를 포함할 수 있다. 유선 네트워크 모듈은, 전송 라인을 통하여 데이터를 송수신하는 다양한 장치들과 같이, 유선랜(Local Area Network; LAN), 유에스비(Universal Serial Bus; USB), 이더넷(Ethernet), 전력선통신(Power Line Communication; PLC) 등을 포함할 수 있다. 무선 네트워크 모듈은, 전송 라인 없이 데이터를 송수신하는 다양한 장치들과 같이, 적외선 통신(Infrared Data Association; IrDA), 코드 분할 다중 접속(Code Division Multiple Access; CDMA), 시분할 다중 접속(Time Division Multiple Access; TDMA), 주파수 분할 다중 접속(Frequency Division Multiple Access; FDMA), 무선랜(Wireless LAN), 지그비(Zigbee), 유비쿼터스 센서 네트워크(Ubiquitous Sensor Network; USN), 블루투스(Bluetooth), RFID(Radio Frequency IDentification), 롱텀에볼루션(Long Term Evolution; LTE), 근거리 무선통신(Near Field Communication; NFC), 광대역 무선 인터넷(Wireless Broadband Internet; Wibro), 고속 하향 패킷 접속(High Speed Downlink Packet Access; HSDPA), 광대역 코드 분할 다중 접속(Wideband CDMA; WCDMA), 초광대역 통신(Ultra WideBand; UWB) 등을 포함할 수 있다.
메모리 컨트롤부(1160)는 프로세서(1100)와 서로 다른 통신 규격에 따라 동작하는 외부 저장 장치 사이에 전송되는 데이터를 처리하고 관리하기 위한 것으로 각종 메모리 컨트롤러, 예를 들어, IDE(Integrated Device Electronics), SATA(Serial Advanced Technology Attachment), SCSI(Small Computer System Interface), RAID(Redundant Array of Independent Disks), SSD(Solid State Disk), eSATA(External SATA), PCMCIA(Personal Computer Memory Card International Association), USB(Universal Serial Bus), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등을 제어하는 컨트롤러를 포함할 수 있다.
미디어처리부(1170)는 프로세서(1100)에서 처리된 데이터나 외부 입력장치로부터 영상, 음성 및 기타 형태로 입력된 데이터를 가공하고, 이 데이터를 외부 인터페이스 장치로 출력할 수 있다. 미디어처리부(1170)는 그래픽 처리 장치(Graphics Processing Unit; GPU), 디지털 신호 처리 장치(Digital Signal Processor; DSP), 고선명 오디오(High Definition Audio; HD Audio), 고선명 멀티미디어 인터페이스(High Definition Multimedia Interface; HDMI) 컨트롤러 등을 포함할 수 있다.
도 6은 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 시스템의 구성도의 일 예이다.
도 6에 도시된 바와 같이, 시스템(1200)은 데이터를 처리하는 장치로, 데이터에 대하여 일련의 조작을 행하기 위해 입력, 처리, 출력, 통신, 저장 등을 수행할 수 있다. 시스템(1200)은 프로세서(1210), 주기억장치(1220), 보조기억장치(1230), 인터페이스 장치(1240) 등을 포함할 수 있다. 본 실시예의 시스템(1200)은 컴퓨터(Computer), 서버(Server), PDA(Personal Digital Assistant), 휴대용 컴퓨터(Portable Computer), 웹 타블렛(Web Tablet), 무선 폰(Wireless Phone), 모바일 폰(Mobile Phone), 스마트 폰(Smart Phone), 디지털 뮤직 플레이어(Digital Music Player), PMP(Portable Multimedia Player), 카메라(Camera), 위성항법장치(Global Positioning System; GPS), 비디오 카메라(Video Camera), 음성 녹음기(Voice Recorder), 텔레매틱스(Telematics), AV시스템(Audio Visual System), 스마트 텔레비전(Smart Television) 등 프로세스를 사용하여 동작하는 각종 전자 시스템일 수 있다.
프로세서(1210)는 입력된 명령어의 해석과 시스템(1200)에 저장된 자료의 연산, 비교 등의 처리를 제어할 수 있고, 마이크로프로세서(Micro Processor Unit; MPU), 중앙 처리 장치(Central Processing Unit; CPU), 싱글/멀티 코어 프로세서(Single/Multi Core Processor), 그래픽 처리 장치(Graphic Processing Unit; GPU), 어플리케이션 프로세서(Application Processor; AP), 디지털 신호 처리 장치(Digital Signal Processor; DSP) 등을 포함할 수 있다.
주기억장치(1220)는 프로그램이 실행될 때 보조기억장치(1230)로부터 프로그램 코드나 자료를 이동시켜 저장, 실행시킬 수 있는 기억장소로, 전원이 끊어져도 기억된 내용이 보존될 수 있다. 주기억장치(1220)는 전술한 반도체 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예를 들어, 주기억장치(1220)는 가변저항소자 내에 자기보정층을 포함하지 않음으로써, 자기보정층의 두께만큼 스택의 총 두께 감소가 가능하므로, 소자 형성을 위한 패터닝시 식각부담을 줄일 수 있다. 또한, 가변저항패턴의 측벽에 스페이서 형태로 자기보정층을 형성함으로써 각 자성층에 수직형 자기장이 균일하게 들어올 수 있도록 구성이 가능하다. 이를 통해, 주기억장치(1220)의 집적도 증가가 가능하고 제조 공정이 용이하다. 결과적으로, 시스템(1200)의 크기를 감소시킬 수 있다.
또한, 주기억장치(1220)는 전원이 꺼지면 모든 내용이 지워지는 휘발성 메모리 타입의 에스램(Static Random Access Memory; SRAM), 디램(Dynamic Random Access Memory) 등을 더 포함할 수 있다. 이와는 다르게, 주기억장치(1220)는 전술한 실시예의 반도체 장치를 포함하지 않고, 전원이 꺼지면 모든 내용이 지워지는 휘발성 메모리 타입의 에스램(Static Random Access Memory; SRAM), 디램(Dynamic Random Access Memory) 등을 포함할 수 있다.
보조기억장치(1230)는 프로그램 코드나 데이터를 보관하기 위한 기억장치를 말한다. 주기억장치(1220)보다 속도는 느리지만 많은 자료를 보관할 수 있다. 보조기억장치(1230)는 전술한 반도체 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예를 들어, 보조기억장치는 가변저항소자 내에 자기보정층을 포함하지 않음으로써, 자기보정층의 두께만큼 스택의 총 두께 감소가 가능하므로, 소자 형성을 위한 패터닝시 식각부담을 줄일 수 있다. 또한, 가변저항패턴의 측벽에 스페이서 형태로 자기보정층을 형성함으로써 각 자성층에 수직형 자기장이 균일하게 들어올 수 있도록 구성이 가능하다. 이를 통해, 이를 통해, 보조기억장치(1230)의 집적도 증가가 가능하고 제조 공정이 용이하다. 결과적으로, 시스템(1200)의 크기를 감소시킬 수 있다.
또한, 보조기억장치(1230)는 자기를 이용한 자기테이프, 자기디스크, 빛을 이용한 레이져 디스크, 이들 둘을 이용한 광자기디스크, 고상 디스크(Solid State Disk; SSD), USB메모리(Universal Serial Bus Memory; USB Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등과 같은 데이터 저장 시스템(도 10의 1300 참조)을 더 포함할 수 있다. 이와는 다르게, 보조기억장치(1230)는 전술한 실시예의 반도체 장치를 포함하지 않고 자기를 이용한 자기테이프, 자기디스크, 빛을 이용한 레이져 디스크, 이들 둘을 이용한 광자기디스크, 고상 디스크(Solid State Disk; SSD), USB메모리(Universal Serial Bus Memory; USB Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등의 데이터 저장 시스템(도 10의 1300 참조)들을 포함할 수 있다.
인터페이스 장치(1240)는 본 실시예의 시스템(1200)과 외부 장치 사이에서 명령, 데이터 등을 교환하기 위한 것일 수 있으며, 키패드(keypad), 키보드(keyboard), 마우스(Mouse), 스피커(Speaker), 마이크(Mike), 표시장치(Display), 각종 휴먼 인터페이스 장치(Human Interface Device; HID), 통신장치 등일 수 있다. 통신장치는 유선 네트워크와 연결할 수 있는 모듈, 무선 네트워크와 연결할 수 있는 모듈, 및 이들 전부를 포함할 수 있다. 유선 네트워크 모듈은, 전송 라인을 통하여 데이터를 송수신하는 다양한 장치들과 같이, 유선랜(Local Area Network; LAN), 유에스비(Universal Serial Bus; USB), 이더넷(Ethernet), 전력선통신(Power Line Communication; PLC) 등을 포함할 수 있으며, 무선 네트워크 모듈은, 전송 라인 없이 데이터를 송수신하는 다양한 장치들과 같이, 적외선 통신(Infrared Data Association; IrDA), 코드 분할 다중 접속(Code Division Multiple Access; CDMA), 시분할 다중 접속(Time Division Multiple Access; TDMA), 주파수 분할 다중 접속(Frequency Division Multiple Access; FDMA), 무선랜(Wireless LAN), 지그비(Zigbee), 유비쿼터스 센서 네트워크(Ubiquitous Sensor Network; USN), 블루투스(Bluetooth), RFID(Radio Frequency IDentification), 롱텀에볼루션(Long Term Evolution; LTE), 근거리 무선통신(Near Field Communication; NFC), 광대역 무선 인터넷(Wireless Broadband Internet; Wibro), 고속 하향 패킷 접속(High Speed Downlink Packet Access; HSDPA), 광대역 코드 분할 다중 접속(Wideband CDMA; WCDMA), 초광대역 통신(Ultra WideBand; UWB) 등을 포함할 수 있다.
도 7은 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 데이터 저장 시스템의 구성도의 일 예이다.
도 8에 도시된 바와 같이, 데이터 저장 시스템(1300)은 데이터 저장을 위한 구성으로 비휘발성 특성을 가지는 저장 장치(1310), 이를 제어하는 컨트롤러(1320), 외부 장치와의 연결을 위한 인터페이스(1330), 및 데이터를 임시 저장하기 위한 임시 저장 장치(1340)를 포함할 수 있다. 데이터 저장 시스템(1300)은 하드 디스크(Hard Disk Drive; HDD), 광학 드라이브(Compact Disc Read Only Memory; CDROM), DVD(Digital Versatile Disc), 고상 디스크(Solid State Disk; SSD) 등의 디스크 형태와 USB메모리(Universal Serial Bus Memory; USB Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등의 카드 형태일 수 있다.
저장 장치(1310)는 데이터를 반 영구적으로 저장하는 비휘발성 메모리를 포함할 수 있다. 여기서, 비휘발성 메모리는, ROM(Read Only Memory), NOR Flash Memory, NAND Flash Memory, PRAM(Phase Change Random Access Memory), RRAM(Resistive Random Access Memory), MRAM(Magnetic Random Access Memory) 등을 포함할 수 있다.
컨트롤러(1320)는 저장 장치(1310)와 인터페이스(1330) 사이에서 데이터의 교환을 제어할 수 있다. 이를 위해 컨트롤러(1320)는 데이터 저장 시스템(1300) 외부에서 인터페이스(1330)를 통해 입력된 명령어들을 처리하기 위한 연산 등을 수행하는 프로세서(1321)를 포함할 수 있다.
인터페이스(1330)는 데이터 저장 시스템(1300)과 외부 장치간에 명령 및 데이터 등을 교환하기 위한 것이다. 데이터 저장 시스템(1300)이 카드인 경우, 인터페이스(1330)는, USB(Universal Serial Bus Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등과 같은 장치에서 사용되는 인터페이스들과 호환될 수 있거나, 또는, 이들 장치와 유사한 장치에서 사용되는 인터페이스들과 호환될 수 있다. 데이터 저장 시스템(1300)이 디스크 형태일 경우, 인터페이스(1330)는 IDE(Integrated Device Electronics), SATA(Serial Advanced Technology Attachment), SCSI(Small Computer System Interface), eSATA(External SATA), PCMCIA(Personal Computer Memory Card International Association), USB(Universal Serial Bus) 등과 같은 인터페이스와 호환될 수 있거나, 또는, 이들 인터페이스와 유사한 인터페이스와 호환될 수 있다. 인터페이스(1330)는 서로 다른 타입을 갖는 하나 이상의 인터페이스와 호환될 수도 있다.
임시 저장 장치(1340)는 외부 장치와의 인터페이스, 컨트롤러, 및 시스템의 다양화, 고성능화에 따라 인터페이스(1330)와 저장 장치(1310)간의 데이터의 전달을 효율적으로 하기 위하여 데이터를 임시로 저장할 수 있다. 임시 저장 장치(1340)는 전술한 받노체 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예를 들어, 임시 저장 장치(1340)는 가변저항소자 내에 자기보정층을 포함하지 않음으로써, 자기보정층의 두께만큼 스택의 총 두께 감소가 가능하므로, 소자 형성을 위한 패터닝시 식각부담을 줄일 수 있다. 또한, 가변저항패턴의 측벽에 스페이서 형태로 자기보정층을 형성함으로써 각 자성층에 수직형 자기장이 균일하게 들어올 수 있도록 구성이 가능하다. 이를 통해, 임시 저장 장치(1340)의 집적도 증가가 가능하고 제조 공정이 용이하다. 결과적으로, 데이터 저장 시스템(1300)의 데이터 저장 특성을 향상시키고 크기를 감소시킬 수 있다.
도 8은 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 메모리 시스템의 구성도의 일 예이다.
도 8에 도시된 바와 같이, 메모리 시스템(1400)은 데이터 저장을 위한 구성으로 비휘발성 특성을 가지는 메모리(1410), 이를 제어하는 메모리 컨트롤러(1420), 외부 장치와의 연결을 위한 인터페이스(1430) 등을 포함할 수 있다. 메모리 시스템(1400)은 고상 디스크(Solid State Disk; SSD), USB메모리(Universal Serial Bus Memory; USB Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등의 카드 형태일 수 있다.
데이터를 저장하는 메모리(1410)는 전술한 반도체 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예를 들어, 저장장치(1410)는 가변저항소자 내에 자기보정층을 포함하지 않음으로써, 자기보정층의 두께만큼 스택의 총 두께 감소가 가능하므로, 소자 형성을 위한 패터닝시 식각부담을 줄일 수 있다. 또한, 가변저항패턴의 측벽에 스페이서 형태로 자기보정층을 형성함으로써 각 자성층에 수직형 자기장이 균일하게 들어올 수 있도록 구성이 가능하다. 이를 통해, 메모리(1410)의 집적도 증가가 가능하고 제조 공정이 용이하다. 결과적으로, 메모리 시스템(1400)의 데이터 저장 특성이 향상되고 크기를 감소시킬 수 있다.
더불어, 본 실시예의 메모리는 비휘발성인 특성을 가지는 ROM(Read Only Memory), NOR Flash Memory, NAND Flash Memory, PRAM(Phase Change Random Access Memory), RRAM(Resistive Random Access Memory), MRAM(Magnetic Random Access Memory) 등을 포함할 수 있다.
메모리 컨트롤러(1420)는 메모리(1410)와 인터페이스(1430) 사이에서 데이터의 교환을 제어할 수 있다. 이를 위해 메모리 컨트롤러(1420)는 메모리 시스템(1400) 외부에서 인터페이스(1430)를 통해 입력된 명령어들을 처리 연산하기 위한 프로세서(1421)를 포함할 수 있다.
인터페이스(1430)는 메모리 시스템(1400)과 외부 장치간에 명령 및 데이터 등을 교환하기 위한 것으로, USB(Universal Serial Bus), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등과 같은 장치에서 사용되는 인터페이스와 호환될 수 있거나, 또는, 이들 장치들과 유사한 장치들에서 사용되는 인터페이스와 호환될 수 있다. 인터페이스(1430)는 서로 다른 타입을 갖는 하나 이상의 인터페이스와 호환될 수도 있다.
본 실시예의 메모리 시스템(1400)은 외부 장치와의 인터페이스, 메모리 컨트롤러, 및 메모리 시스템의 다양화, 고성능화에 따라 인터페이스(1430)와 메모리(1410)간의 데이터의 입출력을 효율적으로 전달하기 위한 버퍼 메모리(1440)를 더 포함할 수 있다. 데이터를 임시로 저장하는 버퍼 메모리(1440)는 전술한 반도체 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예를 들어, 버퍼 메모리(1440)는 가변저항소자 내에 자기보정층을 포함하지 않음으로써, 자기보정층의 두께만큼 스택의 총 두께 감소가 가능하므로, 소자 형성을 위한 패터닝시 식각부담을 줄일 수 있다. 또한, 가변저항패턴의 측벽에 스페이서 형태로 자기보정층을 형성함으로써 각 자성층에 수직형 자기장이 균일하게 들어올 수 있도록 구성이 가능하다. 이를 통해, 버퍼 메모리(1440)의 집적도 증가가 가능하고 제조 공정이 용이하다. 결과적으로, 메모리 시스템(1400)의 데이터 저장 특성을 향상시킬 수 있고 크기를 감소시킬 수 있다.
더불어, 본 실시예의 버퍼 메모리(1440)는 휘발성인 특성을 가지는 SRAM(Static Random Access Memory), DRAM(Dynamic Random Access Memory), 비휘발성인 특성을 가지는 ROM(Read Only Memory), NOR Flash Memory, NAND Flash Memory, PRAM(Phase Change Random Access Memory), RRAM(Resistive Random Access Memory), STTRAM(Spin Transfer Torque Random Access Memory), MRAM(Magnetic Random Access Memory) 등을 더 포함할 수 있다. 이와는 다르게, 버퍼 메모리(1440)는 전술한 실시예의 반도체 장치를 포함하지 않고 휘발성인 특성을 가지는 SRAM(Static Random Access Memory), DRAM(Dynamic Random Access Memory), 비휘발성인 특성을 가지는 ROM(Read Only Memory), NOR Flash Memory, NAND Flash Memory, PRAM(Phase Change Random Access Memory), RRAM(Resistive Random Access Memory), STTRAM(Spin Transfer Torque Random Access Memory), MRAM(Magnetic Random Access Memory) 등을 포함할 수 있다.
도 4내지 도 8의 전자 장치 또는 시스템의 예시들의 특징은, 다양한 장치, 시스템, 또는 어플리케이션(application)에서 구현될 수 있다. 예를 들어, 모바일 폰 또는 다른 휴대용 통신 장치, 태블릿 컴퓨터, 노트북 또는 랩탑 컴퓨너, 게임기, 스마트 TV 셋, TV 셋탑 박스, 멀티미비어 서버, 유무선 통신 기능을 갖는 디지털 카메라, 무선 통신 기능을 갖는 손목 시계 또는 다른 착용 장치 등이 있다.
이상으로 해결하고자 하는 과제를 위한 다양한 실시예들이 기재되었으나, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자진 자라면 본 발명의 기술사상의 범위 내에서 다양한 변경 및 수정이 이루어질 수 있음은 명백하다.
11 : 기판 12 : 층간절연층
13 : 콘택플러그 14A : 제1자성층
15A : 터널배리어층 16A : 제2자성층
17A : 제2전극층 18 : 하드마스크패턴
19 : 스페이서 20B : 자기보정층
100 : 가변저항패턴
13 : 콘택플러그 14A : 제1자성층
15A : 터널배리어층 16A : 제2자성층
17A : 제2전극층 18 : 하드마스크패턴
19 : 스페이서 20B : 자기보정층
100 : 가변저항패턴
Claims (25)
- 반도체 메모리를 포함하는 전자 장치로서,
상기 반도체 메모리는,
제1자성층, 터널배리어층 및 제2자성층의 적층구조를 포함하는 가변저항패턴; 및
상기 가변저항패턴의 양측벽에 형성된 기둥모양의 자기보정층 및 절연층을 포함하는 보호층
을 포함하는 전자 장치.
- 제1항에 있어서,
상기 자기보정층은 수평형 자성특성을 갖는 전도성 물질을 포함하는 반도체 장치.
- 제1항에 있어서,
상기 자기보정층은 코발트(Co), 철(Fe), 니켈(Ni), 네오디뮴(Nd) 및 이를 포함하는 혼합물 중 어느 하나 이상을 포함하는 반도체 장치.
- 제1항에 있어서,
상기 제1자성층은 고정 자성층을 포함하고, 상기 제2자성층은 자유 자성층을 포함하거나, 상기 제1자성층은 자유 자성층을 포함하고, 상기 제2자성층은 고정 자성층을 포함하는 반도체 장치.
- 제1항에 있어서,
상기 제1자성층 및/또는 제2자성층은 CoFe, CoFeB, CoFeBTa 및 CoFeBSi로 이루어진 그룹 중에서 선택된 어느 하나의 자성층 또는 둘 이상의 적층구조를 포함하는 반도체 장치.
- 제1항에 있어서,
상기 터널배리어층은 MgO, Al2O3, TiO2, HfO2 및 Ta2O3로 이루어진 그룹 중에서 선택된 어느 하나를 포함하는 반도체 장치.
- 제1항에 있어서,
상기 가변저항패턴과 상기 보호층 사이에 산화방지층을 더 포함하는 반도체 장치.
- 제1항에 있어서,
상기 가변저항패턴은 하부에 하부전극을 더 포함하는 반도체 장치.
- 제1항에 있어서,
상기 가변저항패턴 상부에 상부전극을 더 포함하는 반도체 장치.
- 제8항 또는 제9항에 있어서,
상기 하부전극 및/또는 상부전극은 Ta, Ru, PtMn, Cr, W, Ti, TiN, TaN, AlTiN, HfN 및 HfB으로 이루어진 그룹 중에서 선택된 어느 하나의 금속층 또는 둘 이상이 금속층조합을 포함하는 반도체 장치.
- 제1항에 있어서,
상기 전자 장치는, 마이크로프로세서를 더 포함하고,
상기 마이크로프로세서는,
상기 마이크로프로세서 외부로부터의 명령을 포함하는 신호를 수신하고, 상기 명령의 추출이나 해독 또는 상기 마이크로프로세서의 신호의 입출력 제어를 수행하는 제어부;
상기 제어부가 명령을 해독한 결과에 따라서 연산을 수행하는 연산부; 및
상기 연산을 수행하는 데이터, 상기 연산을 수행한 결과에 대응하는 데이터 또는 상기 연산을 수행하는 데이터의 주소를 저장하는 기억부를 포함하고,
상기 반도체 메모리는, 상기 마이크로프로세서 내에서 상기 기억부의 일부인
전자 장치.
- 제1항에 있어서,
상기 전자 장치는, 프로세서를 더 포함하고,
상기 프로세서는,
상기 프로세서의 외부로부터 입력된 명령에 따라 데이터를 이용하여 상기 명령에 대응하는 연산을 수행하는 코어부;
상기 연산을 수행하는 데이터, 상기 연산을 수행한 결과에 대응하는 데이터 또는 상기 연산을 수행하는 데이터의 주소를 저장하는 캐시 메모리부; 및
상기 코어부와 상기 캐시 메모리부 사이에 연결되고, 상기 코어부와 상기 캐시 메모리부 사이에 데이터를 전송하는 버스 인터페이스를 포함하고,
상기 반도체 메모리는, 상기 프로세서 내에서 상기 캐시 메모리부의 일부인
전자 장치.
- 제1항에 있어서,
상기 전자 장치는, 프로세싱 시스템을 더 포함하고,
상기 프로세싱 시스템은,
수신된 명령을 해석하고 상기 명령을 해석한 결과에 따라 정보의 연산을 제어하는 프로세서;
상기 명령을 해석하기 위한 프로그램 및 상기 정보를 저장하기 위한 보조기억장치;
상기 프로그램을 실행할 때 상기 프로세서가 상기 프로그램 및 상기 정보를 이용해 상기 연산을 수행할 수 있도록 상기 보조기억장치로부터 상기 프로그램 및 상기 정보를 이동시켜 저장하는 주기억장치; 및
상기 프로세서, 상기 보조기억장치 및 상기 주기억장치 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스 장치를 포함하고,
상기 반도체 메모리는, 상기 프로세싱 시스템 내에서 상기 보조기억장치 또는 상기 주기억장치의 일부인
전자 장치.
- 제1항에 있어서,
상기 전자 장치는, 데이터 저장 시스템을 더 포함하고,
상기 데이터 저장 시스템은,
데이터를 저장하며 공급되는 전원에 관계없이 저장된 데이터가 유지되는 저장 장치;
외부로부터 입력된 명령에 따라 상기 저장 장치의 데이터 입출력을 제어하는 컨트롤러;
상기 저장 장치와 외부 사이에 교환되는 데이터를 임시로 저장하는 임시 저장 장치; 및
상기 저장 장치, 상기 컨트롤러 및 상기 임시 저장 장치 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스를 포함하고,
상기 반도체 메모리는, 상기 데이터 저장 시스템 내에서 상기 저장 장치 또는 상기 임시 저장 장치의 일부인
전자 장치.
- 제1항에 있어서,
상기 전자 장치는, 메모리 시스템을 더 포함하고,
상기 메모리 시스템은,
데이터를 저장하며 공급되는 전원에 관계없이 저장된 데이터가 유지되는 메모리;
외부로부터 입력된 명령에 따라 상기 메모리의 데이터 입출력을 제어하는 메모리 컨트롤러;
상기 메모리와 외부 사이에 교환되는 데이터를 버퍼링하기 위한 버퍼 메모리; 및
상기 메모리, 상기 메모리 컨트롤러 및 상기 버퍼 메모리 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스를 포함하고,
상기 반도체 메모리는, 상기 메모리 시스템 내에서 상기 메모리 또는 상기 버퍼 메모리의 일부인
전자 장치.
- 기판 상부에 제1자성층, 터널배리어층 및 제2자성층의 적층구조를 포함하는 가변저항패턴을 형성하는 단계; 및
상기 가변저항패턴의 양측벽에 기둥모양의 자기보정층 및 절연층을 포함하는 보호층을 형성하는 단계
를 포함하는 전자 장치 제조 방법.
- 제16항에 있어서,
상기 가변저항패턴을 형성하는 단계는,
상기 기판 상부에 제1자성층을 형성하는 단계;
상기 제1자성층 상에 터널배리어층을 형성하는 단계;
상기 터널배리어층 상에 제2자성층을 형성하는 단계; 및
상기 제2자성층, 터널배리어층 및 제1자성층을 패터닝하여 가변저항패턴을 형성하는 단계
를 포함하는 반도체 장치 제조 방법.
- 제16항에 있어서,
상기 보호층을 형성하는 단계는,
상기 가변저항소자를 포함하는 전체구조를 따라 금속전도층을 형성하는 단계;
상기 금속전도층을 식각하여 상기 가변저항소자의 측벽에 잔류시키는 단계; 및
상기 금속전도층에 틸트 이온주입을 진행하여 절연층으로 바꾸는 단계
를 포함하는 반도체 장치 제조 방법.
- 제18항에 있어서,
상기 틸트 이온주입은 비소(As) 또는 인(Ph)을 포함하는 불순물을 주입하는 반도체 장치 제조 방법.
- 제18항에 있어서,
상기 금속전도층은 수평 자화를 갖는 물질을 포함하는 반도체 장치 제조 방법.
- 제18항에 있어서,
상기 금속전도층은 강자성체물질 또는 반강자성체물질을 포함하는 반도체 장치 제조 방법.
- 제18항에 있어서,
상기 금속전도층은 코발트(Co), 철(Fe), 니켈(Ni), 네오디뮴(Nd) 및 이를 포함하는 혼합물 중 어느 하나 이상을 포함하는 반도체 장치 제조 방법.
- 제17항에 있어서,
상기 제1자성층을 형성하는 단계 전에,
상기 기판 상부에 하부전극층을 형성하는 단계를 더 포함하는 반도체 장치 제조 방법.
- 제17항에 있어서,
상기 제2자성층을 형성하는 단계 후에,
상기 제2자성층 상에 상부전극층을 형성하는 단계를 더 포함하는 반도체 장치 제조 방법.
- 제16항에 있어서,
상기 보호층을 형성하는 단계 전에,
상기 가변저항패턴의 측벽에 산화방지층을 형성하는 단계를 더 포함하는 반도체 장치 제조 방법.
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR20130116113A KR20150036987A (ko) | 2013-09-30 | 2013-09-30 | 전자 장치 및 그 제조 방법 |
| US14/444,969 US9780297B2 (en) | 2013-09-30 | 2014-07-28 | Electronic device having a variable resistance element with a protection layer and method for fabricating the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR20130116113A KR20150036987A (ko) | 2013-09-30 | 2013-09-30 | 전자 장치 및 그 제조 방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20150036987A true KR20150036987A (ko) | 2015-04-08 |
Family
ID=52740020
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR20130116113A KR20150036987A (ko) | 2013-09-30 | 2013-09-30 | 전자 장치 및 그 제조 방법 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US9780297B2 (ko) |
| KR (1) | KR20150036987A (ko) |
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| JP2012532267A (ja) | 2009-06-30 | 2012-12-13 | ターナー ハント | 装置のアレイを含む流体動力学的装置のための電力制御プロトコル |
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Also Published As
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| Date | Code | Title | Description |
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| WITN | Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid |