KR20140124762A - Power supply system, plasma etching device, and plasma etching method - Google Patents

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Abstract

일실시예의 전원 시스템(90)은, 플라즈마 생성용의 고주파 전력을 발생하는 고주파 전원(92, 93)과, 전극에 인가하는 직류 전압을 발생하는 직류 전원(91)과, 직류 전원(91) 및 고주파 전원(92, 93)을 제어하는 제어 장치(94)를 구비한다. 직류 전원(91)은, 음의 제 1 직류 전압(V1)을 발생하는 제 1 직류 전원부(101)와, 상기 제 1 직류 전압(V1)보다 절대값이 큰 음의 제 2 직류 전압(V2)을 발생하는 제 2 직류 전원부(102)와, 제 1 직류 전원부(101)와 제 2 직류 전원부(102)를 선택적으로 전극에 접속하는 선택 회로(103)를 구비한다. 직류 전원(91)은, 제 1 직류 전원부(101)와 선택 회로(103) 사이의 노드(109)에 접속한 방전 회로(104)를 더 포함한다.The power supply system 90 of one embodiment includes high frequency power supplies 92 and 93 for generating high frequency power for plasma generation, a DC power supply 91 for generating a DC voltage to be applied to the electrodes, a DC power supply 91, And a control device 94 for controlling the high-frequency power sources 92, 93. The direct current power source 91 includes a first direct current power source 101 for generating a negative first direct current voltage V1 and a negative second direct current voltage V2 having an absolute value larger than the first direct current voltage V1, And a selection circuit 103 for selectively connecting the first DC power supply unit 101 and the second DC power supply unit 102 to the electrodes. The DC power supply 91 further includes a discharge circuit 104 connected to a node 109 between the first DC power supply 101 and the selection circuit 103.

Figure P1020147021918
Figure P1020147021918

Description

전원 시스템, 플라즈마 에칭 장치 및 플라즈마 에칭 방법{POWER SUPPLY SYSTEM, PLASMA ETCHING DEVICE, AND PLASMA ETCHING METHOD}TECHNICAL FIELD [0001] The present invention relates to a power supply system, a plasma etching apparatus, and a plasma etching method.

본 발명의 다양한 측면 및 실시예는 전원 시스템, 플라즈마 에칭 장치 및 플라즈마 에칭 방법에 관한 것이다.Various aspects and embodiments of the present invention are directed to a power system, a plasma etching apparatus, and a plasma etching method.

반도체 디바이스의 제조 프로세스에서는, 피처리 기체인 반도체 웨이퍼에 형성된 층에 패턴을 형성하기 위하여 플라즈마 에칭 처리가 이용되고 있다. 플라즈마 에칭 처리는, 레지스트를 마스크로 하여 플라즈마에 의해 반도체 웨이퍼의 층을 에칭한다.In a semiconductor device manufacturing process, a plasma etching process is used to form a pattern on a layer formed on a semiconductor wafer which is a target substrate. In the plasma etching treatment, the layer of the semiconductor wafer is etched by the plasma using the resist as a mask.

이러한 플라즈마 에칭 처리를 행하기 위한 플라즈마 에칭 장치로서는, 다양한 것이 이용되고 있다. 현재의 플라즈마 에칭 장치의 주류는 용량 결합형 평행 평판 플라즈마 에칭 장치이다.A variety of plasma etching apparatuses for performing such a plasma etching process are used. Current mainstream of the plasma etching apparatus is a capacitively coupled parallel plate plasma etching apparatus.

용량 결합형 평행 평판 플라즈마 에칭 장치에서는, 처리 용기 내에 한 쌍의 평행 평판 전극, 즉 상부 전극 및 하부 전극이 설치되어 있다. 처리 용기 내에는 처리 가스가 공급되고, 또한 상부 전극 및 하부 전극 중 적어도 일방에 고주파(RF) 전력이 인가되어, 이들 전극 간에 고주파 전계가 형성된다. 이 고주파 전계에 의해 처리 가스의 플라즈마가 생성되고, 당해 플라즈마에 의해 반도체 웨이퍼의 층에 대하여 에칭이 실시된다.In the capacitively coupled parallel flat panel plasma etching apparatus, a pair of parallel flat plate electrodes, that is, an upper electrode and a lower electrode are provided in a processing container. A processing gas is supplied into the processing container, and RF power is applied to at least one of the upper electrode and the lower electrode to form a high frequency electric field between these electrodes. A plasma of the process gas is generated by the high frequency electric field, and the layer of the semiconductor wafer is etched by the plasma.

용량 결합형 평행 평판 플라즈마 에칭 장치로서는, 예를 들면 특허 문헌 1에 기재된 플라즈마 에칭 장치가 알려져 있다. 이 플라즈마 에칭 장치는, 50 ~ 500 MHz의 범위의 주파수를 가지는 플라즈마 생성용의 고주파 전력과, 1 ~ 4 MHz의 범위의 주파수를 가지는 이온 인입용의 고주파 전력을 재치(載置) 전극에 대하여 인가하고 있다. 이에 의해, 고선택비로 재현성이 높은 에칭 처리가 가능하게 되어 있다. 이런 종류의 에칭에서는, 플라즈마 중에서 양이온이 지배적이 되는 처리 가스를 이용하여 에칭이 행해진다.As a capacitively coupled parallel flat plate plasma etching apparatus, for example, a plasma etching apparatus described in Patent Document 1 is known. This plasma etching apparatus applies a high frequency power for plasma generation having a frequency in the range of 50 to 500 MHz and a high frequency power for ion attraction with a frequency in the range of 1 to 4 MHz to the placement electrode . This makes it possible to perform an etching process with high reproducibility at a high selection ratio. In this kind of etching, etching is performed using a process gas in which positive ions are dominant in the plasma.

반도체 디바이스의 제조에 이용되는 에칭 처리에서는, 보다 깊고 좁은 형상의 가공을 실현하기 위하여 애스펙트비의 향상이 요망되고 있다. 최근에는, 애스펙트비가 20 이상의 HARC(High Aspect Ratio Contact) 에칭, 또는 애스펙트비가 40 이상의 Deep Trench를 형성하는 차세대 HARC와 같은, 높은 애스펙트비를 실현 가능한 에칭 처리가 요구되고 있다.BACKGROUND ART In an etching process used for manufacturing a semiconductor device, it is desired to improve the aspect ratio in order to realize machining with a deeper and narrow shape. In recent years, an etching process capable of realizing a high aspect ratio, such as HARC (High Aspect Ratio Contact) etching with an aspect ratio of 20 or more, or a next generation HARC having a deep trench having an aspect ratio of 40 or more, is required.

이러한 HARC 에칭에서는, 에칭이 진행되어 애스펙트비가 높아지면, 홀의 바닥에 양이온이 모여 에칭면이 양으로 대전한다. 에칭면이 양으로 대전하면, 에칭의 촉진에 큰 역할을 가지는 양이온이 홀 내에서 직진하지 않게 된다. 그 결과, 에칭 형상의 만곡 또는 변형이 발생할 수 있다. 또한, 홀의 바닥이 양으로 대전함으로써, 셰이딩 데미지가 발생할 수 있다. 또한 양이온이 홀 저부에 도달하기 어려워지므로, 에칭 레이트가 저하될 수 있다. 따라서, 고애스펙트비의 홀의 형성을 위해서는, 종래의 플라즈마 에칭 장치에 대한 개선의 필요성이 존재하고 있었다.In this HARC etching, when the etching proceeds and the aspect ratio becomes high, positive ions gather at the bottom of the hole, and the etching surface is positively charged. When the etching surface is positively charged, the positive ions, which play a large role in promoting the etching, do not straighten in the hole. As a result, curvature or deformation of the etching shape may occur. Further, when the bottom of the hole is positively charged, shading damage may occur. Further, since the positive ions hardly reach the hole bottom, the etching rate may be lowered. Therefore, in order to form a hole with a high aspect ratio, there is a need for improvement in a conventional plasma etching apparatus.

상술한 개선의 필요성에 대처한 플라즈마 에칭 장치가 특허 문헌 2에 기재되어 있다. 특허 문헌 2에 기재된 플라즈마 에칭 장치에서는, 플라즈마 생성용의 고주파 전력을 발생하는 고주파 전원을 소정의 주기로 온, 오프시킨다. 그리고, 이 플라즈마 에칭 장치는, 고주파 전원의 온, 오프의 기간을 통하여 음의 직류 전압(DC)을 상부 전극에 인가하고 있다. 고주파 전원이 오프의 기간에는 플라즈마가 소실되어 있으므로, 상부 전극에 인가된 직류 전압에 의해 가속된 음이온이 홀 저부로 공급되어, 홀 내의 양전하가 중화된다. 홀 내의 양전하가 중화된 후에, 고주파 전원을 온으로 하여 플라즈마를 생성하면, 양이온이 홀 내에서 직진한다. 따라서, 이 플라즈마 에칭 장치에 의하면, 양호한 에칭 형상을 얻을 수 있다.A plasma etching apparatus that copes with the necessity of the improvement described above is described in Patent Document 2. [ In the plasma etching apparatus disclosed in Patent Document 2, a high frequency power source for generating plasma generating high frequency power is turned on and off at a predetermined cycle. In this plasma etching apparatus, a negative DC voltage (DC) is applied to the upper electrode through the ON / OFF period of the RF power supply. Since the plasma is lost during the period when the RF power is off, the negative ions accelerated by the DC voltage applied to the upper electrode are supplied to the hole bottom, and the positive charges in the holes are neutralized. After the positive charge in the hole is neutralized, the high frequency power source is turned on to generate plasma, and the positive ions go straight in the hole. Therefore, with this plasma etching apparatus, a good etching shape can be obtained.

또한, 반도체 디바이스의 제조에 이용되는 에칭 처리에서는, 가공 형상의 미세화가 요망되고 있다. 이 요구에 대응하기 위하여, 단파장의 ArF 가스를 발광원으로 한 레이저광에 의해 노광되는 ArF 포토레지스트가, 에칭 마스크로서 이용되고 있다. ArF 포토레지스트를 이용한 에칭 마스크에는, 예를 들면 약 0.13 μm 이하의 패턴 개구를 형성할 수 있다.In addition, in the etching treatment used for the production of semiconductor devices, it is desired to miniaturize the processed shape. In order to cope with this demand, an ArF photoresist which is exposed by a laser beam having ArF gas of short wavelength as a light emitting source is used as an etching mask. In the etching mask using the ArF photoresist, for example, a pattern opening of about 0.13 탆 or less can be formed.

그러나, ArF 포토레지스트는 플라즈마 내성이 낮으므로, 에칭 공정에서 표면의 거칠기가 생길 우려가 있다. 이에 의해, 패턴 개구의 내벽면에 세로선(스트라이에이션)이 발생하거나 패턴 개구가 넓어지는(CD의 확대) 것과 같은 현상이 발생하는 경우가 있다. 따라서, 에칭 선택비의 개선의 필요성도 발생하고 있었다.However, since the ArF photoresist has low plasma resistance, the surface roughness may be generated in the etching process. As a result, vertical lines (striations) may occur on the inner wall surface of the pattern opening, and phenomena such as widening of the pattern opening (CD enlargement) may occur. Therefore, it is necessary to improve the etching selectivity.

이 개선의 필요성에 대처한 플라즈마 에칭 장치가 특허 문헌 3에 기재되어 있다. 특허 문헌 3에 기재된 플라즈마 에칭 장치에서는, 상부 전극에 음의 직류 전압을 인가하고 있다. 상부 전극에 음의 직류 전압을 인가하면, 플라즈마 생성 시에는 상부 전극의 근방에서 전자가 생성된다. 이 전자는, 상부 전극에서의 전위와 플라즈마 전위의 전위차에 의해, ArF 포토레지스트가 형성된 피처리 기체를 향하는 방향으로 가속된다. ArF 포토레지스트에 전자가 조사되면, ArF 포토레지스트의 폴리머 구조가 변화하여 에칭 내성이 증대되므로, 에칭의 선택비가 높아진다.A plasma etching apparatus that copes with the necessity of this improvement is disclosed in Patent Document 3. In the plasma etching apparatus described in Patent Document 3, a negative DC voltage is applied to the upper electrode. When negative DC voltage is applied to the upper electrode, electrons are generated in the vicinity of the upper electrode during plasma generation. The electrons are accelerated in the direction toward the target substrate on which the ArF photoresist is formed by the potential difference between the potential at the upper electrode and the potential at the plasma. When the ArF photoresist is irradiated with electrons, the polymer structure of the ArF photoresist changes and the etching resistance is increased, so that the etching selectivity is increased.

그러나, 이 전자의 조사에 의한 유기 마스크의 개질 효과는, 피처리 기체 상의 플라즈마 시스 두께에 의존하고 있다. 즉, 피처리 기체 상에 두꺼운 플라즈마 시스가 존재할 경우에는, 전자가 플라즈마 시스에 의해 반사되어 전자의 조사량이 줄어든다. 따라서, 유기 마스크를 개질함에 있어서 유기 마스크에 조사되는 전자를 더 증가시키는 것이 필요해지고 있었다.However, the effect of modifying the organic mask by irradiation with this electron depends on the thickness of the plasma sheath on the substrate to be processed. That is, when there is a thick plasma sheath on the substrate to be processed, the electrons are reflected by the plasma sheath, and the dose of electrons is reduced. Therefore, it has become necessary to further increase the number of electrons irradiated to the organic mask in the modification of the organic mask.

이 필요성에 대처한 플라즈마 에칭 장치가 특허 문헌 4에 기재되어 있다. 특허 문헌 4에 기재된 플라즈마 에칭 방법에서는, 고주파 전원을 소정의 주기로 온·오프시킨다. 또한 이 플라즈마 에칭 장치는, 음의 제 1 직류 전압을 발생하는 제 1 직류 전원부와 제 1 직류 전압보다 절대값이 큰 음의 제 2 직류 전압을 발생하는 제 2 직류 전원부를 가지는 직류 전원을 구비하고 있다. 그리고, 고주파 전원이 온의 기간에 제 1 직류 전원부를 상부 전극에 접속한다. 또한 이 플라즈마 에칭 장치는, 고주파 전원이 오프의 기간에는, 제 2 직류 전원부를 상부 전극에 접속한다. 고주파 전원이 오프의 기간에는, 플라즈마가 소실되어 플라즈마 시스가 얇아진다. 이 기간에는, 상부 전극에 상대적으로 절대값이 큰 음의 직류 전압이 인가되므로, 보다 많은 전자가 유기 마스크에 조사되게 된다. 따라서, 특허 문헌 4에 기재된 플라즈마 에칭 장치에 의하면, 유기 마스크의 개질 효과를 더 높이는 것이 가능하게 되어 있다.A plasma etching apparatus which copes with this need is described in Patent Document 4. In the plasma etching method described in Patent Document 4, the high-frequency power source is turned on and off in a predetermined cycle. The plasma etching apparatus also includes a first DC power supply for generating a negative first DC voltage and a DC power supply having a second DC power supply for generating a negative second DC voltage having an absolute value larger than the first DC voltage have. Then, the first DC power supply unit is connected to the upper electrode during the period when the high frequency power supply is on. Further, in this plasma etching apparatus, the second DC power supply section is connected to the upper electrode during a period in which the high-frequency power supply is off. During the period when the RF power is off, the plasma is lost and the plasma sheath is thinned. In this period, since a negative direct current voltage having a relatively large absolute value is applied to the upper electrode, more electrons are irradiated to the organic mask. Therefore, according to the plasma etching apparatus described in Patent Document 4, the modification effect of the organic mask can be further improved.

일본특허공개공보 2000-173993호Japanese Patent Application Laid-Open No. 2000-173993 일본특허공개공보 2010-171320호Japanese Patent Application Laid-Open No. 2010-171320 일본특허공개공보 2006-270019호Japanese Patent Application Laid-Open No. 2006-270019 일본특허공개공보 2010-219491호Japanese Patent Application Laid-Open No. 2010-219491

상술한 특허 문헌 4에 기재된 플라즈마 에칭 장치에 의해 형성되는 홀보다, 더 고애스펙트비의 홀을 형성하기 위해서는, 유기 재료의 마스크에 대하여 더 다량의 전자를 조사하여, 유기 재료의 마스크의 개질 효과를 더 높일 필요가 있다. 유기 재료의 마스크에 조사하는 전자량을 증가시키기 위해서는, 고주파 전력의 인가와 정지를 반복하는 주파수, 및 이에 동기하여 상부 전극에 접속하는 직류 전원부를 제 1 직류 전원부와 제 2 직류 전원부의 사이에서 전환하는 주파수를 고주파화하는 것이 고려된다. 그러나, 고주파화의 영향 때문에, 상부 전극에 접속하는 직류 전원부를 제 2 직류 전원부로부터 제 1 직류 전원부로 전환할 시, 직류 전원의 출력 전압이, 제 1 직류 전압으로 제어될 수 없다고 하는 문제가 발생한다. 이에 의해, 처리 용기 내의 플라즈마가 불안정하게 되는 경우가 있다.In order to form a hole with a higher aspect ratio than the hole formed by the plasma etching apparatus described in the above-mentioned Patent Document 4, a larger amount of electrons are irradiated to the mask of the organic material, Need to increase further. In order to increase the amount of electrons irradiated to the mask of the organic material, a frequency at which the high-frequency power is repeatedly applied and stopped, and a DC power supply unit connected to the upper electrode in synchronism therewith are switched between the first DC power supply unit and the second DC power supply unit It is considered to make the frequency at a high frequency. However, there is a problem that the output voltage of the direct-current power supply can not be controlled to the first direct-current voltage when the direct-current power supply connected to the upper electrode is switched from the second direct-current power supply to the first direct- do. Thereby, the plasma in the processing vessel may become unstable.

따라서 본 기술 분야에서는, 평행 평판형의 플라즈마 에칭 장치의 상부 전극에 부여하는 절대값이 상이한 음의 직류 전압의 고주파의 전환에, 직류 전원의 출력 전압을 추종시키는 것이 필요해지고 있다.Therefore, in the technical field, it is required to follow the output voltage of the DC power supply to switch the high frequency of the negative DC voltage, which has different absolute values given to the upper electrode of the parallel plate type plasma etching apparatus.

본 발명의 일측면에 따른 전원 시스템은, 피처리 기체를 재치하기 위한 재치대에 포함되는 하부 전극과, 하부 전극에 대면하는 상부 전극이 처리 용기 내에 배치된 플라즈마 에칭 장치에 이용되는 전원 시스템이다. 전원 시스템은, (a) 하부 전극에 전기적으로 접속되는 고주파 전원이며, 플라즈마 생성용의 고주파 전력을 발생하는, 상기 고주파 전원과, (b) 상부 전극에 음의 직류 전압인 출력 전압을 부여하는 직류 전원이며, 음의 제 1 직류 전압을 발생하는 제 1 직류 전원부, 상기 제 1 직류 전압보다 절대값이 큰 음의 제 2 직류 전압을 발생하는 제 2 직류 전원부, 및 제 1 직류 전원부와 제 2 직류 전원부를 선택적으로 상부 전극에 접속하는 선택 회로를 가지는 상기 직류 전원과, (c) 고주파 전원 및 직류 전원을 제어하는 제어 장치를 구비한다. 제어 장치는, 고주파 전원에 제 1 제어 신호를 부여하여 고주파 전력의 출력과 상기 출력의 정지를 소정의 주파수로 교호로 반복시키고, 직류 전원에 제 2 제어 신호를 부여하여, 고주파 전력이 출력되고 있는 기간에, 제 1 직류 전원부를 상부 전극에 접속시키고, 고주파 전력의 출력이 정지되어 있는 기간에, 제 2 직류 전원부를 상부 전극에 접속시킨다. 직류 전원은, 제 1 직류 전원부와 선택 회로 사이의 노드에 접속한 방전 회로를 더 포함한다.A power supply system according to an aspect of the present invention is a power supply system used in a plasma etching apparatus in which a lower electrode included in a mounting table for mounting a substrate to be processed and an upper electrode facing the lower electrode are disposed in the processing vessel. The power supply system includes: (a) a high-frequency power source electrically connected to the lower electrode, the high-frequency power source generating a high-frequency power for generating plasma; (b) a DC power source for applying an output voltage that is a negative DC voltage to the upper electrode A second direct current power source part for generating a negative second direct current voltage having an absolute value larger than the first direct current voltage and a second direct current power source part for generating a negative first direct current voltage, The DC power supply having a selection circuit for selectively connecting the power supply section to the upper electrode, and (c) a control device for controlling the high frequency power supply and the DC power supply. The control device applies a first control signal to the high frequency power source to alternately repeat the output of the high frequency power and the stop of the output at a predetermined frequency and gives the second control signal to the direct current power source to output the high frequency power The first DC power supply unit is connected to the upper electrode and the second DC power supply unit is connected to the upper electrode during the period when the output of the high frequency power is stopped. The direct current power supply further includes a discharging circuit connected to a node between the first direct current power source and the selecting circuit.

이 전원 시스템에서는, 상부 전극에 접속하는 전원부가 제 2 직류 전원부로부터 제 1 직류 전원부로 전환될 때, 처리 용기 내에 축적되어 있는 전자가, 방전 회로를 통하여 급속히 방전된다. 이에 의해, 상부 전극에 접속하는 전원부가 제 2 직류 전원부로부터 제 1 직류 전원부로 전환될 시, 직류 전원의 출력 전압은 제 1 직류 전압으로 급속히 제어된다. 따라서, 상부 전극에 부여하는 절대값이 상이한 음의 직류 전압값의 전환 주기를 짧게 해도, 직류 전원의 출력 전압을 추종시키는 것이 가능해진다. 이와 같이 직류 전압값의 전환 주기의 단축화에 직류 전원의 출력 전압이 추종할 수 있으므로, 보다 다량의 전자를 피처리 기체 상의 유기 재료의 마스크에 효율 좋게 조사할 수 있고, 그 결과, 유기 재료의 마스크의 개질 효과를 더 높일 수 있다.In this power supply system, when the power supply unit connected to the upper electrode is switched from the second direct-current power supply unit to the first direct-current power supply unit, the electrons accumulated in the processing vessel are rapidly discharged through the discharge circuit. Thus, when the power supply connected to the upper electrode is switched from the second DC power supply to the first DC power supply, the output voltage of the DC power supply is rapidly controlled to the first DC voltage. Therefore, even if the switching period of the negative DC voltage value having an absolute value different from that given to the upper electrode is shortened, it becomes possible to follow the output voltage of the DC power supply. As described above, since the output voltage of the DC power source can follow the shortening of the switching period of the DC voltage value, a larger amount of electrons can be efficiently irradiated to the mask of the organic material on the target substrate. As a result, It is possible to further improve the modifying effect.

일실시예에서, 직류 전원은, 방전 회로와 노드 사이에 설치된 스위치 회로를 더 포함하고 있어도 된다. 이 실시예에 따르면, 스위치 회로를 제어함으로써, 방전 회로를 노드로부터 전기적으로 절단할 수 있다. 이 실시예는, 예를 들면 상부 전극에 일정한 직류 전압을 부여할 때, 이용할 수 있다.In one embodiment, the DC power supply may further include a switch circuit provided between the discharge circuit and the node. According to this embodiment, by controlling the switch circuit, the discharge circuit can be electrically disconnected from the node. This embodiment can be used, for example, when a constant DC voltage is applied to the upper electrode.

일실시예에서, 방전 회로는 저항 소자여도 된다. 또한 다른 실시예에서는, 전원 시스템의 방전 회로는 저항 소자를 포함하고, 상기 저항 소자에 흐르는 전류의 전류값을 제한하는 전류 제한 회로여도 된다. 이 실시예에 따르면, 전자의 흐름에 수반하여 소비되는 전류량이 제한되므로, 직류 전원 장치에 요구되는 전력량을 저감할 수 있어, 효율적인 전력의 공급이 가능해진다.In one embodiment, the discharge circuit may be a resistive element. In another embodiment, the discharging circuit of the power supply system includes a resistance element, and may be a current limiting circuit that limits the current value of the current flowing through the resistance element. According to this embodiment, since the amount of electric current consumed by the flow of electrons is limited, the amount of electric power required for the DC power supply device can be reduced, and efficient power supply is enabled.

일실시예에서, 제 1 제어 신호는, 고주파 전력의 출력과 상기 출력의 정지를 전환시키기 위한 펄스 신호일 수 있다. 또한 제 2 제어 신호는, 상부 전극에 접속하는 직류 전원부를 제 1 직류 전원부와 제 2 직류 전원부의 사이에서 전환시키기 위한 펄스 신호일 수 있다. 이 실시예에서는, 제어 장치는, 제 1 제어 신호 및 제 2 제어 신호의 주파수, 듀티비, 및 제 1 제어 신호와 제 2 제어 신호 간의 위상차를 변경 가능해도 된다. 이 실시예에 따르면, 제 1 및 제 2 제어 신호의 주파수, 또는 제 1 제어 신호와 제 2 제어 신호 간의 위상차를 변경함으로써, 피처리 기체에 조사하는 전자의 양을 제어할 수 있다. 따라서 이 실시예에 따르면, 피처리 기체의 에칭 상태에 따라 최적인 양의 전자를 피처리 기체 상의 에칭 마스크에 조사할 수 있다.In one embodiment, the first control signal may be a pulse signal for switching between the output of the high-frequency power and the stop of the output. The second control signal may be a pulse signal for switching the direct-current power supply connected to the upper electrode between the first direct-current power supply and the second direct-current power supply. In this embodiment, the control device may change the frequency and duty ratio of the first control signal and the second control signal, and the phase difference between the first control signal and the second control signal. According to this embodiment, by changing the frequency of the first and second control signals, or the phase difference between the first control signal and the second control signal, it is possible to control the amount of electrons irradiated to the target gas. Therefore, according to this embodiment, an optimum amount of electrons can be irradiated to the etching mask on the target substrate in accordance with the etching state of the target substrate.

일실시예에서, 제어 장치는, 상기 제어 장치로부터 출력되는 제 1 제어 신호 및 제 2 제어 신호를 감시하여, 상기 제 1 제어 신호 및 상기 제 2 제어 신호가 이상을 포함할 경우에, 제 1 제어 신호 및 제 2 제어 신호의 출력을 정지해도 된다. 이 실시예에 따르면, 제어 장치로부터 출력하는 제어 신호가 이상을 포함할 경우에, 상부 전극 및 하부 전극에의 전력의 공급을 정지시킬 수 있다. 예를 들면 제어 장치는, 소정의 기간 내에서, 제 1 제어 신호 및 제 2 제어 신호의 진폭 변화가 확인되지 않을 경우에, 상기 제어 장치로부터의 제 1 제어 신호 및 제 2 제어 신호의 출력을 정지할 수 있다.In one embodiment, the control device monitors the first control signal and the second control signal output from the control device, and when the first control signal and the second control signal include an abnormality, The output of the signal and the second control signal may be stopped. According to this embodiment, when the control signal output from the control apparatus includes an abnormality, the supply of electric power to the upper electrode and the lower electrode can be stopped. For example, the control device may stop outputting the first control signal and the second control signal from the control device when a change in amplitude of the first control signal and the second control signal is not confirmed within a predetermined period can do.

일실시예에서, 직류 전원은, 입력되는 제 2 제어 신호를 감시하여, 상기 제 2 제어 신호가 소정의 이상을 포함할 경우에, 출력 전압의 출력을 정지해도 된다. 이 실시예에 따르면, 직류 전원은, 입력 신호인 제 2 제어 신호에 이상이 있을 경우에, 상부 전극에의 전압의 인가를 정지할 수 있다. 예를 들면 직류 전원은, 소정의 기간 내에서 입력되는 제 2 제어 신호의 진폭 변화가 확인되지 않을 경우에, 출력 전압의 출력을 정지할 수 있다.In one embodiment, the DC power supply may monitor the input second control signal, and stop outputting the output voltage when the second control signal includes a predetermined abnormality. According to this embodiment, the DC power supply can stop the application of the voltage to the upper electrode when there is an abnormality in the second control signal as the input signal. For example, the DC power supply can stop the output of the output voltage when the amplitude change of the second control signal inputted within a predetermined period is not confirmed.

일실시예에서, 제 2 제어 신호는, 상부 전극에 접속하는 직류 전원부를 제 1 직류 전원부와 제 2 직류 전원부의 사이에서 전환시키기 위한 펄스 신호일 수 있다. 이 실시예에서는, 직류 전원은, 상기 직류 전원으로부터의 출력 전압과 입력되는 제 2 제어 신호를 비교하여, 출력 전압의 주파수와 제 2 제어 신호의 주파수 간에 소정값 이상의 차가 있을 경우, 또는 출력 전압의 듀티비와 제 2 제어 신호의 듀티비 간에 소정값 이상의 차가 있을 경우에, 출력 전압의 출력을 정지해도 된다. 이 실시예에 따르면, 직류 전원은, 제어 장치로부터의 제어 신호에 따른 출력 전압이 출력되어 있지 않을 경우에, 상부 전극에의 전압의 인가를 정지할 수 있다.In one embodiment, the second control signal may be a pulse signal for switching the direct-current power supply unit connected to the upper electrode between the first direct-current power supply unit and the second direct-current power supply unit. In this embodiment, the DC power supply compares the output voltage from the DC power supply with the input second control signal, and when the difference between the frequency of the output voltage and the frequency of the second control signal is equal to or larger than a predetermined value, The output of the output voltage may be stopped when the difference between the duty ratio and the duty ratio of the second control signal is equal to or greater than a predetermined value. According to this embodiment, when the output voltage according to the control signal from the control device is not outputted, the DC power supply can stop applying the voltage to the upper electrode.

일실시예에서, 고주파 전원은, 입력되는 제 1 제어 신호를 감시하여, 상기 제 1 제어 신호가 이상을 포함할 경우에, 고주파 전력의 출력을 정지해도 된다. 이 실시예에 따르면, 고주파 전원은, 입력 신호인 제 1 제어 신호에 이상이 있을 경우에, 하부 전극에의 전압의 인가를 정지할 수 있다. 예를 들면 고주파 전원은, 소정의 기간 내에서 입력되는 제 1 제어 신호의 진폭 변화가 확인되지 않을 경우에, 고주파 전원의 출력을 정지할 수 있다.In one embodiment, the high-frequency power supply may monitor the input first control signal and stop the output of the high-frequency power when the first control signal includes an abnormality. According to this embodiment, when the first control signal, which is an input signal, is abnormal, the high-frequency power supply can stop applying the voltage to the lower electrode. For example, the high-frequency power supply can stop the output of the high-frequency power supply when the amplitude change of the first control signal input within a predetermined period is not confirmed.

일실시예에서, 제 1 제어 신호는, 고주파 전력의 출력과 상기 출력의 정지를 전환시키기 위한 펄스 신호일 수 있다. 이 실시예에서는, 고주파 전원은, 상기 고주파 전원으로부터의 고주파 전력과 입력되는 제 1 제어 신호를 비교하여, 고주파 전력의 주파수와 제 1 제어 신호의 주파수 간에 소정값 이상의 차가 있을 경우, 또는 고주파 전력의 듀티비와 제 1 제어 신호의 듀티비 간에 소정값 이상의 차가 있을 경우에, 고주파 전력의 출력을 정지해도 된다. 이 실시예에 따르면, 고주파 전원은, 제어 장치로부터의 제어 신호에 따른 고주파 전력이 출력되어 있지 않을 경우에, 하부 전극에의 전력의 인가를 정지할 수 있다.In one embodiment, the first control signal may be a pulse signal for switching between the output of the high-frequency power and the stop of the output. In this embodiment, the high-frequency power supply compares the high-frequency power from the high-frequency power supply with the first control signal to be inputted, and when the difference between the frequency of the high-frequency power and the frequency of the first control signal is equal to or larger than a predetermined value, The output of the high frequency power may be stopped when there is a difference between the duty ratio and the duty ratio of the first control signal equal to or larger than a predetermined value. According to this embodiment, when the high-frequency power according to the control signal from the control apparatus is not outputted, the high-frequency power supply can stop applying the electric power to the lower electrode.

일실시예에서, 고주파 전원은, 고주파 전력을 출력하고 있는 각 기간 중, 상기 고주파 전력의 출력 개시부터의 소정 기간과, 상기 고주파 전력의 출력의 정지보다 전의 타이밍부터 상기 고주파 전력의 출력의 정지까지의 소정 기간의 사이에 설정되는 기간에, 상기 고주파 전원으로부터 출력하는 고주파 전력을 감시하여, 감시한 상기 고주파 전력에 기초하여, 상기 고주파 전력의 출력 제어를 행해도 된다. 이 실시예에 따르면, 고주파 전력의 감시값에 반사파가 영향을 주지 않는 기간에, 상기 고주파 전력을 감시할 수 있다. 따라서, 고주파 전원 장치의 양호한 제어가 실현될 수 있다.In one embodiment, the high-frequency power source is configured to output, during each period of outputting the high-frequency power, a predetermined period from the start of output of the high-frequency power and a period from the timing before the output of the high- The high frequency power output from the high frequency power supply may be monitored during the period set between the predetermined period of time and the output of the high frequency power may be controlled based on the monitored high frequency power. According to this embodiment, the high frequency power can be monitored during a period in which the reflected wave does not affect the monitored value of the high frequency power. Therefore, good control of the high frequency power supply device can be realized.

본 발명의 다른 측면은, 평행 평판형의 플라즈마 에칭 장치이다. 플라즈마 에칭 장치는, 처리 용기와, 처리 용기 내로 처리 가스를 공급하는 가스 공급부와, 피처리 기체를 재치하기 위한 재치대이며, 하부 전극을 포함하는 상기 재치대와, 하부 전극과 대면하도록 처리 용기 내에 설치된 상부 전극과, 상술한 일측면 또는 실시예 중 어느 하나의 전원 시스템을 구비한다.Another aspect of the present invention is a parallel plate type plasma etching apparatus. The plasma etching apparatus includes a processing vessel, a gas supply unit for supplying a processing gas into the processing vessel, a mounting table for mounting the substrate to be processed, a mounting table including a lower electrode, And a power supply system of any one of the above-described aspects or embodiments.

이 평행 평판형 플라즈마 에칭 장치는 상술한 전원 시스템을 구비하고 있으므로, 상부 전극에 부여하는 절대값이 상이한 음의 직류 전압의 전환 주기의 단축화에, 직류 전원의 출력 전압을 추종시키는 것이 가능하다. 이와 같이, 제 1 직류 전압으로부터 제 2 직류 전압으로 전환하는 주기를 짧게 했을 경우라도, 직류 전원의 출력 전압을 추종할 수 있으므로, 보다 다량의 전자를 피처리 기체 상의 유기 재료의 마스크에 효율적으로 조사할 수 있고, 그 결과, 유기 재료의 마스크의 개질 효과를 더 높일 수 있다.Since the parallel plate type plasma etching apparatus is provided with the power supply system described above, it is possible to follow the output voltage of the DC power supply to shorten the switching period of the negative DC voltage to which the absolute value given to the upper electrode differs. As described above, even when the cycle for switching from the first DC voltage to the second DC voltage is shortened, the output voltage of the DC power supply can be followed so that a larger amount of electrons can be efficiently irradiated As a result, the effect of modifying the mask of the organic material can be further enhanced.

본 발명의 또 다른 측면은, 상술한 플라즈마 에칭 장치를 이용한 처리 방법이다. 이 처리 방법은, 처리 용기 내에 설치된 하부 전극에의 플라즈마 생성용의 고주파 전력의 출력 및 상기 출력의 정지를 소정의 주파수로 교호로 반복하고, 상기 고주파 전력이 출력되고 있는 기간 내에, 처리 용기 내에서 하부 전극과 대면 배치된 상부 전극에 음의 제 1 직류 전압을 출력하고, 상기 고주파 전력의 출력이 정지되어 있는 기간 내에, 제 1 직류 전압보다 절대값이 큰 음의 제 2 직류 전압을 상부 전극에 출력하는 공정과, 하부 전극에의 플라즈마 생성용의 고주파 전력의 출력 및 상기 출력의 정지를 소정의 주파수로 교호로 반복하고, 상기 고주파 전력이 출력되고 있는 기간 및 상기 고주파 전력의 출력이 정지되어 있는 기간의 쌍방에서, 상부 전극에 제 1 직류 전압 및 제 2 직류 전압 중 일방을 출력하는 공정을 포함한다.Yet another aspect of the present invention is a processing method using the above-described plasma etching apparatus. In this processing method, the output of the high-frequency power for plasma generation to the lower electrode provided in the processing vessel and the stop of the output are alternately repeated at a predetermined frequency, and within the period in which the high- And a negative second DC voltage having an absolute value larger than the first DC voltage is supplied to the upper electrode in a period in which the output of the high-frequency power is stopped, Frequency power for generating plasma to the lower electrode and stopping the output are alternately repeated at a predetermined frequency and a period during which the high-frequency power is output and a period during which the output of the high- And outputting one of the first DC voltage and the second DC voltage to the upper electrode.

이 처리 방법에 의하면, 피처리 기체의 에칭 상태(예를 들면, 마스크 재료의 차이)에 따라 최적인 양의 전자를 피처리 기체에 조사할 수 있다.According to this treatment method, an optimum amount of electrons can be irradiated to the target gas in accordance with the etching state (for example, mask material difference) of the target gas.

이상 설명한 바와 같이, 본 발명의 일측면에 따른 전원 시스템에 의하면, 평행 평판형의 플라즈마 에칭 장치의 상부 전극에 부여하는 절대값이 상이한 음의 직류 전압의 고주파의 전환에, 직류 전원의 출력 전압을 추종시킬 수 있다.As described above, according to the power supply system according to one aspect of the present invention, in switching the high frequency of the negative DC voltage to which the absolute value given to the upper electrode of the parallel plate type plasma etching apparatus is different, Can follow.

도 1은 일실시예에 따른 플라즈마 에칭 장치를 개략적으로 도시한 단면도이다.
도 2는 일실시예에 따른 전원 시스템의 구성을 도시한 도이다.
도 3은 일실시예에 따른 직류 전원의 구성을 도시한 회로도이다.
도 4는 일실시예에 따른 플라즈마 에칭 방법의 주요한 공정을 나타낸 순서도이다.
도 5는 고주파 전원의 출력 파형과 직류 전원의 출력 전압의 파형을 예시한 타이밍 차트이다.
도 6은 플라즈마 시스와 이차 전자와의 관계를 설명하기 위한 도이다.
도 7은 플라즈마 시스와 이차 전자와의 관계를 설명하기 위한 도이다.
도 8은 피처리 기체를 개략적으로 도시한 단면도이다.
도 9는 에칭 초기의 피처리 기체의 상태를 도시한 단면도이다.
도 10은 에칭이 진행된 단계의 피처리 기체의 상태를 도시한 단면도이다.
도 11은 플라즈마 생성용의 고주파 전력의 인가를 정지했을 때의 피처리 기체의 상태를 도시한 단면도이다.
도 12는 플라즈마 생성용의 고주파 전력의 인가를 정지한 후에, 다시 고주파 전력을 인가했을 때의 피처리 기체의 상태를 도시한 단면도이다.
도 13은 다른 실시예에 따른 플라즈마 에칭 방법의 주요한 공정을 나타낸 순서도이다.
도 14는 고주파 전원의 출력 파형과 직류 전원의 출력 전압의 파형을 예시한 타이밍 차트이다.
도 15는 다른 실시예에 따른 방전 회로를 도시한 회로도이다.
도 16은 다른 실시예에 따른 전원 시스템의 구성을 도시한 도이다.
도 17은 출력 감시부에 의해 감시되는 신호에 포함되는 성분을 설명하기 위한 도이다.
도 18은 실험예 5 ~ 8에서의 펄스 주파수와 선택비와의 관계를 나타낸 도이다.1 is a cross-sectional view schematically showing a plasma etching apparatus according to an embodiment.
2 is a diagram illustrating a configuration of a power supply system according to an embodiment.
3 is a circuit diagram showing a configuration of a DC power supply according to an embodiment.
FIG. 4 is a flowchart illustrating a main process of a plasma etching method according to an embodiment.
5 is a timing chart illustrating waveforms of the output waveform of the high frequency power supply and the output voltage of the DC power supply.
6 is a diagram for explaining a relationship between a plasma sheath and secondary electrons.
7 is a view for explaining a relationship between a plasma sheath and a secondary electron.
8 is a cross-sectional view schematically showing a gas to be treated.
Fig. 9 is a cross-sectional view showing the state of the target gas in the initial stage of etching. Fig.
FIG. 10 is a cross-sectional view showing the state of the target gas in the step of etching.
11 is a cross-sectional view showing the state of the target gas when the application of the high-frequency power for plasma generation is stopped.
FIG. 12 is a cross-sectional view showing the state of the target gas when high-frequency power is applied again after the application of the high-frequency power for plasma generation is stopped.
FIG. 13 is a flowchart showing main steps of a plasma etching method according to another embodiment.
14 is a timing chart illustrating waveforms of the output waveform of the high-frequency power supply and the output voltage of the DC power supply.
15 is a circuit diagram showing a discharge circuit according to another embodiment.
16 is a diagram showing a configuration of a power supply system according to another embodiment.
17 is a diagram for explaining components included in a signal monitored by the output monitoring unit;
18 is a graph showing the relationship between the pulse frequency and the selection ratio in Experimental Examples 5 to 8. FIG.

이하, 첨부 도면을 참조하여 본 발명의 다양한 실시예에 대하여 상세히 설명한다. 또한, 각 도면에서 동일 또는 상당의 부분에 대해서는 동일한 부호를 부여하는 것으로 한다.Various embodiments of the present invention will now be described in detail with reference to the accompanying drawings. In the drawings, the same or equivalent parts are denoted by the same reference numerals.

도 1은, 일실시예에 따른 전원 시스템을 구비한 플라즈마 에칭 장치를 개략적으로 도시한 단면도이다. 도 1에 도시한 플라즈마 에칭 장치(1)는 용량 결합형 평행 평판 플라즈마 에칭 장치이며, 대략 원통 형상의 처리 용기(10)를 구비하고 있다. 처리 용기(10)는, 예를 들면 그 표면은 양극 산화 처리된 알루미늄으로 구성되어 있다. 이 처리 용기(10)는 보안 접지되어 있다.1 is a cross-sectional view schematically illustrating a plasma etching apparatus having a power supply system according to an embodiment. The plasma etching apparatus 1 shown in Fig. 1 is a capacitively coupled parallel flat plate plasma etching apparatus, and has a substantially cylindrical processing vessel 10. The processing vessel 10 is, for example, made of aluminum whose surface is anodized. This processing vessel 10 is securely grounded.

처리 용기(10)의 저부 상에는, 세라믹스 등에 의해 구성된 절연판(12)이 설치되어 있고, 당해 절연판(12) 상에는 원기둥 형상의 서셉터 지지대(14)가 배치되어 있다. 이 서셉터 지지대(14) 상에는, 예를 들면 알루미늄제의 서셉터(16)가 설치되어 있다. 일실시예에서는, 서셉터(16)는 하부 전극을 구성하고 있고, 그 위에 피처리 기체인 반도체 웨이퍼(W)가 재치되는 재치대를 구성하고 있다. 플라즈마 에칭 장치(1)에서는, 이들 서셉터 지지대(14)의 측면 및 서셉터(16)의 측면을 따르도록, 통 형상의 내벽 부재(26)가 설치되어 있다. 내벽 부재(26)는 예를 들면 석영제이다.An insulating plate 12 made of ceramics or the like is provided on the bottom of the processing vessel 10 and a cylindrical susceptor support base 14 is disposed on the insulating plate 12. On the susceptor support 14, for example, an aluminum susceptor 16 is provided. In one embodiment, the susceptor 16 constitutes a lower electrode and constitutes a mount on which a semiconductor wafer W as a target substrate is placed. In the plasma etching apparatus 1, a cylindrical inner wall member 26 is provided along the side surfaces of the susceptor support 14 and the side surface of the susceptor 16. The inner wall member 26 is made of, for example, quartz.

서셉터(16)의 상면에는, 정전력에 의해 반도체 웨이퍼(W)를 흡착 보지(保持)하는 정전 척(18)이 설치되어 있다. 이 정전 척(18)은, 도전막인 전극(20)을 한 쌍의 절연층 또는 절연 시트 사이에 배치한 구조를 가지고 있다. 전극(20)에는, 직류 전원(22)이 전기적으로 접속되어 있다. 이 정전 척(18)은, 직류 전원(22)으로부터의 직류 전압에 의해 발생한 쿨롱력 등의 정전력에 의해 반도체 웨이퍼(W)를 흡착 보지할 수 있다.On the upper surface of the susceptor 16, there is provided an electrostatic chuck 18 for holding and holding the semiconductor wafer W by electrostatic force. The electrostatic chuck 18 has a structure in which the electrode 20 serving as a conductive film is disposed between a pair of insulating layers or insulating sheets. A DC power supply 22 is electrically connected to the electrode 20. The electrostatic chuck 18 can adsorb and hold the semiconductor wafer W by electrostatic force such as Coulomb force generated by the DC voltage from the DC power source 22. [

서셉터(16)의 상면으로서, 정전 척(18)의 주위에는, 포커스 링(보정 링)(24)이 배치되어 있다. 포커스 링(24)은 도전성을 가지는 것이며, 예를 들면 실리콘으로 구성될 수 있다. 이 포커스 링(24)은 에칭의 균일성을 향상시킬 수 있다.As the upper surface of the susceptor 16, a focus ring (correction ring) 24 is disposed around the electrostatic chuck 18. [ The focus ring 24 has conductivity and may be made of, for example, silicon. The focus ring 24 can improve the uniformity of the etching.

서셉터 지지대(14)의 내부에는 냉매실(28)이 설치되어 있다. 냉매실(28)에는, 외부에 설치된 칠러 유닛으로부터 배관(30a, 30b)을 거쳐 소정 온도의 냉매, 예를 들면 냉각수가 순환 공급된다. 이와 같이 순환되는 냉매의 온도를 제어함으로써, 서셉터(16) 상에 재치된 반도체 웨이퍼(W)의 온도가 제어된다.A refrigerant chamber (28) is provided in the susceptor support (14). In the refrigerant chamber 28, a refrigerant at a predetermined temperature, for example, cooling water is circulated and supplied through piping 30a and 30b from an externally provided chiller unit. By controlling the temperature of the circulating refrigerant, the temperature of the semiconductor wafer W placed on the susceptor 16 is controlled.

또한, 플라즈마 에칭 장치(1)에는 가스 공급 라인(32)이 설치되어 있다. 가스 공급 라인(32)은, 전열 가스 공급 기구로부터의 전열 가스, 예를 들면 He 가스를, 정전 척(18)의 상면과 반도체 웨이퍼(W)의 이면과의 사이로 공급한다.The plasma etching apparatus 1 is also provided with a gas supply line 32. The gas supply line 32 supplies a heat transfer gas, for example, He gas, from a heat transfer gas supply mechanism between the upper surface of the electrostatic chuck 18 and the back surface of the semiconductor wafer W.

하부 전극인 서셉터(16)의 상방에는, 서셉터(16)와 대면하도록 상부 전극(34)이 설치되어 있다. 서셉터(16)와 상부 전극(34)은 서로 대략 평행하게 배치되어 있다. 이들 상부 전극(34)과 하부 전극(16)의 사이에는, 피처리 기체(W)에 플라즈마 에칭을 행하기 위한 처리 공간(E)이 구획 형성되어 있다. 상부 전극(34)은, 하부 전극인 서셉터(16) 상의 반도체 웨이퍼(W)와 대면하여 플라즈마 생성 공간인 처리 공간(E)과 접하는 면, 즉 대향면을 형성한다.An upper electrode 34 is provided above the susceptor 16 as a lower electrode so as to face the susceptor 16. The susceptor 16 and the upper electrode 34 are arranged substantially parallel to each other. Between the upper electrode 34 and the lower electrode 16, a processing space E for performing plasma etching on the substrate W is partitioned. The upper electrode 34 faces the semiconductor wafer W on the susceptor 16 as a lower electrode and forms a surface in contact with the processing space E as a plasma generating space, that is, an opposite surface.

상부 전극(34)은, 절연성 차폐 부재(42)를 개재하여 처리 용기(10)의 상부에 지지되어 있다. 상부 전극(34)은 전극판(36) 및 전극 지지체(38)를 포함할 수 있다. 전극판(36)은 서셉터(16)와의 대향면을 구성하고, 복수의 가스 토출홀(37)을 구획 형성하고 있다. 전극판(36)은 줄열이 적은 저저항의 도전체 또는 반도체로 구성될 수 있다. 후술하는 바와 같이 레지스트를 강화하는 관점에서는, 전극판(36)은, 실리콘 또는 SiC과 같은 실리콘 함유 물질로 구성되어 있어도 된다.The upper electrode 34 is supported on the upper portion of the processing vessel 10 via the insulating shield member 42. [ The upper electrode 34 may include an electrode plate 36 and an electrode support 38. The electrode plate 36 constitutes a surface facing the susceptor 16 and defines a plurality of gas discharge holes 37. The electrode plate 36 may be made of a conductor or a semiconductor having low resistance and low resistance. As will be described later, the electrode plate 36 may be made of a silicon-containing material such as silicon or SiC from the viewpoint of reinforcing the resist.

전극 지지체(38)는, 전극판(36)을 착탈 가능하게 지지하는 것이며, 예를 들면 알루미늄과 같은 도전성 재료로 구성되어 있다. 이 전극 지지체(38)는 수냉 구조를 가질 수 있다. 전극 지지체(38)의 내부에는 가스 확산실(40)이 설치되어 있다. 이 가스 확산실(40)로부터는, 가스 토출홀(37)에 연통하는 복수의 가스 통류홀(41)이 하방으로 연장되어 있다. 또한, 전극 지지체(38)에는 가스 확산실(40)로 처리 가스를 유도하는 가스 도입구(62)가 형성되어 있고, 이 가스 도입구(62)에는 가스 공급관(64)이 접속되어 있다.The electrode support 38 detachably supports the electrode plate 36, and is made of a conductive material such as aluminum. The electrode support 38 may have a water-cooling structure. A gas diffusion chamber (40) is provided inside the electrode support (38). From the gas diffusion chamber (40), a plurality of gas flow holes (41) communicating with the gas discharge holes (37) extend downward. A gas introducing port 62 for introducing the process gas into the gas diffusion chamber 40 is formed in the electrode support 38 and a gas supply pipe 64 is connected to the gas introducing port 62.

가스 공급관(64)에는 처리 가스 공급부(66)가 접속되어 있다. 가스 공급관(64)에는, 상류측으로부터 차례로 매스 플로우 컨트롤러(MFC)(68) 및 개폐 밸브(70)가 설치되어 있다. 또한, MFC 대신에 FCS(Flow Control System)가 설치되어 있어도 된다. 처리 가스 공급부(66)는, 에칭을 위한 처리 가스로서 예를 들면 C4F8 가스와 같은 플루오르카본계 가스(CxFy)를 포함하는 가스 또는 HBr, Cl2 등의 부식성 가스를 포함하는 가스를 공급한다. 처리 가스 공급부(66)로부터의 처리 가스는, 가스 공급관(64)으로부터 가스 확산실(40)에 도달하여, 가스 통류홀(41) 및 가스 토출홀(37)을 거쳐 처리 공간(E)에 토출된다. 즉, 상부 전극(34)은, 처리 가스를 공급하기 위한 샤워 헤드로서 기능한다.A gas supply pipe 66 is connected to the gas supply pipe 64. The gas supply pipe 64 is provided with a mass flow controller (MFC) 68 and an opening / closing valve 70 in order from the upstream side. In addition, an FCS (Flow Control System) may be installed instead of the MFC. The process gas supply unit 66 includes a gas containing a fluorocarbon gas (C x F y ) such as a C 4 F 8 gas or a corrosive gas such as HBr or Cl 2 as a process gas for etching Gas is supplied. The process gas from the process gas supply unit 66 reaches the gas diffusion chamber 40 from the gas supply pipe 64 and is discharged to the process space E through the gas flow hole 41 and the gas discharge hole 37 do. That is, the upper electrode 34 functions as a showerhead for supplying the process gas.

또한, 플라즈마 에칭 장치(1)는 접지 도체(10a)를 더 구비할 수 있다. 접지 도체(10a)는 대략 원통 형상의 접지 도체이며, 처리 용기(10)의 측벽으로부터 상부 전극(34)의 높이 위치보다 상방으로 연장되도록 설치되어 있다.Further, the plasma etching apparatus 1 may further include a grounding conductor 10a. The grounding conductor 10a is a substantially cylindrical grounding conductor and is provided so as to extend upward from the sidewall of the processing vessel 10 above the height of the upper electrode 34. [

이 플라즈마 에칭 장치(1)는 일실시예에 따른 전원 시스템(90)을 구비하고 있다. 전원 시스템(90)은 하부 전극(16)에 고주파 전력을 인가하고, 상부 전극(34)에 직류 전압을 인가한다. 이 전원 시스템(90)의 상세에 대해서는 후술한다.The plasma etching apparatus 1 includes a power supply system 90 according to an embodiment. The power supply system 90 applies a high frequency power to the lower electrode 16 and a DC voltage to the upper electrode 34. Details of the power supply system 90 will be described later.

또한 플라즈마 에칭 장치(1)에서는, 처리 용기(10)의 내벽을 따라 퇴적물 실드(11)가 착탈 가능하게 설치되어 있다. 또한, 퇴적물 실드(11)는 내벽 부재(26)의 외주에도 설치되어 있다. 퇴적물 실드(11)는, 처리 용기(10)에 에칭 부생물(퇴적물)이 부착하는 것을 방지하는 것이며, 알루미늄재에 Y2O3 등의 세라믹스를 피복함으로써 구성될 수 있다.In the plasma etching apparatus 1, a sediment shield 11 is detachably installed along the inner wall of the processing vessel 10. The sediment shield 11 is also provided on the outer periphery of the inner wall member 26. The sediment shield 11 prevents deposition of etching sub-organisms (sediments) on the processing vessel 10 and can be constituted by coating an aluminum material with ceramics such as Y 2 O 3 .

처리 용기(10)의 저부측에서는, 내벽 부재(26)와 처리 용기(10)의 내벽과의 사이에 배기 플레이트(83)가 설치되어 있다. 배기 플레이트(83)는, 예를 들면 알루미늄재에 Y2O3 등의 세라믹스를 피복함으로써 구성될 수 있다. 이 배기 플레이트(83)의 하방에서 처리 용기(10)에는, 배기구(80)가 형성되어 있다. 배기구(80)에는 배기관(82)을 개재하여 배기 장치(84)가 접속되어 있다. 배기 장치(84)는 터보 분자 펌프 등의 진공 펌프를 가지고 있고, 처리 용기(10) 내를 원하는 진공도까지 감압할 수 있다. 또한, 처리 용기(10)의 측벽에는 반도체 웨이퍼(W)의 반입출구(85)가 형성되어 있고, 이 반입출구(85)는 게이트 밸브(86)에 의해 개폐 가능하게 되어 있다.An exhaust plate 83 is provided between the inner wall member 26 and the inner wall of the processing vessel 10 on the bottom side of the processing vessel 10. The exhaust plate 83 can be constituted by, for example, covering an aluminum material with ceramics such as Y 2 O 3 . An exhaust port 80 is formed in the processing vessel 10 below the exhaust plate 83. An exhaust device 84 is connected to the exhaust port 80 via an exhaust pipe 82. The exhaust device 84 has a vacuum pump such as a turbo molecular pump and can decompress the inside of the processing container 10 to a desired degree of vacuum. A loading / unloading port 85 of the semiconductor wafer W is formed on the side wall of the processing vessel 10 and the loading / unloading port 85 is opened / closed by a gate valve 86.

또한, 처리 용기(10)의 내벽에는 도전성 부재(GND 블록)(88)가 설치되어 있다. 도전성 부재(88)는, 높이 방향에서 반도체 웨이퍼(W)와 대략 동일한 높이에 위치하도록, 처리 용기(10)의 내벽에 장착되어 있다. 이 도전성 부재(88)는 그라운드에 DC적으로 접속되어 있고, 이상 방전 방지 효과를 발휘한다. 또한, 도전성 부재(88)는 플라즈마 생성 공간에 설치되어 있으면 되고, 그 설치 위치는 도 1에 도시한 위치에 한정되지 않는다. 예를 들면, 도전성 부재(88)는 서셉터(16)의 주위에 설치되는 등, 서셉터(16)측에 설치되어도 되고, 또한 상부 전극(34)의 외측에 링 형상으로 설치되는 등, 상부 전극 근방에 설치되어도 된다.A conductive member (GND block) 88 is provided on the inner wall of the processing vessel 10. The conductive member 88 is mounted on the inner wall of the processing vessel 10 so as to be positioned at substantially the same height as the semiconductor wafer W in the height direction. The conductive member 88 is DC-connected to the ground, and exhibits an effect of preventing an abnormal discharge. Further, the conductive member 88 may be provided in the plasma generating space, and the mounting position thereof is not limited to the position shown in Fig. For example, the conductive member 88 may be provided around the susceptor 16, such as on the susceptor 16 side, or may be provided on the outer side of the upper electrode 34 in the form of a ring, It may be provided in the vicinity of the electrode.

플라즈마 에칭 장치(1)의 각 구성부, 예를 들면 전원계 또는 가스 공급계, 구동계, 및 전원 시스템(90) 등은, 마이크로 프로세서(컴퓨터)를 포함하는 주제어 장치(100)에 접속되어 제어되는 구성으로 되어 있다. 또한 주제어 장치(100)에는, 오퍼레이터가 플라즈마 에칭 장치(1)를 관리하기 위하여 커멘드의 입력 조작 등을 행하는 키보드, 및 플라즈마 에칭 장치(1)의 가동 상황을 가시화하여 표시하는 디스플레이 등으로 이루어지는 유저 인터페이스(100a)가 접속되어 있다.Each constituent part of the plasma etching apparatus 1, for example, a power supply system or a gas supply system, a driving system, and a power supply system 90 are connected to and controlled by the main controller 100 including a microprocessor . The main controller 100 is also provided with a keyboard for inputting a command or the like to manage the plasma etching apparatus 1 and a user interface including a display for visually displaying the operating state of the plasma etching apparatus 1, (100a) are connected.

또한 주제어 장치(100)에는, 플라즈마 에칭 장치(1)에서 실행되는 각종 처리를 주제어 장치(100)의 제어로 실현하기 위한 제어 프로그램, 또는 처리 조건에 따라 플라즈마 에칭 장치(1)의 각 구성부에 처리를 실행시키기 위한 프로그램 즉 처리 레시피가 저장된 기억부(100b)가 접속되어 있다. 처리 레시피는 기억부(100b) 내의 기억 매체에 기억되어 있다. 기억 매체는 하드 디스크 또는 반도체 메모리여도 되고, CD ROM, DVD, 플래쉬 메모리 등의 가반성인 것이어도 된다. 또한 다른 장치로부터, 예를 들면 전용 회선을 개재하여 레시피를 적절히 전송시키도록 해도 된다.The main controller 100 is also provided with a control program for realizing various processes to be executed in the plasma etching apparatus 1 under the control of the main controller 100 or a control program for realizing various processing executed in the plasma etching apparatus 1 A storage unit 100b in which a program for executing processing, that is, a processing recipe is stored. The processing recipe is stored in the storage medium in the storage unit 100b. The storage medium may be a hard disk or a semiconductor memory, or a portable medium such as a CD ROM, a DVD, or a flash memory. Further, the recipe may be appropriately transmitted from another apparatus, for example, via a dedicated line.

그리고 필요에 따라, 유저 인터페이스(100a)로부터의 지시 등으로 임의의 처리 레시피를 기억부(100b)로부터 호출하여 주제어 장치(100)에 실행시킴으로써, 주제어 장치(100)의 제어 하에서, 플라즈마 에칭 장치(1)에서의 원하는 처리가 행해진다.If necessary, an arbitrary processing recipe is called from the storage unit 100b by an instruction from the user interface 100a and executed by the main control unit 100 so that the plasma etching apparatus (for example, 1) is performed.

이하, 도 2를 참조하여 전원 시스템(90)에 대하여 상세히 설명한다. 도 2는, 일실시예에 따른 전원 시스템의 구성을 도시한 도이다. 도 2에 도시한 바와 같이, 전원 시스템(90)은 직류 전원(91), 고주파 전원(92, 93) 및 제어 장치(94)를 구비하고 있다. 또한, 전원 시스템(90)은 로우 패스 필터(LPF)(96) 및 정합기(97, 98)를 구비하고 있다.Hereinafter, the power supply system 90 will be described in detail with reference to FIG. 2 is a diagram showing a configuration of a power supply system according to an embodiment. 2, the power supply system 90 includes a direct current power source 91, high frequency power sources 92 and 93, and a control device 94. [ In addition, the power supply system 90 includes a low-pass filter (LPF) 96 and matching devices 97 and 98.

제 1 고주파 전원(92)은 플라즈마 생성용의 제 1 고주파 전력을 발생하고, 당해 제 1 고주파 전력을 배선(L1)을 개재하여 제 1 정합기(97)에 출력한다. 제 1 고주파 전원(92)은 27 ~ 100 MHz의 주파수, 일례에서는 40 MHz의 제 1 고주파 전력을 출력한다. 제 1 고주파 전원(92)은 제 1 정합기(97)를 개재하여 하부 전극(16)에 접속되어 있다. 제 1 정합기(97)는, 제 1 고주파 전원(92)의 내부(또는 출력) 임피던스에 부하 임피던스를 정합시키는 것이다. 제 1 정합기(97)는, 처리 용기(10) 내에 플라즈마가 생성되어 있을 때 제 1 고주파 전원(92)의 출력 임피던스와 부하 임피던스를 일치시키고, 제 1 고주파 전력을 배선(L2)을 개재하여 하부 전극(16)에 출력한다.The first high frequency power source 92 generates a first high frequency power for generating plasma and outputs the first high frequency power to the first matching device 97 through the wiring L1. The first high frequency power source 92 outputs a first high frequency power at a frequency of 27 to 100 MHz, for example, 40 MHz. The first high frequency power source 92 is connected to the lower electrode 16 via the first matching unit 97. The first matching device 97 matches the load impedance with the internal (or output) impedance of the first high frequency power supply 92. The first matching unit 97 matches the output impedance of the first high frequency power source 92 with the load impedance when plasma is generated in the processing vessel 10 and the first high frequency power is supplied via the wiring L2 And outputs it to the lower electrode 16.

제 2 고주파 전원(93)은, 반도체 웨이퍼(W)에 바이어스를 인가하고, 반도체 웨이퍼(W)에 이온을 인입하기 위한 제 2 고주파 전력을 발생하고, 당해 제 2 고주파 전력을 배선(L3)을 개재하여 제 2 정합기(98)에 출력한다. 제 2 고주파 전원(93)은 400 kHz ~ 13.56 MHz의 범위 내의 주파수, 일례에서는 3 MHz의 제 2 고주파 전력을 출력한다. 제 2 고주파 전원(93)은 제 2 정합기(98)를 개재하여 하부 전극(16)에 접속되어 있다. 제 2 정합기(98)는, 제 2 고주파 전원(93)의 내부(또는 출력) 임피던스에 부하 임피던스를 정합시키기 위한 것이다. 제 2 정합기(98)는, 처리 용기(10) 내에 플라즈마가 생성되어 있을 때 제 2 고주파 전원(93)의 출력 임피던스와 부하 임피던스를 일치시켜, 제 2 고주파 전력을 배선(L4)을 개재하여 하부 전극(16)에 출력한다.The second high frequency power source 93 applies a bias to the semiconductor wafer W to generate a second high frequency power for drawing ions into the semiconductor wafer W and supplies the second high frequency power to the wiring L3 And outputs it to the second matching unit 98. The second high frequency power source 93 outputs a second high frequency power having a frequency within a range of 400 kHz to 13.56 MHz, for example, 3 MHz. The second high frequency power source 93 is connected to the lower electrode 16 via the second matching unit 98. The second matching unit 98 is for matching the load impedance to the internal (or output) impedance of the second high frequency power source 93. The second matching device 98 matches the output impedance of the second high frequency power supply 93 with the load impedance when plasma is generated in the processing vessel 10 and sets the second high frequency power via the wiring L4 And outputs it to the lower electrode 16.

고주파 전원(92, 93) 및 정합기(97, 98)는 제어 장치(94)에 접속되어 있고, 당해 제어 장치(94)에 의해 제어된다. 제어 장치(94)는, 시스템 제어부(94a)와 펄스 발생부(94b)를 구비하고 있다. 시스템 제어부(94a)는 펄스 발생부(94b)에 접속되어 있다. 시스템 제어부(94a)는, 주제어 장치(100)로부터 입력된 제어 신호에 기초하여, 펄스 발생부(94b)에 대하여, 펄스 신호를 발생시키기 위한 신호를 출력한다.The high frequency power supplies 92 and 93 and the matching devices 97 and 98 are connected to the control device 94 and controlled by the control device 94 thereof. The control device 94 includes a system control section 94a and a pulse generation section 94b. The system control section 94a is connected to the pulse generation section 94b. The system control unit 94a outputs a signal for generating a pulse signal to the pulse generating unit 94b based on the control signal input from the main control device 100. [

펄스 발생부(94b)는 제 1 고주파 전원(92), 제 2 고주파 전원(93), 제 1 정합기(97) 및 제 2 정합기(98)에 접속되어 있다. 펄스 발생부(94b)는, 시스템 제어부(94a)로부터 입력된 신호에 기초하여, 소정의 주파수와 듀티비를 가지는 몇 개(복수)의 펄스 신호를 출력한다. 여기서 펄스 신호는, 그 진폭에서 제 1 레벨과 제 2 레벨을 교호로 취하는 신호이다. 이하, 제 1 레벨이 제 2 레벨보다 높은 레벨인 것으로서 설명을 계속하지만, 제 2 레벨이 제 1 레벨보다 높은 레벨이어도 된다.The pulse generating section 94b is connected to the first high frequency power source 92, the second high frequency power source 93, the first matching device 97 and the second matching device 98. The pulse generating section 94b outputs several (plural) pulse signals having a predetermined frequency and duty ratio based on the signal inputted from the system control section 94a. Here, the pulse signal is a signal that alternately takes the first level and the second level in amplitude. Hereinafter, description will be made on the assumption that the first level is higher than the second level, but the second level may be higher than the first level.

제어 장치(94)는 제 1 고주파 전원(92)의 온, 오프를 제어한다. 이 때문에, 제어 장치(94)는, 펄스 발생부(94b)로부터 출력되는 펄스 신호 중 하나를, 제어 신호(C1)로서, 배선(L5)을 개재하여 제 1 고주파 전원(92)에 공급한다. 이 제어 신호(C1)는 일실시예의 제 1 제어 신호일 수 있다. 제 1 고주파 전원(92)은, 제어 신호(C1)의 레벨에 따라, 제 1 고주파 전력의 출력과 당해 출력의 정지를 행한다. 예를 들면 제 1 고주파 전원(92)은, 제어 신호(C1)가 제 1 레벨에 있을 때 제 1 고주파 전력을 출력하고, 제어 신호(C1)가 제 2 레벨에 있을 때 제 1 고주파 전력의 출력을 정지한다. 이에 의해, 처리 용기(10) 내에서 플라즈마가 존재하고 있는 상태와 플라즈마가 소멸한 상태가 교호로 형성된다.The control device 94 controls ON / OFF of the first high frequency power source 92. [ Therefore, the control device 94 supplies one of the pulse signals output from the pulse generation section 94b to the first high frequency power source 92 via the line L5 as the control signal C1. This control signal C1 may be the first control signal of one embodiment. The first high frequency power source 92 outputs the first high frequency power and stops the output in accordance with the level of the control signal C1. For example, the first high frequency power supply 92 outputs the first high frequency power when the control signal C1 is at the first level, and outputs the first high frequency power when the control signal C1 is at the second level Lt; / RTI > Thereby, the state in which the plasma exists in the processing vessel 10 and the state in which the plasma disappears are alternately formed.

또한, 제어 장치(94)는 제 2 고주파 전원(93)의 온, 오프를 제어한다. 구체적으로, 제어 장치(94)는 제 1 고주파 전원(92)이 제 1 고주파 전력을 출력하고 있는 기간에 제 2 고주파 전원(93)에 의해 제 2 고주파 전력이 출력되고, 제 1 고주파 전원(92)이 제 1 고주파 전력의 출력을 정지하고 있는 기간에, 제 2 고주파 전원(93)에 의한 제 2 고주파 전력의 출력이 정지되도록, 제 2 고주파 전원(93)의 온, 오프를 제어한다. 이 때문에, 제어 장치(94)는 펄스 발생부(94b)로부터 출력되는 펄스 신호 중 하나를, 제어 신호(C2)로서, 배선(L6)을 개재하여 제 2 고주파 전원(93)에 공급한다. 제 2 고주파 전원(93)은, 제어 신호(C2)의 레벨에 따라, 제 2 고주파 전력의 출력과 당해 출력의 정지를 행한다. 예를 들면 제 2 고주파 전원(93)은, 제어 신호(C2)가 제 1 레벨에 있을 때 제 2 고주파 전력을 출력하고, 제어 신호(C2)가 제 2 레벨에 있을 때 제 2 고주파 전력의 출력을 정지한다.In addition, the control device 94 controls on / off of the second radio frequency power source 93. Specifically, the control device 94 outputs the second high-frequency power by the second high-frequency power source 93 while the first high-frequency power source 92 outputs the first high-frequency power, and the second high- Frequency power source 93 to stop the output of the second high-frequency power by the second high-frequency power source 93 during a period in which the output of the first high-frequency power is stopped. Therefore, the control device 94 supplies one of the pulse signals output from the pulse generation section 94b to the second high frequency power source 93 via the wiring L6 as the control signal C2. The second high frequency power source 93 outputs the second high frequency power and stops the output in accordance with the level of the control signal C2. For example, the second high frequency power supply 93 outputs the second high frequency power when the control signal C2 is at the first level, and outputs the second high frequency power when the control signal C2 is at the second level Lt; / RTI >

또한, 제 1 고주파 전원(92)에 공급되는 제어 신호(C1)와, 제 2 고주파 전원(93)에 공급되는 제어 신호(C2)는 동기되어 있어도 된다. 즉, 제어 신호(C1)의 위상과 제어 신호(C2)의 위상을 동일하게 해도 된다. 또한, 제어 신호(C1)와 제어 신호(C2)로서, 동일한 펄스 신호가 이용되어도 된다. 이와는 달리, 제어 신호(C1)와 제어 신호(C2) 간에는 소정의 위상차가 설정되어 있어도 된다. 즉, 제 1 고주파 전원(92)이 제 1 고주파 전력을 출력하고 있는 기간 중의 일부 기간에 제 2 고주파 전원(93)에 의해 제 2 고주파 전력이 출력되고, 제 1 고주파 전원(92)이 제 1 고주파 전력의 출력을 정지하고 있는 기간 중의 일부 기간에, 제 2 고주파 전원(93)에 의한 제 2 고주파 전력의 출력이 정지되도록, 제어 신호(C1)와 제어 신호(C2) 간에는 소정의 위상차가 설정되어 있어도 된다.The control signal C1 supplied to the first high frequency power supply 92 and the control signal C2 supplied to the second high frequency power supply 93 may be synchronized. That is, the phase of the control signal C1 and the phase of the control signal C2 may be the same. The same pulse signal may be used as the control signal C1 and the control signal C2. Alternatively, a predetermined phase difference may be set between the control signal C1 and the control signal C2. That is, the second high-frequency power source 93 outputs the second high-frequency power in a part of the period during which the first high-frequency power source 92 outputs the first high-frequency power, and the first high- A predetermined phase difference is set between the control signal C1 and the control signal C2 so that the output of the second high frequency power by the second high frequency power supply 93 is stopped in a part of the period during which the output of the high frequency power is stopped .

또한 제어 장치(94)는, 제 1 고주파 전원(92)의 온·오프에, 제 1 정합기(97)의 정합 동작이 동기하도록 제 1 정합기(97)를 제어한다. 이 때문에, 제어 장치(94)는 펄스 발생부(94b)로부터 출력하는 펄스 신호 중 하나를, 제어 신호(C3)로서, 배선(L7)을 개재하여 제 1 정합기(97)에 공급한다. 또한, 제어 장치(94)는 제 2 고주파 전원(93)의 온·오프에, 제 2 정합기(98)의 정합 동작이 동기하도록 제 2 정합기(98)를 제어한다. 이 때문에, 제어 장치(94)는, 펄스 발생부(94b)로부터 출력하는 펄스 신호 중 하나를, 제어 신호(C4)로서, 배선(L8)을 개재하여 제 2 정합기(98)에 공급한다.The control device 94 also controls the first matching device 97 so that the matching operation of the first matching device 97 is synchronized with the first RF power supply 92 on and off. Therefore, the control device 94 supplies one of the pulse signals output from the pulse generation section 94b to the first matching device 97 via the wiring L7 as the control signal C3. The control device 94 controls the second matching device 98 so that the matching operation of the second matching device 98 is synchronized with the second radio frequency power source 93 on and off. Therefore, the control device 94 supplies one of the pulse signals output from the pulse generation section 94b to the second matching device 98 via the wiring L8 as the control signal C4.

제 1 정합기(97)가 제 1 고주파 전원(92)의 온·오프에 추종할 수 없는 경우에는, 제어 장치(94)는, 제 1 정합기(97)가 동작하지 않도록 제어할 수 있다. 즉, 제어 장치(94)는, 제 1 고주파 전원(92)이 온일 때의 정합 상태를, 제 1 고주파 전원(92)이 오프일 때도 유지하도록 제 1 정합기(97)를 제어해도 된다. 또한, 제 2 정합기(98)가 제 2 고주파 전원(93)의 온·오프에 추종할 수 없는 경우에는, 제어 장치(94)는, 제 2 정합기(98)가 동작하지 않도록 제어할 수 있다. 즉, 제어 장치(94)는, 제 2 고주파 전원(93)이 온일 때의 정합 상태를, 제 2 고주파 전원(93)이 오프일 때도 유지하도록 제 2 정합기(98)를 제어해도 된다. 단, 제 1 정합기(87) 및 제 2 정합기(98)의 동작이 충분히 빠른 경우에는, 제 1 고주파 전원(92)의 내부 임피던스와 처리 용기(10) 내의 플라즈마를 포함하는 부하 임피던스가 일치하도록, 제 1 정합기(97)가 제어되어도 된다. 마찬가지로, 제 2 고주파 전원(93)의 내부 임피던스와 처리 용기(10) 내의 플라즈마를 포함하는 부하 임피던스가 일치하도록, 제 2 정합기(98)가 제어되어도 된다.When the first matching device 97 can not follow the on / off state of the first RF power supply 92, the control device 94 can control the first matching device 97 not to operate. That is, the control device 94 may control the first matching device 97 to keep the matching state when the first radio frequency power source 92 is on even when the first radio frequency power source 92 is off. When the second matching device 98 can not follow the on / off state of the second radio frequency power source 93, the control device 94 can control the second matching device 98 so as not to operate have. That is, the control device 94 may control the second matching device 98 so that the matching state when the second high frequency power source 93 is on is maintained even when the second high frequency power source 93 is off. However, when the operations of the first matching unit 87 and the second matching unit 98 are sufficiently fast, the load impedance including the internal impedance of the first high frequency power supply 92 and the plasma in the processing vessel 10 coincide with each other The first matching unit 97 may be controlled. Similarly, the second matching unit 98 may be controlled so that the internal impedance of the second high frequency power supply 93 matches the load impedance including the plasma in the processing vessel 10.

도 2에 도시한 바와 같이, 직류 전원(91)은, 상부 전극(34)에 음의 직류 전압인 출력 전압을 부여한다. 직류 전원(91)은 배선(L9)을 개재하여 제어 장치(94)에 접속되어 있고, 또한 배선(L10)을 개재하여 LPF(96)에 접속되어 있다. 그리고, LPF(96)는 배선(L11)을 개재하여 상부 전극(34)에 접속되어 있다. 이하, 도 2와 함께 도 3을 참조하여 직류 전원(91)에 대하여 더 설명한다. 도 3은, 일실시예에 따른 직류 전원의 구성을 도시한 회로도이다. 도 3에 도시한 직류 전원(91)은 제 1 직류 전원부(101), 제 2 직류 전원부(102), 선택 회로(103), 방전 회로(104)를 구비하고 있다.As shown in Fig. 2, the direct-current power supply 91 applies an output voltage which is a negative direct-current voltage to the upper electrode 34. [ The DC power supply 91 is connected to the control device 94 via the wiring L9 and is also connected to the LPF 96 via the wiring L10. The LPF 96 is connected to the upper electrode 34 via the wiring L11. Hereinafter, the DC power supply 91 will be further described with reference to FIG. 3 together with FIG. 3 is a circuit diagram showing a configuration of a DC power supply according to an embodiment. 3 includes a first DC power supply 101, a second DC power supply 102, a selection circuit 103 and a discharge circuit 104. The first DC power supply 101,

제 1 직류 전원부(101)는 선택 회로(103)에 전기적으로 접속되어 있고, 음의 직류 전압인 제 1 직류 전압을 발생한다. 제 1 직류 전압은 예를 들면 0 ~ -800 V의 사이로 설정된다. 일실시예에서는, 제 1 직류 전원부(101)와 선택 회로(103)의 사이에는, 제 1 직류 전압의 값을 안정시키기 위한 회로부(106)가 설치되어 있다. 이 회로부(106)는 콘덴서(106a, 106b) 및 저항 소자(106c)를 가지고 있다. 저항 소자(106c)의 일단은 제 1 직류 전원부(101)에 접속되어 있고, 당해 저항 소자(106c)의 타단은 선택 회로(103)에 접속되어 있다. 또한, 콘덴서(106a 및 106b)의 일단은 접지 전위에 접속되어 있고, 이들 콘덴서의 타단은, 제 1 직류 전원부(101)와 저항 소자(106c) 사이의 노드에 접속하고 있다. 콘덴서(106a, 106b)는 예를 들면 1 μF의 용량을 가지고, 저항 소자(106c)는 예를 들면 50 Ω의 저항값을 가진다.The first DC power supply unit 101 is electrically connected to the selection circuit 103 and generates a first DC voltage which is a negative DC voltage. The first direct current voltage is set between 0 V and -800 V, for example. In one embodiment, a circuit unit 106 for stabilizing the value of the first DC voltage is provided between the first DC power supply unit 101 and the selection circuit 103. The circuit portion 106 has capacitors 106a and 106b and a resistance element 106c. One end of the resistance element 106c is connected to the first DC power supply part 101 and the other end of the resistance element 106c is connected to the selection circuit 103. [ One end of each of the capacitors 106a and 106b is connected to the ground potential and the other end is connected to the node between the first DC power supply 101 and the resistor 106c. The capacitors 106a and 106b have a capacitance of, for example, 1 μF, and the resistance element 106c has a resistance value of, for example, 50 Ω.

제 2 직류 전원부(102)는 선택 회로(103)에 전기적으로 접속되어 있고, 제 2 직류 전압을 발생한다. 제 2 직류 전압은 음의 직류 전압이며, 그 절대값은 제 1 직류 전압의 절대값보다 크다. 제 2 직류 전압은, 예를 들면 유기 재료의 마스크를 개질하는 관점에서는, 절대값이 크면 클수록 좋으며, 상한은 존재하지 않는다. 단, 플라즈마 에칭 장치(1)의 내성을 고려하면, 제 2 직류 전압은 절대값이 -2000 V보다 작은 전압으로서 설정될 수 있다. 제 2 직류 전원부(102)와 선택 회로(103)의 사이에는, 제 2 직류 전압의 값을 안정시키기 위한 회로부(107)가 설치되어 있다. 이 회로부(107)는 콘덴서(107a, 107b) 및 저항 소자(107c)를 가지고 있다. 저항 소자(107c)의 일단은 제 2 직류 전원부(102)에 접속되어 있고, 당해 저항 소자(107c)의 타단은 선택 회로(103)에 접속되어 있다. 또한, 콘덴서(107a 및 107b)의 일단은 접지 전위에 접속되어 있고, 이들 콘덴서의 타단은 제 2 직류 전원부(102)와 저항 소자(107c) 사이의 노드에 접속하고 있다. 콘덴서(107a, 107b)는 예를 들면 1 μF의 용량을 가지고, 저항 소자(107c)는 예를 들면 50 Ω의 저항값을 가진다.The second direct current power source unit 102 is electrically connected to the selection circuit 103 and generates a second direct current voltage. The second direct current voltage is a negative direct current voltage, and its absolute value is larger than the absolute value of the first direct current voltage. From the viewpoint of modifying a mask of an organic material, for example, the second DC voltage is preferably as large as the absolute value, and there is no upper limit. However, in consideration of the immunity of the plasma etching apparatus 1, the second direct-current voltage can be set as a voltage whose absolute value is smaller than -2000 V. A circuit unit 107 for stabilizing the value of the second DC voltage is provided between the second DC power supply unit 102 and the selection circuit 103. The circuit portion 107 has capacitors 107a and 107b and a resistance element 107c. One end of the resistance element 107c is connected to the second DC power supply 102 and the other end of the resistance element 107c is connected to the selection circuit 103. [ One end of each of the capacitors 107a and 107b is connected to the ground potential and the other end is connected to the node between the second DC power supply 102 and the resistor element 107c. The capacitors 107a and 107b have a capacitance of, for example, 1 μF, and the resistance element 107c has a resistance value of, for example, 50 Ω.

선택 회로(103)는, 제 1 직류 전원부(101)와 제 2 직류 전원부(102)를 선택적으로 상부 전극(34)에 접속한다. 일실시예에서는, 선택 회로(103)는 두 개의 스위치 소자(103a 및 103b)를 가지고 있다. 스위치 소자(103a 및 103b)는 각각 제 1 단자, 제 2 단자 및 제어 단자를 가지고 있다. 스위치 소자(103b)의 제 1 단자는 제 1 직류 전원부(101)에 전기적으로 접속되어 있다. 스위치 소자(103a)의 제 1 단자는 제 2 직류 전원부(102)에 전기적으로 접속되어 있다. 스위치 소자(103a)의 제 2 단자 및 스위치 소자(103b)의 제 2 단자는 서로 전기적으로 접속되어 있고, 이들 출력 단자 사이의 노드는, LPF(96)를 개재하여 상부 전극(34)에 접속하고 있다. 또한 LPF(96)는, 후술하는 제 1 고주파 전원(92) 및 제 2 고주파 전원(93)으로부터의 고주파를 트랩하는 것이며, 예를 들면 LR 필터 또는 LC 필터로 구성될 수 있다.The selection circuit 103 selectively connects the first DC power supply 101 and the second DC power supply 102 to the upper electrode 34. In one embodiment, the selection circuit 103 has two switch elements 103a and 103b. The switch elements 103a and 103b each have a first terminal, a second terminal and a control terminal. The first terminal of the switch element 103b is electrically connected to the first DC power supply part 101. [ The first terminal of the switch element 103a is electrically connected to the second DC power supply 102. [ The second terminal of the switch element 103a and the second terminal of the switch element 103b are electrically connected to each other and the node between these output terminals is connected to the upper electrode 34 via the LPF 96 have. The LPF 96 also traps high frequencies from the first high frequency power source 92 and the second high frequency power source 93 to be described later and can be configured by, for example, an LR filter or an LC filter.

스위치 소자(103a)의 제어 단자 및 스위치 소자(103b)의 제어 단자는, 회로부(108)를 개재하여 제어 장치(94)의 펄스 발생부(94b)에 접속되어 있다. 회로부(108)는 스위치 소자(103a)에 접속된 반전 회로(108a) 및 스위치 소자(103b)에 접속된 비반전 회로(108b)를 포함하고 있다. 제어 장치(94)의 펄스 발생부(94b)로부터 출력되는 펄스 신호 중 하나는, 제어 신호(C5)로서 직류 전원(91)에 공급된다. 이 제어 신호(C5)는 일실시예의 제 2 제어 신호일 수 있다. 이 제어 신호(C5)는, 제 1 고주파 전원(92)이 제 1 고주파 전력을 출력하고 있는 기간에, 제 1 직류 전원부(101)를 선택적으로 상부 전극(34)에 접속하고, 제 1 고주파 전원(92)이 제 1 고주파 전력의 출력을 정지하고 있는 기간에, 제 2 직류 전원부(102)를 상부 전극(34)에 선택적으로 접속하도록, 스위치 소자(103a) 및 스위치 소자(103b)를 제어한다. 예를 들면, 제어 신호(C5)가 제 1 레벨을 취할 때, 스위치 소자(103b)가 닫혀 제 1 직류 전원부(101)가 상부 전극(34)에 접속되고, 제어 신호(C5)가 제 2 레벨을 취할 때, 스위치 소자(103a)가 닫혀 제 2 직류 전원부(102)가 상부 전극(34)에 접속된다. 이러한 제어 신호(C5)가 직류 전원(91)에 공급되면, 반전 회로(108a)로부터 제어 신호(C5)의 반전 펄스 신호가 스위치 소자(103a)의 제어 단자에 공급된다. 한편, 스위치 소자(103b)의 제어 단자에는, 제어 신호(C5)의 비반전 신호가 비반전 회로(108b)로부터 공급된다. 이에 의해, 선택 회로(103)는, 제 1 고주파 전원(92)이 제 1 고주파 전력을 출력하고 있는 기간에, 제 1 직류 전원부(101)를 선택적으로 상부 전극(34)에 접속한다. 또한, 선택 회로(103)는, 제 1 고주파 전원(92)이 제 1 고주파 전력의 출력을 정지하고 있는 기간에, 제 2 직류 전원부(102)를 선택적으로 상부 전극(34)에 선택적으로 접속한다.The control terminal of the switch element 103a and the control terminal of the switch element 103b are connected to the pulse generating section 94b of the control device 94 via the circuit section 108. [ The circuit portion 108 includes an inversion circuit 108a connected to the switch element 103a and a non-inversion circuit 108b connected to the switch element 103b. One of the pulse signals output from the pulse generation section 94b of the control device 94 is supplied to the DC power source 91 as the control signal C5. This control signal C5 may be the second control signal of one embodiment. The control signal C5 selectively connects the first DC power supply unit 101 to the upper electrode 34 during a period in which the first RF power supply 92 outputs the first RF power, The switch element 103a and the switch element 103b are controlled so as to selectively connect the second DC power supply 102 to the upper electrode 34 in a period in which the first DC power supply 92 stops outputting the first high frequency power . For example, when the control signal C5 takes the first level, the switch element 103b is closed so that the first DC power supply 101 is connected to the upper electrode 34, and the control signal C5 is switched to the second level The switch element 103a is closed and the second direct current power source unit 102 is connected to the upper electrode 34. [ When this control signal C5 is supplied to the DC power supply 91, the inverted pulse signal of the control signal C5 from the inverting circuit 108a is supplied to the control terminal of the switch element 103a. On the other hand, a non-inverted signal of the control signal C5 is supplied from the non-inverting circuit 108b to the control terminal of the switch element 103b. Thereby, the selection circuit 103 selectively connects the first DC power supply 101 to the upper electrode 34 during the period in which the first RF power supply 92 outputs the first RF power. The selection circuit 103 selectively connects the second DC power supply unit 102 to the upper electrode 34 in a period in which the first RF power supply 92 stops outputting the first RF power .

또한, 제어 신호(C5)는 제어 신호(C1) 및 제어 신호(C2)와 동기한 신호여도 된다. 또한, 제어 신호(C1) 및 / 또는 제어 신호(C2)와 동일한 펄스 신호가, 제어 신호(C5)로서 이용되어도 된다. 이와는 달리, 제어 신호(C5)와 제어 신호(C1) 간에는 소정의 위상차가 설정되어 있어도 된다. 즉, 제 1 고주파 전원(92)이 제 1 고주파 전력을 출력하고 있는 기간 중의 일부 기간에 제 1 직류 전원부(101)가 선택적으로 상부 전극(34)에 접속되고, 제 1 고주파 전원(92)이 제 1 고주파 전력의 출력을 정지하고 있는 기간 중의 일부 기간에, 제 2 직류 전원부(102)가 선택적으로 상부 전극(34)에 접속되도록, 제어 신호(C1)와 제어 신호(C5) 간에는 소정의 위상차가 설정되어 있어도 된다.The control signal C5 may be a signal synchronized with the control signal C1 and the control signal C2. The same pulse signal as the control signal C1 and / or the control signal C2 may be used as the control signal C5. Alternatively, a predetermined phase difference may be set between the control signal C5 and the control signal C1. That is, the first DC power supply unit 101 is selectively connected to the upper electrode 34 during a period during which the first RF power supply 92 outputs the first RF power, and the first RF power supply 92 The first DC power supply unit 102 is selectively connected to the upper electrode 34 in a part of the period during which the output of the first high frequency power is stopped and a predetermined phase difference is generated between the control signal C 1 and the control signal C 5 May be set.

또한 도 3에 도시한 바와 같이, 직류 전원(91)은 방전 회로(104)를 더 구비하고 있다. 방전 회로(104)는, 제 1 직류 전원부(101)와 선택 회로(103) 사이의 노드(109)에 접속하고 있다. 이 노드(109)는, 구체적으로 스위치 소자(103b)의 입력 단자와 회로부(106)의 사이에 설치되어 있다. 방전 회로(104)는, 상부 전극(34)에 접속하는 직류 전원부가, 제 2 직류 전원부(102)로부터 제 1 직류 전원부(101)로 전환될 시, 처리 용기(10) 내에 축적되어 있는 전하를 접지 전위에 대하여 방전한다. 일실시예에서는, 방전 회로(104)는 저항 소자(Rs)를 포함하고 있다. 이 저항 소자(Rs)의 일단은 설치 전위에 접속되어 있고, 그 타단은 노드(109)에 접속된다. 저항 소자(Rs)는 예를 들면 50 ~ 100 kΩ의 저항값을 가지고, 예를 들면 200Ω의 저항값을 가질 수 있다.3, the direct current power source 91 further includes a discharging circuit 104. [ The discharge circuit 104 is connected to the node 109 between the first direct current power source 101 and the selection circuit 103. Specifically, this node 109 is provided between the input terminal of the switch element 103b and the circuit portion 106. [ The discharge circuit 104 is configured such that when the DC power supply connected to the upper electrode 34 is switched from the second DC power supply 102 to the first DC power supply 101, Discharge to ground potential. In one embodiment, the discharge circuit 104 includes a resistance element Rs. One end of the resistance element Rs is connected to the mounting potential, and the other end is connected to the node 109. [ The resistance element Rs has a resistance value of, for example, 50 to 100 kΩ, and may have a resistance value of, for example, 200Ω.

이와 같이, 플라즈마 에칭 장치(1)에서는, 상부 전극(34)에 접속하는 직류 전원부가 제 2 직류 전원부(102)로부터 제 1 직류 전원부(101)로 전환될 때, 처리 용기(10) 내에 축적되어 있는 전자가, 방전 회로(104)를 통하여 급속히 방전된다. 이에 의해, 상부 전극(34)에 접속하는 직류 전원부가 제 2 직류 전원부(102)로부터 제 1 직류 전원부(101)로 전환될 시, 직류 전원(91)의 출력 전압은 제 1 직류 전압으로 급속히 제어된다. 따라서, 상부 전극(34)에 부여하는 절대값이 상이한 음의 직류 전압의 고주파의 전환에, 직류 전원(91)의 출력 전압을 추종시키는 것이 가능해진다. 예를 들면, 직류 전원(91)은, 20 kHz보다 큰 주파수에서의 직류 전압의 전환에도 추종 가능하다. 이와 같이 고주파의 직류 전압값의 전환에 직류 전원의 출력 전압을 추종할 수 있으므로, 보다 다량의 전자를 반도체 웨이퍼(W) 상의 유기 마스크에 효율 좋게 조사할 수 있고, 그 결과, 유기 재료의 마스크의 개질 효과를 더 높일 수 있다.As described above, in the plasma etching apparatus 1, when the direct-current power supply unit connected to the upper electrode 34 is switched from the second direct-current power supply unit 102 to the first direct-current power supply unit 101, Electrons are rapidly discharged through the discharge circuit 104. [ Thus, when the direct-current power supply unit connected to the upper electrode 34 is switched from the second direct-current power supply unit 102 to the first direct-current power supply unit 101, the output voltage of the direct-current power supply 91 is rapidly controlled do. Therefore, it is possible to follow the output voltage of the direct current power source 91 in switching the high frequency of the negative direct current voltage to which the absolute value given to the upper electrode 34 is different. For example, the direct current power source 91 can follow the switching of the direct current voltage at a frequency greater than 20 kHz. As described above, since the output voltage of the DC power supply can be followed in switching the DC voltage value of the high frequency, a larger amount of electrons can be efficiently irradiated to the organic mask on the semiconductor wafer W. As a result, The reforming effect can be further enhanced.

도 3에 도시한 바와 같이, 일실시예에서는, 플라즈마 에칭 장치(1)의 직류 전원(91)은, 또한 스위치 회로(105)를 더 구비하고 있어도 된다. 이 스위치 회로(105)는 방전 회로(104)와 노드(109)의 사이에 설치되어 있다. 스위치 회로(105)는 방전 회로(104)를 노드(109)에 선택적으로 접속할 수 있다. 구체적으로, 제 1 직류 전원부(101)와 제 2 직류 전원부(102)를 교호로 상부 전극(34)에 접속할 경우에는, 스위치 회로(105)를 닫아, 방전 회로(104)를 노드(109)에 접속할 수 있다. 한편, 제 1 직류 전원부(101) 및 제 2 직류 전원부(102) 중 일방만을 연속적으로 상부 전극(34)에 접속할 경우에는, 스위치 회로(105)를 열어, 노드(109)로부터 방전 회로(104)를 분리할 수 있다. 이러한 스위치 회로(105)의 제어는, 제어 장치(94)로부터의 제어 신호에 의해 실시될 수 있다. 이와 같이, 플라즈마 에칭 장치(1)는, 제 1 직류 전원부(101)와 제 2 직류 전원부(102)를 교호로 상부 전극(34)에 접속하는 제 1 모드와, 제 1 직류 전원부(101) 및 제 2 직류 전원부(102) 중 일방만을 연속적으로 상부 전극(34)에 접속하는 제 2 모드를 전환할 수 있다.As shown in Fig. 3, in one embodiment, the DC power supply 91 of the plasma etching apparatus 1 may further include a switch circuit 105. Fig. The switch circuit 105 is provided between the discharge circuit 104 and the node 109. The switch circuit 105 can selectively connect the discharge circuit 104 to the node 109. [ Specifically, when the first direct current power source 101 and the second direct current power source 102 are alternately connected to the upper electrode 34, the switch circuit 105 is closed and the discharge circuit 104 is connected to the node 109 Can be connected. On the other hand, when only one of the first direct current power source 101 and the second direct current power source 102 is continuously connected to the upper electrode 34, the switch circuit 105 is opened and the discharge circuit 104, Can be separated. The control of the switch circuit 105 can be performed by a control signal from the control device 94. [ As described above, the plasma etching apparatus 1 has a first mode in which the first direct current power source 101 and the second direct current power source 102 are alternately connected to the upper electrode 34 and the first mode in which the first direct current power source 101, The second mode in which only one of the second DC power supply units 102 is continuously connected to the upper electrode 34 can be switched.

이하, 도 1의 플라즈마 에칭 장치(1)를 이용한 플라즈마 에칭 방법의 일실시예에 대하여 설명한다. 도 4는, 일실시예에 따른 플라즈마 에칭 방법의 주요한 공정을 나타낸 순서도이다.Hereinafter, one embodiment of a plasma etching method using the plasma etching apparatus 1 of Fig. 1 will be described. FIG. 4 is a flowchart illustrating main processes of the plasma etching method according to one embodiment.

(제 1 공정 : S11)(First step: S11)

도 4에 나타낸 플라즈마 에칭 방법에서는, 우선, 피처리 기체인 반도체 웨이퍼(W)를 준비한다. 도 8에 도시한 바와 같이, 준비되는 반도체 웨이퍼(W)는, 예를 들면 Si기판(120) 상에 절연막(121)이 형성되고, 그 위에 포토리소그래피에 의해 패턴화된 포토레지스트막(예를 들면 ArF 레지스트막)(122)이 에칭 마스크로서 형성된 구조를 가질 수 있다.In the plasma etching method shown in Fig. 4, first, a semiconductor wafer W as a substrate to be processed is prepared. 8, the semiconductor wafer W to be prepared can be obtained by forming an insulating film 121 on a Si substrate 120, forming a photoresist film patterned thereon by photolithography (for example, An ArF resist film) 122 may be formed as an etching mask.

(제 2 공정 : S13)(Second step: S13)

이어서 본 방법에서는, 반도체 웨이퍼(W)를 플라즈마 에칭 장치(1) 내에 배치한다. 구체적으로, 게이트 밸브(86)를 개방 상태로 하고, 반입출구(85)를 거쳐 상기 구성의 반도체 웨이퍼(W)를 처리 용기(10) 내로 반입하고, 서셉터(16) 상에 재치한다. 이 상태에서 게이트 밸브(86)를 닫아, 배기 장치(84)에 의해 처리 용기(10) 내를 배기하면서, 처리 가스 공급부(66)로부터 처리 가스를 소정의 유량으로 처리 용기(10) 내로 공급하고, 처리 용기(10) 내의 압력을, 예를 들면 0.1 ~ 150 Pa의 범위 내의 값으로 설정한다. 이 때, 반도체 웨이퍼(W)는, 직류 전원(22)으로부터 정전 척(18)의 전극(20)에 직류 전압을 인가함으로써 정전 척(18)에 고정되어 있다.Next, in the present method, the semiconductor wafer W is placed in the plasma etching apparatus 1. Specifically, the gate valve 86 is opened, the semiconductor wafer W having the above-described configuration is brought into the processing vessel 10 via the loading / unloading port 85, and placed on the susceptor 16. In this state, the gate valve 86 is closed and the process gas is supplied from the process gas supply unit 66 into the process vessel 10 at a predetermined flow rate while exhausting the inside of the process vessel 10 by the exhaust device 84 , The pressure in the processing vessel 10 is set to a value within a range of, for example, 0.1 to 150 Pa. The semiconductor wafer W is fixed to the electrostatic chuck 18 by applying a direct current voltage from the direct current power source 22 to the electrode 20 of the electrostatic chuck 18. [

여기서 처리 가스로서는, 예를 들면 C4F8 가스와 같은 플루오르카본계 가스(CxFy)로 대표되는 할로겐 원소를 함유하는 가스를 이용할 수 있다. 또한 처리 가스에는, Ar 가스 또는 O2 가스 등의 다른 가스가 포함되어 있어도 된다.As the process gas, for example, a gas containing a halogen element typified by a fluorocarbon-based gas (C x F y ) such as a C 4 F 8 gas can be used. Further, the process gas may contain another gas such as an Ar gas or an O 2 gas.

(제 3 공정 : S15) (Third step: S15)

본 방법에서는 이어지는 제 3 공정에서, 공정(S17)과 공정(S18)이 교호로 반복된다. 공정(S17)이 행해지는 기간(A1)에는, 제 1 레벨을 취하는 제어 신호(C1)에 따라, 제 1 고주파 전원(92)이 제 1 고주파 전력(도 5의 파형(G1)을 참조)을 하부 전극(16)에 인가하고, 제 1 레벨을 취하는 제어 신호(C2)에 따라 제 2 고주파 전원(93)이 제 2 고주파 전력(도 5의 파형(G2)을 참조)을 하부 전극(16)에 인가한다. 또한 기간(A1)에는, 제 1 레벨을 취하는 제어 신호(C5)에 따라, 직류 전원(91)이 제 1 직류 전압(V1)(도 5의 파형(G3)을 참조)을 상부 전극(34)에 인가한다. 이에 의해, 상부 전극(34)과 하부 전극(16)의 사이에 고주파 전계가 형성되고, 당해 전계에 의해 발생하는 글로우 방전에 의해, 처리 공간(E)으로 공급된 처리 가스가 플라즈마화된다. 이 플라즈마로 생성되는 양이온 또는 라디칼에 의해, 포토레지스트막(122)을 마스크로서 반도체 웨이퍼(W)의 절연막(121)이 에칭된다. 또한, 기간(A1)에 상부 전극(34)에 인가되는 제 1 직류 전압은, 제 1 직류 전원부(101)에 의해 발생되는 것으로, 그 전압값은 음의 값이며, 형성하고자 하는 플라즈마에 따른 값으로 설정된다.In the present method, in the subsequent third step, steps (S17) and (S18) are alternately repeated. In the period A1 in which the process (S17) is performed, the first high frequency power source 92 outputs the first high frequency power (see the waveform G1 in FIG. 5) in accordance with the control signal C1 taking the first level The second high frequency power supply 93 applies the second high frequency power (see the waveform G2 in FIG. 5) to the lower electrode 16 in accordance with the control signal C2 having the first level, . In the period A1, the DC power supply 91 supplies the first DC voltage V1 (refer to the waveform G3 in Fig. 5) to the upper electrode 34 in accordance with the control signal C5 taking the first level, . Thereby, a high frequency electric field is formed between the upper electrode 34 and the lower electrode 16, and the processing gas supplied to the processing space E is converted into plasma by the glow discharge caused by the electric field. The insulating film 121 of the semiconductor wafer W is etched by the positive ions or radicals generated by the plasma using the photoresist film 122 as a mask. The first DC voltage applied to the upper electrode 34 in the period A1 is generated by the first DC power supply 101. The voltage value of the first DC power supply 101 is a negative value and a value according to the plasma to be formed .

공정(S18)이 행해지는 기간(A2)에는, 제 2 레벨을 취하는 제어 신호(C1)에 따라, 제 1 고주파 전원(92)이 제 1 고주파 전력의 출력을 정지하고(도 5의 파형(G1)을 참조), 제 2 레벨을 취하는 제어 신호(C2)에 따라 제 2 고주파 전원(93)이 제 2 고주파 전력의 출력을 정지한다(도 5의 파형(G2)을 참조). 또한 기간(A2)에는, 제 2 레벨을 취하는 제어 신호(C5)에 따라, 직류 전원(91)이 제 2 직류 전압(V2)(도 5의 파형(G3)을 참조)을 상부 전극(34)에 인가한다. 이에 의해, 기간(A2)에는, 처리 공간(E) 내의 양이온이 상부 전극(34)에 충돌함으로써 발생하는 이차 전자가, 반도체 웨이퍼(W)를 향해 가속되어, 당해 반도체 웨이퍼(W)에 조사된다. 또한 기간(A2)은, 예를 들면 50 μsec 이하의 시간일 수 있다. 50 μsec 이하로 기간(A2)을 설정함으로써, 에칭에 기여하지 않는 기간을 짧게 하여, 에칭 처리의 효율을 높이는 것이 가능하다.In the period A2 during which the process S18 is performed, the first high frequency power supply 92 stops outputting the first high frequency power according to the control signal C1 having the second level (waveform G1 ), And the second high frequency power supply 93 stops the output of the second high frequency power according to the control signal C2 taking the second level (see waveform G2 in FIG. 5). In the period A2, the DC power supply 91 supplies the second DC voltage V2 (refer to the waveform G3 in Fig. 5) to the upper electrode 34 in accordance with the control signal C5 taking the second level. . Thus, in the period A2, the secondary electrons generated by the positive ions in the processing space E colliding with the upper electrode 34 are accelerated toward the semiconductor wafer W and irradiated to the semiconductor wafer W . The period A2 may be, for example, 50 μsec or less. By setting the period A2 equal to or less than 50 占 퐏 ec, it is possible to shorten a period not contributing to etching and to improve the efficiency of the etching process.

제 3 공정(S15)에서는, 종료 조건이 충족된다고 판정될(공정(S19)) 때까지의 동안, 공정(S17) 및 공정(S18)을 포함하는 처리 공정(S16)이 반복된다. 처리 공정(S16)의 종료 조건은, 예를 들면 원하는 에칭 깊이가 얻어진다고 상정되는 시간 등에 의해 규정될 수 있다. 처리 공정(S16)의 종료 조건이 충족되면, 본 플라즈마 에칭 방법은 종료된다.In the third step S15, the processing step S16 including the step S17 and the step S18 is repeated until it is determined that the termination condition is satisfied (step S19). The termination condition of the processing step S16 may be defined by, for example, a time at which a desired etching depth is supposed to be obtained. When the termination condition of the processing step (S16) is satisfied, the present plasma etching method is ended.

이상 설명한 플라즈마 에칭 장치(1)를 이용한 플라즈마 에칭 방법에 의하면, 하부 전극(16)에 플라즈마 생성용의 제 1 고주파 전력을 인가함으로써, 반도체 웨이퍼(W)에 보다 가까운 영역에서 플라즈마를 생성할 수 있다. 또한, 플라즈마가 넓은 영역으로 확산되지 않고 처리 가스의 해리를 억제할 수 있으므로, 처리 용기(10) 내의 압력이 높고 플라즈마 밀도가 낮은 조건이라도, 에칭 레이트를 상승시킬 수 있다. 또한, 플라즈마 생성용의 제 1 고주파 전력의 주파수가 높을 경우에도, 비교적 큰 이온 에너지를 확보할 수 있으므로 효율을 높일 수 있다. 또한, 본 실시예와 같이 하부 전극(16)에 플라즈마 생성용의 제 1 고주파 전력과, 이온 인입용의 제 2 고주파 전력을 별도로 인가함으로써, 플라즈마 에칭에 필요한 플라즈마 생성의 기능과 이온 인입의 기능을 독립으로 제어하는 것이 가능해진다. 따라서, 높은 미세 가공성이 요구되는 에칭의 조건을 충족시키는 것이 가능해진다. 또한, 플라즈마 생성용의 제 1 고주파 전력으로서 27 MHz 이상의 높은 주파수 영역의 고주파 전력을 공급할 수 있으므로, 플라즈마를 고밀도화할 수 있어, 보다 저압의 조건 하에서도 고밀도 플라즈마를 생성할 수 있다.According to the plasma etching method using the plasma etching apparatus 1 described above, plasma can be generated in a region closer to the semiconductor wafer W by applying the first high-frequency power for plasma generation to the lower electrode 16 . Further, since the plasma can be prevented from diffusing into a large area and the dissociation of the process gas can be suppressed, the etching rate can be increased even under the conditions of high pressure in the processing vessel 10 and low plasma density. In addition, even when the frequency of the first high frequency power for plasma generation is high, a comparatively large ion energy can be secured and the efficiency can be increased. Further, by separately applying the first high-frequency power for generating plasma and the second high-frequency power for attracting ions to the lower electrode 16 as in the present embodiment, the function of plasma generation and the function of introducing ions necessary for plasma etching It becomes possible to control them independently. Therefore, it becomes possible to satisfy the etching conditions that require high micro-machinability. Further, since the high-frequency power in the high frequency range of 27 MHz or more can be supplied as the first high-frequency power for plasma generation, the plasma can be densified and a high-density plasma can be generated even under a condition of lower pressure.

또한 본 플라즈마 에칭 방법에서는, 직류 전원(91)으로부터 상부 전극(34)에 음의 직류 전압을 인가하므로, 플라즈마 중의 양이온이 상부 전극(34)에 충돌하여 그 근방에 이차 전자를 생성시키고, 그 이차 전자를 수직 방향 하방으로 가속시켜, 그 가속된 이차 전자(고속 전자)를 반도체 웨이퍼(W)를 향해 조사할 수 있다. 이 때, 반도체 웨이퍼(W)에 조사된 전자는, 예를 들면 에칭 내성이 낮은 유기막인 포토레지스트막(특히 ArF 포토레지스트막)(122)을 개질하여 강화할 수 있다.In this plasma etching method, negative DC voltage is applied from the DC power supply 91 to the upper electrode 34, so that positive ions in the plasma impinge on the upper electrode 34 to generate secondary electrons in the vicinity thereof, It is possible to accelerate the electrons downward in the vertical direction and irradiate the accelerated secondary electrons (high-speed electrons) toward the semiconductor wafer W. At this time, the electrons irradiated on the semiconductor wafer W can be strengthened by, for example, modifying a photoresist film (particularly, ArF photoresist film) 122, which is an organic film having low etching resistance.

이러한 고속 전자에 의한 유기 재료의 마스크의 개질 효과는, 반도체 웨이퍼(W) 상의 플라즈마 시스 두께에 의존하고 있다. 즉, 기간(A1)의 에칭 시에는, 제 1 고주파 전원(92)으로부터의 제 1 고주파 전력과 함께, 바이어스 인가용의 제 2 고주파 전원(93)으로부터의 제 2 고주파 전력이 인가된다. 이에 의해, 도 6에 도시한 바와 같이 플라즈마 시스(S)의 두께가 두꺼워지면, 상부 전극(34)에 인가된 직류 전압에 의한 가속이 불충분한 전자 또는 음이온은, 시스(S)에 의해 튕겨나가므로, 반도체 웨이퍼(W)에 공급되지 않게 된다. 즉, 시스(S)의 두께가 장벽이 되어, 콘택트홀(123)의 저부에 충분한 음이온이 공급되지 않고 콘택트홀(123) 내의 양전하를 중화하는 효과를 얻을 수 없다. 또한, 포토레지스트막(122)에 충분한 전자를 공급할 수 없어, 충분한 개질 효과도 얻을 수 없다.The effect of modifying the mask of the organic material by such high-speed electrons depends on the thickness of the plasma sheath on the semiconductor wafer W. That is, at the time of etching of the period A1, the first high-frequency power from the first high-frequency power source 92 and the second high-frequency power from the second high-frequency power source 93 for bias application are applied. 6, when the thickness of the plasma sheath S becomes thick, electrons or anions with insufficient acceleration due to the DC voltage applied to the upper electrode 34 are repelled by the sheath S So that it is not supplied to the semiconductor wafer W. That is, the thickness of the sheath S becomes a barrier, and sufficient negative ions are not supplied to the bottom of the contact hole 123, and the effect of neutralizing positive charges in the contact hole 123 can not be obtained. Further, sufficient electrons can not be supplied to the photoresist film 122, and sufficient modification effect can not be obtained.

그러나 도 7에 도시한 바와 같이, 기간(A2)에는, 제 1 고주파 전원(92) 및 제 2 고주파 전원(93)이 오프로 되어 있으므로, 플라즈마 시스(S)는 소멸되어 있거나 또는 감소되어 있으므로, 이차 전자(고속 전자)를 반도체 웨이퍼(W)에 용이하게 조사시킬 수 있다. 또한 기간(A2)에는, 절대값이 비교적 큰 음의 제 2 직류 전압이 상부 전극(34)에 인가되므로, 다량의 전자 또는 음이온을 반도체 웨이퍼(W)에 공급할 수 있다.7, in the period A2, since the first high frequency power source 92 and the second high frequency power source 93 are turned off, the plasma sheath S is eliminated or reduced. Therefore, The secondary electrons (high-speed electrons) can be easily irradiated to the semiconductor wafer W. Further, in the period A2, a negative second DC voltage having a relatively large absolute value is applied to the upper electrode 34, so that a large amount of electrons or negative ions can be supplied to the semiconductor wafer W.

또한 본 플라즈마 에칭 방법에서는, 플라즈마 에칭 장치(1)를 이용하고 있고, 이 장치(1)는, 상부 전극(34)에 부여하는 절대값이 상이한 음의 직류 전압의 출력 전압을 고주파의 전환에 추종시키는 것이 가능한 직류 전원(91)을 가지고 있으므로, 기간(A1) 및 기간(A2)을 1 주기로 한 공정(S17) 및 공정(S18)의 반복 주파수를 고주파화하는 것이 가능하다. 따라서 본 플라즈마 에칭 방법에서는, 플라즈마 오프의 기간에 다량의 음이온을 콘택트홀(123)의 저부에 공급하고, 콘택트홀(123) 내의 양전하를 중화하는 효과를 얻을 수 있고, 또한 다량의 전자를 포토레지스트막(122)에 조사할 수 있다. 그 결과, 양호한 에칭 형상을 얻을 수 있고, 또한 포토레지스트막(122)의 개질 효과가 보다 높아진다. In this plasma etching method, the plasma etching apparatus 1 is used. The apparatus 1 is configured so that the output voltage of a negative DC voltage different in absolute value given to the upper electrode 34 is followed by switching of a high frequency It is possible to increase the repetition frequency of the processes S17 and S18 in which the period A1 and the period A2 are one cycle. Therefore, in the present plasma etching method, a large amount of negative ions are supplied to the bottom of the contact hole 123 during the plasma off period, and an effect of neutralizing the positive charge in the contact hole 123 can be obtained, The film 122 can be irradiated. As a result, a good etched shape can be obtained and the effect of modifying the photoresist film 122 is further enhanced.

그런데 종래의 플라즈마 에칭 방법에서는, 도 9에 도시한 바와 같이, 에칭 초기에는, 에칭에 의해 형성된 콘택트홀(123)은 얕고, 포토레지스트막(122)이 플라즈마 중의 전자에 의해, 음으로 대전하고 있고, 주로 에칭을 진행시키는 양이온은, 콘택트홀(123)의 저면을 향해 화살표로 나타낸 바와 같이 직진할 수 있다. 또한 도 9, 및 후에 참조하는 도 10 ~ 도 12에서는, 전자는 'e'로 나타나 있고, 음의 대전 또는 음이온은 '-'로 나타나 있고, 양이온은 '＋'로 나타나 있다.However, in the conventional plasma etching method, as shown in Fig. 9, at the beginning of etching, the contact hole 123 formed by etching is shallow and the photoresist film 122 is negatively charged by electrons in the plasma , The positive ions mainly proceeding to the etching can go straight as shown by the arrows toward the bottom of the contact hole 123. In FIG. 9 and FIGS. 10 to 12 referred to later, the former is represented by 'e', the negative charge or anion is represented by '-', and the cation is represented by '+'.

그리고 종래의 플라즈마 에칭 방법에서는, 도 9에 도시한 상태로부터 에칭이 진행되고, 도 10에 도시한 바와 같이, 콘택트홀(123)의 애스펙트비가 높아지면, 콘택트홀(123)의 벽면이 양으로 대전한 상태가 된다. 이에 의해, 에칭을 위해 콘택트홀(123) 내에 진입한 양이온이, 콘택트홀(123) 내의 양의 전하에 대하여 반발하여, 당해 양이온의 진행 방향이 도면 중의 화살표로 나타낸 바와 같이 구부러지고, 그 결과 에칭 형상의 만곡 또는 변형이 발생하게 된다.9, when the aspect ratio of the contact hole 123 is increased as shown in Fig. 10, the wall surface of the contact hole 123 is positively charged It becomes a state. As a result, the positive ions which have entered the contact holes 123 for etching are repelled against positive charges in the contact holes 123, and the traveling direction of the positive ions is bent as indicated by arrows in the figure, Curvature or deformation of the shape occurs.

한편, 플라즈마 에칭 장치(1)를 이용한 본 플라즈마 에칭 방법에서는, 공정(S18)이 행해지는 기간(A2)에, 도 11에 도시한 바와 같이, 콘택트홀(123) 내에 전자가 공급되고, 당해 전자에 의해 콘택트홀(123) 내의 양의 전하가 중화된다. 따라서 도 12에 도시한 바와 같이, 다음의 기간(A1)에 제 1 고주파 전원(92) 및 제 2 고주파 전원(93)을 온으로 할 시에는, 콘택트홀(123) 내의 양전하가 감소되어 있고, 양이온이 도면 중의 화살표로 나타낸 바와 같이 콘택트홀(123) 내를 직진할 수 있다. 따라서, 본 플라즈마 에칭 방법에 의하면, 에칭 형상을 개선할 수 있고, 또한 에칭 레이트를 높이는 것이 가능해진다.On the other hand, in the present plasma etching method using the plasma etching apparatus 1, electrons are supplied into the contact holes 123 in the period (A2) during which the step (S18) is performed, as shown in Fig. 11, The positive charge in the contact hole 123 is neutralized. 12, when the first high frequency power source 92 and the second high frequency power source 93 are turned on in the next period A1, the positive charges in the contact holes 123 are reduced, The positive ions can go straight through the contact holes 123 as indicated by arrows in the drawing. Therefore, according to the present plasma etching method, the etching shape can be improved and the etching rate can be increased.

이하, 도 13을 참조하여, 플라즈마 에칭 장치(1)를 이용한 플라즈마 에칭 방법의 다른 실시예에 대하여 설명한다. 도 13에 나타낸 플라즈마 에칭 방법에서는, 도 4에 나타낸 공정(S17) 및 공정(S18)을 포함하는 제 1 처리 공정(S16)이 반복되고, 또한 제 2 처리 공정(S23)이 반복된다. 제 1 처리 공정(S16)에서는, 제 1 직류 전원부(101)와 제 2 직류 전원부(102)가 교호로 상부 전극(34)에 접속된다. 즉, 제 1 처리 공정(S16)에서는, 플라즈마 에칭 장치(1)는 상술한 제 1 모드로 이용된다. 한편, 제 2 처리 공정(S23)에서는, 플라즈마 에칭 장치(1)는 상술한 제 2 모드로 이용된다.Hereinafter, another embodiment of the plasma etching method using the plasma etching apparatus 1 will be described with reference to FIG. In the plasma etching method shown in Fig. 13, the first process (S16) including the process (S17) and the process (S18) shown in Fig. 4 is repeated and the second process (S23) is repeated. In the first processing step (S16), the first direct current power source unit 101 and the second direct current power source unit 102 are alternately connected to the upper electrode 34. [ That is, in the first process (S16), the plasma etching apparatus 1 is used in the first mode described above. On the other hand, in the second process step S23, the plasma etching apparatus 1 is used in the second mode described above.

도 13에 나타낸 바와 같이, 제 2 처리 공정(S23)은, 교호로 실시되는 공정(S25) 및 공정(S27)을 포함하고 있다. 공정(S25)이 실시되는 기간(A6)에는, 제 1 레벨을 취하는 제어 신호(C1)에 따라, 제 1 고주파 전원(92)이 제 1 고주파 전력(도 14의 파형(G6)을 참조)을 하부 전극(16)에 인가하고, 제 1 레벨을 취하는 제어 신호(C2)에 따라 제 2 고주파 전원(93)이 제 2 고주파 전력(도 14의 파형(G7)을 참조)을 하부 전극(16)에 인가한다.As shown in Fig. 13, the second processing step (S23) includes steps (S25) and (S27) performed alternately. In the period A6 in which the process S25 is performed, the first high frequency power supply 92 outputs the first high frequency power (see the waveform G6 in FIG. 14) in accordance with the control signal C1 having the first level The second high frequency power source 93 applies the second high frequency power (see the waveform G7 in FIG. 14) to the lower electrode 16 in accordance with the control signal C2 having the first level, .

또한, 공정(S27)이 행해지는 기간(A7)에는, 제 2 레벨을 취하는 제어 신호(C1)에 따라, 제 1 고주파 전원(92)이 제 1 고주파 전력의 출력을 정지하고(도 14의 파형(G6)을 참조), 제 2 레벨을 취하는 제어 신호(C2)에 따라 제 2 고주파 전원(93)이 제 2 고주파 전력의 출력을 정지한다(도 14의 파형(G7)을 참조).In the period A7 during which the process S27 is performed, the first high-frequency power supply 92 stops the output of the first high-frequency power according to the control signal C1 having the second level (See G6 in Fig. 14), and the second high frequency power supply 93 stops outputting the second high frequency power according to the control signal C2 taking the second level (see waveform G7 in Fig. 14).

또한 제 2 처리 공정(S23)에서는, 기간(A6 및 A7)을 통하여, 직류 전원(91)이 제 3 직류 전압을 연속적으로 상부 전극(34)에 인가한다(도 14의 파형(G8)을 참조). 이 제 3 직류 전압은, 상술한 제 1 직류 전압 및 제 2 직류 전압 중 어느 일방이다. 이 때문에, 직류 전원(91)에서는, 스위치 소자(103a 및 103b) 중 일방만이, 기간(A6 및 A7)을 통하여 닫히고, 제 1 직류 전원부(101) 및 제 2 직류 전원부(102) 중 일방만이 상부 전극(34)에 접속된다. 또한 제 2 처리 공정(S23)에서는, 출력 전압의 전환을 행하지 않으므로, 스위치 회로(105)는 개방 상태가 되고, 방전 회로(104)는 노드(109)로부터 분리된다. 따라서, 방전 회로(104)에 의한 전력 소비가 억제된다.In the second process step S23, the DC power source 91 continuously applies the third DC voltage to the upper electrode 34 through the periods A6 and A7 (see waveform G8 in Fig. 14) ). The third direct-current voltage is either the first direct-current voltage or the second direct-current voltage described above. For this reason, in the DC power supply 91, only one of the switch elements 103a and 103b is closed during the periods A6 and A7, and only one of the first DC power supply section 101 and the second DC power supply section 102 Is connected to the upper electrode (34). In the second process step S23, since the output voltage is not switched, the switch circuit 105 is in the open state and the discharge circuit 104 is disconnected from the node 109. [ Therefore, the power consumption by the discharge circuit 104 is suppressed.

도 13에 나타낸 플라즈마 에칭 방법에서는, 종료 조건이 충족된다고 판정될(공정(S28)) 때까지의 동안, 제 2 처리 공정(S23)이 반복된다. 처리 공정(S23)의 종료 조건은, 예를 들면 원하는 에칭 깊이가 얻어진다고 상정되는 시간 등에 의해 규정될 수 있다. 처리 공정(S23)의 종료 조건이 충족되면, 본 플라즈마 에칭 방법은 종료된다.In the plasma etching method shown in Fig. 13, the second process step (S23) is repeated until it is determined that the termination condition is satisfied (step S28). The termination condition of the processing step S23 can be defined by, for example, a time at which a desired etching depth is supposed to be obtained. When the termination condition of the processing step (S23) is satisfied, the present plasma etching method is ended.

도 13에 나타낸 플라즈마 에칭 방법은, 예를 들면 이하에 설명한 바와 같이 이용할 수 있다. 즉, 반도체 웨이퍼(W)에 다량으로 전자를 공급해야 할 경우에는, 제 1 처리 공정(S16)을 실시하고, 또한 반도체 웨이퍼(W)에 공급하는 전자의 양을 감소시켜도 되는 경우에는, 제 1 직류 전원부(101)를 상부 전극(34)에 접속함으로써 제 2 처리 공정(S23)을 실시할 수 있다. 또한, 반도체 웨이퍼(W)에 공급해야 할 전자의 양은, 에칭 대상의 막질 등에 의존할 수 있다. 이와 같이, 도 13에 나타낸 플라즈마 에칭 방법에 의하면, 에칭 프로세스의 도중에 반도체 웨이퍼(W)에 공급하는 전자의 양을 조정하는 것이 가능하다. 또한, 제 1 처리 공정(S16)과 제 2 처리 공정(S23)이 실시되는 순서는, 도 13에 나타낸 순서와 반대여도 되고, 또한 제 1 처리 공정(S16)과 제 2 처리 공정(S23)이 교호로 행해져도 된다.The plasma etching method shown in Fig. 13 can be used, for example, as described below. That is, when a large amount of electrons must be supplied to the semiconductor wafer W, in the case where the first processing step (S16) is performed and the amount of electrons supplied to the semiconductor wafer W can be reduced, The second processing step (S23) can be performed by connecting the DC power supply part (101) to the upper electrode (34). The amount of electrons to be supplied to the semiconductor wafer W may depend on the film quality of the object to be etched. Thus, according to the plasma etching method shown in Fig. 13, it is possible to adjust the amount of electrons supplied to the semiconductor wafer W during the etching process. The order in which the first processing step (S16) and the second processing step (S23) are performed may be opposite to the order shown in Fig. 13, and the first processing step (S16) and the second processing step (S23) Alternatively.

이하, 도 15를 참조하여 다른 실시예에 따른 방전 회로에 대하여 설명한다. 플라즈마 에칭 장치(1)에는, 방전 회로(104) 대신에 도 15에 도시한 방전 회로(140)를 이용할 수 있다. 이 방전 회로(140)는 전류 제한 회로이며, npn형 트랜지스터(Q1, Q2)와 저항 소자(Rb, Rs)를 포함하고 있다.Hereinafter, a discharge circuit according to another embodiment will be described with reference to FIG. The plasma etching apparatus 1 may use the discharge circuit 140 shown in Fig. 15 in place of the discharge circuit 104. Fig. The discharging circuit 140 is a current limiting circuit and includes npn transistors Q1 and Q2 and resistors Rb and Rs.

트랜지스터(Q1)의 컬렉터는 접지 전위에 접속되어 있고, 이미터는 노드(B1)를 개재하여 저항 소자(Rs)의 일단 및 트랜지스터(Q2)의 베이스에 접속되어 있다. 트랜지스터(Q1)의 베이스는, 노드(B2)를 개재하여 저항 소자(Rb)의 일단 및 트랜지스터(Q2)의 컬렉터에 접속되어 있다. 트랜지스터(Q2)의 컬렉터는 노드(B2)를 개재하여 저항 소자(Rb)의 일단 및 트랜지스터(Q1)의 베이스에 접속되어 있고, 이미터는 노드(B3)를 개재하여 저항 소자(Rs)의 타단 및 스위치 회로(105)에 접속되어 있다. 저항 소자(Rb)의 일단은 노드(B2)를 개재하여 트랜지스터(Q1)의 베이스 및 트랜지스터(Q2)의 컬렉터에 접속되어 있고, 타단은 소정의 전위(141)에 접속되어 있다.The collector of the transistor Q1 is connected to the ground potential and the emitter is connected to one end of the resistor element Rs and the base of the transistor Q2 via the node B1. The base of the transistor Q1 is connected to one end of the resistance element Rb and the collector of the transistor Q2 via the node B2. The collector of the transistor Q2 is connected to one end of the resistor element Rb and the base of the transistor Q1 via the node B2 and the emitter is connected to the other end of the resistor element Rs through the node B3, And is connected to the switch circuit 105. One end of the resistance element Rb is connected to the base of the transistor Q1 and the collector of the transistor Q2 through the node B2 and the other end is connected to a predetermined potential 141. [

이 방전 회로(140)에서는, 초기적으로는, 트랜지스터(Q1)의 베이스-이미터 간에 당해 트랜지스터(Q1)를 온 상태로 하는 전압이 부여된다. 그리고, 상부 전극(34)에 접속하는 직류 전원부가 제 2 직류 전원부(102)로부터 제 1 직류 전원부(101)로 전환되면, 저항 소자(Rs)에 흐르는 전류가 증가하고, 그 결과, 트랜지스터(Q2)를 온 상태로 하는 전압이 당해 트랜지스터(Q2)의 베이스-이미터 간에 발생한다. 트랜지스터(Q2)가 온 상태가 되면, 트랜지스터(Q2)에 전류가 흘러 트랜지스터(Q1)의 베이스 전류가 감소한다. 이에 의해, 저항 소자(Rs)에 흐르는 전류의 전류값이 제한된다. 따라서, 방전 회로(140)에 의하면, 직류 전원 장치에 요구되는 전력량을 저감할 수 있다.In the discharging circuit 140, a voltage for turning on the transistor Q1 is initially applied between the base and the emitter of the transistor Q1. When the direct current power supply unit connected to the upper electrode 34 is switched from the second direct current power supply unit 102 to the first direct current power supply unit 101, the current flowing through the resistance element Rs increases, ) Is generated between the base-emitter of the transistor Q2. When the transistor Q2 is turned on, a current flows through the transistor Q2 and the base current of the transistor Q1 decreases. As a result, the current value of the current flowing through the resistance element Rs is limited. Therefore, according to the discharge circuit 140, the amount of power required for the DC power supply device can be reduced.

이어서 도 16을 참조하여, 다른 실시예에 따른 전원 시스템에 대하여 설명한다. 도 16에 도시한 전원 시스템(90A)은 직류 전원(91A), 제 1 고주파 전원(92A), 제 2 고주파 전원(93A) 및 제어 장치(94A)의 각각에서 동기 제어 상태를 감시하는 기능이 탑재되어 있는 점에서, 전원 시스템(90)과 상이하다. 또한, 전원 시스템(90A)의 이들 요소의 다른 구성 및 기능은, 전원 시스템(90)의 대응의 요소의 구성 및 기능과 동일하다.Next, a power supply system according to another embodiment will be described with reference to FIG. The power supply system 90A shown in Fig. 16 has a function of monitoring the synchronous control state in each of the direct current power source 91A, the first high frequency power source 92A, the second high frequency power source 93A and the control device 94A Which is different from the power supply system 90 in that In addition, other components and functions of these components of the power system 90A are identical to those of the corresponding components of the power system 90.

직류 전원(91A)은, 입력되는 제어 신호(C5)를 감시하는 입력 감시부(91a)와 당해 직류 전원(91A)으로부터 출력하는 출력 전압을 감시하는 출력 감시부(91b)를 더 포함하고 있다. 입력 감시부(91a)는, 제어 장치(94A)와 직류 전원(91A)의 회로부(108)의 사이에 배치되고, 제어 신호(C5)의 진폭 변화의 유무를 확인한다. 제어 신호(C5)는 펄스 신호이며, 따라서 1 주기 내에서 그 진폭이 변화하는 상태가 정상 상태이다. 한편, 1 주기를 초과하여도 제어 신호(C5)의 진폭의 변화가 확인되지 않는 상태, 또는 일정 시간 이상 진폭이 변화하지 않는 상태는 이상인 상태이다. 직류 전원(91A)은, 입력 감시부(91a)에 의해 감시되는 제어 신호(C5)가 이상인 상태라고 판단될 때, 직류 전원(91)은 출력 전압의 출력을 정지하는 제어를 행한다.The direct current power source 91A further includes an input monitoring section 91a for monitoring the input control signal C5 and an output monitoring section 91b for monitoring the output voltage output from the direct current power source 91A. The input monitoring unit 91a is disposed between the control unit 94A and the circuit unit 108 of the DC power supply 91A and confirms the presence or absence of the amplitude change of the control signal C5. The control signal C5 is a pulse signal, and therefore, the state in which the amplitude changes within one period is a normal state. On the other hand, a state where the change of the amplitude of the control signal C5 is not confirmed even when exceeding one cycle, or a state where the amplitude does not change for a predetermined time or longer is abnormal. The DC power supply 91A controls the DC power supply 91 to stop outputting the output voltage when it is determined that the control signal C5 monitored by the input monitoring unit 91a is abnormal.

또한, 입력 감시부(91a)는 제어 신호(C5)의 주파수와 듀티비를 감시한다. 출력 감시부(91b)는 선택 회로(103)와 LPF(96)의 사이에 배치되고, 직류 전원(91A)의 출력 전압의 주파수와 듀티비를 감시한다. 직류 전원(91A)은 제어 신호(C5)의 주파수와 직류 전원(91A)의 출력 전압의 주파수를 비교한다. 비교 결과, 이들 주파수 간에 미리 설정한 임계치 이상의 차가 있다고 확인될 경우에는, 직류 전원(91A)은, 그 출력 전압의 출력을 정지하는 제어를 행한다. 또한 직류 전원(91A)은, 제어 신호(C5)의 듀티비와 당해 직류 전원(91A)의 출력 전압의 듀티비를 비교한다. 비교 결과, 이들 듀티비의 사이에 미리 설정한 임계치 이상의 차가 있다고 확인될 경우에는, 직류 전원(91A)은 그 출력 전압의 출력을 정지하는 제어를 행한다. 이에 의해, 직류 전원(91A)은, 제어 장치(94A)로부터의 제어 신호(C5)에 따른 출력 전압이 출력되어 있지 않을 경우에, 상부 전극(34)에의 전압의 인가를 정지할 수 있다.Further, the input monitoring unit 91a monitors the frequency and the duty ratio of the control signal C5. The output monitoring unit 91b is disposed between the selection circuit 103 and the LPF 96 and monitors the frequency and the duty ratio of the output voltage of the DC power supply 91A. The DC power supply 91A compares the frequency of the control signal C5 with the frequency of the output voltage of the DC power supply 91A. As a result of the comparison, when it is confirmed that there is a difference equal to or greater than a predetermined threshold value between these frequencies, the DC power supply 91A performs control to stop the output of the output voltage. The direct current power source 91A compares the duty ratio of the control signal C5 with the duty ratio of the output voltage of the direct current power source 91A. As a result of the comparison, when it is ascertained that there is a difference between the duty ratios that is equal to or larger than a preset threshold value, the DC power supply 91A performs control to stop the output of the output voltage. Thereby, the DC power supply 91A can stop the application of the voltage to the upper electrode 34 when the output voltage according to the control signal C5 from the control device 94A is not outputted.

제 1 고주파 전원(92A)은, 입력되는 제어 신호(C1)를 감시하는 입력 감시부(92a)와, 출력되는 제 1 고주파 전력을 감시하는 출력 감시부(92b)를 더 포함하고 있다. 또한 제 2 고주파 전원(93A)은, 입력되는 제어 신호(C2)를 감시하는 입력 감시부(93a)와, 출력하는 제 1 고주파 전력을 감시하는 출력 감시부(93b)를 더 구비하고 있다.The first high frequency power source 92A further includes an input monitoring section 92a for monitoring the input control signal C1 and an output monitoring section 92b for monitoring the output first high frequency power. The second high frequency power source 93A further includes an input monitoring unit 93a for monitoring the input control signal C2 and an output monitoring unit 93b for monitoring the first high frequency power to be output.

입력 감시부(92a)는, 제 1 고주파 전원(92A)에 입력되는 제어 신호(C1)의 진폭 변화의 유무를 확인한다. 제어 신호(C1)는 펄스 신호이며, 따라서 1 주기 내에서 그 진폭이 변화하는 상태가 정상 상태이다. 한편, 1 주기를 초과하여 제어 신호(C1)의 진폭의 변화가 확인되지 않는 상태, 또는 일정 시간 이상, 제어 신호(C1)의 진폭이 변화하지 않는 상태는, 이상인 상태이다. 제 1 고주파 전원(92A)은, 입력 감시부(92a)에 의해 감시한 제어 신호(C1)가 이상인 상태라고 판단될 때에는, 제 1 고주파 전력의 출력을 정지하는 제어를 행한다. 또한, 마찬가지로 입력 감시부(93a)는, 제 2 고주파 전원(93A)에 입력되는 제어 신호(C2)의 진폭 변화의 유무를 확인한다. 제 2 고주파 전원(93A)은, 입력 감시부(93a)에 의해 감시한 제어 신호(C2)가 이상인 상태라고 판단될 때, 즉 1 주기를 초과하여도 제어 신호(C2)의 진폭의 변화가 확인되지 않는 상태, 또는 일정 시간 이상, 제어 신호(C2)의 진폭이 변화하지 않는 상태가 검출될 경우에, 제 2 고주파 전력의 출력을 정지하는 제어를 행한다.The input monitoring unit 92a confirms whether there is a change in the amplitude of the control signal C1 input to the first high frequency power source 92A. The control signal C1 is a pulse signal, and thus the state in which the amplitude thereof changes within one period is a normal state. On the other hand, a state in which the change in the amplitude of the control signal C1 is not confirmed over a period of time or a state in which the amplitude of the control signal C1 does not change over a predetermined time is a state of abnormal state. The first high frequency power source 92A performs control to stop the output of the first high frequency power when it is determined that the control signal C1 monitored by the input monitoring unit 92a is abnormal. Likewise, the input monitoring unit 93a confirms whether there is a change in the amplitude of the control signal C2 input to the second radio frequency generator 93A. The second high frequency power supply 93A is used when the control signal C2 monitored by the input monitoring unit 93a is determined to be abnormal, that is, when the change in the amplitude of the control signal C2 is confirmed The output of the second high frequency power is stopped when the state in which the amplitude of the control signal C2 does not change is detected for a predetermined time or longer.

입력 감시부(92a)는, 제 1 고주파 전원(92A)에 입력되는 제어 신호(C1)의 주파수와 듀티비를 감시하고, 입력 감시부(93a)는, 제 2 고주파 전원(93A)에 입력되는 제어 신호(C2)의 주파수와 듀티비를 감시한다. 출력 감시부(92b)는, 제 1 고주파 전원(92A)의 출력 신호의 주파수와 듀티비를 감시하고, 출력 감시부(93b)는, 제 2 고주파 전원(93A)의 출력 신호의 주파수와 듀티비를 감시한다. 제 1 고주파 전원(92A)은, 감시된 제어 신호(C1)의 주파수와 그 출력 신호의 주파수를 비교한다. 비교 결과, 이들 주파수 간에 미리 설정한 임계치 이상의 차가 있다고 확인될 경우에는, 제 1 고주파 전원(92A)은 제 1 고주파 전력의 출력을 정지하는 제어를 행한다. 마찬가지로 제 2 고주파 전원(93A)은, 감시된 제어 신호(C2)의 주파수와 그 출력 신호의 주파수를 비교한다. 비교 결과, 이들 주파수 간에 미리 설정한 임계치 이상의 차가 있다고 확인될 경우에는, 제 2 고주파 전원(93A)은 제 2 고주파 전력의 출력을 정지하는 제어를 행한다. 또한, 제 1 고주파 전원(92A)은, 감시된 제어 신호(C1)의 듀티비와 그 출력 신호의 듀티비를 비교한다. 비교 결과, 이들 듀티비 간에 미리 설정한 임계치 이상의 차가 있다고 확인될 경우에는, 제 1 고주파 전원(92A)은 제 1 고주파 전력의 출력을 정지하는 제어를 행한다. 마찬가지로 제 2 고주파 전원(93A)은, 감시된 제어 신호(C2)의 듀티비와 그 출력 신호의 듀티비를 비교한다. 비교 결과, 이들 듀티비 간에 미리 설정한 임계치 이상의 차가 있다고 확인될 경우에는, 제 2 고주파 전원(93A)은 제 2 고주파 전력의 출력을 정지하는 제어를 행한다. 이러한 구성에 의하면, 제 1 및 제 2 고주파 전원(92A, 93A)은, 제어 장치(94A)로부터의 제어 신호(C1)에 따른 제 1 고주파 전력의 출력, 및 제어 신호(C2)에 따른 제 2 고주파 전력의 출력이 실시되어 있지 않을 경우에, 하부 전극(16)에의 전력의 공급을 정지할 수 있다.The input monitoring section 92a monitors the frequency and the duty ratio of the control signal C1 input to the first radio frequency power source 92A and the input monitoring section 93a monitors the frequency and duty ratio of the control signal C1 inputted to the second radio frequency power source 92A And monitors the frequency and the duty ratio of the control signal C2. The output monitoring unit 92b monitors the frequency and the duty ratio of the output signal of the first high frequency power supply 92A and the output monitoring unit 93b monitors the frequency and the duty ratio of the output signal of the second high frequency power supply 93A, Lt; / RTI > The first high frequency power source 92A compares the frequency of the monitored control signal C1 with the frequency of its output signal. As a result of the comparison, when it is confirmed that there is a difference between these frequencies that is equal to or larger than a predetermined threshold value, the first high frequency power source 92A performs control to stop the output of the first high frequency power. Similarly, the second high frequency power source 93A compares the frequency of the monitored control signal C2 with the frequency of its output signal. As a result of the comparison, when it is confirmed that there is a difference between these frequencies that is equal to or larger than a preset threshold value, the second high frequency power source 93A performs control to stop the output of the second high frequency power. Further, the first high frequency power source 92A compares the duty ratio of the monitored control signal C1 with the duty ratio of the output signal thereof. As a result of the comparison, when it is ascertained that there is a difference between the duty ratios of the first and second high frequency power supplies 92A and 92B, the first high frequency power source 92A performs control to stop the output of the first high frequency power. Similarly, the second high frequency power source 93A compares the duty ratio of the monitored control signal C2 with the duty ratio of the output signal thereof. As a result of the comparison, when it is ascertained that there is a difference between these duty ratios by a difference equal to or greater than a preset threshold value, the second high frequency power source 93A performs control to stop the output of the second high frequency power. According to this configuration, the first and second high frequency power supplies 92A and 93A can output the first high frequency power according to the control signal C1 from the control device 94A and the second high frequency power according to the control signal C2, The supply of electric power to the lower electrode 16 can be stopped when the output of the high-frequency electric power is not applied.

제어 장치(94A)는, 출력되는 제어 신호(C1), 제어 신호(C2) 및 제어 신호(C5)를 감시하는 출력 감시부(94c)를 더 포함하고 있다. 출력 감시부(94c)는 펄스 발생부(94b)와, 직류 전원(91A), 제 1 및 제 2 고주파 전원(92A, 93A)의 사이에 배치되고, 제어 신호(C1, C2, C5)에서의 진폭 변화의 유무를 감시한다. 제어 신호(C1, C2, C5)는 펄스 신호이며, 따라서 1 주기 내에서 진폭이 변화하는 상태가 정상 상태이다. 한편, 1 주기를 초과하여 제어 신호(C1, C2, C5)의 진폭의 변화가 확인되지 않는 상태, 또는 일정 시간 이상, 제어 신호(C1, C2, C5)의 진폭이 변화하지 않는 상태는 이상인 상태이다. 제어 신호(C1, C2, C5) 중 적어도 어느 하나가 이상인 상태라고 판단될 때에는, 제어 장치(94A)는 제어 신호(C1, C2, C5) 또는 모든 제어 신호의 출력을 정지하는 제어를 행한다.The control device 94A further includes an output monitoring part 94c for monitoring the output control signal C1, the control signal C2 and the control signal C5. The output monitoring unit 94c is disposed between the pulse generating unit 94b and the DC power supply 91A and the first and second high frequency power supplies 92A and 93A and controls the output of the control signals C1, The presence or absence of amplitude change is monitored. The control signals C1, C2, and C5 are pulse signals, and therefore, the state in which the amplitude changes within one period is a normal state. On the other hand, a state in which the amplitude of the control signals C1, C2, and C5 is not confirmed over a period of one cycle, or a state in which the amplitudes of the control signals C1, C2, to be. When it is determined that at least one of the control signals C1, C2, and C5 is abnormal, the control device 94A performs control to stop the output of the control signals C1, C2, and C5 or all the control signals.

또한 출력 감시부(94c)는, 제어 장치(94A)로부터 출력되는 제어 신호(C1, C2, C5)의 주파수와 듀티비를 감시한다. 제어 장치(94A)는, 주제어 장치(100)로부터 입력된 지령값에 의해 지정된 주파수와 제어 신호(C1, C2, C5)의 주파수를 비교한다. 비교 결과, 제어 신호(C1, C2, C5) 중 적어도 어느 하나의 주파수와 지정된 주파수 간에 미리 설정한 임계치 이상의 차가 있다고 확인될 경우에는, 제어 장치(94A)는 제어 신호(C1, C2, C5) 또는 모든 제어 신호의 출력을 정지하는 제어를 행한다.The output monitoring unit 94c also monitors the frequency and the duty ratio of the control signals C1, C2, and C5 output from the controller 94A. The control device 94A compares the frequencies specified by the command values inputted from the main control device 100 with the frequencies of the control signals C1, C2, and C5. As a result of the comparison, when it is determined that there is a difference between a frequency of at least one of the control signals C1, C2, and C5 and a designated frequency by a predetermined threshold or more, the control device 94A outputs control signals C1, And controls to stop the output of all the control signals.

또한 제어 장치(94A)는, 주제어 장치(100)로부터 입력된 지령값에 의해 지정된 듀티비와, 제어 신호(C1, C2, C5)의 듀티비를 비교한다. 비교 결과, 제어 신호(C1, C2, C5) 중 적어도 어느 하나의 듀티비와 지정된 듀티비 간에 미리 설정한 임계치 이상의 차가 있다고 확인될 경우에는, 제어 장치(94A)는 제어 신호(C1, C2, C5) 또는 모든 제어 신호의 출력을 정지하는 제어를 행한다.The control device 94A also compares the duty ratio specified by the command value input from the main control device 100 with the duty ratio of the control signals C1, C2, and C5. As a result of the comparison, when it is determined that there is a difference between a duty ratio of at least one of the control signals C1, C2, and C5 and a duty ratio that is greater than or equal to a preset threshold value, the control device 94A outputs control signals C1, ) Or controls to stop the output of all the control signals.

이러한 구성을 가지는 전원 시스템(90A)에 의하면, 각 전원으로부터 공급하는 고주파 전력 및 직류 전압을 소정 상태로 유지할 수 없다고 판단될 경우에, 전력 또는 전압의 공급을 정지하고, 플라즈마 에칭 장치의 동작을 정지시키는 것이 가능해진다.According to the power supply system 90A having such a configuration, when it is determined that the high-frequency power and the direct-current voltage supplied from the respective power supplies can not be maintained in a predetermined state, the supply of power or voltage is stopped and the operation of the plasma etching apparatus is stopped .

또한 일실시예에서는, 제어 장치(94A)는, 주제어 장치(100)로부터의 지령값에 의해 지정된 위상차와, 제어 신호(C1)와 제어 신호(C5)의 위상차를 비교한다. 비교 결과, 지정된 위상차와 제어 신호(C1)와 제어 신호(C5)의 위상차 간에 미리 설정한 임계치 이상의 차가 있다고 확인될 경우에는, 제어 장치(94A)는 제어 신호(C1) 및 제어 신호(C5), 또는 모든 제어 신호의 출력을 정지하는 제어를 행한다. 여기서, 두 개의 제어 신호가 동기되어 있는 경우에는, 지정되는 위상차는 0이다. 또한 제어 장치(94A)는, 주제어 장치(100)로부터의 지령값에 의해 지정된 위상차와 제어 신호(C1)와 제어 신호(C2)의 위상차를 비교하여, 이들 위상차 간에 미리 설정한 임계치 이상의 차가 있다고 확인될 경우에, 제어 신호(C1) 및 제어 신호(C2) 또는 모든 제어 신호의 출력을 정지하는 제어를 행해도 된다. 또한 제어 장치(94A)는, 주제어 장치(100)로부터의 지령값에 의해 지정된 위상차와 제어 신호(C2)와 제어 신호(C5)의 위상차를 비교하여, 이들 위상차 간에 미리 설정한 임계치 이상의 차가 있다고 확인될 경우에, 제어 신호(C2) 및 제어 신호(C5) 또는 모든 제어 신호의 출력을 정지하는 제어를 행해도 된다.Further, in one embodiment, the control device 94A compares the phase difference specified by the command value from the main control device 100 with the phase difference between the control signal C1 and the control signal C5. As a result of the comparison, when it is determined that there is a difference between the phase difference of the designated phase difference and the phase difference between the control signal C 1 and the control signal C 5 by a predetermined threshold value or more, the control device 94 A outputs the control signal C 1 and the control signal C 5, Or to stop the output of all the control signals. Here, when two control signals are synchronized, the designated phase difference is zero. The control device 94A also compares the phase difference specified by the command value from the main control device 100 with the phase difference between the control signal C1 and the control signal C2 and confirms that there is a difference between these phase differences The control signal C1 and the control signal C2 or the control for stopping the output of all the control signals may be performed. The control device 94A also compares the phase difference specified by the command value from the main controller 100 with the phase difference between the control signal C2 and the control signal C5 and confirms that there is a difference between these phase differences The control signal C 2 or the control signal C 5 or the control for stopping the output of all the control signals may be performed.

또한 출력 감시부(92b)는, 기간(A1)에의 제 1 고주파 전원(92A)의 출력 신호의 강도값을 더 감시해도 된다. 이 경우에, 제 1 고주파 전원(92A)은, 감시된 강도값이 소정의 값에 대하여 일정 이상의 차를 가질 경우에, 제 1 고주파 전력의 출력을 정지해도 된다.The output monitoring unit 92b may further monitor the intensity value of the output signal of the first radio frequency power source 92A in the period A1. In this case, the first high-frequency power source 92A may stop outputting the first high-frequency power when the monitored intensity value has a difference equal to or greater than a predetermined value.

여기서, 출력 감시부(92b)에 의해 감시되는 강도값에는, 도 17에 나타낸 바와 같이, 제 1 고주파 전원(92A)으로부터의 출력 신호 성분(파형(G10)을 참조)과, 정합기(97)로부터의 반사파에 기초하는 성분(파형(G11)을 참조)이 포함된다. 이 반사파는, 제 1 고주파 전원(92A)으로부터의 출력 신호의 개시 타이밍을 기점으로 하는 기간(기간(A10))과, 정지 전의 타이밍부터 정지의 타이밍까지의 기간(기간(A12))과의 사이에서 특히 현저해진다. 따라서 출력 감시부(92b)는, 기간(A1)의 제 1 고주파 전원(92A)의 출력 신호의 강도값 중, 기간(A10)과 기간(A12)의 사이에 설정되는 기간(A11)의 강도값을 감시하도록 구성되어 있어도 된다. 일례에서는, 기간(A11)은, 기간(A10) 및 기간(A12)의 합계 시간이 기간(A1)에서 40 ~ 80%의 시간을 차지하도록 설정될 수 있다.17, the output signal component (see waveform G10) from the first high-frequency power supply 92A and the output signal component from the matching device 97 are inputted to the intensity monitor value monitoring unit 92b, (Refer to the waveform G11) based on the reflected wave from the reference wave. This reflected wave is generated between a period (period A10) starting from the start timing of the output signal from the first high frequency power source 92A and a period from the timing before stoppage to the timing of stopping (period A12) . Therefore, the output monitoring unit 92b sets the intensity value of the period A11 set between the period A10 and the period A12 among the intensity values of the output signal of the first high frequency power source 92A in the period A1. Or the like. In one example, the period A11 can be set so that the total time of the period A10 and the period A12 occupies 40 to 80% of the time in the period A1.

마찬가지로 출력 감시부(93b)는, 기간(A1)에의 제 2 고주파 전원(93A)의 출력 신호의 강도값을 더 감시해도 된다. 이 경우에, 제 2 고주파 전원(93A)은, 감시된 강도값이 소정의 값에 대하여 일정 이상의 차를 가질 경우에, 제 2 고주파 전력의 출력을 정지해도 된다. 또한, 출력 감시부(93b)가 감시하는 강도값은, 기간(A1) 중 기간(A11)에 취득되는 것이어도 된다. 이러한 출력 감시부(92b 및 93b)를 각각 가지는 고주파 전원(92A 및 93A)에 의하면, 신뢰성이 높은 감시값에 기초하는 제어를 행할 수 있으므로, 불필요한 고주파 전원(92A 및 93A)의 출력 정지를 억제하는 것이 가능해진다.Similarly, the output monitoring unit 93b may further monitor the intensity value of the output signal of the second high frequency power source 93A in the period A1. In this case, the second high-frequency power source 93A may stop the output of the second high-frequency power when the monitored intensity value has a difference equal to or greater than a predetermined value. The intensity value monitored by the output monitoring unit 93b may be acquired in the period A11 in the period A1. According to the high-frequency power supplies 92A and 93A each having the output monitoring units 92b and 93b, since the control based on the highly reliable monitoring value can be performed, the output stop of the unnecessary high-frequency power supplies 92A and 93A is suppressed Lt; / RTI >

이상, 다양한 실시예에 대하여 설명했지만, 상술한 실시예에 한정되지 않고 다양한 변형 태양을 구성 가능하다. 예를 들면, 제어 장치(94)는 제어 신호(C1, C2, C5)의 주파수를 에칭 프로세스 중에 변경하도록 구성되어 있어도 된다. 이 변형 태양에서는, 피처리 기체인 반도체 웨이퍼(W)의 에칭 상태에 따라 최적인 양의 전자를 당해 반도체 웨이퍼(W)에 조사할 수 있다.While the present invention has been described with respect to various embodiments, various modifications may be made without departing from the scope of the present invention. For example, the control device 94 may be configured to change the frequencies of the control signals C1, C2, and C5 during the etching process. In this modified embodiment, an optimum amount of electrons can be irradiated to the semiconductor wafer W in accordance with the etching state of the semiconductor wafer W as a target substrate.

이하, 실험예 및 비교예에 기초하여 본 발명을 보다 구체적으로 설명하는데, 본 발명은 이하의 실험예에 한정되지 않는다.Hereinafter, the present invention will be described more specifically based on Experimental Examples and Comparative Examples, but the present invention is not limited to the following Experimental Examples.

실험예 1 ~ 4에서는, 전원 시스템(90)의 스위치 회로(105)를 닫아 방전 회로(104)를 노드(109)에 접속하고, 제 1 직류 전원부(101)의 전압을 -150 V로 설정하고, 제 2 직류 전원부(102)의 제 2 직류 전압의 전압을 -1000 V로 설정했다. 또한, 50 Ω의 저항 소자(106c 및 107c)를 이용하고, 용량이 0.66 μF인 콘덴서(106a, 106b, 107a 및 107b)를 이용하고, 200 Ω의 저항 소자(Rs)를 이용했다. 그리고, 실험예 1 ~ 4에서는 제어 장치(94)로부터 10 kHz, 20 kHz, 30 kHz, 40 kHz의 주파수의 제어 신호(C5)를 직류 전원(91)에 공급했다. 또한 실험예 1 ~ 4에서는, 제어 신호(C5)의 듀티비, 즉 기간(A1)과 기간(A2)을 합계한 시간에 대한 기간(A1)의 비를 80%로 했다. 또한 비교예에서, 전원 시스템(90)의 스위치 회로(105)를 개방하여, 방전 회로(104)를 노드(109)로부터 분리했다. 비교예에서의 다른 조건은 실험예 2와 동일하다. 그리고 실험예 1 ~ 4 및 비교예에서, 직류 전원(91)으로부터의 출력 전압 파형을 확인했다. 그 결과, 비교예에서는, 기간(A1)의 직류 전원(91)의 출력 전압이 -164 V가 되어, -150 V로 제어할 수 없었다. 한편 모든 실험예 1 ~ 4에서, 기간(A1)의 직류 전원(91)의 출력 전압이 -150 V로 제어되는 것이 확인되었다.In Experimental Examples 1 to 4, the switch circuit 105 of the power supply system 90 is closed to connect the discharge circuit 104 to the node 109, the voltage of the first DC power supply 101 is set to -150 V , And the voltage of the second DC voltage of the second DC power supply 102 was set to -1000 V. Further, the resistance elements Rs of 200? Are used, with the use of the resistance elements 106c and 107c of 50? And the capacitors 106a, 106b, 107a and 107b having the capacitance of 0.66? F. In the experimental examples 1 to 4, the control device 94 supplied the control signal C5 of 10 kHz, 20 kHz, 30 kHz, and 40 kHz to the direct current power source 91. In Experimental Examples 1 to 4, the duty ratio of the control signal C5, that is, the ratio of the period A1 to the time obtained by adding the period A1 and the period A2 was 80%. In the comparative example, the switch circuit 105 of the power supply system 90 is opened and the discharge circuit 104 is disconnected from the node 109. [ The other conditions in the comparative example are the same as those in Experimental example 2. In the experimental examples 1 to 4 and the comparative example, the output voltage waveform from the direct current power source 91 was confirmed. As a result, in the comparative example, the output voltage of the DC power source 91 in the period A1 became -164 V, and the control could not be performed at -150 V. On the other hand, in all of Experiment Examples 1 to 4, it was confirmed that the output voltage of the DC power source 91 in the period A1 was controlled to -150 V.

이어서 실험예 5 ~ 8에서, 방전 회로(104)를 노드(109)에 접속한 직류 전원(91)을 구비하는 플라즈마 에칭 장치(1)를 이용하여, 에칭 선택비의 확인을 행했다. 실험예 5 ~ 8에서의 처리 조건은, 도 18에 나타낸 대로 했다. 즉 도 18에 나타낸 바와 같이, 실험예 5 ~ 8에서의 처리 조건은, 제어 신호(C1, C2, C5)의 주파수만이 상이한 것으로 했다. 또한 실험예 5 ~ 8에서는, SiN층 상에 ArF 레지스트막을 에칭 마스크로서 가지는 반도체 웨이퍼(W)의 당해 SiN층에, 33 nm 폭의 콘택트홀을 형성했다. 그리고 실험예 5 ~ 8에서, ArF 레지스트막에 대한 SiN층의 에칭 선택비를 구했다. 도 18에서의 실험예 5 ~ 8의 선택비를 참조하면 명백한 바와 같이, 제어 신호(C1, C2, C5)의 주파수를 고주파화하는, 즉 상부 전극에 부여하는 직류 전압값을 전환하는 주기를 짧게 함으로써, 선택비가 향상되는 것이 확인되고, ArF 레지스트막의 개질 효과의 향상이 확인되었다.Next, in Experimental Examples 5 to 8, the etching selectivity ratio was confirmed by using the plasma etching apparatus 1 having the DC power source 91 connected to the node 109. The treatment conditions in Experimental Examples 5 to 8 were as shown in Fig. That is, as shown in Fig. 18, the processing conditions in Experimental Examples 5 to 8 are different only in the frequencies of the control signals C1, C2, and C5. In Experimental Examples 5 to 8, contact holes having a width of 33 nm were formed on the SiN layer of the semiconductor wafer W having an ArF resist film as an etching mask on the SiN layer. In Experimental Examples 5 to 8, the etching selectivity of the SiN layer to the ArF resist film was determined. Referring to the selection ratios of Experimental Examples 5 to 8 in Fig. 18, it is apparent that the frequency of the control signals C1, C2 and C5 is made high, that is, the cycle of switching the DC voltage value given to the upper electrode is shortened , It was confirmed that the selectivity was improved, and improvement of the modifying effect of the ArF resist film was confirmed.

1 : 플라즈마 에칭 장치
10 : 처리 용기
16 : 하부 전극
34 : 상부 전극
66 : 가스 공급부
90 : 전원 시스템
91 : 직류 전원
92 : 제 1 고주파 전원
93 : 제 2 고주파 전원
94 : 제어 장치
101 : 제 1 직류 전원부
102 : 제 2 직류 전원부
104 : 방전 회로
105 : 스위치 회로
109 : 노드
140 : 전류 제한 회로
A1 ~ A4 : 기간
C1 : 제어 신호(제 1 제어 신호)
C2 : 제어 신호
C5 : 제어 신호(제 2 제어 신호)
Rs : 저항 소자
V1 : 제 1 직류 전압
V2 : 제 2 직류 전압
W : 반도체 웨이퍼1: Plasma etching apparatus
10: Processing vessel
16: Lower electrode
34: upper electrode
66: gas supply section
90: Power system
91: DC power source
92: first high frequency power source
93: Second high frequency power source
94: Control device
101: first DC power supply unit
102: a second direct current power source
104: Discharge circuit
105: Switch circuit
109: node
140: Current limiting circuit
A1 to A4: Period
C1: control signal (first control signal)
C2: control signal
C5: control signal (second control signal)
Rs: Resistor element
V1: first DC voltage
V2: second DC voltage
W: Semiconductor wafer

Claims (13)

피처리 기체를 재치하기 위한 재치대에 포함되는 하부 전극과, 상기 하부 전극에 대면하는 상부 전극이 처리 용기 내에 배치된 플라즈마 에칭 장치에 이용되는 전원 시스템으로서,
상기 하부 전극에 전기적으로 접속되고, 플라즈마 생성용의 고주파 전력을 발생하는 고주파 전원과,
상기 상부 전극에 음의 직류 전압인 출력 전압을 부여하고, 음의 제 1 직류 전압을 발생하는 제 1 직류 전원부, 상기 제 1 직류 전압보다 절대값이 큰 음의 제 2 직류 전압을 발생하는 제 2 직류 전원부, 및 상기 제 1 직류 전원부와 상기 제 2 직류 전원부를 선택적으로 상기 상부 전극에 접속하는 선택 회로를 가지는 직류 전원과,
상기 고주파 전원 및 상기 직류 전원을 제어하는 제어 장치를 구비하고,
상기 제어 장치는,
상기 고주파 전원에 제 1 제어 신호를 부여하여 상기 고주파 전력의 출력과 상기 출력의 정지를 소정의 주파수로 교호로 반복시키고,
상기 직류 전원에 제 2 제어 신호를 부여하여, 상기 고주파 전력이 출력되고 있는 기간에, 상기 제 1 직류 전원부를 상기 상부 전극에 접속시키고, 상기 고주파 전력의 출력이 정지되어 있는 기간에, 상기 제 2 직류 전원부를 상기 상부 전극에 접속시키고,
상기 직류 전원은, 상기 제 1 직류 전원부와 상기 선택 회로 사이의 노드에 접속한 방전 회로를 더 포함하는 전원 시스템.A power supply system for use in a plasma etching apparatus in which a lower electrode included in a mounting table for mounting a substrate to be processed and an upper electrode facing the lower electrode are disposed in the processing vessel,
A high frequency power source which is electrically connected to the lower electrode and generates high frequency electric power for plasma generation;
A second direct-current power supply unit for applying an output voltage that is a negative direct-current voltage to the upper electrode and generating a negative first direct-current voltage, a second direct-current power supply unit for generating a negative second direct- And a selection circuit for selectively connecting the first DC power supply unit and the second DC power supply unit to the upper electrode,
And a control device for controlling the high frequency power source and the direct current power source,
The control device includes:
A first control signal is given to the high frequency power source to alternately repeat the output of the high frequency power and the stop of the output at a predetermined frequency,
Wherein the second control signal is applied to the DC power supply to connect the first DC power supply to the upper electrode during a period in which the radio frequency power is being output and during the period when the output of the radio frequency power is stopped, A DC power supply unit is connected to the upper electrode,
Wherein the direct current power supply further comprises a discharge circuit connected to a node between the first direct current power source and the selection circuit. 제 1 항에 있어서,
상기 직류 전원은, 상기 방전 회로와 상기 노드 사이에 설치된 스위치 회로를 더 포함하는 전원 시스템.The method according to claim 1,
Wherein the DC power supply further comprises a switch circuit provided between the discharge circuit and the node. 제 1 항 또는 제 2 항에 있어서,
상기 방전 회로는 저항 소자를 포함하는 전원 시스템.3. The method according to claim 1 or 2,
Wherein the discharge circuit comprises a resistive element. 제 3 항에 있어서,
상기 방전 회로는, 상기 저항 소자에 흐르는 전류의 전류값을 제한하는 전류 제한 회로인 전원 시스템.The method of claim 3,
Wherein the discharge circuit is a current limiting circuit for limiting a current value of a current flowing in the resistance element. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
상기 제 1 제어 신호는, 상기 고주파 전력의 출력과 상기 출력의 정지를 전환시키기 위한 펄스 신호이며, 상기 제 2 제어 신호는, 상기 상부 전극에 접속되는 직류 전원부를 상기 제 1 직류 전원부와 상기 제 2 직류 전원부의 사이에서 전환시키기 위한 펄스 신호이며,
상기 제어 장치는, 상기 제 1 제어 신호 및 상기 제 2 제어 신호의 주파수, 듀티비, 및 상기 제 1 제어 신호와 상기 제 2 제어 신호 간의 위상차를 변경 가능한 전원 시스템.5. The method according to any one of claims 1 to 4,
Wherein the first control signal is a pulse signal for switching between the output of the high frequency power and the stop of the output and the second control signal is a pulse signal for switching the DC power source part connected to the upper electrode to the first DC power source part and the second DC power supply unit,
Wherein the control device is capable of changing a frequency, a duty ratio of the first control signal and the second control signal, and a phase difference between the first control signal and the second control signal. 제 1 항 내지 제 5 항 중 어느 한 항에 있어서,
상기 제어 장치는, 상기 제어 장치로부터 출력되는 상기 제 1 제어 신호 및 상기 제 2 제어 신호를 감시하여, 상기 제 1 제어 신호 및 제 2 제어 신호가 소정의 이상을 포함할 경우에, 상기 제 1 제어 신호 및 상기 제 2 제어 신호의 출력을 정지하는 전원 시스템.6. The method according to any one of claims 1 to 5,
Wherein the control device monitors the first control signal and the second control signal output from the control device and, when the first control signal and the second control signal include a predetermined abnormality, Signal and the output of said second control signal. 제 1 항 내지 제 6 항 중 어느 한 항에 있어서,
상기 직류 전원은, 입력되는 상기 제 2 제어 신호를 감시하여, 상기 제 2 제어 신호가 소정의 이상을 포함할 경우에, 상기 출력 전압의 출력을 정지하는 전원 시스템.7. The method according to any one of claims 1 to 6,
Wherein the direct current power source monitors the input second control signal and stops outputting the output voltage when the second control signal includes a predetermined abnormality. 제 1 항 내지 제 7 항 중 어느 한 항에 있어서,
상기 제 2 제어 신호는, 상기 상부 전극에 접속하는 직류 전원부를 상기 제 1 직류 전원부와 상기 제 2 직류 전원부의 사이에서 전환시키기 위한 펄스 신호이며,
상기 직류 전원은, 상기 직류 전원으로부터의 출력 전압과 입력되는 상기 제 2 제어 신호를 비교하여, 상기 출력 전압의 주파수와 상기 제 2 제어 신호의 주파수 간에 소정값 이상의 차가 있을 경우, 또는 상기 출력 전압의 듀티비와 상기 제 2 제어 신호의 듀티비 간에 소정값 이상의 차가 있을 경우에, 상기 출력 전압의 출력을 정지하는 전원 시스템.8. The method according to any one of claims 1 to 7,
The second control signal is a pulse signal for switching the direct current power supply unit connected to the upper electrode between the first direct current power supply unit and the second direct current power supply unit,
Wherein the DC power supply compares an output voltage from the DC power supply with the second control signal to determine whether a difference between a frequency of the output voltage and a frequency of the second control signal is equal to or greater than a predetermined value, And stops outputting the output voltage when there is a difference between a duty ratio and a duty ratio of the second control signal equal to or greater than a predetermined value. 제 1 항 내지 제 8 항 중 어느 한 항에 있어서,
상기 고주파 전원은, 입력되는 상기 제 1 제어 신호를 감시하여, 상기 제 1 제어 신호가 소정의 이상을 포함할 경우에, 상기 고주파 전력의 출력을 정지하는 전원 시스템.9. The method according to any one of claims 1 to 8,
Wherein the high frequency power source monitors the input first control signal and stops the output of the high frequency power when the first control signal includes a predetermined abnormality. 제 1 항 내지 제 9 항 중 어느 한 항에 있어서,
상기 제 1 제어 신호는, 상기 고주파 전력의 출력과 상기 출력의 정지를 전환시키기 위한 펄스 신호이며,
상기 고주파 전원은, 상기 고주파 전원으로부터의 상기 고주파 전력과 입력되는 상기 제 1 제어 신호를 비교하여, 상기 고주파 전력의 주파수와 상기 제 1 제어 신호의 주파수 간에 소정값 이상의 차가 있을 경우, 또는 상기 고주파 전력의 듀티비와 상기 제 1 제어 신호의 듀티비 간에 소정값 이상의 차가 있을 경우에, 상기 고주파 전력의 출력을 정지하는 전원 시스템.10. The method according to any one of claims 1 to 9,
Wherein the first control signal is a pulse signal for switching the output of the high frequency power and the stop of the output,
Wherein the high frequency power source compares the high frequency power from the high frequency power source with the first control signal to be inputted and when the difference between the frequency of the high frequency power and the frequency of the first control signal is equal to or larger than a predetermined value, Frequency power and a duty ratio of the first control signal is equal to or greater than a predetermined value, the output of the high-frequency power is stopped. 제 9 항 또는 제 10 항에 있어서,
상기 고주파 전원은, 상기 고주파 전력을 출력하고 있는 각 기간 중, 상기 고주파 전력의 출력 개시부터의 소정 기간과, 상기 고주파 전력의 출력의 정지보다 전의 타이밍부터 상기 고주파 전력의 출력의 정지까지의 소정 기간과의 사이에 설정되는 기간에, 상기 고주파 전원으로부터 출력되는 상기 고주파 전력을 감시하여, 감시한 상기 고주파 전력에 기초하여, 상기 고주파 전력의 출력 제어를 행하는 전원 시스템.11. The method according to claim 9 or 10,
Wherein the high frequency power source supplies a predetermined period of time from the start of outputting of the high frequency power to a predetermined period of time from a time before the stop of the output of the high frequency power to a stop of the output of the high frequency power, Frequency power output from the high-frequency power supply, and controls the output of the high-frequency power based on the monitored high-frequency power. 처리 용기와,
상기 처리 용기 내로 처리 가스를 공급하는 가스 공급부와,
피처리 기체를 재치하기 위한 재치대이며, 하부 전극을 포함하는 상기 재치대와,
상기 하부 전극과 대면하도록 상기 처리 용기 내에 설치된 상부 전극과,
제 1 항 내지 제 11 항 중 어느 한 항에 기재된 전원 시스템을 구비하는 플라즈마 에칭 장치.A processing vessel,
A gas supply unit for supplying a process gas into the process vessel,
A mounting table for mounting a substrate to be processed, the mounting table comprising a lower electrode,
An upper electrode provided in the processing container so as to face the lower electrode,
12. A plasma etching apparatus comprising the power supply system according to any one of claims 1 to 11. 처리 용기 내에 설치된 하부 전극에의 플라즈마 생성용의 고주파 전력의 출력 및 상기 출력의 정지를 소정의 주파수로 교호로 반복하고, 상기 고주파 전력이 출력되고 있는 기간 내에, 상기 처리 용기 내에서 상기 하부 전극과 대면 배치된 상부 전극에 음의 제 1 직류 전압을 출력하고, 상기 고주파 전력의 출력이 정지되어 있는 기간 내에, 상기 제 1 직류 전압보다 절대값이 큰 음의 제 2 직류 전압을 상기 상부 전극에 출력하는 공정과,
상기 하부 전극에의 플라즈마 생성용의 고주파 전력의 출력 및 상기 출력의 정지를 상기 소정의 주파수로 교호로 반복하고, 상기 고주파 전력이 출력되고 있는 기간 및 상기 고주파 전력의 출력이 정지되어 있는 기간의 쌍방에서, 상기 상부 전극에 상기 제 1 직류 전압 및 상기 제 2 직류 전압 중 일방을 출력하는 공정을 포함하는 플라즈마 에칭 방법.
And a step of alternately repeating the output of the high-frequency power for plasma generation and the stop of the output to the lower electrode provided in the processing vessel alternately at a predetermined frequency, and in the period in which the high- And a negative second DC voltage having an absolute value larger than the first DC voltage is output to the upper electrode within a period in which the output of the high-frequency power is stopped, ;
Frequency power for generating the plasma and the stop of the output to the lower electrode are alternately repeated at the predetermined frequency so that a period during which the high-frequency power is output and a period during which the output of the high- And outputting one of the first DC voltage and the second DC voltage to the upper electrode.
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