KR20140112628A - 반도체 장치 및 그 제조 방법, 이 반도체 장치를 포함하는 마이크로 프로세서, 프로세서, 시스템, 데이터 저장 시스템 및 메모리 시스템 - Google Patents
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Abstract
본 기술은 터널배리어막과의 격자부정합을 최소화시킬 수 있는 자성막을 포함하는 가변저항소자와 이를 포함하는 반도체 장치 및 그 제조 방법을 제공한다. 본 기술에 따른 가변저항소자는 자성을 갖는 제1원소, 자성을 갖고 터널배리어막과의 격자부정합을 감소시키는 제2원소를 포함하는 제1 및 제2자성막; 및 상기 제1 및 제2자성막 사이에 개재된 마그네슘산화막을 포함하는 터널배리어막을 포함할 수 있다. 터널배리어막과 자성막의 격자부정합을 최소화시킴으로써 터널배리어막에 인가되는 압축응력을 완화시키고, 이로 인한 전자산란을 감소시키는 효과가 있다. 따라서, 면저항 및 TMR특성을 개선하는 효과가 있다.
Description
본 기술은 반도체 제조 기술에 관한 것으로, 보다 구체적으로는 가변저항소자 및 이를 포함하는 반도체 장치와 그의 제조 방법에 관한 것이다.
최근 전자기기의 소형화, 저전력화, 고성능화, 다양화 등에 따라, 컴퓨터, 휴대용 통신기기 등 다양한 전자기기에서 정보를 저장할 수 있는 반도체 장치가 요구되고 있으며, 이에 대한 연구가 진행되고 있다. 이러한 반도체 장치로는 인가되는 전압 또는 전류에 따라 서로 다른 저항 상태 사이에서 스위칭하는 특성을 이용하여 데이터를 저장하는 반도체 장치 예컨대, RRAM(Resistive Random Access Memory), PRAM(Phase-change Random Access Memory), FRAM(Ferroelectric Random Access Memory), MRAM(Magnetic Random Access Memory), 이-퓨즈(E-fuse) 등이 있다.
본 실시예는 터널배리어막과의 격자부정합을 최소화시킬 수 있는 자성막을 포함하는 가변저항소자와 이를 포함하는 반도체 장치 및 그 제조 방법을 제공한다.
본 발명의 실시예에 따른 가변저항소자는 니켈철 혼합물에 란탄족 원소가 합금된 제1 및 제2자성막; 및 상기 제1 및 제2자성막 사이에 개재된 터널배리어막을 포함할 수 있다.
본 발명의 실시예에 따른 반도체 장치는 스위칭 소자를 포함하는 기판 상에 형성되고 니켈철 혼합물에 란탄족 원소가 합금된 제1 및 제2자성막과 상기 제1 및 제2자성막 사이에 개재된 터널배리어막으로 구성된 가변저항소자; 및 상기 가변저항소자에 연결되는 도전라인을 포함할 수 있다.
본 발명의 실시예에 따른 가변저항소자 제조 방법은 기판 상에 니켈철 혼합물에 란탄족 원소가 합금된 제1자성막을 형성하는 단계; 상기 제1자성막 상에 터널배리어막을 형성하는 단계; 상기 터널배리어막 상에 제2자성막을 형성하는 단계; 및 상기 제2자성막, 터널배리어막 및 제1자성막을 패터닝하는 단계를 포함할 수 있다.
본 발명의 실시예에 따른 가변저항소자 제조 방법은 스위칭 소자를 포함하는 기판 상에 형성되고 니켈철 혼합물에 란탄족 원소가 합금된 제1 및 제2자성막과 상기 제1 및 제2자성막 사이에 개재된 터널배리어막으로 구성된 가변저항소자를 형성하는 단계; 및 상기 가변저항소자에 연결되는 도전라인을 형성하는 단계를 포함할 수 있다.
본 발명의 실시예에 따른 마이크로프로세서는, 외부로부터 명령을 포함하는 신호를 수신받아 상기 명령의 추출이나 해독, 입력이나 출력의 제어를 수행하는 제어부; 상기 제어부가 명령을 해독한 결과에 따라서 연산을 수행하는 연산부; 및 상기 연산을 수행하는 데이터, 상기 연산을 수행한 결과에 대응하는 데이터 및 상기 연산을 수행하는 데이터의 주소 중 하나 이상을 저장하는 기억부를 포함하고, 상기 기억부는 자성을 갖는 제1원소와 자성을 갖고 터널배리어막과의 격자부정합을 감소시키는 제2원소를 포함하는 제1 및 제2자성막과 상기 제1 및 제2자성막 사이에 개재된 마그네슘산화막을 포함하는 터널배리어막으로 구성된 가변저항소자를 포함할 수 있다.
본 발명의 실시예에 따른 프로세서는, 외부로부터 입력된 명령에 따라 데이터를 이용하여 상기 명령에 대응하는 연산을 수행하는 코어부; 상기 연산을 수행하는 데이터, 상기 연산을 수행한 결과에 대응하는 데이터 및 상기 연산을 수행하는 데이터의 주소 중 하나 이상을 저장하는 캐시 메모리부; 및 상기 코어부와 상기 캐시 메모리부 사이에 연결되고, 상기 코어부와 상기 캐시 메모리부 사이에 데이터를 전송하는 버스 인터페이스를 포함하고, 상기 캐시 메모리부는 자성을 갖는 제1원소와 자성을 갖고 터널배리어막과의 격자부정합을 감소시키는 제2원소를 포함하는 제1 및 제2자성막과 상기 제1 및 제2자성막 사이에 개재된 마그네슘산화막을 포함하는 터널배리어막으로 구성된 가변저항소자를 포함할 수 있다.
본 발명의 실시예에 따른 시스템은, 외부로부터 입력된 명령을 해석하고 상기 명령을 해석한 결과에 따라 정보의 연산을 제어하는 프로세서; 상기 명령을 해석하기 위한 프로그램, 상기 정보를 저장하기 위한 보조기억장치; 상기 프로그램을 실행할 때 상기 프로세서가 상기 프로그램 및 상기 정보를 이용해 상기 연산을 수행할 수 있도록 상기 보조기억장치로부터 상기 프로그램 및 상기 정보를 이동시켜 저장하는 주기억장치; 및 상기 프로세서, 상기 보조기억장치 및 상기 주기억장치 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스 장치를 포함하고, 상기 보조기억장치 및 상기 주기억장치 중 하나 이상은 자성을 갖는 제1원소와 자성을 갖고 터널배리어막과의 격자부정합을 감소시키는 제2원소를 포함하는 제1 및 제2자성막과 상기 제1 및 제2자성막 사이에 개재된 마그네슘산화막을 포함하는 터널배리어막으로 구성된 가변저항소자를 포함할 수 있다.
본 발명의 실시예에 따른 데이터 저장 시스템은, 데이터를 저장하며 공급되는 전원에 관계없이 저장된 데이터가 유지되는 저장 장치; 외부로부터 입력된 명령에 따라 상기 저장 장치의 데이터 입출력을 제어하는 컨트롤러; 상기 저장 장치와 외부 사이에 교환되는 데이터를 임시로 저장하는 임시 저장 장치; 및 상기 저장 장치, 상기 컨트롤러 및 상기 임시 저장 장치 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스를 포함하고, 상기 저장 장치 및 상기 임시 저장 장치 중 하나 이상은 자성을 갖는 제1원소와 자성을 갖고 터널배리어막과의 격자부정합을 감소시키는 제2원소를 포함하는 제1 및 제2자성막과 상기 제1 및 제2자성막 사이에 개재된 마그네슘산화막을 포함하는 터널배리어막으로 구성된 가변저항소자를 포함할 수 있다.
본 발명의 실시예에 따른 메모리 시스템은, 데이터를 저장하며 공급되는 전원에 관계없이 저장된 데이터가 유지되는 메모리; 외부로부터 입력된 명령에 따라 상기 저장 장치의 데이터 입출력을 제어하는 메모리 컨트롤러; 상기 저장 장치와 외부 사이에 교환되는 데이터를 버퍼링하기 위한 버퍼 메모리; 및 상기 저장 장치, 상기 메모리 컨트롤러 및 상기 버퍼 메모리 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스를 포함하고, 상기 메모리 및 상기 버퍼 메모리 중 하나 이상은 자성을 갖는 제1원소와 자성을 갖고 터널배리어막과의 격자부정합을 감소시키는 제2원소를 포함하는 제1 및 제2자성막과 상기 제1 및 제2자성막 사이에 개재된 마그네슘산화막을 포함하는 터널배리어막으로 구성된 가변저항소자를 포함할 수 있다.
본 기술은 터널배리어막과 자성막의 격자부정합을 최소화시킴으로써 터널배리어막에 인가되는 압축응력을 완화시키고, 이로 인한 전자산란을 감소시키는 효과가 있다. 따라서, 면저항 및 TMR특성을 개선하는 효과가 있다.
도 1은 본 발명의 일 실시예에 따른 가변저항소자를 나타내는 단면도이다.
도 2는 본 발명의 일 실시예에 따른 반도체 장치를 나타내는 단면도이다.
도 3은 본 발명의 일 실시예에 따른 반도체 장치 제조 방법을 나타내는 공정 단면도이다.
도 4 및 도 5는 비교예와 본 발명의 일 실시예에 따른 가변저항소자를 비교하기 위한 단면도 및 개념도이다.
도 6은 본 발명의 일 실시예에 따른 마이크로프로세서의 구성도이다.
도 7은 본 발명의 일 실시예에 따른 프로세서의 구성도이다.
도 8은 본 발명의 일 실시예에 따른 시스템의 구성도이다.
도 9는 본 발명의 일 실시예에 따른 데이터 저장 시스템의 구성도이다.
도 10은 본 발명의 일 실시예에 따른 메모리 시스템의 구성도이다.
도 2는 본 발명의 일 실시예에 따른 반도체 장치를 나타내는 단면도이다.
도 3은 본 발명의 일 실시예에 따른 반도체 장치 제조 방법을 나타내는 공정 단면도이다.
도 4 및 도 5는 비교예와 본 발명의 일 실시예에 따른 가변저항소자를 비교하기 위한 단면도 및 개념도이다.
도 6은 본 발명의 일 실시예에 따른 마이크로프로세서의 구성도이다.
도 7은 본 발명의 일 실시예에 따른 프로세서의 구성도이다.
도 8은 본 발명의 일 실시예에 따른 시스템의 구성도이다.
도 9는 본 발명의 일 실시예에 따른 데이터 저장 시스템의 구성도이다.
도 10은 본 발명의 일 실시예에 따른 메모리 시스템의 구성도이다.
이하에서는, 본 발명의 가장 바람직한 실시예가 설명된다. 도면에 있어서, 두께와 간격은 설명의 편의를 위하여 표현된 것이며, 실제 물리적 두께에 비해 과장되어 도시될 수 있다. 본 발명을 설명함에 있어서, 본 발명의 요지와 무관한 공지의 구성은 생략될 수 있다. 각 도면의 구성요소들에 참조 번호를 부가함에 있어서, 동일한 구성 요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다.
후술할 본 발명의 실시예는 장치 특성 향상시켜 집적화를 가속화시킬 수 있는 가변저항소자를 포함하는 반도체 장치 및 그 제조 방법을 제공한다. 일반적으로, 가변저항소자는 자성막과 자성막 사이에 개재된 터널배리어막의 적층구조를 포함하는데, 자성막과 터널배리어막 간의 격자부정합(Lattice Mismatch)에 의해 터널배리어막에 압축응력(compressive stress)이 인가되고, 이에 따라 전자산란(electron scattering)이 발생하여 면저항(resistance, RA) 증가 및 TMR(Tunnel Magnetoresistance) 감소 등의 문제가 발생하는 바, 본 발명의 실시예는 자성막과 터널배리어막 간의 격자부정합을 최소화시키고 면저항을 감소시킬 수 있는 가변저항소자를 포함하는 반도체 장치 및 그 제조 방법을 제공한다.
도 1은 본 발명의 일 실시예에 따른 가변저항소자를 나타내는 단면도이다.
도 1에 도시된 바와 같이, 가변저항소자(100)는 기판(11) 상에 형성되고, 제1자성막(12), 터널배리어막(13) 및 제2자성막(14)의 적층구조를 포함할 수 있다. 또한, 도시되지 않았으나 가변저항소자(100)에 바이어스를 인가하기 위한 전극을 포함할 수 있고, 각 자성막의 특성 개선을 위한 템플릿층, 결합층 및 인터페이스층을 더 포함할 수 있다. 기판(11)은 스위칭소자(미도시) 및 스위칭소자의 접합영역과 가변저항소자(100)를 연결하기 위한 콘택플러그(미도시)를 포함할 수 있다.
제1자성막(12), 터널배리어막(13) 및 제2자성막(14)의 적층구조를 포함하는 가변저항소자(100)를 자기터널접합(Magnetic Tunnel Junction, MTJ)소자라 지칭하기도 한다. 두 자성막(12, 14) 사이에 터널배리어막(13)이 개재된 가변저항소자(100)는 두 자성막(12, 14)의 자화 방향에 따라 서로 다른 저항 상태를 스위칭하는 특성을 가질 수 있다. 예컨대, 두 자성막(12, 14)의 자화 방향이 서로 동일한 경우(또는, 평행한 경우)에는 저저항 상태를 가질 수 있고, 두 자성막(12, 14)의 자화 방향이 서로 다른 경우(또는, 반평행한 경우)에는 고저항 상태를 가질 수 있다.
제1자성막(12) 및 제2자성막(14) 중 어느 하나는 자화 방향이 고정되는 고정 자성(pinned ferromagnetic)막일 수 있고, 나머지 하나는 가변저항소자(100)에 인가되는 전류의 방향에 따라 자화방향이 가변되는 자유 자성(Free ferromagnetic)막일 수 있다.
터널배리어막(13)은 유전체 물질을 포함할 수 있고, 예컨대 알루미늄산화막 또는 마그네슘산화막(MgO)을 포함할 수 있다.
제1자성막(12) 및 제2자성막(14)은 자성을 갖는 제1원소와 자성을 갖고 터널배리어막(13)과의 격자부정합을 감소시키는 제2원소를 포함할 수 있다. 즉, 제1원소와 제2원소 간의 격자상수와 터널배리어막(13)을 이루는 물질 간의 격자상수 차이를 최소화할 수 있는 제2원소를 포함할 수 있다.
또한, 제1 및 제2자성막(12, 14)은 막의 비저항을 감소시키기 위한 제3원소를 더 포함할 수 있다. 이때, 제1원소, 제2원소 및 제3원소는 각각 금속물질을 포함할 수 있다. 예컨대, 제1원소는 철(Fe)을 포함할 수 있고, 제2원소는 니켈(Ni)을 포함할 수 있고, 제3원소는 란탄족 원소를 포함할 수 있다. 즉, 제1자성막(12) 및 제2자성막(14)은 니켈철 혼합물에 란탄족 원소가 합금된 물질막을 포함할 수 있고, 예컨대 NiFeLa막을 포함할 수 있다. 그러나, 본 실시예는 이에 한정되지 않으며 터널배리어막(13)과의 격자부정합을 감소시키면서 막 내의 비저항 감소 및 강자성 특성 유지가 가능한 모든 물질의 막을 포함할 수 있다.
위와 같이, 제1 및 제2자성막(12, 14)을 자성을 갖는 제1원소와 자성을 갖고 터널배리어막(13)과의 격자부정합을 감소시키는 제2원소를 포함하는 물질로 형성함으로써 터널배리어막(13)과 격자부정합의 심화에 따른 전자산란(electron scattering)을 방지할 수 있고, 따라서 면저항 및 TMR특성을 개선할 수 있다. 더욱이, 제1 및 제2자성막(12, 14)에 비저항 감소를 위한 제3원소를 합금함으로써 비저항 측면에서 우수한 자성막의 형성이 가능하다.
터널배리어막(13)과 제1 및 제2자성막(12, 14) 간의 격자부정합에 대하여는 후속 도 5에서 자세히 설명하기로 한다.
도 2는 본 발명의 일 실시예에 따른 반도체 장치를 나타내는 단면도이다.
도 2에 도시된 바와 같이, 본 실시예에 따른 반도체 장치는 스위칭소자(미도시)를 포함하는 기판(21), 제1층간절연막(22), 제1층간절연막(22)을 관통하여 기판(21)에 연결되는 제1콘택플러그(23), 제1콘택플러그(23)에 연결되는 가변저항소자(200), 가변저항소자(200) 사이를 매립하는 제2층간절연막(29), 제2층간절연막(29) 상에 형성된 도전라인(31) 및 도전라인(31)과 가변저항소자(200)를 연결하는 제2콘택플러그(30)를 포함할 수 있다. 또한, 도시되지 않았으나 가변저항소자(200)에서 각 자성막의 특성 개선을 위한 템플릿층, 결합층 및 인터페이스층을 더 포함할 수 있다.
가변저항소자(200)는 제1전극(24), 제1자성막(25), 터널배리어막(26), 제2자성막(27) 및 제2전극(28)의 적층구조를 포함할 수 있다. 제1자성막(25), 터널배리어막(26) 및 제2자성막(27)은 도 1에 도시된 가변저항소자(100)와 동일한 구조를 포함할 수 있다. 터널배리어막(26)은 유전체 물질을 포함할 수 있고, 예컨대 알루미늄산화막 또는 마그네슘산화막(MgO)을 포함할 수 있다.
제1자성막(25) 및 제2자성막(27)은 자성을 갖는 제1원소와 자성을 갖고 터널배리어막(26)과의 격자부정합을 감소시키는 제2원소를 포함할 수 있다. 즉, 제1원소와 제2원소 간의 격자상수와 터널배리어막(26)을 이루는 물질 간의 격자상수 차이를 최소화할 수 있는 제2원소를 포함할 수 있다.
또한, 제1 및 제2자성막(25, 27)은 막의 비저항을 감소시키기 위한 제3원소를 더 포함할 수 있다. 이때, 제1원소, 제2원소 및 제3원소는 각각 금속물질을 포함할 수 있다. 예컨대, 제1원소는 철(Fe)을 포함할 수 있고, 제2원소는 니켈(Ni)을 포함할 수 있고, 제3원소는 란탄족 원소를 포함할 수 있다. 즉, 제1자성막(25) 및 제2자성막(27)은 니켈철 혼합물에 란탄족 원소가 합금된 물질막을 포함할 수 있고, 예컨대 NiFeLa막을 포함할 수 있다. 그러나, 본 실시예는 이에 한정되지 않으며 터널배리어막(26)과의 격자부정합을 감소시키면서 막 내의 비저항 감소 및 강자성 특성 유지가 가능한 모든 물질의 막을 포함할 수 있다.
위와 같이, 제1 및 제2자성막(25,27)을 자성을 갖는 제1원소와 자성을 갖고 터널배리어막(26)과의 격자부정합을 감소시키는 제2원소를 포함하는 물질로 형성함으로써 터널배리어막(26)과 격자부정합의 심화에 따른 전자산란(electron scattering)을 방지할 수 있고, 따라서 면저항 및 TMR특성을 개선할 수 있다. 더욱이, 제1 및 제2자성막(25, 27)에 비저항이 낮은 금속물질을 합금하여 면저항을 더욱 감소시킬 수 있다.
제1전극(24), 제2전극(28) 및 도전라인(31)은 금속성막을 포함할 수 있다.금속성막은 금속원소를 포함하는 도전막을 의미하며, 금속막, 금속산화막, 금속질화막, 금속산화질화막, 금속실리사이드막 등을 포함할 수 있다.
제1전극(24)은 가변저항소자(200)의 하부전극(Bottom Electrode)으로 작용할 수 있다. 제2전극(28)은 가변저항소자(200)의 상부전극(Top Electrode)으로 작용할 수 있고, 공정간 가변저항소자(200)의 하부층들을 보호하는 역할 및 이들의 패터닝을 위한 식각배리어 역할을 할 수 있다. 제2전극(28)은 도전라인(31)과의 콘택 불량을 방지할 수 있도록 충분한 두께로 형성할 수 있다.
본 실시예에 따른 반도체 장치는 요구되는 소정의 구조물 예컨대, 스위칭소자(switching element) 등이 형성된 기판(21), 기판(21) 상에 형성된 제1층간절연막(22) 및 제1층간절연막(22)을 관통하여 스위칭소자의 일단과 가변저항소자(200)를 전기적으로 연결하는 제1콘택플러그(23)를 더 포함할 수 있다. 가변저항소자(200)는 제1층간절연막(22) 상에 형성될 수 있다. 또한, 가변저항소자(200) 사이를 매립하는 제2층간절연막(29), 제2층간절연막(29) 상에 형성된 도전라인(31) 및 가변저항소자(200) 상부의 제2층간절연막(29)을 관통하여 가변저항소자(200)와 도전라인(31)을 전기적으로 연결하는 제2콘택플러그(30)를 더 포함할 수 있다.
스위칭소자는 복수의 단위셀을 구비한 반도체 장치에서 특정 단위셀을 선택하기 위한 것으로, 각각의 단위셀마다 배치될 수 있으며, 트랜지스터, 다이오드 등을 포함할 수 있다. 스위칭소자의 일단은 제1콘택플러그(23)와 전기적으로 연결될 수 있고, 타단은 도시되지 않은 배선 예컨대, 소스라인(Source line)과 전기적으로 연결될 수 있다.
제1콘택플러그(23) 및 제2콘택플러그(29)는 반도체막 또는 금속성막을 포함할 수 있으며, 제1콘택플러그(23) 및 제2콘택플러그(29)의 선폭(또는 면적)보다 가변저항소자(200)의 선폭이 더 클 수 있다.
위와 같이, 제1 및 제2자성막(25, 27)을 자성을 갖는 제1원소와 자성을 갖고 터널배리어막(26)과의 격자부정합을 감소시키는 제2원소를 포함하는 물질로 형성함으로써 터널배리어막(26)과 격자부정합의 심화에 따른 전자산란(electron scattering)을 방지할 수 있고, 따라서 면저항 및 TMR특성을 개선할 수 있다. 더욱이, 제1 및 제2자성막(25, 27)에 비저항 감소를 위한 제3원소를 합금함으로써 비저항 측면에서 우수한 자성막의 형성이 가능하다.
도 3a 내지 도 3d는 본 발명의 일 실시예에 따른 반도체 장치 제조 방법을 나타내는 공정 단면도이다.
도 3a에 도시된 바와 같이, 소정의 구조물 예컨대, 스위칭소자(미도시) 등이 형성된 기판(21)을 제공한다. 여기서, 스위칭 소자는 복수의 단위셀을 구비한 반도체 장치에서 특정 단위셀을 선택하기 위한 것으로, 트랜지스터, 다이오드 등을 포함할 수 있다. 스위칭소자의 일단은 후술하는 제1콘택플러그(23)와 전기적으로 연결될 수 있고, 타단은 도시하지 않은 배선 예컨대, 소스라인(Source Line)과 전기적으로 연결될 수 있다.
이어서, 기판(21) 상에 제1층간절연막(22)을 형성한다. 제1층간절연막(22)은 산화막, 질화막 및 산화질화막으로 이루어진 그룹 중에서 선택된 어느 하나의 단일막 또는 이들이 적층된 적층막으로 형성할 수 있다.
이어서, 제1층간절연막(22)을 관통하여 스위칭소자(미도시)의 일단에 전기적으로 연결되는 제1콘택플러그(23)를 형성한다. 제1콘택플러그(23)는 후속 공정을 통해 형성될 가변저항소자와 스위칭소자 사이를 전기적으로 연결하는 역할을 수행함과 동시에 가변저항소자에 대한 전극 예컨대, 하부전극으로 작용할 수 있다. 제1콘택플러그(23)는 반도체막 또는 금속성막으로 형성할 수 있다. 반도체막은 실리콘을 포함할 수 있다. 금속성막은 금속을 포함한 물질막으로 금속막, 금속산화막, 금속질화막, 금속산화질화막, 금속실리사이드막 등을 포함할 수 있다.
제1콘택플러그(23)는 제1층간절연막(22)을 선택적으로 식각하여 스위칭소자의 일단을 노출시키는 콘택홀을 형성한 후에 콘택홀을 갭필하도록 전면에 도전물질을 형성하고, 인접한 제1콘택플러그(23) 사이를 전기적으로 분리시키는 분리공정을 진행하는 일련의 공정과정을 통해 형성할 수 있다. 분리공정은 전면식각(예컨대, 에치백) 또는 화학적기계적연마(Chemical Mechanical Polishing) 공정을 사용하여 제1층간절연막(22)이 노출될 때까지 전면에 형성된 도전물질을 식각(또는 연마)하는 방법으로 진행할 수 있다.
도 3b에 도시된 바와 같이, 제1콘택플러그(23)를 포함한 제1층간절연막(22) 상에 도전막(24A)을 형성한다. 도전막(24A)은 후속 공정을 통해 형성될 가변저항소자의 제1전극 즉, 하부전극으로 작용하며, 금속성막으로 형성할 수 있다.
이어서, 도전막(24A) 상에 제1자성막(25A), 터널배리어막(26A) 및 제2자성막(27A)을 적층한다.
두 자성막(25A, 27A) 사이에 개재된 터널배리어막(26A)은 유전체 물질을 포함할 수 있고, 금속산화막을 포함할 수 있다. 터널배리어막(26A)은 예컨대 알루미늄산화막 또는 마그네슘산화막(MgO)을 포함할 수 있다. 터널배리어막(26A)은 물리적기상증착법(Physical Vapor Deposition) 또는 원자층증착법(Atomic Layer Deposition)으로 형성할 수 있다. 물리적기상증착법은 예컨대, RF 스퍼터링 또는 반응 스퍼터링(reactive sputtering) 등을 포함할 수 있다.
제1자성막(25A) 및 제2자성막(27A)은 자성을 갖는 제1원소와 자성을 갖고 터널배리어막(26A)과의 격자부정합을 감소시키는 제2원소를 포함할 수 있다. 즉, 제1원소와 제2원소 간의 격자상수와 터널배리어막(26A)을 이루는 물질 간의 격자상수 차이를 최소화할 수 있는 제2원소를 포함할 수 있다.
또한, 제1 및 제2자성막(25A, 27A)은 막의 비저항을 감소시키기 위한 제3원소를 더 포함할 수 있다. 이때, 제1원소, 제2원소 및 제3원소는 각각 금속물질을 포함할 수 있다. 예컨대, 제1원소는 철(Fe)을 포함할 수 있고, 제2원소는 니켈(Ni)을 포함할 수 있고, 제3원소는 란탄족 원소를 포함할 수 있다. 즉, 제1자성막(25) 및 제2자성막(27A)은 니켈철 혼합물에 란탄족 원소가 합금된 물질막을 포함할 수 있고, 예컨대 NiFeLa막을 포함할 수 있다. 그러나, 본 실시예는 이에 한정되지 않으며 터널배리어막(26A)과의 격자부정합을 감소시키면서 막 내의 비저항 감소 및 강자성 특성 유지가 가능한 모든 물질의 막을 포함할 수 있다.
제1 및 제2자성막(25A, 27A)은 물리적기상증착법(Physical Vapor Deposition)을 이용하여 인시튜(In-situ)로 형성할 수 있다. 특히, 제1 및 제2자성막(25A, 27A) 형성시 막 내 구성원소의 조성을 변화시켜 격자상수를 조절하는 것이 가능하며, 이에 따라 터널배리어막(26A)과의 격자부정합 감소가 더욱 유리하다.
이어서, 제2자성막(27A) 상에 제2전극(28)을 형성한다. 제2전극(28)은 제2자성막(27A) 상에 도전막을 형성하고, 마스크패턴을 이용하여 패터닝할 수 있으며, 이를 위한 식각공정은 건식식각으로 진행할 수 있다.
제2전극(28)은 후속 공정을 통해 형성될 가변저항소자의 상부전극으로 작용하며, 금속성막으로 형성할 수 있다. 또한, 제2전극(28)은 가변저항소자를 형성하기 위한 식각배리어로 작용할 수 있다.
위와 같이, 제1 및 제2자성막(25A,27A)을 자성을 갖는 제1원소와 자성을 갖고 터널배리어막(26A)과의 격자부정합을 감소시키는 제2원소를 포함하는 물질로 형성함으로써 터널배리어막(26A)과 격자부정합의 심화에 따른 전자산란(electron scattering)을 방지할 수 있고, 따라서 후속 공정을 통해 형성될 가변저항소자의 면저항 및 TMR특성을 개선할 수 있다. 더욱이, 제1 및 제2자성막(25A, 27A)에 비저항이 낮은 금속물질을 합금하여 후속 공정을 통해 형성될 가변저항소자의 면저항을 더욱 감소시킬 수 있다.
도 3c에 도시된 바와 같이, 제2전극(28)을 식각배리어로 제2자성막(27A, 도 3b 참조), 터널배리어막(26A), 제1자성막(25A) 및 도전막(24A)을 순차적으로 식각한다. 본 실시예에서는 제2전극(28)을 식각배리어로 사용하고 있으나, 제2전극(28)을 형성하기 위한 마스크패턴을 제거하지 않고 가변저항소자를 형성하기 위한 식각배리어로 사용할 수 있다.
이로써, 제1전극(24), 제1자성막(25), 터널배리어막(26), 제2자성막(27) 및 제2전극(28)이 적층된 구조의 가변저항소자(200)를 형성할 수 있다. 가변저항소자(200)는 후속 공정을 통해 형성될 도전라인이 연장될 방향으로 연장된 라인형(Line Type)으로 형성하거나, 또는 도전라인이 연장될 방향으로 복수개의 필라형(Pilla Type) 가변저항소자(20)가 일정 간격으로 이격되어 배치된 형태로 형성할 수도 있다. 또한, 가변저항소자(200)는 제1콘택플러그(23)를 덮는 선폭(또는 면적)을 갖도록 형성할 수 있다.
도시되지 않았으나, 후속 공정으로 가변저항소자(200)의 측벽에 스페이서를 형성할 수 있다.
도 3d에 도시된 바와 같이, 제1층간절연막(22) 상에 제2층간절연막(29)을 형성한다. 제2층간절연막(29)은 가변저항소자(200) 사이를 매립하기 충분한 두께로 형성할 수 있다. 예컨대, 제2층간절연막(29)은 가변저항소자(200)의 상부면보다 높은 표면두께를 갖도록 형성하고 있다. 제2층간절연막(29)은 제1층간절연막(22)과 동일한 물질로 형성할 수 있다. 제2층간절연막(29)은 예컨대, 산화막, 질화막 및 산화질화막으로 이루어진 그룹으로부터 선택된 어느 하나의 단일막 또는 이들이 적층된 적층막으로 형성할 수 있다.
이어서, 가변저항소자(200) 상부의 제2층간절연막(29)을 관통하여 가변저항소자(200)에 전기적으로 연결되는 제2콘택플러그(30)를 형성한다. 제2콘택플러그(30)는 후속 공정을 통해 형성될 도전라인과 가변저항소자(200) 사이를 전기적으로 연결하는 역할을 수행함과 동시에 가변저항소자에 대한 전극 예컨대, 상부전극으로 작용할 수 있다. 제2콘택플러그(30)는 반도체막 또는 금속성막으로 형성할 수 있다. 반도체막은 실리콘막을 포함할 수 있다. 금속성막은 금속을 포함한 물질막으로 금속막, 금속사노하막, 금속질화막, 금속산화질화막, 금속실리사이드 등을 포함할 수 있다.
제2콘택플러그(30)는 제2층간절연막(29)을 선택적으로 식각하여 가변저항소자(200)의 일단을 노출시키는 콘택홀을 형성한 후에 콘택홀을 갭필하도록 전면에 도전물질을 형성하고, 인접한 제2콘택플러그(30) 사이를 전기적으로 분리시키는 분리공정으로 진행하는 일련의 공정과정을 통해 형성할 수 있다. 분리공정은 전면식각(예컨대, 에치백) 또는 화학적기계적연마(CMP) 공정을 사용하여 제2층간절연막(29)이 노출될 때까지 전면에 형성된 도전물질을 식각(또는 연마)하는 방법으로 진행할 수 있다.
이어서, 제2층간절연막(29) 상에 도전라인(31)을 형성한다. 도전라인(31)은 제2콘택플러그(30)에 연결되고, 제2콘택플러그(30)를 통해 가변저항소자(200)와 전기적으로 연결된다.
도 4 및 도 5는 비교예와 본 발명의 일 실시예에 따른 가변저항소자를 비교하기 위한 단면도 및 개념도이다. 각각 도 4a 및 도 5a는 단면도이고, 도 4b 및 도 5b는 개념도이다. 비교예 및 본 실시예는 비교를 위한 예시된 한정적 구성으로, 본 실시예는 이에 한정되지 않으며 터널배리어막과의 격자부정합을 최소화시킬 수 있는 가변저항소자의 모든 자성막 구성을 포함할 수 있다.
도 4a 및 도 4b에 도시된 바와 같이, 비교예는 자성막으로 CoFeB막을 적용하고 있고, 터널배리어막으로 마그네슘산화막(MgO)을 적용하고 있다. 이때, 자성막으로 적용되는 CoFeB에서 Co-Fe의 격자상수는 0.21nm로, 마그네슘산화막의 격자상수인 0.42nm의 50％ 수준이 되어 격자부정합이 매우 크다. 이러한 격자부정합의 심화는 개념도에 나타나는 바와 같이 터널배리어막에 압축응력(Compressive stress)을 인가하여 전자산란(electron scattering)을 발생시키고, 따라서 면저항 증가 및 TMR 감소 등의 문제점이 있다.
도 5a 및 도 5b에 도시된 바와 같이, 본 발명의 일 실시예로 자성막을 NiFeLa막을 적용하는 경우, Ni-Fe의 격자상수는 0.34nm로, 비교예에 비해 터널배리어막과의 격자부정합이 50％수준으로 감소한다. 이러한 격자부정합의 감소는 개념도에 나타나는 바와같이 터널배리어막에 인가되는 압축응력을 감소시키고, 압축응력에 의해 발생하는 전자산란 역시 감소시켜, 면저항 감소 및 TMR 증가의 효과를 얻을 수 있다. 더욱이, 각 자성막의 구성원소에서 니켈(Ni)이 코발트(Co)보다 비저항이 낮고, 금속원소인 란탄(La)이 비금속원소인 보론(B)보다 비저항이 매우 낮으므로 면저항 감소 효과가 더욱 개선된다. 또한, 란탄의 경우 보론과 달리 확산(diffusion)이 발생하지 않으므로, 상하부에 인접해 있는 층의 특성 변화가 없어 TMR 특성을 더욱 개선할 수 있다. 본 실시예에서는 NiFeLa막을 도시하고 있으나, 이에 한정되지 않으며, 막 내의 비저항 감소를 위한 금속원소 예컨대, 란탄족 원소를 모두 포함할 수 있다.
도 6은 본 발명의 일 실시예에 따른 마이크로프로세서(1000)의 구성도이다.
도 6에 도시된 바와 같이, 마이크로프로세서(Micro Processor Unit, 1000)는 다양한 외부 장치로부터 데이터를 받아서 처리한 후 그 결과를 외부 장치로 보내는 일련의 과정을 제어하고 조정하는 일을 수행할 수 있으며 기억부(1010), 연산부(1020) 및 제어부(1030)를 포함할 수 있다. 마이크로프로세서(1000)는 중앙 처리 장치(Central Processing Unit; CPU), 그래픽 처리 장치(Graphic Processing Unit; GPU), 디지털 신호 처리 장치(Digital Signal Processor; DSP), 어플리케이션 프로세서(Application Processor; AP) 등 각종 처리장치 일 수 있다.
기억부(1010)는 프로세서 레지스터(Processor register) 또는 레지스터(Register)로 마이크로프로세서(1000) 내에서 데이터를 저장하는 부분으로 데이터 레지스터, 주소 레지스터 및 부동 소수점 레지스터를 포함할 수 있으며 이외에 다양한 레지스터를 포함할 수 있다. 기억부(1010)는 연산부(1020)에서 연산을 수행하는 데이터나 수행결과 데이터, 수행을 위한 데이터가 저장되어 있는 주소를 일시적으로 저장하는 역할을 수행할 수 있다.
기억부(1010)는 전술한 반도체 장치의 실시예들 중 하나를 포함할 수 있다. 전술한 실시예에 따른 반도체 장치를 포함한 기억부(1010)는 자성을 갖는 제1원소와 자성을 갖고 터널배리어막과의 격자부정합을 감소시키는 제2원소를 포함하는 제1 및 제2자성막과 제1 및 제2자성막 사이에 개재된 터널배리어막을 포함하는 가변저항소자를 포함할 수 있다. 특히, 제1 및 제2자성막은 제1원소와 제2원소 간의 격자상수와 터널배리어막을 이루는 물질 간의 격자상수 차이를 최소화할 수 있는 제2원소를 포함할 수 있다. 또한, 제1 및 제2자성막은 막의 비저항을 감소시키기 위한 제3원소를 더 포함할 수 있다. 이때, 제1원소, 제2원소 및 제3원소는 각각 금속물질을 포함할 수 있다. 터널배리어막은 유전체 물질을 포함할 수 있고, 예컨대 마그네슘산화막(MgO)을 포함할 수 있다.
위와 같이, 제1 및 제2자성막을 자성을 갖는 제1원소와 자성을 갖고 터널배리어막과의 격자부정합을 감소시키는 제2원소를 포함하는 물질로 형성함으로써 터널배리어막과 격자부정합의 심화에 따른 전자산란(electron scattering)을 방지할 수 있고, 따라서 면저항 및 TMR특성을 개선할 수 있다. 더욱이, 제1 및 제2자성막에 비저항 감소를 위한 제3원소를 합금함으로써 비저항 측면에서 우수한 자성막의 형성이 가능하다. 이를 통해, 기억부(1010) 및 기억부(1010)를 포함하는 마이크로프로세서(1000)의 동작 특성을 향상시킬 수 있으므로 마이크로프로세서(1000)의 고성능화가 가능하다.
연산부(1020)는 마이크로프로세서(1000)의 내부에서 연산을 수행하는 부분으로 제어부(1030)가 명령을 해독한 결과에 따라서 여러 가지 사칙 연산 또는 논리 연산을 수행한다. 연산부(1020)는 하나 이상의 산술 논리 연산 장치(Arithmetic and Logic Unit; ALU)를 포함할 수 있다.
제어부(1030)는 기억부(1010)나 연산부(1020) 및 마이크로프로세서(1000) 외부 장치로부터의 신호를 수신 받아 명령의 추출이나 해독, 입력이나 출력의 제어 등을 하고, 프로그램으로 나타내어진 처리를 실행한다.
본 실시예에 따른 마이크로프로세서(1000)는 기억부(1010) 이외에 외부 장치로부터 입력되거나 외부 장치로 출력할 데이터를 임시 저장할 수 있는 캐시 메모리부(1040)를 추가로 포함할 수 있으며, 이 경우 버스 인터페이스(1050)를 통해 기억부(1010), 연산부(1020) 및 제어부(1030)와 데이터를 주고 받을 수 있다.
도 7은 본 발명의 일 실시예에 따른 프로세서(1100)의 구성도이다.
도 7에 도시된 바와 같이, 프로세서(1100)는 다양한 외부 장치로부터 데이터를 받아서 처리한 후 그 결과를 외부 장치로 보내는 일련의 과정을 제어하고 조정하는 일을 수행하는 마이크로프로세서 이외의 다양한 기능을 포함하여 성능 향상 및 다기능을 구현할 수 있으며 코어부(1110), 캐시 메모리부(1120) 및 버스 인터페이스(1130)를 포함할 수 있다. 본 실시예의 코어부(1110)는 외부 장치로부터 입력된 데이터를 산술 논리 연산하는 부분으로 기억부(1111), 연산부(1112), 제어부(1113)를 포함할 수 있다. 프로세서(1100)는 멀티 코어 프로세서(Multi Core Processor), 그래픽 처리 장치(Graphic Processing Unit; GPU), 어플리케이션 프로세서(Application Processor; AP) 등 각종 시스템 온 칩(System on Chip; SoC)일 수 있다.
기억부(1111)는 프로세서 레지스터(Processor register) 또는 레지스터(Register)로 프로세서(1100) 내에서 데이터를 저장하는 부분으로 데이터 레지스터, 주소 레지스터 및 부동 소수점 레지스터를 포함할 수 있으며 이외에 다양한 레지스터를 포함할 수 있다. 기억부(1111)는 연산부(1112)에서 연산을 수행하는 데이터나 수행결과 데이터, 수행을 위한 데이터가 저장되어 있는 주소를 일시적으로 저장하는 역할을 수행할 수 있다. 연산부(1112)는 프로세서(1100)의 내부에서 연산을 수행하는 부분으로 제어부(1113)가 명령을 해독한 결과에 따라서 여러 가지 사칙 연산 또는 논리 연산을 수행한다. 연산부(1112)는 하나 이상의 산술 놀리 연산 장치(Arithmetic and Logic Unit; ALU)를 포함할 수 있다. 제어부(1113)는 기억부(1111)나 연산부(1112) 및 프로세서(1100) 외부 장치로부터의 신호를 수신 받아 명령의 추출이나 해독, 입력이나 출력의 제어 등을 하고, 프로그램으로 나타내어진 처리를 실행한다.
캐시 메모리부(1120)는 고속으로 동작하는 코어부(1110)와는 달리 저속의 외부 장치의 데이터 처리 속도 차이를 보완하기 위해 임시로 데이터를 저장하는 부분으로 1차 저장부(1121), 2차 저장부(1122) 및 3차 저장부(1123)를 포함할 수 있다. 일반적으로 캐시 메모리부(1120)는 1차, 2차 저장부(1121, 1122)를 포함하며 고용량이 필요할 경우 3차 저장부(1123)를 포함할 수 있으며, 필요시 더 많은 저장부를 포함할 수 있다. 즉 캐시 메모리부(1120)가 포함하는 저장부의 개수는 설계에 따라 달라질 수 있다. 여기서, 1차, 2차, 3차 저장부(1121, 1122, 1123)의 데이터 저장 및 판별하는 처리 속도는 같을 수도 있고 다를 수도 있다. 각 저장부의 처리 속도가 다른 경우, 1차 저장부의 속도가 제일 빠를 수 있다. 캐시 메모리부의 1차 저장부(1121), 2차 저장부(1122) 및 3차 저장부(1123) 중 어느 하나 이상의 저장부는 전술한 반도체 장치의 실시예들 중 하나를 포함할 수 있다. 전술한 실시예에 따른 반도체 장치를 포함한 캐시 메모리부(1120)는 자성을 갖는 제1원소와 자성을 갖고 터널배리어막과의 격자부정합을 감소시키는 제2원소를 포함하는 제1 및 제2자성막과 제1 및 제2자성막 사이에 개재된 터널배리어막을 포함하는 가변저항소자를 포함할 수 있다. 특히, 제1 및 제2자성막은 제1원소와 제2원소 간의 격자상수와 터널배리어막을 이루는 물질 간의 격자상수 차이를 최소화할 수 있는 제2원소를 포함할 수 있다. 또한, 제1 및 제2자성막은 막의 비저항을 감소시키기 위한 제3원소를 더 포함할 수 있다. 이때, 제1원소, 제2원소 및 제3원소는 각각 금속물질을 포함할 수 있다. 터널배리어막은 유전체 물질을 포함할 수 있고, 예컨대 마그네슘산화막(MgO)을 포함할 수 있다.
위와 같이, 제1 및 제2자성막을 자성을 갖는 제1원소와 자성을 갖고 터널배리어막과의 격자부정합을 감소시키는 제2원소를 포함하는 물질로 형성함으로써 터널배리어막과 격자부정합의 심화에 따른 전자산란(electron scattering)을 방지할 수 있고, 따라서 면저항 및 TMR특성을 개선할 수 있다. 더욱이, 제1 및 제2자성막에 비저항 감소를 위한 제3원소를 합금함으로써 비저항 측면에서 우수한 자성막의 형성이 가능하다. 이를 통해, 캐시 메모리부(1120) 및 캐시 메모리부(1120)를 포함하는 프로세서(1100)의 동작 특성을 향상시킬 수 있으므로, 마이크로 프로세서(1000)의 고성능화가 가능하다. 도 7에는 1차, 2차, 3차 저장부(1121, 1122, 1123)가 모두 캐시 메모리부(1120)의 내부에 구성된 경우를 도시하였으나 캐시 메모리부(1120)의 1차, 2차, 3차 저장부(1121, 1122, 1123)는 모두 코어부(1110)의 외부에 구성될 수 있으며, 코어부(1110)와 외부 장치간의 처리 속도 차이를 보완할 수 있다. 또한, 캐시 메모리부(1120)의 1차 저장부(1121)는 코어부(1110)의 내부에 위치할 수 있으며 2차 저장부(1122) 및 3차 저장부(1123)는 코어부(1110)의 외부에 구성하여 처리 속도 보완을 위한 기능을 좀 더 강화시킬 수 있다.
버스 인터페이스(1130)는 코어부(1110)와 캐시 메모리부(1120)를 연결하여 데이터를 효율적으로 전송할 수 있게 해주는 부분이다.
본 실시예에 따른 프로세서(1100)는 다수의 코어부(1110)를 포함할 수 있으며 다수의 코어부(1110)가 캐시 메모리부(1120)를 공유할 수 있다. 다수의 코어부(1110)와 캐시 메모리부(1120)는 버스 인터페이스(1430)를 통해 연결될 수 있다. 다수의 코어부(1110)는 모두 상술한 코어부의 구성과 동일하게 구성될 수 있다. 다수의 코어부(1110)를 포함할 경우, 캐시 메모리부(1120)의 1차 저장부(1121)는 다수의 코어부(1110)의 개수에 대응하여 각각의 코어부(1110) 내에 구성되고 2차 저장부(1122)와 3차 저장부(1123)는 하나로 다수의 코어부(1110)의 외부에 버스 인터페이스(1130)를 통해 공유되도록 구성될 수 있다. 여기서, 1차 저장부(1121)의 처리 속도가 2차, 3차 저장부(1122, 1123)의 처리 속도보다 빠를 수 있다.
본 실시예에 따른 프로세서(1100)는 데이터를 저장하는 임베디드(Embedded) 메모리부(1140), 외부 장치와 유선 또는 무선으로 데이터를 송수신 할 수 있는 통신모듈부(1150), 외부 기억 장치를 구동하는 메모리 컨트롤부(1160), 외부 인터페이스 장치에 프로세서(1100)에서 처리된 데이터나 외부 입력장치에서 입력된 데이터를 가공하고 출력하는 미디어처리부(1170)를 추가로 포함할 수 있으며, 이 이외에도 다수의 모듈을 포함할 수 있다. 이 경우 추가된 다수의 모듈들은 버스 인터페이스(1130)를 통해 코어부(1110), 캐시 메모리부(1120) 및 상호간 데이터를 주고 받을 수 있다.
여기서 임베디드 메모리부(1140)는 휘발성 메모리뿐만 아니라 비휘발성 메모리를 포함할 수 있다. 휘발성 메모리는 DRAM(Dynamic Random Access Memory), Moblie DRAM, SRAM(Static Random Access Memory) 등을 포함할 수 있으며, 비휘발성 메모리는 ROM(Read Only Memory), Nor Flash Memory, NAND Flash Memory, 상변환 메모리(Phase Change Random Access Memory; PRAM), 저항 메모리(Resistive Random Access Memory;RRAM), 스핀 주입 메모리(Spin Transfer Torque Random Access Memory; STTRAM), 자기메모리(Magnetic Random Access Memory; MRAM) 등을 포함할 수 있다.
통신모듈부(1150)는 유선 네트워크와 연결할 수 있는 모듈과 무선 네트워크와 연결할 수 있는 모듈을 모두 포함할 수 있다. 유선 네트워크 모듈은 유선랜(Local Area Network; LAN), 유에스비(Universal Serial Bus; USB), 이더넷(Ethernet), 전력선통신(Power Line Communication; PLC) 등을 포함할 수 있으며, 무선 네트워크 모듈은 적외선 통신(Infrared Data Association; IrDA), 코드 분할 다중 접속(Code Division Multiple Access; CDMA), 시분할 다중 접속(Time Division Multiple Access; TDMA), 주파수 분할 다중 접속(Frequency Division Multiple Access; FDMA), 무선랜(Wireless LAN), 지그비(Zigbee), 유비쿼터스 센서 네트워크(Ubiquitous Sensor Network; USN), 블루투스(Bluetooth), RFID(Radio Frequency IDentification), 롱텀에볼루션(Long Term Evolution; LTE), 근거리 무선통신(Near Field Communication; NFC), 광대역 무선 인터넷(Wireless Broadband Internet; Wibro), 고속 하향 패킷 접속(High Speed Downlink Packet Access; HSDPA), 광대역 코드 분할 다중 접속(Wideband CDMA; WCDMA), 초광대역 통신(Ultra WideBand; UWB) 등을 포함할 수 있다.
메모리 컨트롤부(1160)는 프로세서(1100)와 서로 다른 통신 규격에 따라 동작하는 외부 저장 장치 사이에 전송되는 데이터를 관리하기 위한 것으로 각종 메모리 컨트롤러, IDE(Integrated Device Electronics), SATA(Serial Advanced Technology Attachment), SCSI(Small Computer System Interface), RAID(Redundant Array of Independent Disks), SSD(Solid State Disk), eSATA(External SATA), PCMCIA(Personal Computer Memory Card International Association), USB(Universal Serial Bus), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등을 제어하는 컨트롤러를 포함 할 수 있다.
미디어처리부(1170)는 프로세서(1100)에서 처리된 데이터나 외부 입력장치에서 입력된 데이터를 가공하여 영상, 음성 및 기타 형태로 전달되도록 외부 인터페이스 장치로 출력하는 그래픽 처리 장치(Graphics Processing Unit; GPU), 디지털 신호 처리 장치(Digital Signal Processor; DSP), 고선명 오디오(High Definition Audio; HD Audio), 고선명 멀티미디어 인터페이스(High Definition Multimedia Interface; HDMI) 컨트롤러 등을 포함할 수 있다.
도 8은 본 발명의 일 실시예에 따른 시스템(1200)의 구성도이다.
도 8에 도시된 바와 같이, 시스템(1200)은 데이터를 처리하는 장치로 데이터에 대하여 일련의 조작을 행하기 위해 입력, 처리, 출력, 통신, 저장 등을 수행할 수 있으며 프로세서(1210), 주기억 장치(1220), 보조기억 장치(1230), 인터페이스 장치(1240)를 포함할 수 있다. 본 실시예의 시스템은 컴퓨터(Computer), 서버(Server), PDA(Personal Digital Assistant), 휴대용 컴퓨터(Portable Computer), 웹 타블렛(Web Tablet), 무선 폰(Wireless Phone), 모바일 폰(Mobile Phone), 스마트 폰(Smart Phone), 디지털 뮤직 플레이어(Digital Music Player), PMP(Portable Multimedia Player), 카메라(Camera), 위성항법장치(Global Positioning System; GPS), 비디오 카메라(Video Camera), 음성 녹음기(Voice Recorder), 텔레매틱스(Telematics), AV시스템(Audio Visual System), 스마트 텔레비전(Smart Television) 등 프로세스를 사용하여 동작하는 각종 전자 시스템일 수 있다.
프로세서(1210)는 입력된 명령어의 해석과 시스템에 저장된 자료의 연산, 비교 등의 처리를 제어하는 시스템의 핵심적인 구성으로 마이크로프로세서(Micro Processor Unit; MPU), 중앙 처리 장치(Central Processing Unit; CPU), 싱글/멀티 코어 프로세서(Single/Multi Core Processor), 그래픽 처리 장치(Graphic Processing Unit; GPU), 어플리케이션 프로세서(Application Processor; AP), 디지털 신호 처리 장치(Digital Signal Processor; DSP) 등으로 구성할 일 수 있다.
주기억장치(1220)는 프로그램이 실행될 때 보조기억장치(1230)로부터 프로그램이나 자료를 이동시켜 실행시킬 수 있는 기억장소로 전원이 끊어져도 기억된 내용이 보존되며 전술한 실시예에 따른 반도체 장치를 포함할 수 있다. 주기억장치는 자성을 갖는 제1원소와 자성을 갖고 터널배리어막과의 격자부정합을 감소시키는 제2원소를 포함하는 제1 및 제2자성막과 제1 및 제2자성막 사이에 개재된 터널배리어막을 포함하는 가변저항소자를 포함할 수 있다. 특히, 제1 및 제2자성막은 제1원소와 제2원소 간의 격자상수와 터널배리어막을 이루는 물질 간의 격자상수 차이를 최소화할 수 있는 제2원소를 포함할 수 있다. 또한, 제1 및 제2자성막은 막의 비저항을 감소시키기 위한 제3원소를 더 포함할 수 있다. 이때, 제1원소, 제2원소 및 제3원소는 각각 금속물질을 포함할 수 있다. 터널배리어막은 유전체 물질을 포함할 수 있고, 예컨대 마그네슘산화막(MgO)을 포함할 수 있다.
위와 같이, 제1 및 제2자성막을 자성을 갖는 제1원소와 자성을 갖고 터널배리어막과의 격자부정합을 감소시키는 제2원소를 포함하는 물질로 형성함으로써 터널배리어막과 격자부정합의 심화에 따른 전자산란(electron scattering)을 방지할 수 있고, 따라서 면저항 및 TMR특성을 개선할 수 있다. 더욱이, 제1 및 제2자성막에 비저항 감소를 위한 제3원소를 합금함으로써 비저항 측면에서 우수한 자성막의 형성이 가능하다. 이를 통해, 주기억장치(1220) 및 주기억장치(1220)를 포함하는 시스템(1200)의 동작특성을 향상시킬 수 있으므로 시스템(1200)의 고성능화가 가능하다. 더불어, 주기억장치(1220)는 전원이 꺼지면 모든 내용이 지워지는 휘발성 메모리 타입의 에스램(Static Random Access Memory; SRAM), 디램(Dynamic Random Access Memory) 등을 더 포함 할 수 있다. 이와는 다르게, 주기억장치(1220)는 본 발명의 실시예에 따른 반도체 장치를 포함하지 않고 전원이 꺼지면 모든 내용이 지워지는 휘발성 메모리 타입의 에스램(Static Random Access Memory; SRAM), 디램(Dynamic Random Access Memory) 등을 포함 할 수 있다.
보조기억장치(1230)는 프로그램 코드나 데이터를 보관하기 위한 기억장치를 말한다. 주기억장치(1220)보다 속도는 느리지만 많은 자료를 보관할 수 있으며 전술한 실시예에 따른 반도체 장치를 포함할 수 있다. 보조기억장치는 자성을 갖는 제1원소와 자성을 갖고 터널배리어막과의 격자부정합을 감소시키는 제2원소를 포함하는 제1 및 제2자성막과 제1 및 제2자성막 사이에 개재된 터널배리어막을 포함하는 가변저항소자를 포함할 수 있다. 특히, 제1 및 제2자성막은 제1원소와 제2원소 간의 격자상수와 터널배리어막을 이루는 물질 간의 격자상수 차이를 최소화할 수 있는 제2원소를 포함할 수 있다. 또한, 제1 및 제2자성막은 막의 비저항을 감소시키기 위한 제3원소를 더 포함할 수 있다. 이때, 제1원소, 제2원소 및 제3원소는 각각 금속물질을 포함할 수 있다. 터널배리어막은 유전체 물질을 포함할 수 있고, 예컨대 마그네슘산화막(MgO)을 포함할 수 있다.
위와 같이, 제1 및 제2자성막을 자성을 갖는 제1원소와 자성을 갖고 터널배리어막과의 격자부정합을 감소시키는 제2원소를 포함하는 물질로 형성함으로써 터널배리어막과 격자부정합의 심화에 따른 전자산란(electron scattering)을 방지할 수 있고, 따라서 면저항 및 TMR특성을 개선할 수 있다. 더욱이, 제1 및 제2자성막에 비저항 감소를 위한 제3원소를 합금함으로써 비저항 측면에서 우수한 자성막의 형성이 가능하다. 이를 통해, 보조기억장치(1230) 및 보조기억장치(1230)를 포함하는 시스템(1200)의 동작 특성을 향상시킬 수 있으므로 시스템(1200)의 고성능화가 가능하다. 더불어, 보조기억장치(1230)는 자기를 이용한 자기테이프, 자기디스크, 빛을 이용한 레이져 디스크, 이들 둘을 이용한 광자기디스크, 고상 디스크(Solid State Disk; SSD), USB메모리(Universal Serial Bus Memory; USB Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등의 데이터 저장 시스템(도 13의 1300 참조)을 더 포함할 수 있다. 이와는 다르게, 보조기억장치(1230)는 전술한 실시예의 반도체 장치를 포함하지 않고 자기를 이용한 자기테이프, 자기디스크, 빛을 이용한 레이져 디스크, 이들 둘을 이용한 광자기디스크, 고상 디스크(Solid State Disk; SSD), USB메모리(Universal Serial Bus Memory; USB Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등의 데이터 저장 시스템(도 13의 1300 참조)들을 포함할 수 있다.
인터페이스 장치(1240)는 본 실시예의 시스템과 외부 장치의 명령 및 데이터 등을 교환하기 위한 것일 수 있으며, 키패드(keypad), 키보드(keyboard), 마우스(Mouse), 스피커(Speaker), 마이크(Mike), 표시장치(Display), 각종 휴먼 인터페이스 장치(Human Interface Device; HID)들 및 통신장치일 수 있다. 통신장치는 유선 네트워크와 연결할 수 있는 모듈과 무선 네트워크와 연결할 수 있는 모듈을 모두 포함할 수 있다. 유선 네트워크 모듈은 유선랜(Local Area Network; LAN), 유에스비(Universal Serial Bus; USB), 이더넷(Ethernet), 전력선통신(Power Line Communication; PLC) 등을 포함할 수 있으며, 무선 네트워크 모듈은 적외선 통신(Infrared Data Association; IrDA), 코드 분할 다중 접속(Code Division Multiple Access; CDMA), 시분할 다중 접속(Time Division Multiple Access; TDMA), 주파수 분할 다중 접속(Frequency Division Multiple Access; FDMA), 무선랜(Wireless LAN), 지그비(Zigbee), 유비쿼터스 센서 네트워크(Ubiquitous Sensor Network; USN), 블루투스(Bluetooth), RFID(Radio Frequency IDentification), 롱텀에볼루션(Long Term Evolution; LTE), 근거리 무선통신(Near Field Communication; NFC), 광대역 무선 인터넷(Wireless Broadband Internet; Wibro), 고속 하향 패킷 접속(High Speed Downlink Packet Access; HSDPA), 광대역 코드 분할 다중 접속(Wideband CDMA; WCDMA), 초광대역 통신(Ultra WideBand; UWB) 등을 포함할 수 있다.
도 9는 본 발명의 일 실시예에 따른 데이터 저장 시스템(1300)의 구성도이다.
도 9에 도시된 바와 같이, 데이터 저장 시스템(1300)은 데이터 저장을 위한 구성으로 비휘발성 특성을 가지는 저장 장치(1310), 이를 제어하는 컨트롤러(1320) 및 외부 장치와 연결하는 인터페이스(1330)를 포함할 수 있다. 데이터 저장 시스템(1300)은 하드 디스크(Hard Disk Drive; HDD), 광학 드라이브(Compact Disc Read Only Memory; CDROM), DVD(Digital Versatile Disc), 고상 디스크(Solid State Disk; SSD) 등의 디스크 형태와 USB메모리(Universal Serial Bus Memory; USB Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등의 카드 형태일 수 있다.
컨트롤러(1320)는 저장 장치(1310)와 인터페이스(1330) 사이에서 데이터의 교환을 제어할 수 있다. 이를 위해 컨트롤러(1320)는 데이터 저장 시스템(1300) 외부에서 인터페이스(1330)를 통해 입력된 명령어들을 연산 및 처리하기 위한 프로세서(1321)를 포함할 수 있다.
인터페이스(1330)는 데이터 저장 시스템(1300)과 외부 장치간에 명령 및 데이터 등을 교환하기 위한 것으로 데이터 저장 시스템(1300)이 카드인 경우 USB(Universal Serial Bus Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF)와 호환되는 인터페이스 일 수 있다. 디스크 형태일 경우 IDE(Integrated Device Electronics), SATA(Serial Advanced Technology Attachment), SCSI(Small Computer System Interface), eSATA(External SATA), PCMCIA(Personal Computer Memory Card International Association), USB(Universal Serial Bus)와 호환되는 인터페이스일 수 있다.
본 실시예의 데이터 저장 시스템(1300)은 외부 장치와의 인터페이스, 컨트롤러, 및 시스템의 다양화, 고성능화에 따라 인터페이스(1330)와 저장 장치(1310)간의 데이터의 전달을 효율적으로 하기 위한 임시 저장 장치(1340)를 포함할 수 있다. 저장 장치(1310) 및 데이터를 임시로 저장하는 임시 저장 장치(1340)는 전술한 실시예에 따른 반도체 장치를 포함할 수 있다. 저장 장치(1310) 또는 임시 저장 장치(1340)는 자성을 갖는 제1원소와 자성을 갖고 터널배리어막과의 격자부정합을 감소시키는 제2원소를 포함하는 제1 및 제2자성막과 제1 및 제2자성막 사이에 개재된 터널배리어막을 포함하는 가변저항소자를 포함할 수 있다. 특히, 제1 및 제2자성막은 제1원소와 제2원소 간의 격자상수와 터널배리어막을 이루는 물질 간의 격자상수 차이를 최소화할 수 있는 제2원소를 포함할 수 있다. 또한, 제1 및 제2자성막은 막의 비저항을 감소시키기 위한 제3원소를 더 포함할 수 있다. 이때, 제1원소, 제2원소 및 제3원소는 각각 금속물질을 포함할 수 있다. 터널배리어막은 유전체 물질을 포함할 수 있고, 예컨대 마그네슘산화막(MgO)을 포함할 수 있다.
위와 같이, 제1 및 제2자성막을 자성을 갖는 제1원소와 자성을 갖고 터널배리어막과의 격자부정합을 감소시키는 제2원소를 포함하는 물질로 형성함으로써 터널배리어막과 격자부정합의 심화에 따른 전자산란(electron scattering)을 방지할 수 있고, 따라서 면저항 및 TMR특성을 개선할 수 있다. 더욱이, 제1 및 제2자성막에 비저항 감소를 위한 제3원소를 합금함으로써 비저항 측면에서 우수한 자성막의 형성이 가능하다. 이를 통해, 저장 장치(1310) 또는 임시 저장 장치(1340) 및 이를 포함하는 저장 시스템(1300)의 동작 특성을 향상시킬 수 있으므로 저장 시스템(1300)의 고성능화가 가능하다.
도 10은 본 발명의 일 실시예에 따른 메모리 시스템(1400)의 구성도이다.
도 10에 도시된 바와 같이, 메모리 시스템(1400)은 데이터 저장을 위한 구성으로 비휘발성 특성을 가지는 저장장치(1410), 이를 제어하는 메모리 컨트롤러(1420) 및 외부 장치와 연결하는 인터페이스(1430)를 포함할 수 있다. 메모리 시스템(1400)은 고상 디스크(Solid State Disk; SSD), USB메모리(Universal Serial Bus Memory; USB Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등의 카드 형태일 수 있다.
데이터를 저장하는 저장장치(1410)는 전술한 실시예에 따른 반도체 장치를 포함할 수 있다. 저장장치(1410)는 자성을 갖는 제1원소와 자성을 갖고 터널배리어막과의 격자부정합을 감소시키는 제2원소를 포함하는 제1 및 제2자성막과 제1 및 제2자성막 사이에 개재된 터널배리어막을 포함하는 가변저항소자를 포함할 수 있다. 특히, 제1 및 제2자성막은 제1원소와 제2원소 간의 격자상수와 터널배리어막을 이루는 물질 간의 격자상수 차이를 최소화할 수 있는 제2원소를 포함할 수 있다. 또한, 제1 및 제2자성막은 막의 비저항을 감소시키기 위한 제3원소를 더 포함할 수 있다. 이때, 제1원소, 제2원소 및 제3원소는 각각 금속물질을 포함할 수 있다. 터널배리어막은 유전체 물질을 포함할 수 있고, 예컨대 마그네슘산화막(MgO)을 포함할 수 있다.
위와 같이, 제1 및 제2자성막을 자성을 갖는 제1원소와 자성을 갖고 터널배리어막과의 격자부정합을 감소시키는 제2원소를 포함하는 물질로 형성함으로써 터널배리어막과 격자부정합의 심화에 따른 전자산란(electron scattering)을 방지할 수 있고, 따라서 면저항 및 TMR특성을 개선할 수 있다. 더욱이, 제1 및 제2자성막에 비저항 감소를 위한 제3원소를 합금함으로써 비저항 측면에서 우수한 자성막의 형성이 가능하다. 이를 통해, 메모리(1410) 및 메모리(1410)를 포함하는 메모리 시스템(1400)의 동작 특성을 향상시킬 수 있으므로 메모리 시스템(1400)의 고성능화가 가능하다. 더불어, 본 실시예의 메모리는 비휘발성인 특성을 가지는 ROM(Read Only Memory), Nor Flash Memory, NAND Flash Memory, 상변환 메모리(Phase Change Random Access Memory; PRAM), 저항 메모리(Resistive Random Access Memory;RRAM), 자기메모리(Magnetic Random Access Memory; MRAM) 등을 더 포함할 수 있다.
메모리 컨트롤러(1420)는 저장장치(1410)와 인터페이스(1430) 사이에서 데이터의 교환을 제어할 수 있다. 이를 위해 메모리 컨트롤러(1420)는 메모리 시스템(1400) 외부에서 인터페이스(1430)를 통해 입력된 명령어들을 연산 및 처리하기 위한 프로세서(1421)를 포함할 수 있다.
인터페이스(1430)는 메모리 시스템(1400)과 외부 장치간에 명령 및 데이터 등을 교환하기 위한 것으로 USB(Universal Serial Bus), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF)와 호환될 수 있다.
본 실시예의 메모리 시스템(1400)은 외부 장치와의 인터페이스, 메모리 컨트롤러, 및 메모리 시스템의 다양화, 고성능화에 따라 인터페이스(1430)와 저장장치(1410)간의 데이터의 입출력을 효율적으로 전달하기 위한 버퍼 메모리(1440)를 포함할 수 있다. 데이터를 임시로 저장하는 버퍼 메모리(1440)는 전술한 실시예에 따른 반도체 장치를 포함할 수 있다. 버퍼 메모리(1440)는 자성을 갖는 제1원소와 자성을 갖고 터널배리어막과의 격자부정합을 감소시키는 제2원소를 포함하는 제1 및 제2자성막과 제1 및 제2자성막 사이에 개재된 터널배리어막을 포함하는 가변저항소자를 포함할 수 있다. 특히, 제1 및 제2자성막은 제1원소와 제2원소 간의 격자상수와 터널배리어막을 이루는 물질 간의 격자상수 차이를 최소화할 수 있는 제2원소를 포함할 수 있다. 또한, 제1 및 제2자성막은 막의 비저항을 감소시키기 위한 제3원소를 더 포함할 수 있다. 이때, 제1원소, 제2원소 및 제3원소는 각각 금속물질을 포함할 수 있다. 터널배리어막은 유전체 물질을 포함할 수 있고, 예컨대 마그네슘산화막(MgO)을 포함할 수 있다.
위와 같이, 제1 및 제2자성막을 자성을 갖는 제1원소와 자성을 갖고 터널배리어막과의 격자부정합을 감소시키는 제2원소를 포함하는 물질로 형성함으로써 터널배리어막과 격자부정합의 심화에 따른 전자산란(electron scattering)을 방지할 수 있고, 따라서 면저항 및 TMR특성을 개선할 수 있다. 더욱이, 제1 및 제2자성막에 비저항 감소를 위한 제3원소를 합금함으로써 비저항 측면에서 우수한 자성막의 형성이 가능하다. 이를 통해, 버퍼 메모리(1440) 및 버퍼 메모리(1440)를 포함하는 메모리 시스템(1400)의 동작 특성을 향상시킬 수 있으므로 메모리 시스템(1400)의 고성능화가 가능하다. 더불어, 본 실시예의 버퍼 메모리(1440)는 휘발성인 특성을 가지는 SRAM(Static Random Access Memory), DRAM(Dynamic Random Access Memory), 비휘발성인 특성을 가지는 상변환 메모리(Phase Change Random Access Memory; PRAM), 저항 메모리(Resistive Random Access Memory;RRAM), 스핀 주입 메모리(Spin Transfer Torque Random Access Memory; STTRAM), 자기메모리(Magnetic Random Access Memory; MRAM) 등을 더 포함할 수 있다. 이와는 다르게, 버퍼 메모리는 전술한 실시예의 반도체 장치를 포함하지 않고 휘발성인 특성을 가지는 SRAM(Static Random Access Memory), DRAM(Dynamic Random Access Memory), 비휘발성인 특성을 가지는 상변환 메모리(Phase Change Random Access Memory; PRAM), 저항 메모리(Resistive Random Access Memory;RRAM), 스핀 주입 메모리(Spin Transfer Torque Random Access Memory; STTRAM), 자기메모리(Magnetic Random Access Memory; MRAM) 등을 포함할 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예들에 따라 구체적으로 기록되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
11 : 기판 12 : 제1자성막
13 : 터널배리어막 14 : 제2자성막
100 : 가변저항소자
13 : 터널배리어막 14 : 제2자성막
100 : 가변저항소자
Claims (20)
- 니켈철 혼합물에 란탄족 원소가 합금된 제1 및 제2자성막; 및
상기 제1 및 제2자성막 사이에 개재된 터널배리어막
을 포함하는 가변저항소자.
- 제1항에 있어서,
제1자성막 및 제2자성막은 NiFeLa막을 포함하는 가변저항소자.
- 제1항에 있어서,
상기 터널배리어막은 알루미늄산화막 또는 마그네슘산화막을 포함하는 가변저항소자.
- 스위칭 소자를 포함하는 기판 상에 형성되고 니켈철 혼합물에 란탄족 원소가 합금된 제1 및 제2자성막과 상기 제1 및 제2자성막 사이에 개재된 터널배리어막으로 구성된 가변저항소자; 및
상기 가변저항소자에 연결되는 도전라인
을 포함하는 반도체 장치.
- 제4항에 있어서,
제1자성막 및 제2자성막은 NiFeLa막을 포함하는 반도체 장치.
- 제4항에 있어서,
상기 터널배리어막은 알루미늄산화막 또는 마그네슘산화막을 포함하는 반도체 장치.
- 기판 상에 니켈철 혼합물에 란탄족 원소가 합금된 제1자성막을 형성하는 단계;
상기 제1자성막 상에 터널배리어막을 형성하는 단계;
상기 터널배리어막 상에 제2자성막을 형성하는 단계; 및
상기 제2자성막, 터널배리어막 및 제1자성막을 패터닝하는 단계
를 포함하는 가변저항소자 제조 방법.
- 제7항에 있어서,
상기 터널배리어막은 알루미늄산화막 또는 마그네슘산화막을 포함하는 가변저항소자 제조 방법.
- 제7항에 있어서,
상기 터널배리어막은 스퍼터링 또는 산화공정으로 형성하는 가변저항소자 제조 방법.
- 제7항에 있어서,
제1자성막 및 제2자성막은 NiFeLa막을 포함하는 가변저항소자 제조 방법.
- 제7항에 있어서,
상기 제1자성막 및 제2자성막은 PVD(Physical Vapor Deposition) 장비에서 형성하는 가변저항소자 제조 방법.
- 제7항에 있어서,
제2자성막은 상기 제1자성막과 동일한 물질을 포함하는 가변저항소자 제조 방법.
- 스위칭 소자를 포함하는 기판 상에 형성되고 니켈철 혼합물에 란탄족 원소가 합금된 제1 및 제2자성막과 상기 제1 및 제2자성막 사이에 개재된 터널배리어막으로 구성된 가변저항소자를 형성하는 단계; 및
상기 가변저항소자에 연결되는 도전라인을 형성하는 단계
를 포함하는 반도체 장치 제조 방법.
- 제13항에 있어서,
제1자성막 및 제2자성막은 NiFeLa막을 포함하는 반도체 장치 제조 방법.
- 제13항에 있어서,
상기 터널배리어막은 알루미늄산화막 또는 마그네슘산화막을 포함하는 반도체 장치 제조 방법.
- 외부로부터 명령을 포함하는 신호를 수신받아 상기 명령의 추출이나 해독, 입력이나 출력의 제어를 수행하는 제어부;
상기 제어부가 명령을 해독한 결과에 따라서 연산을 수행하는 연산부; 및
상기 연산을 수행하는 데이터, 상기 연산을 수행한 결과에 대응하는 데이터 및 상기 연산을 수행하는 데이터의 주소 중 하나 이상을 저장하는 기억부를 포함하고,
상기 기억부는
니켈철 혼합물에 란탄족 원소가 합금된 제1 및 제2자성막과 상기 제1 및 제2자성막 사이에 개재된 터널배리어막으로 구성된 가변저항소자
를 포함하는 마이크로프로세서.
- 외부로부터 입력된 명령에 따라 데이터를 이용하여 상기 명령에 대응하는 연산을 수행하는 코어부;
상기 연산을 수행하는 데이터, 상기 연산을 수행한 결과에 대응하는 데이터 및 상기 연산을 수행하는 데이터의 주소 중 하나 이상을 저장하는 캐시 메모리부; 및
상기 코어부와 상기 캐시 메모리부 사이에 연결되고, 상기 코어부와 상기 캐시 메모리부 사이에 데이터를 전송하는 버스 인터페이스를 포함하고,
상기 캐시 메모리부는
니켈철 혼합물에 란탄족 원소가 합금된 제1 및 제2자성막과 상기 제1 및 제2자성막 사이에 개재된 터널배리어막으로 구성된 가변저항소자
를 포함하는 프로세서.
- 외부로부터 입력된 명령을 해석하고 상기 명령을 해석한 결과에 따라 정보의 연산을 제어하는 프로세서;
상기 명령을 해석하기 위한 프로그램, 상기 정보를 저장하기 위한 보조기억장치;
상기 프로그램을 실행할 때 상기 프로세서가 상기 프로그램 및 상기 정보를 이용해 상기 연산을 수행할 수 있도록 상기 보조기억장치로부터 상기 프로그램 및 상기 정보를 이동시켜 저장하는 주기억장치; 및
상기 프로세서, 상기 보조기억장치 및 상기 주기억장치 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스 장치를 포함하고,
상기 보조기억장치 및 상기 주기억장치 중 하나 이상은
니켈철 혼합물에 란탄족 원소가 합금된 제1 및 제2자성막과 상기 제1 및 제2자성막 사이에 개재된 터널배리어막으로 구성된 가변저항소자
를 포함하는 시스템.
- 데이터를 저장하며 공급되는 전원에 관계없이 저장된 데이터가 유지되는 저장 장치;
외부로부터 입력된 명령에 따라 상기 저장 장치의 데이터 입출력을 제어하는 컨트롤러;
상기 저장 장치와 외부 사이에 교환되는 데이터를 임시로 저장하는 임시 저장 장치; 및
상기 저장 장치, 상기 컨트롤러 및 상기 임시 저장 장치 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스를 포함하고,
상기 저장 장치 및 상기 임시 저장 장치 중 하나 이상은
니켈철 혼합물에 란탄족 원소가 합금된 제1 및 제2자성막과 상기 제1 및 제2자성막 사이에 개재된 터널배리어막으로 구성된 가변저항소자
를 포함하는 데이터 저장 시스템.
- 데이터를 저장하며 공급되는 전원에 관계없이 저장된 데이터가 유지되는 메모리;
외부로부터 입력된 명령에 따라 상기 저장 장치의 데이터 입출력을 제어하는 메모리 컨트롤러;
상기 저장 장치와 외부 사이에 교환되는 데이터를 버퍼링하기 위한 버퍼 메모리; 및
상기 저장 장치, 상기 메모리 컨트롤러 및 상기 버퍼 메모리 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스를 포함하고,
상기 메모리 및 상기 버퍼 메모리 중 하나 이상은
니켈철 혼합물에 란탄족 원소가 합금된 제1 및 제2자성막과 상기 제1 및 제2자성막 사이에 개재된 터널배리어막으로 구성된 가변저항소자
를 포함하는 메모리 시스템.
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