KR20140078106A - Chip package and manufacturing method therfor - Google Patents

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Abstract

The present invention provides a chip package and a method for manufacturing the same. The chip package comprises: an insulating layer in which a through hole is formed; a circuit pattern layer which is in close contact directly with one surface of the insulating layer; a heat dissipation unit disposed on the other surface of the insulating layer; an adhesive layer for adhering the circuit pattern layer and the heat dissipation unit to each other; and a chip mounted onto a part of the heat dissipation unit exposed by the through hole. According to the present invention, a thickness can be significantly reduced by using a two-layer FCCL than using a conventional three-layer FCCL. In addition, manufacturing cost of the chip package can be reduced by removing the adhesive layer for bonding a conventional insulating film and a metal layer.

Description

칩 패키지 및 그 제조방법{Chip package and manufacturing method therfor} ≪ Desc / Clms Page number 1 > Chip package and manufacturing method therfor &

본 발명은 칩 패키지 및 그 제조방법에 관한 것이다. The present invention relates to a chip package and a manufacturing method thereof.

반도체 또는 광소자 패키지 기술은 고밀도화, 소형화, 고성능화의 요구에 부합하여 꾸준히 발전하여 왔지만, 반도체 제조 기술에 비하여 상대적으로 뒤쳐져 있는 상태이기 때문에 패키지 기술 개발로 고성능화, 소형화, 고밀도화에 대한 요구를 해결하려는 움직임이 최근 대두되고 있다.Semiconductor or optical device package technology has been steadily developed in accordance with demands for high density, miniaturization, and high performance. However, since it is relatively inferior to semiconductor manufacturing technology, development of package technology is required to solve the demand for high performance, miniaturization and high density Have recently emerged.

반도체/광소자 패키지 관련하여 실리콘 칩이나 LED(Light Emitting Diode) 칩, 스마트 IC 칩 등이 와이어 본딩이나 LOC(Lead On Chip) 본딩 방식을 통해 기판 상에 본딩된다. LED 칩이나 스마트 IC 칩이 본딩되는 기판의 구성은 도 1에 도시된 바와 같다. Related to the semiconductor / optical device package, a silicon chip, an LED (Light Emitting Diode) chip, a smart IC chip and the like are bonded on a substrate through wire bonding or LOC (Lead On Chip) bonding. The structure of the substrate on which the LED chip or the Smart IC chip is bonded is as shown in FIG.

도 1은 종래 칩 패키지의 구성을 나타낸 단면도이다.1 is a cross-sectional view showing a configuration of a conventional chip package.

도 1을 참조하면, 칩 패키지는 관통홀이 형성된 절연층(110), 상기 절연층(110)의 일 면 상에 배치된 회로패턴층(132), 상기 절연층(110)의 다른 면 상에 배치된 방열부(160), 및 상기 관통홀에 의해 노출된 방열부의 부분 상에 실장되는 칩(170)을 포함한다. 1, the chip package includes an insulating layer 110 having a through-hole, a circuit pattern layer 132 disposed on one side of the insulating layer 110, a circuit pattern layer 132 disposed on the other side of the insulating layer 110, A disposed heat dissipation unit 160, and a chip 170 mounted on a portion of the heat dissipation unit exposed by the through-hole.

회로패턴층(132)은 와이어(280)의 접합이 용이하도록 표면처리되어 그 위에 도금층(140)이 형성되어 있으며, 도금층(140) 상에는 회로 보호를 위해 솔더 레지스트층(250)이 형성되어 있다. The circuit pattern layer 132 is subjected to a surface treatment to facilitate bonding of the wires 280 and a plating layer 140 is formed on the plating layer 140. A solder resist layer 250 is formed on the plating layer 140 for circuit protection.

회로패턴층(132)은 절연층(110)의 일 면 상에 제1 접착층(122)을 통해 접합되어 있고, 방열부(160)는 절연층(110)의 다른 면 상에 제2 접착층(124)을 통해 접합되어 있다. 다시 말해, 제1 접착층(122)은 상기 절연층과 상기 방열부 사이에 개재하며, 제2 접착층(124)은 상기 절연층과 상기 회로패턴층 사이에 개재한다. 칩(170)은 열 전도성이 높은 페이스트(174)를 통해 방열부(160)에 직접 접합되어 있다. The circuit pattern layer 132 is bonded to one surface of the insulating layer 110 through a first adhesive layer 122 and the heat dissipating unit 160 is bonded to the other surface of the insulating layer 110 by a second adhesive layer 124 ). In other words, the first adhesive layer 122 is interposed between the insulating layer and the heat radiation portion, and the second adhesive layer 124 is interposed between the insulating layer and the circuit pattern layer. The chip 170 is directly bonded to the heat dissipating portion 160 through the paste 174 having a high thermal conductivity.

전술한 바와 같이 구성된 칩 패키지에서는 절연층(110)과 회로패턴층(132) 사이에 제2 접착층(124)이 개재되어 있다. 이는 칩 패키지의 제조시 3층 FCCL(flexible　copper　clad laminate)을 사용하기 때문이다. In the chip package configured as described above, the second adhesive layer 124 is interposed between the insulating layer 110 and the circuit pattern layer 132. This is because the chip package uses a three-layer flexible copper clad laminate (FCCL).

도 2는 일반적인 3층 FCCL의 구조를 나타낸 도면이다. 2 is a view showing the structure of a general three-layer FCCL.

도 2를 참조하면, 3층 FCCL은 절연필름(110) 상에 접착층(122)을 형성하고 접착층(122) 상에 구리 포일(copper foil)(130)을 라미네이트함으로써 형성된다. Referring to FIG. 2, a three-layer FCCL is formed by forming an adhesive layer 122 on an insulating film 110 and laminating a copper foil 130 on an adhesive layer 122.

이러한 3층 FCCL은 제조가 용이하지만, 절연층(110)과 구리 포일(130) 사이에 접착층(122)이 개재되어 칩 패키지의 전체 두께를 증가시킨다. Although this three-layer FCCL is easy to manufacture, an adhesive layer 122 is interposed between the insulating layer 110 and the copper foil 130 to increase the overall thickness of the chip package.

따라서 본 발명의 한 목적은 상기한 선행기술의 제반 문제점을 감안하여 본 발명의 목적은, 종래 칩 패키지보다 두께를 감소시킨 칩 패키지 및 그 제조방법을 제공하는 데 있다. SUMMARY OF THE INVENTION Accordingly, it is an object of the present invention to provide a chip package having a reduced thickness compared to a conventional chip package, and a manufacturing method thereof.

상기한 목적을 달성하기 위해 본 발명의 일 실시예에 따른 칩 패키지는 관통홀이 형성된 절연층; 상기 절연층의 일 면에 직접 밀착된 회로패턴층; 상기 절연층의 다른 면 상에 배치되는 방열부; 상기 회로패턴층과 상기 방열부 사이에서 이들을 서로 접합시키는 접착층; 및 상기 관통홀에 의해 노출된 방열부의 부분 상에 실장되는 칩을 포함한다.According to an aspect of the present invention, there is provided a chip package including: an insulating layer having a through hole; A circuit pattern layer directly in contact with one surface of the insulating layer; A heat dissipation unit disposed on the other surface of the insulating layer; An adhesive layer for bonding the circuit pattern layer and the heat dissipation unit to each other; And a chip mounted on a portion of the heat radiation portion exposed by the through hole.

상기 절연층 및 상기 회로패턴층은 2층 FCCL(flexible　copper　clad laminate)로부터 형성될 수 있다.The insulating layer and the circuit pattern layer may be formed from a two-layer flexible copper clad laminate (FCCL).

상기 2층 FCCL은 스퍼터-도금법(Supper-Plating) 또는 캐스팅법(Casting)에 의해 형성될 수 있다.The two-layer FCCL may be formed by a sputter-plating method or a casting method.

상기 절연층은 폴리이미드 수지 필름재로 형성될 수 있다.The insulating layer may be formed of a polyimide resin film material.

상기 절연층의 두께는 35 ㎛± 5 ㎛일 수 있다.The thickness of the insulating layer may be 35 占 퐉 占 5 占 퐉.

상기 방열부는 세라믹 소재로 이루어질 수 있다.The heat dissipation unit may be formed of a ceramic material.

상기 세라믹 소재는 Al2O3, SIC, ZrO2 , AlN 및 ZnO를 포함할 수 있다.The ceramic material may include Al 2 O 3 , SIC, ZrO 2 , AlN, and ZnO.

상기 칩은 열 전도성 페이스트를 이용하여 상기 방열부의 부분에 실장될 수 있다.The chip may be mounted on a portion of the heat dissipation portion using a thermally conductive paste.

상기 칩 패키지는 상기 회로패턴층 상에 형성된 솔더 레지스트층을 더 포함할 수 있다. The chip package may further include a solder resist layer formed on the circuit pattern layer.

또한, 본 발명의 다른 실시예에 따른 칩 패키지 제조방법은 절연층 및 금속층이 직접 밀착된 2층 FCCL(flexible　copper　clad laminate)을 제조하고, 상기 2층 FCCL의 절연층 상에 접착층을 형성하고, 상기 금속층을 패터닝하여 회로패턴층을 형성하고, 상기 절연층에 관통홀을 형성하고, 상기 접착층 상에 방열부를 부착하고, 상기 관통홀에 의해 노출된 방열부의 부분 상에 칩을 실장하는 것을 포함한다. According to another aspect of the present invention, there is provided a method of manufacturing a chip package, comprising: fabricating a two-layer flexible copper clad laminate (FCCL) in which an insulation layer and a metal layer are directly in contact with each other; forming an adhesive layer on the insulation layer of the two- Forming a circuit pattern layer by patterning the metal layer, forming a through hole in the insulating layer, attaching a heat dissipating portion on the adhesive layer, and mounting the chip on a portion of the heat dissipating portion exposed by the through hole .

상기 칩은 열 전도성 페이스트를 이용하여 상기 방열부의 부분에 실장될 수 있다.The chip may be mounted on a portion of the heat dissipation portion using a thermally conductive paste.

상기 칩 패키지 제조방법은 상기 회로패턴층 상에 솔더 레지스트층을 형성하는 것을 더 포함할 수 있다.The chip package manufacturing method may further comprise forming a solder resist layer on the circuit pattern layer.

상기 2층 FCCL을 제조하는 것은 상기 절연층의 두께를 35 ㎛± 5 ㎛로 형성할 수 있다. In order to manufacture the two-layer FCCL, the thickness of the insulating layer can be formed to 35 占 퐉 占 5 占 퐉.

본 발명에 따르면, 칩 패키지에서 2층 FCCL(flexible　copper　clad laminate)을 이용함으로써 종래 3층 FCCL을 이용하는 경우보다 그 두께를 현저히 감소시킬 수 있는 효과가 있다. 또한, 종래 절연필름과 금속층을 접착시키는 접착층을 제거하여 칩 패키지의 제조 비용을 감소시킬 수 있다. According to the present invention, by using a two-layer flexible copper clad laminate (FCCL) in a chip package, the thickness can be remarkably reduced as compared with the case of using a conventional three-layer FCCL. In addition, the manufacturing cost of the chip package can be reduced by removing the adhesive layer for bonding the insulating film and the metal layer.

도 1은 종래 칩 패키지의 구성을 나타낸 단면도이다.
도 2는 일반적인 3층 FCCL의 구조를 나타낸 도면이다.
도 3은 본 발명의 일 실시예에 따른 칩 패키지의 제조방법을 나타낸 단면도이다.
도 4는 도 3의 제조 공정에 따라 제조된 칩 패키지의 단면을 나타낸 도면이다. 1 is a cross-sectional view showing a configuration of a conventional chip package.
2 is a view showing the structure of a general three-layer FCCL.
3 is a cross-sectional view illustrating a method of manufacturing a chip package according to an embodiment of the present invention.
4 is a cross-sectional view of a chip package manufactured according to the manufacturing process of FIG.

이하에서는 첨부한 도면을 참조하여 바람직한 실시형태에 대해서 상세히 설명한다. 다만, 실시형태를 설명함에 있어서, 관련된 공지 기능 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그에 대한 상세한 설명은 생략한다. 또한, 도면에서의 각 구성요소들의 크기는 설명을 위하여 과장될 수 있으며, 실제로 적용되는 크기를 의미하는 것은 아니다.Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings. In the following description, well-known functions or constructions are not described in detail to avoid unnecessarily obscuring the subject matter of the present invention. In addition, the size of each component in the drawings may be exaggerated for the sake of explanation and does not mean a size actually applied.

도 3은 본 발명의 일 실시예에 따른 칩 패키지의 제조방법을 나타낸 단면도이다.3 is a cross-sectional view illustrating a method of manufacturing a chip package according to an embodiment of the present invention.

도 3을 참조하면, 먼저 단계 S10에서 2층 FCCL(flexible　copper　clad laminate)(200)을 제조한다. 2층 FCCL(200)은 절연층(210) 및 금속층(230)이 접합되어 형성된다. 즉, 2층 FCCL(200)은 절연층(210) 및 절연층(210) 상에 위치한 금속층(230)을 포함한다.Referring to FIG. 3, a two-layer flexible copper clad laminate (FCCL) 200 is fabricated in step S10. The two-layer FCCL 200 is formed by bonding an insulating layer 210 and a metal layer 230 together. That is, the two-layer FCCL 200 includes an insulating layer 210 and a metal layer 230 disposed on the insulating layer 210.

절연층(210)의 재질은 폴리이미드(polyimide) 수지 필름재 또는 폴리에틸렌 나프탈레이트(Polyethylene naphthalate)수지 필름재로 형성될 수 있으며, 폴리이미드(polyimide) 수지 필름재로 이루어짐이 바람직하나 이에 한정되는 것은 아니다.The insulating layer 210 may be formed of a polyimide resin film material or a polyethylene naphthalate resin film material and is preferably made of a polyimide resin film material, no.

2층 FCCL(200)은 스퍼터-도금법(Supper-Plating) 또는 캐스팅법(Casting)을 이용하여 절연층(210) 상에 금속층(130)을 또는 금속층(130) 상에 절연층(210)을 형성함으로써 제조된다. The two-layer FCCL 200 forms a metal layer 130 on the insulating layer 210 or an insulating layer 210 on the metal layer 130 by using a sputter-plating method or a casting method .

캐스팅법(Casting)은 예컨대, 폴리이미드 바니쉬(PI Varnish)를 금속 포일 예컨대, 구리 포일(Cu Foil) 상에 캐스팅하여 히팅 장치(Heating device)를 이용하여 건조 또는 경화시키는 방식이다. 이 방법은 절연층(210)의 두께를 조절하기 용이하다. 본 발명에 따라 절연층(210)의 두께는 3층 FCCL의 절연층보다 얇도록 형성한다. 또한 캐스팅법은 생산 비용이 도금 방식에 비하여 저렴하여 폐기물 발생이 적다. Casting is a method of casting a polyimide varnish (PI Varnish) on a metal foil, such as a copper foil, and drying or curing it using a heating device. This method is easy to control the thickness of the insulating layer 210. The thickness of the insulating layer 210 is formed to be thinner than the insulating layer of the three-layer FCCL according to the present invention. In addition, the casting method is less costly than the plating method and thus generates less waste.

스퍼터 도금법은 절연층이 되는 절연 필름 상에 전해 도금(Electro Plating)을 이용하여 금속층(230)을 형성하는 것이다. 금속층(230)은 알루미늄(Al), 구리(Cu) 등으로 이루어질 수 있다. In the sputter plating method, a metal layer 230 is formed on an insulating film to be an insulating layer by electroplating. The metal layer 230 may be formed of aluminum (Al), copper (Cu), or the like.

본 발명에 따라 전술한 바와 같이 형성된 2층 FCCL(200)은 절연층 및 금속층이 직접 밀착된다. 이러한 2층 FCCL(200)을 이용하여 칩 패키지를 형성하면, 3층 FCCL을 이용하여 형성된 칩 패키지보다 얇은 칩 패키지가 형성된다. In the two-layer FCCL 200 formed as described above according to the present invention, the insulating layer and the metal layer are in direct contact with each other. When such a two-layer FCCL 200 is used to form a chip package, a chip package that is thinner than the chip package formed using the three-layer FCCL 200 is formed.

이어서, 2층 FCCL(200)의 절연층(210) 상에 접착층(224)을 형성한다. 접착층(224)은 절연층(210) 상에 접착제를 도포하여 형성될 수 있다. 접착제는 에폭시 수지, 아크릴 수지, 폴리이미드 수지 중 적어도 어느 하나를 포함하는 물질로 형성될 수 있으며 특히 에폭시 수지나 폴리이미드 수지를 사용 하는 것이 바람직하다. 이들 접착제에는 유연성을 갖게 할 목적으로 각종 천연 고무, 가소제, 경화제, 인계 등의 난연제, 그 밖의 각종 첨가물이 첨가될 수 있다. 또한, 폴리이미드 수지는 주로 열가소성 폴리이미드가 사용되는 경우가 많지만, 열경화성 폴리이미드 수지도 사용될 수 있다.Then, an adhesive layer 224 is formed on the insulating layer 210 of the two-layer FCCL 200. The adhesive layer 224 may be formed by applying an adhesive on the insulating layer 210. The adhesive may be formed of a material containing at least one of an epoxy resin, an acrylic resin and a polyimide resin, and it is particularly preferable to use an epoxy resin or a polyimide resin. For the purpose of imparting flexibility to these adhesives, various natural rubbers, plasticizers, hardeners, flame retardants such as phosphorus, and various other additives may be added. In addition, a thermoplastic polyimide resin may be used as the polyimide resin, although thermoplastic polyimide is often used.

그런 다음, 금속층(230)을 패터닝하여 회로패턴층(232)를 형성한다. 구체적으로, 금속층(230)에 대해 여러 약품 처리를 통해 표면을 활성화시킨 후, 포토 레지스트를 도포하고 노광 및 현상 공정을 수행한다. 현상공정이 완료된 후, 에칭 공정을 통해 필요한 회로를 형성하고 포토레지스트를 박리함으로써 회로 패턴층(232)을 형성한다(S30). Then, the metal layer 230 is patterned to form the circuit pattern layer 232. Specifically, the surface of the metal layer 230 is activated through various chemical treatments, then the photoresist is applied, and the exposure and development processes are performed. After the developing process is completed, a necessary circuit is formed through the etching process and the photoresist is peeled off to form the circuit pattern layer 232 (S30).

회로 패턴층(232)의 일부 또는 전면은 와이어(280)의 접합이 용이하도록 표면처리되어 도금층(240)이 형성된다(S40). 다시 말해, 상기 회로 패턴층(232)의 상면의 일부 또는 전면은 금(Au), 은(Ag), 주석(Sn) 중 어느 하나의 재료가 도금되어 표면처리될 수 있다. 이 경우, 도금을 수행한 후 인쇄를 하는 방식(전도금 방식) 및 인쇄를 한 후 도금을 수행하는 방식(후도금 방식)중 어느 한 방식을 이용하여 회로 패턴층(232)에 대해 표면 처리가 수행된다. A part or the whole surface of the circuit pattern layer 232 is surface-treated to facilitate bonding of the wires 280 to form a plating layer 240 (S40). In other words, any one of gold (Au), silver (Ag), and tin (Sn) may be plated and surface-treated on a part or the whole of the upper surface of the circuit pattern layer 232. In this case, the surface treatment is performed on the circuit pattern layer 232 using any one of a method of performing plating (printing method) (plating method) and a method of performing plating after printing (back plating method) do.

이어서, 상기 회로 패턴층(232)을 덮는 솔더 레지스트층(250)이 형성하고, 열원(heat source)이 되는 칩의 실장 영역에 대응한 절연층(210) 부분을 펀칭(Punch) 공정을 통해 펀칭하여 관통홀(212)을 형성한다(S50). 이 경우, 상기 솔더 레지스트층(250)는 상기 와이어(280)가 접합되는 영역을 노출하고, 구동 소자들이 연결되기 위한 영역 등을 노출할 수 있다. 솔더 레지스트층(250)은 회로 패턴층(232)을 솔더링으로부터 보호한다. 또한, 펀칭 공정은 툴 펀칭 방식, 드릴(Drilling) 방식, 레이저(Laser) 방식 등을 이용하여 수행된다. 솔더 레지스트층(250)의 형성 공정과 절연층(210)에 대한 펀칭 공정은 동시에 또는 순차적으로 수행될 수 있다.  A solder resist layer 250 covering the circuit pattern layer 232 is formed and a portion of the insulating layer 210 corresponding to a mounting region of a chip serving as a heat source is punched through a punching process, Thereby forming a through hole 212 (S50). In this case, the solder resist layer 250 exposes a region to which the wires 280 are bonded, and exposes a region or the like to which the driving elements are connected. The solder resist layer 250 protects the circuit pattern layer 232 from soldering. The punching process is performed using a tool punching method, a drilling method, a laser method, or the like. The step of forming the solder resist layer 250 and the step of punching the insulating layer 210 may be performed simultaneously or sequentially.

이렇게 하여 생성된 칩 패키지 부재를 도 3에서 도면부호 300으로 지시되어 있다. 정리하면, 칩 패키지 부재(300)는 관통홀이 형성된 절연층(210), 상기 절연층(210)의 일 면 상에 배치된 회로패턴층(232) 및 상기 회로패턴층(232) 상에 형성된 솔더 레지스트층(250)을 포함한다. The chip package member thus produced is indicated at 300 in FIG. In summary, the chip package member 300 includes an insulating layer 210 having a through-hole, a circuit pattern layer 232 disposed on one side of the insulating layer 210, and a circuit pattern layer 232 formed on the circuit pattern layer 232. And a solder resist layer 250.

그런 다음, 제2 접착층(224)에 방열 재료로 이루어진 방열부(260)가 부착된다(S60). 방열 재료는 열 전도율이 높은 재료인 것이 바람직하며, 알루미늄(Al), 구리(Cu), 은(Ag)중 하나 또는 이들의 합금이 될 수 있다. Then, a heat dissipation portion 260 made of a heat dissipation material is attached to the second adhesive layer 224 (S60). The heat-radiating material is preferably a material having a high thermal conductivity, and may be one of aluminum (Al), copper (Cu), silver (Ag), or an alloy thereof.

그리고 상기 펀칭 공정에 의해 절연층(210)의 펀칭된 부분, 즉 즉, 관통홀(212)에 의해 노출된 방열부(260) 부분 상에 열원이 되는 칩(270)을 은 페이스트(Silver paste) 또는 열 전도성 페이스트(274)를 이용하여 실장한다. 즉, 칩(270)은 방열부(260) 상에 직접 실장된다. The chip 270 which becomes a heat source on the punched portion of the insulating layer 210 by the punching process, that is, the heat dissipating portion 260 exposed by the through hole 212, Or a thermally conductive paste 274. That is, the chip 270 is directly mounted on the heat dissipation unit 260.

이에 따라, 칩(270)으로부터 발생하는 열이 직접 방열부(260)을 통해 발산되어 방열을 극대화할 수 있다. 그리고, LED 또는 반도체 칩(270)이 회로 패턴층(232)과 와이어(280)을 통해 접속된다.Accordingly, the heat generated from the chip 270 can be directly dissipated through the heat dissipation unit 260, thereby maximizing heat dissipation. The LED or semiconductor chip 270 is connected to the circuit pattern layer 232 through the wire 280.

이와 같이, 본 발명은 칩 패키지에서 열원이 되는 칩을 직접 열을 발산시키며 세라믹 소재로 이루어진 방열부(260) 상에 직접 실장되도록 함으로써 칩으로부터 발생되는 열을 효과적으로 소산하여 LED 칩 또는 반도체 칩이 과열되어 오동작하거나, 손상되는 것을 방지할 수 있다.As described above, according to the present invention, a chip serving as a heat source in a chip package directly dissipates heat and is directly mounted on a heat dissipation unit 260 made of a ceramic material, thereby effectively dissipating heat generated from the chip, It is possible to prevent malfunction or damage.

도 4는 도 3의 제조 공정에 따라 제조된 칩 패키지의 단면을 나타낸 도면이다. 4 is a cross-sectional view of a chip package manufactured according to the manufacturing process of FIG.

도 4를 참조하면, 칩 패키지는 관통홀이 형성된 절연층(210), 상기 절연층(210)의 일 면 상에 배치된 회로패턴층(232), 상기 절연층(210)의 다른 면 상에 배치된 방열부(260), 및 상기 관통홀에 의해 노출된 방열부의 부분 상에 실장되는 칩(270)을 포함한다. 칩(270)은 반도체 칩 또는 LED 칩이다. 4, the chip package includes an insulating layer 210 having a through-hole, a circuit pattern layer 232 disposed on one side of the insulating layer 210, a circuit pattern layer 232 disposed on the other side of the insulating layer 210, A disposed heat dissipation unit 260, and a chip 270 mounted on a portion of the heat dissipation unit exposed by the through-hole. The chip 270 is a semiconductor chip or an LED chip.

회로패턴층(232)은 와이어(280)의 접합이 용이하도록 표면처리되어 그 위에 도금층(240)이 형성되어 있으며, 도금층(240) 상에는 회로 보호를 위해 솔더 레지스트층(250)이 형성되어 있다. The circuit pattern layer 232 is subjected to a surface treatment to facilitate bonding of the wires 280 and a plating layer 240 is formed on the plating layer 240. A solder resist layer 250 is formed on the plating layer 240 for circuit protection.

회로패턴층(232)은 절연층(210)의 일 면에 접합되어 있고, 방열부(260)는 절연층(210)의 다른 면 상에 접착층(224)을 통해 접합되어 있다. 회로패턴층(232)과 절연층(210)은 2층 FCCL로 형성되기 때문에, 이들 사이에 접착층은 필요 없게 된다. 2층 FCCL은 전술한 바와 같이, 캐스팅법 또는 스퍼터-도금법을 이용하여 제조될 수 있다. The circuit pattern layer 232 is bonded to one surface of the insulating layer 210 and the heat dissipating portion 260 is bonded to the other surface of the insulating layer 210 through the adhesive layer 224. [ Since the circuit pattern layer 232 and the insulating layer 210 are formed of a two-layer FCCL, an adhesive layer is not required between them. The two-layer FCCL can be produced using the casting method or the sputter-plating method, as described above.

본 발명에 따른 2층 FCCL에서 절연층(210)의 두께는 대략 35 ㎛ 이 되도록 형성된다. 예컨대, 절연층(210)의 두께는 35 ㎛± 5 ㎛가 될 수 있다. In the two-layer FCCL according to the present invention, the thickness of the insulating layer 210 is formed to be approximately 35 占 퐉. For example, the thickness of the insulating layer 210 may be 35 占 퐉 占 5 占 퐉.

절연층(210)의 두께는 대략 35 ㎛이고, 회로패턴층(232)의 두께는 대략 35 ㎛ 이다. 따라서 2층 FCCL의 전체 두께는 대략 70 ㎛이다. 종래 칩 패키지에서 사용한 3층 FCCL에서 절연층의 두께는 대략 50 ㎛ 이고, 또한, 절연층과 금속층 사이의 접착층의 두께가 대략 12 ㎛ 이다. 3층 FCCL의 전체 두께는 대략 97 ㎛이다. 따라서, 본 발명에 따른 칩 패키지는 종래 칩 패키지보다 25 내지 30 ㎛ 만큼 얇은 두께를 갖는다. The thickness of the insulating layer 210 is approximately 35 占 퐉, and the thickness of the circuit pattern layer 232 is approximately 35 占 퐉. Therefore, the total thickness of the two-layer FCCL is about 70 탆. In the three-layer FCCL used in the conventional chip package, the thickness of the insulating layer is approximately 50 占 퐉, and the thickness of the adhesive layer between the insulating layer and the metal layer is approximately 12 占 퐉. The total thickness of the three-layer FCCL is approximately 97 [mu] m. Therefore, the chip package according to the present invention has a thickness thinner than the conventional chip package by 25 to 30 占 퐉.

칩(270)은 열 전도성이 높은 페이스트(274)를 통해 방열부(260)에 직접 접합되어 있다. 칩(270)은 열원(heat source)이기 때문에, 방열부(260)에 직접 접합되면, 칩(270)에서 발생되는 열이 어떠한 접착층이나 절연층을 통하지 않고 바로 방열부(260)에 전달되므로, 칩 패키지의 열 전도성이 높아진다. 열 전도성이 높은 페이스트는 은 페이스트(Silver paste), 열전도성 페이스트 또는 에폭시(Epoxy), 실리콘(Silicone), 우레탄(Urethane) 등을 포함할 수 있다. The chip 270 is directly bonded to the heat dissipating portion 260 through the paste 274 having high thermal conductivity. Since the chip 270 is directly connected to the heat dissipating unit 260, the heat generated from the chip 270 is transferred directly to the heat dissipating unit 260 without passing through any adhesive layer or insulating layer, The thermal conductivity of the chip package is increased. The high thermal conductivity paste may include a silver paste, a thermally conductive paste or an epoxy, a silicone, a urethane, and the like.

방열부(260)는 장기적인 신뢰성 측면에서 금속보다는 세라믹 재료로 형성되는 것이 바람직하다. 구체적으로, 방열부(260)는 세라믹 플레이트(Ceramic Plate)로 형성될 수 있다. 세라믹의 열팽창 계수는 칩(270), 예컨대, LED 칩의 열 팽창계수와 유사하여, 열 충격에 대해 더 신뢰성 있는 어셈블리를 제공할 수 있다. The heat dissipation unit 260 is preferably formed of a ceramic material rather than a metal in terms of long-term reliability. Specifically, the heat dissipation unit 260 may be formed of a ceramic plate. The coefficient of thermal expansion of the ceramic is similar to the coefficient of thermal expansion of the chip 270, e.g., an LED chip, to provide a more reliable assembly for thermal shock.

본 발명에 따라 열원(LED Chip or 반도체 Chip)(270)을 세라믹 소재(ceramic material)로 이루어진 방열부(260)와 은 페이스트(Silver paste)나 열전도성 페이스트를 이용하여 부착하여 방열 효과를 극대화시킬 수 있다.According to the present invention, a heat source (LED chip or semiconductor chip) 270 is attached to a heat dissipating unit 260 made of a ceramic material using a silver paste or a thermally conductive paste to maximize a heat radiation effect .

본 발명에 따르면, 칩 패키지에서 2층 FCCL을 이용함으로써 종래 3층 FCCL을 이용하는 경우보다 그 두께를 현저히 감소시킬 수 있는 효과가 있다. 또한, 종래 절연필름과 금속층을 접착시키는 접착층을 제거하여 칩 패키지의 제조 비용을 감소시킬 수 있다. According to the present invention, by using the two-layer FCCL in the chip package, the thickness can be remarkably reduced as compared with the case of using the conventional three-layer FCCL. In addition, the manufacturing cost of the chip package can be reduced by removing the adhesive layer for bonding the insulating film and the metal layer.

이상으로 본 발명의 기술적 사상을 예시하기 위한 바람직한 실시예와 관련하여 설명하고 도시하였지만, 본 발명은 이와 같이 도시되고 설명된 그대로의 구성 및 작용에만 국한되는 것은 아니며, 기술적 사상의 범주를 일탈함 없이 본 발명에 대해 다수의 적절한 변형 및 수정이 가능함을 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자들은 잘 이해할 수 있을 것이다. 따라서 그러한 모든 적절한 변형 및 수정과 균등물들도 본 발명의 범위에 속하는 것으로 간주되어야 할 것이다.While the present invention has been particularly shown and described with reference to exemplary embodiments thereof, it is to be understood that the invention is not limited to the disclosed exemplary embodiments, but, on the contrary, Those skilled in the art will appreciate that many suitable modifications and variations are possible in light of the present invention. Accordingly, all such modifications and variations as fall within the scope of the present invention should be considered.

210: 절연층 232: 회로패턴층
250: 솔더 레지스트층 270: 칩
260: 방열부 280: 와이어210: insulating layer 232: circuit pattern layer
250: solder resist layer 270: chip
260: heat sink 280: wire

Claims (13)

관통홀이 형성된 절연층;
상기 절연층의 일 면에 직접 밀착된 회로패턴층;
상기 절연층의 다른 면 상에 배치되는 방열부;
상기 회로패턴층과 상기 방열부 사이에서 이들을 서로 접합시키는 접착층; 및
상기 관통홀에 의해 노출된 방열부의 부분 상에 실장되는 칩을 포함하는 칩 패키지.An insulating layer formed with a through hole;
A circuit pattern layer directly in contact with one surface of the insulating layer;
A heat dissipation unit disposed on the other surface of the insulating layer;
An adhesive layer for bonding the circuit pattern layer and the heat dissipation unit to each other; And
And a chip mounted on a portion of the heat dissipating portion exposed by the through hole. 제1항에 있어서,
상기 절연층 및 상기 회로패턴층은 2층 FCCL(flexible　copper　clad laminate)로부터 형성되는 칩 패키지.The method according to claim 1,
Wherein the insulating layer and the circuit pattern layer are formed from a two-layer flexible copper clad laminate (FCCL). 제1항에 있어서,
상기 절연층은 폴리이미드 수지 필름재로 형성되는 칩 패키지.The method according to claim 1,
Wherein the insulating layer is formed of a polyimide resin film material. 제1항에 있어서,
상기 절연층의 두께는 35 ㎛± 5 ㎛인 칩 패키지.The method according to claim 1,
Wherein the thickness of the insulating layer is 35 占 퐉 占 5 占 퐉. 제1항에 있어서,
상기 방열부는 세라믹 소재로 이루어진 칩 패키지.The method according to claim 1,
The heat dissipation unit is made of a ceramic material. 제5항에 있어서,
상기 세라믹 소재는 Al2O3, SIC, ZrO2 , AlN 및 ZnO를 포함하는 칩 패키지.6. The method of claim 5,
Wherein the ceramic material comprises Al 2 O 3 , SIC, ZrO 2 , AlN, and ZnO. 제1항에 있어서, 상기 칩은 열 전도성 페이스트를 이용하여 상기 방열부의 부분에 실장되는 칩 패키지.The chip package according to claim 1, wherein the chip is mounted on a portion of the heat dissipating portion using a thermally conductive paste. 제1항에 있어서,
상기 회로패턴층 상에 형성된 솔더 레지스트층을 더 포함하는 칩 패키지.The method according to claim 1,
And a solder resist layer formed on the circuit pattern layer. 절연층 및 금속층이 직접 밀착된 2층 FCCL(flexible　copper　clad laminate)을 제조하고;
상기 2층 FCCL의 절연층 상에 접착층을 형성하고;
상기 금속층을 패터닝하여 회로패턴층을 형성하고;
상기 절연층에 관통홀을 형성하고;
상기 접착층 상에 방열부를 부착하고;
상기 관통홀에 의해 노출된 방열부의 부분 상에 칩을 실장하는 것을 포함하는 칩 패키지 제조방법.Fabricating a two-layer flexible copper clad laminate (FCCL) in which an insulation layer and a metal layer are in direct contact with each other;
Forming an adhesive layer on the insulating layer of the two-layer FCCL;
Patterning the metal layer to form a circuit pattern layer;
Forming a through hole in the insulating layer;
Attaching a heat dissipating portion on the adhesive layer;
And mounting the chip on a portion of the heat dissipating portion exposed by the through hole. 제9항에 있어서,
상기 2층 FCCL은 스퍼터-도금법(Supper-Plating) 또는 캐스팅법(Casting)에 의해 형성되는 칩 패키지 제조방법.10. The method of claim 9,
Wherein the two-layer FCCL is formed by a sputter-plating method or a casting method. 제9항에 있어서,
상기 칩은 열 전도성 페이스트를 이용하여 상기 방열부의 부분에 실장되는 칩 패키지 제조방법.10. The method of claim 9,
Wherein the chip is mounted on a portion of the heat dissipation portion using a thermally conductive paste. 제9항에 있어서,
상기 회로패턴층 상에 솔더 레지스트층을 형성하는 것을 더 포함하는 칩 패키지 제조방법.10. The method of claim 9,
And forming a solder resist layer on the circuit pattern layer. 제9항에 있어서,
상기 2층 FCCL을 제조하는 것은
상기 절연층의 두께를 35 ㎛± 5 ㎛로 형성하는 칩 패키지 제조방법.10. The method of claim 9,
Fabricating the two-layer FCCL
Wherein the thickness of the insulating layer is 35 占 퐉 占 5 占 퐉.
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