KR20130117198A - A method refreshing memory cells and a semiconductor memory device using thereof - Google Patents
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Abstract
Description
본 발명은 반도체 메모리 장치에 관한 것으로서, 보다 상세하게는 데이터 보유 시간이 짧은 위크 셀에 대한 리프레쉬를 제어함으로써 성능을 향상시킬 수 있는 반도체 메모리 장치에 관한 것이다. BACKGROUND OF THE
DRAM(Dynamic random access memory) 등의 반도체 메모리 소자는 각각의 셀(cell) 내부의 커패시터에 축적된 전하에 따라 데이터를 기록하는 방식을 취하고 있다. 셀 내부의 커패시터의 전하는 시간이 지남에 따라 누설 전류(leakage current)의 형태로 셀 외부로 소실된다. 누설 전류로 인한 데이터의 손실을 막기 위해, DRAM은 셀에 저장된 데이터가 완전히 손실되기 이전에 데이터를 꺼내어 읽고 다시 셀에 써넣는 동작이 요구된다.Semiconductor memory devices such as DRAM (Dynamic Random Access Memory) take a method of writing data in accordance with the charge accumulated in a capacitor inside each cell. The charge on the capacitor inside the cell dissipates out of the cell in the form of a leakage current over time. In order to prevent data loss due to leakage current, DRAM requires that data be read, read and written back to the cell before the data stored in the cell is completely lost.
상기와 같은 동작을 리프레쉬(refresh) 동작이라고 하며, 일정한 주기로 또는 시스템의 요청에 의해 수행될 수 있다. 셀 내부의 커패시터들 각각의 리텐션(retention) 능력 즉, 데이터 보유 시간은 차이가 있을 수 있으므로, 이러한 차이를 고려한 리프레쉬 동작이 요구된다.Such an operation is called a refresh operation, and may be performed at regular intervals or at the request of a system. Since the retention capability of each of the capacitors in the cell, that is, the data retention time, may be different, a refresh operation considering such a difference is required.
본 발명이 이루고자 하는 기술적 과제는 데이터 보유 시간이 짧은 위크 셀에 대해 리프레쉬 주기 동안 리프레쉬를 제어함으로써 데이터의 손실을 막아 성능을 향상시킬 수 있는 반도체 메모리 장치를 제공함에 있다.An object of the present invention is to provide a semiconductor memory device capable of improving performance by preventing data loss by controlling refresh during a refresh cycle for a weak cell having a short data retention time.
본 발명의 실시예에 따른 반도체 메모리 장치는 복수의 메모리 셀들을 포함하는 메모리 블록, 호스트로부터 리프레쉬 명령을 수신하여 디폴트 리프레쉬 신호를 생성하고, 상기 복수의 메모리 셀들이 리프레쉬되도록 제어하는 디폴트 리프레쉬 컨트롤러 및 상기 디폴트 리프레쉬 신호를 수신하여 위크 셀 리프레쉬 신호를 생성하고, 상기 복수의 메모리 셀들 중 위크 셀이 리프레쉬되도록 제어하는 위크 셀 리프레쉬 컨트롤러를 포함하며, 상기 위크 셀은 상기 디폴트 리프레쉬 컨트롤러에 의해 상기 복수의 메모리 셀들 전부가 리프레쉬 되는 리프레쉬 주기 동안 적어도 1회 이상 리프레쉬된다.A semiconductor memory device according to an embodiment of the present invention includes a memory block including a plurality of memory cells, a default refresh controller that receives a refresh command from a host, generates a default refresh signal, and controls the plurality of memory cells to be refreshed. A weak cell refresh controller configured to receive a default refresh signal to generate a weak cell refresh signal, and to control a weak cell of the plurality of memory cells to be refreshed, wherein the weak cell includes the plurality of memory cells by the default refresh controller; It is refreshed at least once during the refresh period in which all are refreshed.
실시예에 따라 상기 위크 셀의 어드레스 정보인 위크 셀 정보를 저장하고 상기 위크 셀 정보를 상기 위크 셀 리프레쉬 컨트롤러로 전송하는 위크 셀 메모리를 더 포함한다.According to an embodiment, the device may further include a weak cell memory configured to store weak cell information, which is address information of the weak cell, and to transmit the weak cell information to the weak cell refresh controller.
실시예에 따라 상기 위크 셀 리프레쉬 컨트롤러는 상기 디폴트 리프레쉬 신호와 상기 위크 셀 정보를 비교하여 어드레스 비교 결과를 생성하는 어드레스 비교부, 상기 어드레스 비교부로부터 상기 어드레스 비교 결과를 수신하고 상기 위크 셀에 대한 리프레쉬 여부를 결정하는 위크 셀 리프레쉬 인에이블 신호를 생성하는 리프레쉬 결정부 및 상기 리프레쉬 결정부로부터 상기 위크 셀 리프레쉬 인에이블 신호를 수신하여 상기 위크 셀이 리프레쉬 되도록 제어하는 위크 셀 리프레쉬 신호를 생성하는 위크 셀 리프레쉬 어드레스 생성부를 포함한다.According to an embodiment, the weak cell refresh controller may include an address comparison unit configured to compare the default refresh signal and the weak cell information to generate an address comparison result, and receive the address comparison result from the address comparison unit and refresh the weak cell. A refresh determiner for generating a weak cell refresh enable signal for determining whether to receive the weak cell refresh enable signal from the refresh determiner, and a weak cell refresh signal for controlling the weak cell to be refreshed And an address generator.
실시예에 따라 상기 어드레스 비교부는 상기 디폴트 리프레쉬 신호와 상기 위크 셀 정보의 최상위 비트를 제외한 나머지 비트를 비교한다.According to an embodiment, the address comparison unit compares the default refresh signal with remaining bits except the most significant bit of the weak cell information.
실시예에 따라 상기 리프레쉬 결정부는 상기 위크 셀 리프레쉬 신호에 의한 리프레쉬가 상기 디폴트 리프레쉬 신호에 의한 리프레쉬가 시작된 후 일정 시간 이후에 수행되도록 상기 위크 셀 리프레쉬 인에이블 신호를 생성한다.According to an embodiment, the refresh determiner generates the weak cell refresh enable signal such that the refresh by the weak cell refresh signal is performed after a predetermined time after the refresh by the default refresh signal is started.
실시예에 따라 상기 위크 셀 리프레쉬 신호는 상기 위크 셀 리프레쉬 컨트롤러에 의한 리프레쉬의 활성화 여부를 결정하는 위크 셀 리프레쉬 제어 신호 및 리프레쉬되는 상기 위크 셀에 대한 어드레스 정보인 위크 셀 리프레쉬 어드레스 신호를 포함한다.According to an embodiment, the weak cell refresh signal includes a weak cell refresh control signal for determining whether to activate the refresh by the weak cell refresh controller, and a weak cell refresh address signal that is address information on the refreshed refresh cell.
실시예에 따라 상기 위크 셀 메모리는 상기 디폴트 리프레쉬 컨트롤러에 의해 상기 위크 셀이 리프레쉬되는 순서인 위크 셀 리프레쉬 정보를 저장하고, 상기 위크 셀 리프레쉬 컨트롤러는 상기 디폴트 리프레쉬 신호를 카운팅한 결과와 상기 위크 셀 리프레쉬 정보를 비교하여 신호 카운팅 결과를 생성하는 신호 카운터, 상기 신호 카운터로부터 상기 신호 카운팅 결과를 수신하고 상기 위크 셀에 대한 리프레쉬 여부를 결정하는 위크 셀 리프레쉬 인에이블 신호를 생성하는 리프레쉬 결정부 및 상기 리프레쉬 결정부로부터 상기 위크 셀 리프레쉬 인에이블 신호를 수신하여 상기 위크 셀이 리프레쉬 되도록 제어하는 위크 셀 리프레쉬 신호를 생성하는 위크 셀 리프레쉬 어드레스 생성부를 포함한다.According to an embodiment, the weak cell memory stores the weak cell refresh information that is the order in which the weak cell is refreshed by the default refresh controller, and the weak cell refresh controller is configured to count the default refresh signal and the weak cell refresh. A signal counter for generating a signal counting result by comparing information, a refresh determining unit for receiving a signal counting result from the signal counter and generating a weak cell refresh enable signal for determining whether to refresh the weak cell and the refresh decision And a weak cell refresh address generator configured to receive the weak cell refresh enable signal from the unit and generate a weak cell refresh signal for controlling the weak cell to be refreshed.
실시예에 따라 상기 리프레쉬 결정부는 상기 위크 셀 리프레쉬 신호에 의한 리프레쉬가 상기 디폴트 리프레쉬 신호에 의한 리프레쉬가 시작된 후 일정 시간 이후에 수행되도록 상기 위크 셀 리프레쉬 인에이블 신호를 생성한다.According to an embodiment, the refresh determiner generates the weak cell refresh enable signal such that the refresh by the weak cell refresh signal is performed after a predetermined time after the refresh by the default refresh signal is started.
실시예에 따라 상기 위크 셀 리프레쉬 신호는 상기 위크 셀 리프레쉬 컨트롤러에 의한 리프레쉬의 활성화 여부를 결정하는 위크 셀 리프레쉬 제어 신호 및 리프레쉬되는 상기 위크 셀에 대한 어드레스 정보인 위크 셀 리프레쉬 어드레스 신호를 포함한다.According to an embodiment, the weak cell refresh signal includes a weak cell refresh control signal for determining whether to activate the refresh by the weak cell refresh controller, and a weak cell refresh address signal that is address information on the refreshed refresh cell.
실시예에 따라 상기 디폴트 리프레쉬 신호는 상기 디폴트 리프레쉬 컨트롤러에 의한 리프레쉬의 활성화 여부를 결정하는 디폴트 리프레쉬 제어 신호 및 리프레쉬되는 상기 복수의 메모리 셀들에 대한 어드레스 정보인 디폴트 리프레쉬 어드레스 신호를 포함한다.According to an embodiment, the default refresh signal includes a default refresh control signal for determining whether to activate the refresh by the default refresh controller and a default refresh address signal that is address information for the plurality of memory cells to be refreshed.
실시예에 따른 컴퓨터 시스템은 상기 반도체 메모리 장치를 포함한다.A computer system according to an embodiment includes the semiconductor memory device.
본 발명의 실시예에 따른 메모리 셀의 리프레쉬 방법은 디폴트 리프레쉬 컨트롤러가 호스트로부터 리프레쉬 명령을 수신하여 디폴트 리프레쉬 신호를 생성하고, 메모리 블록에 포함된 복수의 메모리 셀들이 리프레쉬되도록 제어하는 단계 및 위크 셀 리프레쉬 컨트롤러가 상기 디폴트 리프레쉬 신호를 수신하여 위크셀 리프레쉬 신호를 생성하고, 상기 복수의 메모리 셀들 중 위크 셀이 리프레쉬되도록 제어하는 단계를 포함하며, 상기 위크 셀이 리프레쉬되도록 제어하는 단계는 상기 위크 셀이 상기 디폴트 리프레쉬 컨트롤러에 의해 상기 복수의 메모리 셀들 전부가 리프레쉬 되는 리프레쉬 주기 동안 적어도 1회 이상 리프레쉬된다.In a method of refreshing a memory cell according to an embodiment of the present invention, a default refresh controller receives a refresh command from a host to generate a default refresh signal, and controls a plurality of memory cells included in a memory block to be refreshed and a weak cell refresh. The controller may include generating a weak cell refresh signal by receiving the default refresh signal, and controlling the weak cell of the plurality of memory cells to be refreshed. The controlling of the weak cell may be performed by the weak cell. The plurality of memory cells are refreshed by at least one or more times during a refresh period in which all of the plurality of memory cells are refreshed by a default refresh controller.
실시예에 따라 상기 위크 셀이 리프레쉬 되도록 제어하는 단계는 어드레스 비교부가 상기 디폴트 리프레쉬 신호와 상기 위크 셀의 어드레스 정보인 위크 셀 정보를 비교하여 어드레스 비교 결과를 생성하는 단계를 포함한다.According to an exemplary embodiment, the controlling of the weak cell may include refreshing an address comparison unit to generate an address comparison result by comparing the default refresh signal with weak cell information that is address information of the weak cell.
실시예에 따라 상기 위크 셀이 리프레쉬 되도록 제어하는 단계는 신호 카운터가 상기 디폴트 리프레쉬 신호를 카운팅한 결과와 상기 위크 셀이 리프레쉬되는 순서인 위크 셀 리프레쉬 정보를 비교하여 신호 카운팅 결과를 생성하는 단계를 포함한다.The controlling of the weak cell to be refreshed may include generating a signal counting result by comparing a result of the signal counter counting the default refresh signal with the weak cell refresh information that is the order in which the weak cell is refreshed. do.
실시예에 따라 상기 위크 셀이 리프레쉬 되도록 제어하는 단계는 리프레쉬 결정부가 상기 위크 셀 리프레쉬 신호에 의한 리프레쉬가 상기 디폴트 리프레쉬 신호에 의한 리프레쉬가 시작된 후 일정 시간 이후에 수행되도록 제어하는 단계를 포함한다.According to an exemplary embodiment, the controlling of the weak cell to be refreshed may include controlling the refresh determiner to perform a refresh after a predetermined time after the refresh by the weak cell refresh signal is started.
본 발명의 실시예에 따른 반도체 메모리 장치에 의하면, 데이터 보유 시간이 리프레쉬 주기보다 짧은 위크 셀에 대해 정상적인 리프레쉬 이외에 적어도 1회 이상 리프레쉬를 더 수행함으로써 데이터의 손실을 막을 수 있는 효과가 있다.According to the semiconductor memory device according to the embodiment of the present invention, data loss is prevented by performing at least one refresh in addition to the normal refresh for the weak cell whose data retention time is shorter than the refresh period.
도 1은 본 발명의 실시예에 따른 반도체 메모리 장치의 블록도이다.
도 2는 본 발명의 실시예에 따른 반도체 메모리 장치를 간략히 나타내는 블록도이다.
도 3은 본 발명의 일 실시예에 따른 반도체 메모리 장치를 나타내는 블록도이다.
도 4는 도 3에 도시된 본 발명의 일실시예에 따른 반도체 메모리 장치(100')의 동작을 상세히 설명하기 위한 타이밍도이다.
도 5는 도 3에 도시된 본 발명의 일실시예에 따른 반도체 메모리 장치(100')의 동작을 상세히 설명하기 위한 표이다.
도 6은 본 발명의 일 실시예에 따른 반도체 메모리 장치의 동작을 나타내는 흐름도이다.
도 7은 본 발명의 다른 실시예에 따른 반도체 메모리 장치를 나타내는 블록도이다.
도 8은 도 7에 도시된 본 발명의 다른 실시예에 따른 반도체 메모리 장치의 동작을 상세히 설명하기 위한 타이밍도이다.
도 9는 본 발명의 다른 실시예에 따른 반도체 메모리 장치의 동작을 나타내는 흐름도이다.
도 10은 도 1에 도시된 반도체 메모리 장치를 포함하는 컴퓨터 시스템의 일 실시 예를 나타낸다.
도 11은 도 1에 도시된 반도체 메모리 장치를 포함하는 컴퓨터 시스템의 다른 실시 예를 나타낸다.
도 12는 도 1에 도시된 반도체 메모리 장치를 포함하는 컴퓨터 시스템의 또 다른 실시 예를 나타낸다.
도 13은 도 1에 도시된 반도체 메모리 장치를 포함하는 컴퓨터 시스템의 또 다른 실시 예를 나타낸다.
도 14는 도 1에 도시된 반도체 메모리 장치를 포함하는 컴퓨터 시스템의 또 다른 실시 예를 나타낸다.
도 15는 도 1에 도시된 반도체 메모리 장치를 포함하는 컴퓨터 시스템의 또 다른 실시 예를 나타낸다.
도 16은 도 1에 도시된 반도체 메모리 장치를 포함하는 데이터 처리 시스템의 일 실시 예를 나타낸다.
도 17은 도 1에 도시된 반도체 메모리 장치를 포함하는 멀티-칩 패키지의 일실시예를 개략적으로 나타낸 개념도이다.
도 18은 도 17에 도시된 멀티-칩 패키지의 일실시예를 입체적으로 나타낸 개념도이다.1 is a block diagram of a semiconductor memory device according to an embodiment of the present invention.
2 is a block diagram schematically illustrating a semiconductor memory device according to an embodiment of the present invention.
3 is a block diagram illustrating a semiconductor memory device according to an embodiment of the present invention.
FIG. 4 is a timing diagram for describing in detail an operation of the
FIG. 5 is a table for describing an operation of the
6 is a flowchart illustrating an operation of a semiconductor memory device according to an embodiment of the present invention.
7 is a block diagram illustrating a semiconductor memory device according to another exemplary embodiment of the present invention.
FIG. 8 is a timing diagram for describing in detail an operation of a semiconductor memory device according to another exemplary embodiment of the present invention illustrated in FIG. 7.
9 is a flowchart illustrating an operation of a semiconductor memory device according to another embodiment of the present invention.
FIG. 10 illustrates an embodiment of a computer system including the semiconductor memory device shown in FIG. 1.
FIG. 11 illustrates another embodiment of a computer system including the semiconductor memory device shown in FIG. 1.
FIG. 12 illustrates another embodiment of a computer system including the semiconductor memory device shown in FIG. 1.
FIG. 13 illustrates another embodiment of a computer system including the semiconductor memory device shown in FIG. 1.
FIG. 14 illustrates another embodiment of a computer system including the semiconductor memory device shown in FIG. 1.
15 illustrates another embodiment of a computer system including the semiconductor memory device shown in FIG. 1.
FIG. 16 illustrates an embodiment of a data processing system including the semiconductor memory device shown in FIG. 1.
FIG. 17 is a conceptual diagram schematically illustrating an embodiment of a multi-chip package including the semiconductor memory device shown in FIG. 1.
FIG. 18 is a conceptual diagram three-dimensionally showing an embodiment of the multi-chip package shown in FIG. 17.
본 명세서 또는 출원에 개시되어 있는 본 발명의 개념에 따른 실시 예들에 대해서 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 개념에 따른 실시 예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 개념에 따른 실시 예들은 다양한 형태로 실시될 수 있으며 본 명세서 또는 출원에 설명된 실시 예들에 한정되는 것으로 해석되어서는 아니 된다.Specific structural and functional descriptions of embodiments according to the concepts of the present invention disclosed in this specification or application are merely illustrative for the purpose of illustrating embodiments in accordance with the concepts of the present invention, The examples may be embodied in various forms and should not be construed as limited to the embodiments set forth herein or in the application.
본 발명의 개념에 따른 실시 예는 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있으므로 특정 실시 예들을 도면에 예시하고 본 명세서 또는 출원에 상세하게 설명하고자 한다. 그러나, 이는 본 발명의 개념에 따른 실시 예를 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.Embodiments in accordance with the concepts of the present invention can make various changes and have various forms, so that specific embodiments are illustrated in the drawings and described in detail in this specification or application. It is to be understood, however, that it is not intended to limit the embodiments according to the concepts of the present invention to the particular forms of disclosure, but includes all modifications, equivalents, and alternatives falling within the spirit and scope of the invention.
제1 및/또는 제2 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되어서는 안된다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로만, 예컨대 본 발명의 개념에 따른 권리 범위로부터 이탈되지 않은 채, 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소는 제1 구성요소로도 명명될 수 있다.Terms such as first and / or second may be used to describe various components, but the components should not be limited by the terms. The terms are intended to distinguish one element from another, for example, without departing from the scope of the invention in accordance with the concepts of the present invention, the first element may be termed the second element, The second component may also be referred to as a first component.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.When a component is referred to as being "connected" or "connected" to another component, it may be directly connected to or connected to that other component, but it may be understood that other components may be present in between. Should be. On the other hand, when an element is referred to as being "directly connected" or "directly connected" to another element, it should be understood that there are no other elements in between. Other expressions that describe the relationship between components, such as "between" and "between" or "neighboring to" and "directly adjacent to" should be interpreted as well.
본 명세서에서 사용한 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 명세서에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.The terminology used herein is for the purpose of describing particular embodiments only and is not intended to be limiting of the invention. Singular expressions include plural expressions unless the context clearly indicates otherwise. In this specification, the terms "comprises ", or" having ", or the like, specify that there is a stated feature, number, step, operation, , Steps, operations, components, parts, or combinations thereof, as a matter of principle.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 명세서에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.Unless defined otherwise, all terms used herein, including technical or scientific terms, have the same meaning as commonly understood by one of ordinary skill in the art to which this invention belongs. Terms such as those defined in the commonly used dictionaries should be construed as having meanings consistent with the meanings in the context of the related art, and are not construed in ideal or excessively formal meanings unless expressly defined herein. Do not.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시 예를 설명함으로써, 본 발명을 상세히 설명한다.BEST MODE FOR CARRYING OUT THE INVENTION Hereinafter, the present invention will be described in detail with reference to the preferred embodiments of the present invention with reference to the accompanying drawings.
도 1은 본 발명의 실시 예에 따른 반도체 메모리 장치의 블록도이다. 1 is a block diagram of a semiconductor memory device according to an embodiment of the present invention.
도 1을 참조하면, 본 발명의 실시 예에 따른 반도체 메모리 장치(100)는 메모리 셀 어레이(200), 선택회로(210), 컬럼 디코더(270), 로우 디코더 및 드라이버(260), 어드레스 레지스터(280), 기입/ 독출회로(220), 아날로그/로직 회로부(240) 및 제어 로직부(300)를 포함할 수 있다.Referring to FIG. 1, a
상기 메모리 장치는 한 층의 메모리 셀 어레이(200) 만으로 구현될 수 있으며, 복수개의 메모리 셀 어레이를 3차원으로 적층하여 구현할 수도 있다. 메모리 셀 어레이(200)는 다수의 비트 라인들(BLi, i는 자연수), 다수의 워드 라인들(WLj,j는 자연수), 및 다수의 메모리 셀들을 포함한다. 상기 메모리 셀 어레이는 다수의 메모리 블록으로 구분되고, 상기 각 메모리 블록은 다수의 메모리 페이지로 구분될 수 있다. The memory device may be implemented by only one layer of the
또한 메모리 셀 어레이는 본 발명의 실시예에서 리프레시 진입의 판단 기준이 되는 다수(2이상)의 메모리 유닛을 포함한다. 즉, 본 발명의 실시예에서는 메모리 유닛 단위로 리프레시 진입 여부를 판단하여 리프레시를 수행할 수 있다. 메모리 유닛은 메모리 블록 또는 메모리 페이지 단위로 구분되거나 이들 복수로 그룹핑하여 설정될 수 있다. In addition, the memory cell array includes a plurality of (or more than two) memory units, which are criteria for determining refresh entry in an embodiment of the present invention. That is, according to an embodiment of the present invention, the refresh may be performed by determining whether to enter refresh in units of memory units. The memory units may be divided into memory blocks or memory page units or grouped into a plurality of memory units.
로우 디코더(260)는 어드레스 레지스터(280)로부터 출력된 로우 어드레스를 디코딩하여 다수의 워드 라인들(WLj) 중에서 적어도 하나의 워드 라인(또는, 행)을 선택할 수 있다. 컬럼 디코더(270)는 어드레스 레지스터(280)로부터 출력된 컬럼 어드레스를 디코딩하여 다수의 비트 라인들(BLi) 중에서 적어도 하나의 비트 라인(또는, 컬럼)을 선택할 수 있다.The
기입/ 독출 회로(220)는 메모리 셀에 데이터를 기입하거나, 상기 메모리 셀에 저장된 데이터의 검증 독출(verify read), 또는 독출(read)을 할 수 있다. The write /
제어 로직부(300)는 리프레시 컨트롤러(120) 및 커멘트 디코더(320)를 포함할 수 있다. 리프레시 컨트롤러(120)는 카운터(미도시)를 포함하여 일정 주기마다 리프레시 리드를 하도록 제어할 수 있다. 이때 리프레시 리드의 주기는 외부로부터 수신된 리프레시 명령(refresh command)에 의할 수도 있다. The
상기 리프레시 컨트롤러(120)로부터 리프레쉬 신호를 받은 아날로그/ 로직 회로부(240)는 적절한 기준 리드 값을 선정하여, 독출 회로에 전송한다. 상기 리프레쉬 신호는 후술할 디폴트 리프레쉬 신호(DRS) 및 위크 셀 리프레쉬 신호(WRS)를 포함할 수 있다. 독출 회로는 특정 메모리 유닛의 데이터를 읽을 수 있다. 상기 독출된 데이터를 바탕으로 다시 리프레시 컨트롤러(120)에서 리프레시 여부를 판단한다. 상기 판단 결과를 기입/독출 회로(220)에 전달하여 해당 메모리 유닛에 대해 리프레시를 수행한다. 해당 메모리 유닛의 리프레시는 해당 메모리 유닛에 저장된 데이터를 독출한 후 독출된 데이터를 재기입함으로써 수행될 수 있다.The analog /
이때 리프레시 리드 및 리프레시 될 메모리 유닛의 주소는 어드레스 레지스터(280)로 전달되어 컬럼 디코더(270)및 로우 디코더(260)로 전송된다.In this case, the refresh read and the address of the memory unit to be refreshed are transferred to the
도 2는 본 발명의 실시예에 따른 반도체 메모리 장치를 간략히 나타내는 블록도이다.2 is a block diagram schematically illustrating a semiconductor memory device according to an embodiment of the present invention.
도 2를 참조하면, 반도체 메모리 장치(100)는 DRAM(Dynamic Random Access Memory) 등과 같이 리프레쉬(refresh) 동작이 필요한 반도체 메모리를 포함할 수 있다. Referring to FIG. 2, the
본 발명의 실시예에 따른 반도체 메모리 장치(100)는 디폴트 리프레쉬 컨트롤러(default refresh controller; 110), 위크 셀 리프레쉬 컨트롤러(weak cell refresh controller; 130), 위크 셀 메모리(weak cell memory; 150) 및 메모리 블록(memory block; 160)을 포함한다.The
디폴트 리프레쉬 컨트롤러(110)는 리프레쉬 명령(refresh command)을 수신하여, 상기 리프레쉬 명령(refresh command)에 따라 디폴트 리프레쉬 신호(DRS)를 생성할 수 있다. 상기 디폴트 리프레쉬 컨트롤러(110)는 생성된 상기 디폴트 리프레쉬 신호(DRS)를 메모리 블록(160)과 위크 셀 리프레쉬 컨트롤러(130)로 전송할 수 있다. 상기 리프레쉬 명령(refresh command)은 상기 메모리 블록(160)의 리프레쉬 동작이 필요한 경우 반도체 메모리 장치(100) 외부의 호스트(미도시)에 의해 생성되어 전송될 수 있다.The
상기 리프레쉬 명령(refresh command)은 일정한 주기에 따라 생성될 수 있고, 또는 상기 주기와는 관계없이 시스템의 요청에 따라 생성될 수 있다. 상기 주기는 리프레쉬 명령(refresh command)이 생성되고 다음 리프레쉬 명령(refresh command)이 생성되기까지 걸리는 시간이며, 리프레쉬 명령(refresh command)은 메모리 블록(160)에 포함된 복수의 메모리 셀들 모두에 대해 리프레쉬가 완료될 때까지 N회 반복될 수 있다. 즉, 상기 주기에 N을 곱한 값이 메모리 셀 전체에 대한 리프레쉬가 완료되는 리프레쉬 주기라고 정의할 수 있다.The refresh command may be generated at regular intervals or at the request of the system regardless of the period. The period is a time taken until the refresh command is generated and the next refresh command is generated, and the refresh command is for all of the plurality of memory cells included in the
상기 리프레쉬 주기는 메모리 블록(160)에 포함된 복수의 메모리 셀들 중 리텐션(retention) 능력이 가장 부족한 즉, 데이터 보유 시간이 가장 짧은 셀을 기준으로 결정될 수 있다. 이는 메모리 블록(160)의 모든 셀에 저장된 데이터가 손실되지 않도록 하기 위함이다. 즉, 메모리 블록(160)에 포함된 복수의 메모리 셀들 중 리텐션(retention) 능력이 가장 부족한 셀이 데이터를 잃기 전에 리프레쉬가 수행되어야 한다. The refresh period may be determined based on a cell having the shortest retention capability, that is, the shortest data retention time, among the plurality of memory cells included in the
디폴트 리프레쉬 신호(DRS)는 메모리 블록(160)에 포함된 복수의 메모리 셀들 중 리프레쉬되는 메모리 유닛에 대한 디폴트 리프레쉬 어드레스 신호를 포함할 수 있고, 디폴트 리프레쉬의 활성화 여부를 결정하는 디폴트 리프레쉬 제어 신호를 포함할 수 있다. 디폴트 리프레쉬 신호(DRS)는 리프레쉬 주기 동안 메모리 블록(160)에 포함된 복수의 메모리 셀들 모두에 대해 리프레쉬가 수행될 수 있도록 메모리 블록(160)을 제어할 수 있다.The default refresh signal DRS may include a default refresh address signal for the memory unit being refreshed among the plurality of memory cells included in the
또한, 디폴트 리프레쉬 신호(DRS)는 후술할 위크 셀 리프레쉬 컨트롤러(130)가 위크 셀에 대해 위크 셀 리프레쉬 신호(WRS)를 생성하는 기초를 제공할 수 있다. 디폴트 리프레쉬 컨트롤러(110)의 상세한 구성 및 동작은 도 2 및 6을 참조하여 후술하기로 한다.In addition, the default refresh signal DRS may provide a basis for the weak
위크 셀 리프레쉬 컨트롤러(130)는 디폴트 리프레쉬 컨트롤러(110)로부터 디폴트 리프레쉬 신호(DRS)와 위크 셀 메모리(150)로부터 위크 셀 정보(WCI)를 수신하여 위크 셀 리프레쉬 신호(WRS)를 생성하여 메모리 블록(160)으로 전송할 수 있다. 위크 셀은 정상적인 셀보다 리텐션 능력이 부족한 셀을 말하며, 메모리 블록(160)에 포함된 복수의 메모리 셀들 중 리프레쉬 주기보다 데이터의 보유 시간이 짧은 셀을 말한다.The weak
위크 셀은 리프레쉬 주기보다 데이터의 보유 시간이 짧으므로 디폴트 리프레쉬 컨트롤러(110)에 의해 리프레쉬되기 이전에 데이터를 잃을 수 있다. 따라서, 위크 셀 리프레쉬 컨트롤러(130)는 이러한 위크 셀에 대해 리프레쉬 주기 동안 디폴트 리프레쉬 컨트롤러(110)에 의한 리프레쉬와 별도로 리프레쉬를 적어도 1회 이상 수행할 수 있도록 메모리 블록(160)을 제어할 수 있다. 실시예에 따라, 위크 셀 리프레쉬 컨트롤러(130)는 이러한 위크 셀에 대한 리프레쉬가 이루어지는 주기인 위크셀 리프레쉬 주기를 상기 리프레쉬 주기보다 짧고 상기 리프레쉬 주기의 1/2보다 길어 지거나 짧아 지도록 메모리 블록(160)을 제어할 수 있다.Since the weak cell has a shorter retention time of the data than the refresh period, the weak cell may lose data before being refreshed by the
상기 위크 셀 리프레쉬 신호(WRS)는 메모리 블록(160)에 포함된 복수의 메모리 셀들 중 리프레쉬되는 위크 셀에 대한 위크 셀 리프레쉬 어드레스 신호를 포함할 수 있고, 위크 셀 리프레쉬의 활성화 여부를 결정하는 위크 셀 리프레쉬 제어 신호를 포함할 수 있다. 위크 셀 리프레쉬 신호(WRS)는 위크 셀에 대해 리프레쉬 주기 동안 디폴트 리프레쉬 컨트롤러(110)에 의한 리프레쉬와 별도로 리프레쉬를 적어도 1회 이상 수행할 수 있도록 메모리 블록(160)을 제어할 수 있다.The weak cell refresh signal WRS may include a weak cell refresh address signal for the weak cell being refreshed among the plurality of memory cells included in the
위크 셀 리프레쉬 컨트롤러(130)의 상세한 구성 및 동작은 도 3 및 7을 참조하여 후술하기로 한다.Detailed configuration and operation of the weak
위크 셀 메모리(150)는 메모리 블록(160)에 포함된 복수의 메모리 셀들 중 리프레쉬 주기보다 데이터의 보유 시간이 짧은 셀인 위크 셀에 대한 어드레스 정보 즉, 위크 셀 정보(WCI)를 저장할 수 있다. 위크 셀 메모리(150)는 위크 셀 리프레쉬 컨트롤러(130)의 요청에 따라 위크 셀 정보(WCI)를 위크셀 리프레쉬 컨트롤러로 전송할 수 있다.The
위크 셀 테스트 회로(미도시)는 메모리 블록(160)에 포함된 복수의 메모리 셀들 중 위크 셀과 노멀 셀(리프레쉬 주기보다 데이터의 보유 시간이 더 긴 셀)을 구별하여 위크 셀에 대한 어드레스 정보를 위크 셀 메모리(150)로 전송할 수 있다. 예컨대, 위크 셀 테스트 회로(미도시)는 메모리 블록(160)에 포함된 복수의 메모리 셀들에 대해 일률적으로 논리값 1을 저장시킨 후 리프레쉬 주기보다 짧은 임의의 시간이 경과한 후 상기 복수의 메모리 셀들에 대해 그 값을 읽어들일 수 있다. 이때, 어떤 셀에 저장된 논리값이 0인 경우 상기 셀을 위크 셀로 검출할 수 있으며, 상기 위크 셀의 어드레스 정보를 위크 셀 메모리(150)로 전송할 수 있다.The weak cell test circuit (not shown) distinguishes the weak cell from the plurality of memory cells included in the
위크 셀 메모리(150)는 전원 공급 여부에 관계없이 데이터를 저장할 수 있는 비휘발성 메모리(non-volatile memory)가 이용될 수 있으며, 물리적으로 레이져(laser)를 사용하여 퓨즈-컷팅(fuse-cutting)하는 방법이나 전기적으로 프로그래밍(programming)하여 저장시키는 방법이 사용될 수 있다. 예컨대, 위크셀 메모리는 전원의 공급 여부와 관계없이 저장된 정보를 유지할 수 있으며, EEPROM(Electrically Erasable Programmable Read-Only Memory), 플래시(flash) 메모리, MRAM(Magnetic RAM), Conductive bridging RAM(CBRAM), FeRAM(Ferroelectric RAM), PRAM(Phase change RAM) 또는 저항 메모리(Resistive RAM: RRAM 또는 ReRAM)일 수 있다.The
또한, 위크 셀 메모리(150)는 도 2에 도시된 바와 같이 상기 반도체 메모리 장치(100)의 내부에 형성될 수 있으나, 이에 한정되지 않고 상기 반도체 메모리 장치(100)의 외부에 형성될 수 있다. 즉, 위크 셀 메모리(150)는 상기 반도체 메모리 장치(100)의 외부에 위치한 CPU, 프로그램, 메모리 장치(비휘발성 메모리 또는 하드 디스크) 등에 포함될 수 있다.In addition, the
메모리 블록(160)은 디폴트 리프레쉬 컨트롤러(110)로부터 디폴트 리프레쉬 제어 신호와 디폴트 리프레쉬 어드레스 신호를 포함하는 디폴트 리프레쉬 신호(DRS)를 수신하고, 상기 디폴트 리프레쉬 제어 신호의 활성화에 응답하여 디폴트 리프레쉬 어드레스 신호에 해당하는 복수의 셀을 리프레쉬할 수 있다.The
또한, 메모리 블록(160)은 위크 셀 리프레쉬 컨트롤러(130)로부터 위크 셀 리프레쉬 제어 신호와 위크 셀 리프레쉬 어드레스 신호를 포함하는 위크 셀 리프레쉬 신호(WRS)를 수신하고, 상기 위크 셀 리프레쉬 제어 신호의 활성화에 응답하여 위크 셀 리프레쉬 어드레스 신호에 해당하는 복수의 위크 셀을 리프레쉬할 수 있다. 메모리 블록(160)은 위크 셀에 대해 리프레쉬 주기 동안 디폴트 리프레쉬 컨트롤러(110)에 의한 리프레쉬와 별도로 리프레쉬를 적어도 1회 이상 수행할 수 있다.In addition, the
즉, 디폴트 리프레쉬 컨트롤러(110) 또는 위크 셀 리프레쉬 컨트롤러(130)로부터 수신되는 디폴트 리프레쉬 제어 신호 또는 위크 셀 리프레쉬 제어 신호가 활성화 상태일 때는, 메모리 블록(160)은 호스트로부터 수신되는 커맨드 신호, 어드레스 신호 및 데이터 신호를 무시하고 디폴트 리프레쉬 컨트롤러(110) 또는 위크 셀 리프레쉬 컨트롤러(130)로부터 입력되는 디폴트 리프레쉬 어드레스 신호 또는 위크 셀 리프레쉬 어드레스 신호로 지정되는 복수의 메모리 셀들을 활성화시켜 리프레쉬 동작을 수행할 수 있다. 상기 복수의 메모리 셀들은 하나 또는 그 이상의 워드 라인(word line)에 포함될 수 있으나, 이에 한정되지 않는다. 복수의 메모리 셀들을 활성화시켜 메모리 블록(160)의 리프레쉬 동작을 수행하는 것은 당업자에게 널리 알려져 있으므로 여기에서는 구체적인 설명을 생략한다.That is, when the default refresh control signal or the weak cell refresh control signal received from the
반면에, 디폴트 리프레쉬 컨트롤러(110) 또는 위크 셀 리프레쉬 컨트롤러(130)로부터 수신되는 디폴트 리프레쉬 제어 신호 또는 위크 셀 리프레쉬 제어 신호가 비활성화 상태일 때는, 메모리 블록(160)은 리프레쉬 동작을 수행하지 않고, 상기 커맨드 신호, 어드레스 신호 및 데이터 신호에 따라 데이터 리드(read) 및 라이트(write) 동작을 수행할 수 있다. 메모리 블록(160)의 데이터의 리드 및 라이트 동작은 당업자에게 널리 알려져 있으므로 여기에서는 자세한 설명을 생략한다. On the other hand, when the default refresh control signal or the weak cell refresh control signal received from the
메모리 블록(160)은, 반도체 메모리 장치(100)에 포함되는 일반적인 메모리 회로로서, 복수의 메모리 셀들을 포함하는 메모리 셀 어레이(미도시), 로우 디코더(미도시), 칼럼 디코더(미도시) 및 감지증폭기(미도시) 등을 포함할 수 있다. 상기 메모리 셀 어레이(미도시), 로우 디코더(미도시), 칼럼 디코더(미도시) 및 감지증폭기(미도시)는 메모리 블록(160)의 일반적인 구성 요소들로서, 그 구성 및 동작이 당업자에게 널리 알려져 있으므로 여기에서는 설명을 생략한다. The
본 발명의 실시예에 따른 반도체 메모리 장치에 의하면, 데이터 보유 시간이 리프레쉬 주기보다 짧은 위크 셀에 대해 정상적인 리프레쉬 이외에 적어도 1회 이상 리프레쉬를 더 수행함으로써 데이터의 손실을 막을 수 있는 효과가 있다.According to the semiconductor memory device according to the embodiment of the present invention, data loss is prevented by performing at least one refresh in addition to the normal refresh for the weak cell whose data retention time is shorter than the refresh period.
도 3은 본 발명의 일 실시예에 따른 반도체 메모리 장치를 나타내는 블록도이다. 3 is a block diagram illustrating a semiconductor memory device according to an embodiment of the present invention.
도 3을 참조하면, 본 발명의 일 실시예에 따른 반도체 메모리 장치(100')는 디폴트 리프레쉬 컨트롤러(110), 위크 셀 리프레쉬 컨트롤러(131), 위크 셀 메모리(150) 및 메모리 블록(160)을 포함한다. 도 3에 도시된 반도체 메모리 장치(100')는 도 2에 도시된 반도체 메모리 장치(100)의 일 실시예이므로 설명이 중복되는 부분은 생략하기로 한다. Referring to FIG. 3, a
도 3에 도시된 디폴트 리프레쉬 컨트롤러(110)는 도 2에 도시된 디폴트 리프레쉬 컨트롤러(110)를 상세히 나타낸 것이며, 리프레쉬 명령(refresh command)을 수신하여, 상기 리프레쉬 명령(refresh command)에 따라 디폴트 리프레쉬 신호(DRS)를 생성할 수 있다. 상기 디폴트 리프레쉬 컨트롤러(110)는 생성된 상기 디폴트 리프레쉬 신호(DRS)를 메모리 블록(160)과 위크 셀 리프레쉬 컨트롤러(131)로 전송할 수 있다. The
디폴트 리프레쉬 컨트롤러(110)는 디폴트 리프레쉬 카운터(112) 및 디폴트 리프레쉬 어드레스 생성부(114)를 포함할 수 있다. 상기 디폴트 리프레쉬 카운터(112)는 메모리 블록(160)에 포함된 복수의 메모리 셀들 모두에 대해 리프레쉬가 수행될 수 있도록 상기 리프레쉬 명령(refresh command)에 따라 가변되는 카운팅 값을 디폴트 리프레쉬 어드레스 생성부(114)로 전송할 수 있다.The
디폴트 리프레쉬 어드레스 생성부(114)는 상기 디폴트 리프레쉬 카운터(112)로부터 상기 리프레쉬 명령(refresh command)에 따른 카운팅 값을 수신하여 메모리 블록(160)에 포함된 복수의 메모리 셀들에 대한 디폴트 리프레쉬 신호(DRS)를 생성할 수 있다. 디폴트 리프레쉬 어드레스 생성부(114)는 복수의 메모리 셀들 모두에 대해 리프레쉬가 수행될 수 있도록 디폴트 리프레쉬 신호(DRS)를 생성할 수 있으며, 동시에 리프레쉬되는 복수의 메모리 셀들을 결정하고 복수의 메모리 셀들의 리프레쉬 순서를 결정할 수 있다. 또한, 디폴트 리프레쉬 어드레스 생성부(114)는 상기 카운팅 값을 수신한 횟수에 따라 또는 특정 카운팅 값에 도달함에 따라 메모리 블록(160)에 포함된 복수의 메모리 셀들 모두에 대한 리프레쉬를 완료하였음을 감지하고 디폴트 리프레쉬 신호(DRS)를 생성을 중지할 수 있다. The default
상기 디폴트 리프레쉬 신호(DRS)는 디폴트 리프레쉬의 활성화 여부를 결정하는 디폴트 리프레쉬 제어 신호와 디폴트 리프레쉬 어드레스 신호를 포함할 수 있고, 디폴트 리프레쉬 어드레스 신호는 메모리 블록(160)에 포함된 복수의 메모리 셀들 중 동시에 리프레쉬되는 셀들의 어드레스를 결정할 수 있다. 디폴트 리프레쉬 어드레스 생성부(114)는 리드 또는 라이트 동작시의 어드레스 순서와는 다르게 리프레쉬 어드레스 순서를 생성할 수 있다. The default refresh signal DRS may include a default refresh control signal and a default refresh address signal for determining whether to activate the default refresh, and the default refresh address signal may be the same as that of the plurality of memory cells included in the
상기 동시에 리프레쉬되는 셀들은 하나 또는 그 이상의 워드 라인에 포함될 수 있으나, 이에 한정되는 것은 아니다. 상기 디폴트 리프레쉬 신호(DRS)는 위크 셀 리프레쉬 컨트롤러(131) 및 메모리 블록(160)으로 전송될 수 있다.The simultaneously refreshed cells may be included in one or more word lines, but are not limited thereto. The default refresh signal DRS may be transmitted to the weak
도 3에 도시된 위크 셀 리프레쉬 컨트롤러(131)는 도 2에 도시된 위크 셀 리프레쉬 컨트롤러(130)를 상세히 나타낸 것이며, 어드레스 비교부(address comparator; 132), 리프레쉬 결정부(refresh determinator; 133) 및 위크 셀 리프레쉬 어드레스 생성부(weak cell refresh address generator; 134)를 포함할 수 있다. The weak
어드레스 비교부(132)는 디폴트 리프레쉬 컨트롤러(110)로부터 디폴트 리프레쉬 신호(DRS)를 수신하고, 위크 셀 메모리(150)로부터 위크 셀 정보(WCI)를 수신할 수 있다. 어드레스 비교부(132)는 상기 디폴트 리프레쉬 신호(DRS)에 포함된 디폴트 리프레쉬 어드레스 신호와 상기 위크 셀 정보(WCI)를 비교하여 어드레스 비교 결과(ACR)를 생성할 수 있다. 상기 어드레스 비교부(132)는 상기 디폴트 리프레쉬 어드레스 신호와 상기 위크 셀 정보(WCI)를 비교하여 위크 셀에 대해 리프레쉬가 필요할 경우 논리 값이 하이(high)가 될 수 있고, 필요하지 않을 경우 논리 값이 로우(low)가 될 수 있다. 본 발명은 이에 한정되지 않고 그 반대가 될 수도 있다.The
리프레쉬 결정부(133)는 상기 어드레스 비교 결과(ACR)와 위크 셀 정보(WCI)를 수신하여 위크 셀 리프레쉬 어드레스 생성부(134)를 동작시키는 타이밍을 제어할 수 있다. 예컨대, 리프레쉬 결정부(133)는 해당 위크 셀에 대한 어드레스 비교 결과(ACR)의 논리 값이 하이가 된 경우 해당 위크 셀 정보(WCI)를 참조하여 해당 위크 셀에 대한 위크 셀 리프레쉬 인에이블 신호(WRS_EN)를 일정 시간동안 딜레이(delay)시켜 생성할 수 있다. The
위크 셀 리프레쉬 컨트롤러(131)의 제어에 의한 위크 셀 리프레쉬가 디폴트 리프레쉬와 동시에 수행되는 경우, 메모리 블록(160) 내의 감지증폭기(미도시)에서의 노이즈(noise)가 커지게 되어 정상적으로 리프레쉬 동작이 이루어지지 않을 수 있다. 따라서, 상기 노이즈를 분산시키기 위해 상기 리프레쉬 결정부(133)는 위크 셀 리프레쉬 인에이블 신호(WRS_EN)가 생성되는 타이밍을 조절할 수 있다.When the weak cell refresh under the control of the weak
위크 셀 리프레쉬 어드레스 생성부(134)는 상기 위크 셀 리프레쉬 인에이블 신호(WRS_EN)와 위크 셀 정보(WCI)를 수신하여 위크 셀 리프레쉬 신호(WRS)를 생성할 수 있다. 즉, 위크 셀 리프레쉬 어드레스 생성부(134)는 해당 위크 셀에 대해 리프레쉬 주기 동안 디폴트 리프레쉬와는 별도로 해당 위크 셀에 대해 리프레쉬를 적어도 1회 이상 수행할 수 있도록 메모리 블록(160)을 제어할 수 있다. 실시예에 따라, 위크 셀 리프레쉬 어드레스 생성부(134)는 해당 위크 셀에 대한 리프레쉬가 이루어지는 주기인 위크셀 리프레쉬 주기를 상기 리프레쉬 주기보다 짧고 상기 리프레쉬 주기의 1/2보다 길어 지거나 짧아지도록 메모리 블록(160)을 제어할 수 있다.The weak cell
위크 셀 메모리(150) 및 메모리 블록(160)의 동작은 도 1에서의 동작과 동일한 바 생략하기로 한다.Operations of the
도 4는 도 3에 도시된 본 발명의 일실시예에 따른 반도체 메모리 장치(100')의 동작을 상세히 설명하기 위한 타이밍도이다. 도 5는 도 3에 도시된 본 발명의 일실시예에 따른 반도체 메모리 장치(100')의 동작을 상세히 설명하기 위한 표이다.FIG. 4 is a timing diagram for describing in detail an operation of the
도 3 내지 5를 참조하면, 도 4 및 5에서는 도 3에 도시된 반도체 메모리 장치(100')의 메모리 블록(160)에 포함된 메모리 셀 어레이(미도시)가 총 8개의 로우(row)로 구성되어 하나의 리프레쉬 주기는 총 8번의 리프레쉬 동작으로 완료된다고 가정한다. 3 to 5, in FIG. 4 and 5, the memory cell array (not shown) included in the
도 4에 도시된 바와 같이 하나의 리프레쉬 주기 동안 8 번의 리프레쉬 명령(refresh command)이 생성될 수 있다. 디폴트 리프레쉬 컨트롤러(110)는 리프레쉬 명령(refresh command)을 수신하여 로우 어드레스 0 번부터 순차적으로 로우 어드레스 7 번까지 해당되는 로우 어드레스에 대한 디폴트 리프레쉬 어드레스 신호를 생성할 수 있다. 메모리 블록(160)은 순차적으로 발생하는 상기 디폴트 리프레쉬 어드레스 신호에 해당하는 메모리 셀 어레이(미도시)의 로우 어드레스에 포함된 복수의 메모리 셀들에 대해 각각 리프레쉬를 수행할 수 있다. As shown in FIG. 4, eight refresh commands may be generated during one refresh period. The
도 5를 참조하면, 로우 어드레스를 나타내는 비트들(RA0 내지 RA2)와 10진수로 나타낸 로우 어드레스 간의 관계가 나타나 있다. 즉, 상기 로우 어드레스를 나타내는 비트들(RA0 내지 RA2)은 로우 어드레스를 2진수로 나타내었을 경우의 각 자릿 수를 나타내며, RA0이 최하위 자릿 수를, RA2가 최상위 자릿 수를 나타낸다. Referring to FIG. 5, the relationship between the bits RA0 to RA2 representing the row address and the row address represented in decimal is shown. That is, the bits RA0 to RA2 indicating the row address represent the number of digits when the row address is represented in binary, where RA0 represents the least significant digit and RA2 represents the most significant digit.
만약 위크 셀이 로우 어드레스 1번에 포함되었다고 가정한다면, 위크 셀 메모리(150)에는 위크 셀 테스트 회로(미도시)에 의해 로우 어드레스 1번에 해당하는 위크 셀 정보(WCI)가 저장될 수 있다.If it is assumed that the weak cell is included in the
위크 셀 리프레쉬 컨트롤러(131)에 포함된 어드레스 비교부(132)는 디폴트 리프레쉬 컨트롤러(110)로부터 수신되는 디폴트 리프레쉬 어드레스 신호와 위크 셀 메모리(150)로부터 수신되는 위크 셀 정보(WCI)를 비교하여 가장 주기가 긴 비트(RA2)를 제외한 나머지 비트(RA1, RA0)가 동일한지 판단할 수 있다. 즉, 도 4에서 RA2는 4 개의 로우 어드레스마다 반복되며, RA1 및 RA0은 각각 2 개 및 1 개의 로우 어드레스마다 반복되므로 RA2가 가장 주기가 긴 비트(exclusion bit)라고 할 수 있다. The
따라서, 상기 어드레스 비교부(132)는 로우 어드레스 1번에 해당하는 디폴트 리프레쉬 어드레스 신호를 수신하고 난 후, 로우 어드레스 2번 내지 4번에 해당하는 디폴트 리프레쉬 어드레스 신호를 상기 위크 셀 정보(WCI)와 비교하여 RA1 및 RA0 중 어느 하나가 상이한 경우 논리 값 로우의 어드레스 비교 결과(ACR)를 출력할 수 있다. 그 이후, 상기 어드레스 비교부(132)는 로우 어드레스 5번에 해당하는 디폴트 리프레쉬 어드레스 신호를 수신하고 난 후, 로우 어드레스 5번에 해당하는 디폴트 리프레쉬 어드레스 신호를 상기 위크 셀 정보(WCI)와 비교하여 RA1 및 RA0 모두가 동일한 경우 논리 값 하이의 어드레스 비교 결과(ACR)를 출력할 수 있다. Therefore, after the
상기 어드레스 비교부(132)가 디폴트 리프레쉬 어드레스 신호를 위크 셀 정보(WCI)와 비교하는 방법은 가장 주기가 긴 비트(RA2)를 제외한 나머지 비트(RA1, RA0)가 동일한지 판단하는 것에 한정되지 아니하며, 당업자의 수준에서 얼마든지 변경이 가능하다.The method of comparing the default refresh address signal with the weak cell information WCI by the
리프레쉬 결정부(133)는 상기 어드레스 비교 결과(ACR)와 상기 위크 셀 정보(WCI)를 수신하여 위크 셀 리프레쉬 어드레스 생성부(134)를 동작시키는 타이밍을 제어할 수 있다. 즉, 상기 리프레쉬 결정부(133)는 메모리 블록(160)의 감지 증폭기(미도시)에서의 노이즈를 감소시키기 위해 위크 셀 리프레쉬 인에이블 신호(WRS_EN)를 상기 어드레스 비교 결과(ACR)와 상기 위크 셀 정보(WCI)를 수신하는 즉시 출력하지 않고 일정 시간(D)만큼 딜레이(delay)시킬 수 있다. The
위크 셀 리프레쉬 어드레스 생성부(134)는 상기 위크 셀 리프레쉬 인에이블 신호(WRS_EN)와 상기 위크 셀 정보(WCI)를 수신하여 로우 어드레스 1번에 대한 위크 셀 리프레쉬 신호(WRS)를 생성할 수 있다. 즉, 메모리 블록(160)은 상기 디폴트 리프레쉬 신호(DRS)에 따른 로우 어드레스 5번에 대한 리프레쉬와 상기 위크 셀 리프레쉬 신호(WRS)에 따른 로우 어드레스 1번에 대한 리프레쉬를 거의 동시에 수행할 수 있다.The weak cell
본 발명의 일 실시예에 따른 반도체 메모리 장치에 의하면, 디폴트 리프레쉬 어드레스 신호를 위크 셀 정보(WCI)와 비교함으로써 데이터 보유 시간이 리프레쉬 주기보다 짧은 위크 셀에 대해 정상적인 리프레쉬 이외에 적어도 1회 이상 리프레쉬를 더 수행함으로써 데이터의 손실을 막을 수 있는 효과가 있다.According to the semiconductor memory device according to an embodiment of the present invention, by refreshing the default refresh address signal with the weak cell information (WCI), at least one refresh in addition to the normal refresh is performed on the weak cell whose data retention time is shorter than the refresh period. By doing so, it is possible to prevent the loss of data.
도 6은 본 발명의 일 실시예에 따른 반도체 메모리 장치의 동작을 나타내는 흐름도이다.6 is a flowchart illustrating an operation of a semiconductor memory device according to an embodiment of the present invention.
도 3 내지 6을 참조하면, 디폴트 리프레쉬 컨트롤러(110)는 리프레쉬 명령(refresh command)을 수신하여, 상기 리프레쉬 명령(refresh command)에 따라 디폴트 리프레쉬 신호(DRS)를 생성할 수 있다(S510). 상기 디폴트 리프레쉬 컨트롤러(110)는 생성된 상기 디폴트 리프레쉬 신호(DRS)를 메모리 블록(160)과 위크 셀 리프레쉬 컨트롤러(131)로 전송할 수 있다.3 to 6, the
메모리 블록(160)은 디폴트 리프레쉬 컨트롤러(110)로부터 디폴트 리프레쉬 제어 신호와 디폴트 리프레쉬 어드레스 신호를 포함하는 디폴트 리프레쉬 신호(DRS)를 수신하고, 상기 디폴트 리프레쉬 제어 신호의 활성화에 응답하여 디폴트 리프레쉬 어드레스 신호에 해당하는 복수의 메모리 셀들을 리프레쉬할 수 있다(S520).The
위크 셀 리프레쉬 컨트롤러(131)에 포함된 어드레스 비교부(132)는 디폴트 리프레쉬 컨트롤러(110)로부터 디폴트 리프레쉬 신호(DRS)를 수신하고, 위크 셀 메모리(150)로부터 위크 셀 정보(WCI)를 수신할 수 있다. 어드레스 비교부(132)는 상기 디폴트 리프레쉬 신호(DRS)에 포함된 디폴트 리프레쉬 어드레스 신호와 상기 위크 셀 정보(WCI)를 비교하여 어드레스 비교 결과(ACR)를 생성할 수 있다(S530). 상기 어드레스 비교부(132)는 상기 디폴트 리프레쉬 어드레스 신호와 상기 위크 셀 정보(WCI)를 비교하여 위크 셀에 대해 리프레쉬가 필요할 경우 논리 값이 하이(high)가 될 수 있고, 필요하지 않을 경우 논리 값이 로우(low)가 될 수 있다. 본 발명은 이에 한정되지 않고 그 반대가 될 수도 있다.The
위크 셀에 대해 리프레쉬가 필요하지 않은 경우, 예컨대 도 5와 같이 로우 어드레스를 나타내는 비트들 중 가장 주기가 긴 비트(RA2)를 제외한 나머지 비트(RA1, RA0) 중 적어도 하나가 동일하지 않은 경우 위크 셀에 대한 리프레쉬는 수행되지 않고 디폴트 리프레쉬가 수행될 수 있다(S540의 No 경로).When no refresh is required for the weak cell, for example, when at least one of the bits RA1 and RA0 other than the longest bit RA2 among the bits representing the row address is not the same as shown in FIG. 5, the weak cell is not the same. The refresh may not be performed, and a default refresh may be performed (No path in S540).
위크 셀에 대해 리프레쉬가 필요한 경우, 예컨대 도 5와 같이 로우 어드레스를 나타내는 비트들 중 가장 주기가 긴 비트(RA2)를 제외한 나머지 비트(RA1, RA0)가 모두 동일한 경우 리프레쉬 결정부(133)와 위크 셀 리프레쉬 어드레스 생성부(134)의 동작이 수행될 수 있다(S540의 Yes 경로).When the refresh is necessary for the weak cell, for example, when all the bits RA1 and RA0 except for the longest bit RA2 among the bits representing the row address are the same, as shown in FIG. The operation of the cell
위크 셀 리프레쉬 컨트롤러(131)에 포함된 리프레쉬 결정부(133)는 상기 어드레스 비교 결과(ACR)와 위크 셀 정보(WCI)를 수신하여 위크 셀 리프레쉬 어드레스 생성부(134)를 동작시키는 타이밍을 제어할 수 있다(S550). 예컨대, 리프레쉬 결정부(133)는 해당 위크 셀에 대한 어드레스 비교 결과(ACR)의 논리 값이 하이가 된 경우 해당 위크 셀 정보(WCI)를 참조하여 해당 위크 셀에 대한 위크 셀 리프레쉬 인에이블 신호(WRS_EN)를 생성할 수 있다. The
위크 셀 리프레쉬 컨트롤러(131)에 포함된 위크 셀 리프레쉬 어드레스 생성부(134)는 상기 위크 셀 리프레쉬 인에이블 신호(WRS_EN)와 위크 셀 정보(WCI)를 수신하여 위크 셀 리프레쉬 신호(WRS)를 생성할 수 있다(S560). 즉, 위크 셀 리프레쉬 어드레스 생성부(134)는 해당 위크 셀에 대해 리프레쉬 주기 동안 디폴트 리프레쉬와는 별도로 해당 위크 셀에 대해 리프레쉬를 적어도 1회 이상 수행할 수 있도록 메모리 블록(160)을 제어할 수 있다. The weak cell
상기 디폴트 리프레쉬 컨트롤러(110)에 의한 리프레쉬와 상기 위크 셀 리프레쉬 컨트롤러(131)에 의한 리프레쉬는 동시에 또는 메모리 블록(160)의 감지 증폭기(미도시)에서의 노이즈를 분산하기 위해 일정한 시간차를 두고 수행될 수 있다.Refreshing by the
도 7은 본 발명의 다른 실시예에 따른 반도체 메모리 장치를 나타내는 블록도이다. 7 is a block diagram illustrating a semiconductor memory device according to another exemplary embodiment of the present invention.
도 7을 참조하면, 본 발명의 다른 실시예에 따른 반도체 메모리 장치(100'')는 디폴트 리프레쉬 컨트롤러(110), 위크 셀 리프레쉬 컨트롤러(136), 위크 셀 메모리(150) 및 메모리 블록(160)을 포함한다. 도 7에 도시된 반도체 메모리 장치(100'')는 도 2에 도시된 반도체 메모리 장치(100)의 일 실시예이고, 도 3에 도시된 반도체 메모리 장치(100')와 일부 동작을 제외하고 동일하므로 설명이 중복되는 부분은 생략하기로 한다. Referring to FIG. 7, a
도 7에 도시된 위크 셀 리프레쉬 컨트롤러(136)는 도 2에 도시된 위크 셀 리프레쉬 컨트롤러(130)를 상세히 나타낸 것이며, 신호 카운터(137), 리프레쉬 결정부(138) 및 위크 셀 리프레쉬 어드레스 생성부(139)를 포함할 수 있다. The weak
신호 카운터(137)는 디폴트 리프레쉬 컨트롤러(110)로부터 디폴트 리프레쉬 신호(DRS)와 후술할 위크 셀 리프레쉬 정보(WCRI)를 수신할 수 있다. 상기 신호 카운터(137)는 상기 디폴트 리프레쉬 신호(DRS)의 수신 횟수를 카운팅(counting)하여 카운팅 결과를 생성할 수 있다. 상기 신호 카운터(137)는 상기 디폴트 리프레쉬 신호(DRS)의 수신 횟수와 상기 위크 셀 리프레쉬 정보(WCRI)를 비교하여 신호 카운팅 결과(SCR)를 생성할 수 있다. 즉, 신호 카운터(137)는 상기 디폴트 리프레쉬 신호(DRS)의 수신 횟수가 상기 위크 셀 리프레쉬 정보(WCRI)보다 일정한 수만큼 큰 수와 일치하는지에 따라 논리 값이 가변되는 신호 카운팅 결과(SCR)를 출력할 수 있다. The
상기 신호 카운팅 결과(SCR)는 상기 디폴트 리프레쉬 어드레스 신호의 수신 횟수가 일정 횟수에 도달한 경우 즉, 후술할 위크 셀 리프레쉬 정보(WCRI)보다 상기 카운팅 결과가 일정한 수만큼 큰 경우 논리 값이 하이(high)가 될 수 있다. 이는 해당 위크 셀의 디폴트 리프레쉬가 수행된 후 일정 시간(D)이 경과한 뒤에 위크 셀 리프레쉬가 수행될 수 있도록 하기 위함이다. 반대로 신호 카운팅 결과(SCR)는 상기 디폴트 리프레쉬 어드레스 신호의 수신 횟수가 일정 횟수에 도달하지 못한 경우 논리 값이 로우(low)가 될 수 있다. 본 발명은 이에 한정되지 않고 그 반대가 될 수도 있다.The signal counting result SCR is a logic value that is high when the number of receptions of the default refresh address signal reaches a predetermined number, that is, when the counting result is greater than a certain number than the weak cell refresh information WCRI, which will be described later. Can be This is to allow the weak cell refresh to be performed after a predetermined time D has elapsed after the default refresh of the weak cell is performed. In contrast, the signal counting result SCR may be a logic value low when the number of reception of the default refresh address signal does not reach a predetermined number. The present invention is not limited to this and vice versa.
또한, 상기 신호 카운터(137)는 디폴트 리프레쉬 컨트롤러(110)로부터 디폴트 리프레쉬 신호(DRS)를 수신하여 카운팅하였으나, 도 7과 달리 리프레쉬 명령(refresh command)을 수신하여 카운팅할 수도 있다.In addition, although the
리프레쉬 결정부(138)는 상기 신호 카운팅 결과(SCR)와 위크 셀 정보(WCI)를 수신하여 위크 셀 리프레쉬 어드레스 생성부(139)를 동작시키는 타이밍을 제어할 수 있다. 예컨대, 리프레쉬 결정부(138)는 신호 카운팅 결과(SCR)의 논리 값이 하이가 된 경우 위크 셀 정보(WCI)를 참조하여 복수의 위크 셀에 대해 위크 셀 리프레쉬 인에이블 신호(WRS_EN)를 각각 순차적으로 생성할 수 있다. 또한, 리프레쉬 결정부(138)는 메모리 블록(160) 내의 감지 증폭기(미도시)에서의 노이즈를 감소시키기 위해 위크 셀 리프레쉬 인에이블 신호(WRS_EN)를 일정 시간(D)동안 딜레이(delay)시켜 생성할 수 있다. The
위크 셀 리프레쉬 어드레스 생성부(139)는 상기 위크 셀 리프레쉬 인에이블 신호(WRS_EN)와 위크 셀 정보(WCI)를 수신하여 위크 셀 리프레쉬 신호(WRS)를 생성할 수 있다. 즉, 위크 셀 리프레쉬 어드레스 생성부(139)는 해당 위크 셀에 대해 리프레쉬 주기 동안 디폴트 리프레쉬와는 별도로 해당 위크 셀에 대해 리프레쉬를 적어도 1회 이상 수행할 수 있도록 메모리 블록(160)을 제어할 수 있다. 실시예에 따라, 위크 셀 리프레쉬 어드레스 생성부(139)는 해당 위크 셀에 대한 리프레쉬가 이루어지는 주기인 위크셀 리프레쉬 주기를 상기 리프레쉬 주기보다 짧고 상기 리프레쉬 주기의 1/2보다 길어 지거나 짧아지도록 메모리 블록(160)을 제어할 수 있다.The weak cell
위크 셀 메모리(150)는 각각의 위크 셀에 대해 리프레쉬 주기 중 몇 번째로 디폴트 리프레쉬 동작이 이루어지는지에 대한 위크 셀 리프레쉬 정보(WCRI)를 위크 셀 정보(WCI)와 함께 저장할 수 있다. 상기 위크 셀 리프레쉬 정보(WCRI)는 복수의 메모리 셀들의 리프레쉬 순서를 결정하는 디폴트 리프레쉬 어드레스 생성부(114)로부터 입력받을 수 있다.The
디폴트 리프레쉬 컨트롤러(110), 위크 셀 메모리(150) 및 메모리 블록(160)의 동작은 도 2에서의 동작과 동일한 바 생략하기로 한다.Operations of the
도 8은 도 7에 도시된 본 발명의 다른 실시예에 따른 반도체 메모리 장치의 동작을 상세히 설명하기 위한 타이밍도이다.FIG. 8 is a timing diagram for describing in detail an operation of a semiconductor memory device according to another exemplary embodiment of the present invention illustrated in FIG. 7.
도 7 및 8을 참조하면, 도 7에 도시된 반도체 메모리 장치(100'')의 메모리 블록(160)에 포함된 메모리 셀 어레이(미도시)가 총 8개의 로우(row)로 구성되어 하나의 리프레쉬 주기는 총 8번의 리프레쉬 동작으로 완료된다고 가정한다.Referring to FIGS. 7 and 8, a memory cell array (not shown) included in the
도 8에 도시된 바와 같이 하나의 리프레쉬 주기 동안 8 번의 리프레쉬 명령(refresh command)이 생성될 수 있다. 디폴트 리프레쉬 컨트롤러(110)는 리프레쉬 명령(refresh command)을 수신하여 로우 어드레스 0 번부터 순차적으로 로우 어드레스 7 번까지 해당되는 로우 어드레스에 대한 디폴트 리프레쉬 어드레스 신호를 생성할 수 있다. 메모리 블록(160)은 순차적으로 발생하는 상기 디폴트 리프레쉬 어드레스 신호에 해당하는 메모리 셀 어레이(미도시)의 로우 어드레스에 포함된 복수의 메모리 셀들에 대해 각각 리프레쉬를 수행할 수 있다. As shown in FIG. 8, eight refresh commands may be generated during one refresh period. The
만약 위크 셀이 로우 어드레스 1번에 포함되었다고 가정한다면, 위크 셀 메모리(150)에는 위크 셀 테스트 회로(미도시)에 의해 로우 어드레스 1번에 해당하는 위크 셀 정보(WCI)가 저장될 수 있다. 또한, 위크 셀 메모리(150)는 로우 어드레스 1번에 대해 리프레쉬 주기 중 2 번째로 디폴트 리프레쉬 동작이 이루어진다는 위크 셀 리프레쉬 정보(WCRI)를 함께 저장할 수 있다. If it is assumed that the weak cell is included in the
위크 셀 리프레쉬 컨트롤러(136)에 포함된 신호 카운터(137)는 디폴트 리프레쉬 컨트롤러(110)로부터 수신되는 디폴트 리프레쉬 어드레스 신호의 수신 횟수를 카운팅하여 카운팅 결과를 생성할 수 있다. 상기 신호 카운터(137)는 위크 셀 메모리(150)로부터 수신되는 위크 셀 리프레쉬 정보(WCRI)보다 상기 카운팅 결과가 일정한 수만큼 큰 경우, 도 8에서는 5만큼 큰 경우 논리 값 하이의 신호 카운팅 결과(SCR)를 출력할 수 있다. 따라서, 상기 신호 카운터(137)는 디폴트 리프레쉬 어드레스 신호의 수신 횟수를 카운팅한 카운팅 결과가 6까지는 논리 값 로우의 신호 카운팅 결과(SCR)를 출력하며, 상기 카운팅 결과가 7이 될 때 논리 값 하이의 신호 카운팅 결과(SCR)를 출력할 수 있다.The
리프레쉬 결정부(138)는 상기 신호 카운팅 결과(SCR)와 상기 위크 셀 정보(WCI)를 수신하여 위크 셀 리프레쉬 어드레스 생성부(139)를 동작시키는 타이밍을 제어할 수 있다. 즉, 상기 리프레쉬 결정부(138)는 메모리 블록(160)의 감지 증폭기(미도시)에서의 노이즈를 감소시키기 위해 위크 셀 리프레쉬 인에이블 신호(WRS_EN)를 상기 신호 카운팅 결과(SCR)와 상기 위크 셀 정보(WCI)를 수신하는 즉시 출력하지 않고 일정 시간(D)만큼 딜레이(delay)시킬 수 있다. The
위크 셀 리프레쉬 어드레스 생성부(139)는 상기 위크 셀 리프레쉬 인에이블 신호(WRS_EN)와 상기 위크 셀 정보(WCI)를 수신하여 로우 어드레스 1번에 대한 위크 셀 리프레쉬 신호(WRS)를 생성할 수 있다. 즉, 메모리 블록(160)은 상기 디폴트 리프레쉬 신호(DRS)에 따른 로우 어드레스 6번에 대한 리프레쉬와 상기 위크 셀 리프레쉬 신호(WRS)에 따른 로우 어드레스 1번에 대한 리프레쉬를 거의 동시에 수행할 수 있다.The weak cell
본 발명의 다른 실시예에 따른 반도체 메모리 장치에 의하면, 디폴트 리프레쉬 어드레스 신호를 카운팅함으로써 데이터 보유 시간이 리프레쉬 주기보다 짧은 위크 셀에 대해 정상적인 리프레쉬 이외에 적어도 1회 이상 리프레쉬를 더 수행함으로써 데이터의 손실을 막을 수 있는 효과가 있다.According to the semiconductor memory device according to another embodiment of the present invention, by counting the default refresh address signal to prevent the loss of data by performing at least one refresh in addition to the normal refresh for the weak cell having a data retention time shorter than the refresh period It can be effective.
도 9는 본 발명의 다른 실시예에 따른 반도체 메모리 장치의 동작을 나타내는 흐름도이다.9 is a flowchart illustrating an operation of a semiconductor memory device according to another embodiment of the present invention.
도 7 내지 9를 참조하면, 디폴트 리프레쉬 컨트롤러(110)는 리프레쉬 명령(refresh command)을 수신하여, 상기 리프레쉬 명령(refresh command)에 따라 디폴트 리프레쉬 신호(DRS)를 생성할 수 있다(S810). 상기 디폴트 리프레쉬 컨트롤러(110)는 생성된 상기 디폴트 리프레쉬 신호(DRS)를 메모리 블록(160)과 위크 셀 리프레쉬 컨트롤러(136)로 전송할 수 있다.7 to 9, the
메모리 블록(160)은 디폴트 리프레쉬 컨트롤러(110)로부터 디폴트 리프레쉬 제어 신호와 디폴트 리프레쉬 어드레스 신호를 포함하는 디폴트 리프레쉬 신호(DRS)를 수신하고, 상기 디폴트 리프레쉬 제어 신호의 활성화에 응답하여 디폴트 리프레쉬 어드레스 신호에 해당하는 복수의 메모리 셀들을 리프레쉬할 수 있다(S820).The
위크 셀 리프레쉬 컨트롤러(136)에 포함된 신호 카운터(137)는 디폴트 리프레쉬 컨트롤러(110)로부터 디폴트 리프레쉬 신호(DRS)를 수신하고, 위크 셀 메모리(150)로부터 위크 셀 리프레쉬 정보(WCRI)를 수신할 수 있다. 상기 신호 카운터(137)는 상기 디폴트 리프레쉬 신호(DRS)의 수신 횟수를 카운팅하여 카운팅 결과를 생성하고, 상기 위크 셀 리프레쉬 정보(WCRI)와 비교하여 신호 카운팅 결과(SCR)를 생성할 수 있다. The
상기 신호 카운터(137)는 상기 카운팅 결과가 상기 위크 셀 리프레쉬 정보(WCRI) 보다 일정한 수만큼 더 큰 수와 일치할 때 논리 값 하이의 신호 카운팅 결과(SCR)를 출력할 수 있다. 반대로 신호 카운터(137)는 상기 카운팅 결과가 상기 위크 셀 리프레쉬 정보(WCRI) 보다 일정한 수만큼 더 큰 수와 일치하지 않을 때 논리 값 로우의 신호 카운팅 결과(SCR)를 출력할 수 있다(S830). 본 발명은 이에 한정되지 않고 그 반대가 될 수도 있다.The
위크 셀에 대해 리프레쉬가 필요하지 않은 경우, 예컨대 상기 카운팅 결과가 상기 위크 셀 리프레쉬 정보(WCRI) 보다 일정한 수만큼 더 큰 수와 일치하지 않을 때 위크 셀에 대한 리프레쉬는 수행되지 않고 디폴트 리프레쉬가 수행될 수 있다(S840의 No 경로).If no refresh is required for the weak cell, for example, when the counting result does not match the number greater than a certain number greater than the weak cell refresh information WCRI, the refresh for the weak cell is not performed and a default refresh is performed. (No path of S840).
위크 셀에 대해 리프레쉬가 필요한 경우, 예컨대 상기 카운팅 결과가 상기 위크 셀 리프레쉬 정보(WCRI) 보다 일정한 수만큼 더 큰 수와 일치할 경우 리프레쉬 결정부(138)와 위크 셀 리프레쉬 어드레스 생성부(139)의 동작이 수행될 수 있다(S840의 Yes 경로).When the refresh is necessary for the weak cell, for example, when the counting result coincides with a certain number larger than the weak cell refresh information WCRI, the
위크 셀 리프레쉬 컨트롤러(136)에 포함된 리프레쉬 결정부(138)는 상기 신호 카운팅 결과(SCR)와 위크 셀 정보(WCI)를 수신하여 위크 셀 리프레쉬 어드레스 생성부(139)를 동작시키는 타이밍을 제어할 수 있다(S850). 예컨대, 리프레쉬 결정부(138)는 해당 위크 셀에 대한 신호 카운팅 결과(SCR)의 논리 값이 하이가 된 경우 해당 위크 셀 정보(WCI)를 참조하여 해당 위크 셀에 대한 위크 셀 리프레쉬 인에이블 신호(WRS_EN)를 생성할 수 있다. The
위크 셀 리프레쉬 컨트롤러(136)에 포함된 위크 셀 리프레쉬 어드레스 생성부(139)는 상기 위크 셀 리프레쉬 인에이블 신호(WRS_EN)와 위크 셀 정보(WCI)를 수신하여 위크 셀 리프레쉬 신호(WRS)를 생성할 수 있다(S860). 즉, 위크 셀 리프레쉬 어드레스 생성부(139)는 해당 위크 셀에 대해 리프레쉬 주기 동안 디폴트 리프레쉬와는 별도로 해당 위크 셀에 대해 리프레쉬를 적어도 1회 이상 수행할 수 있도록 메모리 블록(160)을 제어할 수 있다. The weak cell
상기 디폴트 리프레쉬 컨트롤러(110)에 의한 리프레쉬와 상기 위크 셀 리프레쉬 컨트롤러(136)에 의한 리프레쉬는 동시에 또는 메모리 블록(160)의 감지 증폭기(미도시)에서의 노이즈를 분산하기 위해 일정한 시간차를 두고 수행될 수 있다.The refresh by the
도 10은 도 1에 도시된 반도체 메모리 장치를 포함하는 컴퓨터 시스템의 일 실시 예를 나타낸다. FIG. 10 illustrates an embodiment of a computer system including the semiconductor memory device shown in FIG. 1.
도 10을 참조하면, 도 1에 도시된 반도체 메모리 장치(100)를 포함하는 컴퓨터 시스템(400)은 이동 전화기(cellular phone), 스마트 폰(smart phone), PDA(personal digital assistant), 또는 무선 통신 장치로 구현될 수 있다.Referring to FIG. 10, a
컴퓨터 시스템(400)은 반도체 메모리 장치(100)와 반도체 메모리 장치(100)의 동작을 제어할 수 있는 메모리 컨트롤러(420)를 포함한다. 메모리 컨트롤러(420)는 호스트(410)의 제어에 따라 반도체 메모리 장치(100)의 데이터 액세스 동작, 예컨대 라이트 동작 또는 리드 동작을 제어할 수 있다.The
반도체 메모리 장치(100)에 데이터는 호스트(410)와 메모리 컨트롤러 (420)의 제어에 따라 디스플레이(430)를 통하여 디스플레이될 수 있다. 무선 송수신기(440)는 안테나(ANT)를 통하여 무선 신호를 주거나 받을 수 있다. 예컨대, 무선 송수신기(440)는 안테나(ANT)를 통하여 수신된 무선 신호를 호스트(410)에서 처리될 수 있는 신호로 변경할 수 있다. 따라서, 호스트(410)는 무선 송수신기(440)로부터 출력된 신호를 처리하고 처리된 신호를 메모리 컨트롤러(420) 또는 디스플레이(430)로 전송할 수 있다. 메모리 컨트롤러(420)는 호스트(410)에 의하여 처리된 신호를 반도체 메모리 장치(100)에 저장할 수 있다.Data in the
또한, 무선 송수신기(440)는 호스트(410)로부터 출력된 신호를 무선 신호로 변경하고 변경된 무선 신호를 안테나(ANT)를 통하여 외부 장치로 출력할 수 있다. 입력 장치(450)는 호스트(410)의 동작을 제어하기 위한 제어 신호 또는 호스트(410)에 의하여 처리될 데이터를 입력할 수 있는 장치로서, 터치 패드(touch pad)와 컴퓨터 마우스(computer mouse)와 같은 포인팅 장치(pointing device), 키패드(keypad), 또는 키보드로 구현될 수 있다.In addition, the
호스트(410)는 메모리 컨트롤러(420)로부터 출력된 데이터, 무선 송수신기(440)로부터 출력된 데이터, 또는 입력 장치(450)로부터 출력된 데이터가 디스플레이(430)를 통하여 디스플레이될 수 있도록 디스플레이(430)의 동작을 제어할 수 있다.The
실시 예에 따라, 반도체 메모리 장치(100)의 동작을 제어할 수 있는 메모리 컨트롤러(420)는 호스트(410)의 일부로서 구현될 수 있고 또한 호스트(410)와 별도의 칩으로 구현될 수 있다.According to an embodiment, the
도 11은 도 1에 도시된 반도체 메모리 장치를 포함하는 컴퓨터 시스템의 다른 실시 예를 나타낸다. FIG. 11 illustrates another embodiment of a computer system including the semiconductor memory device shown in FIG. 1.
도 11을 참조하면, 도 1에 도시된 반도체 메모리 장치(100)를 포함하는 컴퓨터 시스템(400)은 PC(personal computer), 네트워크 서버(Network Server), 태블릿 (tablet) PC, 넷-북(net-book), e-리더(e-reader), PDA(personal digital assistant), PMP(portable multimedia player), MP3 플레이어, 또는 MP4 플레이어로 구현될 수 있다.Referring to FIG. 11, a
컴퓨터 시스템(500)은 호스트(510), 반도체 메모리 장치(100)와 반도체 메모리 장치(100)의 데이터 처리 동작을 제어할 수 있는 메모리 컨트롤러(520), 디스플레이(530) 및 입력 장치(540)를 포함한다.The
호스트(510)는 입력 장치(450)를 통하여 입력된 데이터에 따라 메모리 장치(420)에 저장된 데이터를 디스플레이(440)를 통하여 디스플레이할 수 있다. 예컨대, 입력 장치(450)는 터치 패드 또는 컴퓨터 마우스와 같은 포인팅 장치, 키패드, 또는 키보드로 구현될 수 있다. 호스트(510)는 컴퓨터 시스템(500)의 전반적인 동작을 제어할 수 있고 메모리 컨트롤러(520)의 동작을 제어할 수 있다.The
실시 예에 따라 반도체 메모리 장치(100)의 동작을 제어할 수 있는 메모리 컨트롤러(520)는 호스트(510)의 일부로서 구현될 수 있고 또한 호스트(510)와 별도의 칩으로 구현될 수 있다.According to an embodiment, the
도 12는 도 1에 도시된 반도체 메모리 장치를 포함하는 컴퓨터 시스템의 또 다른 실시 예를 나타낸다.FIG. 12 illustrates another embodiment of a computer system including the semiconductor memory device shown in FIG. 1.
도 12를 참조하면, 도 1에 도시된 반도체 메모리 장치(100)를 포함하는 컴퓨터 시스템(600)은 이미지 처리 장치(Image Process Device), 예컨대 디지털 카메라 또는 디지털 카메라가 부착된 이동 전화기 또는 스마트 폰으로 구현될 수 있다.Referring to FIG. 12, a
컴퓨터 시스템(600)은 호스트(610), 반도체 메모리 장치(100)와 반도체 메모리 장치(100)의 데이터 처리 동작, 예컨대 라이트 동작 또는 리드 동작을 제어할 수 있는 메모리 컨트롤러(620)를 포함한다. 또한, 컴퓨터 시스템(600)은 이미지 센서(630) 및 디스플레이(640)를 더 포함한다.The
컴퓨터 시스템(600)의 이미지 센서(630)는 광학 이미지를 디지털 신호들로 변환하고, 변환된 디지털 신호들은 호스트(610) 또는 메모리 컨트롤러(620)로 전송된다. 호스트(610)의 제어에 따라, 상기 변환된 디지털 신호들은 디스플레이(640)를 통하여 디스플레이되거나 또는 메모리 컨트롤러(620)를 통하여 반도체 메모리 장치(100)에 저장될 수 있다.The
또한, 반도체 메모리 장치(100)에 저장된 데이터는 호스트(610) 또는 메모리 컨트롤러(620)의 제어에 따라 디스플레이(640)를 통하여 디스플레이된다.In addition, the data stored in the
실시 예에 따라 반도체 메모리 장치(100)의 동작을 제어할 수 있는 메모리 컨트롤러 (620)는 호스트(610)의 일부로서 구현될 수 있고 또한 호스트(610)와 별개의 칩으로 구현될 수 있다.According to an embodiment, the
도 13은 도 1에 도시된 반도체 메모리 장치를 포함하는 컴퓨터 시스템의 또 다른 실시 예를 나타낸다.FIG. 13 illustrates another embodiment of a computer system including the semiconductor memory device shown in FIG. 1.
도 13을 참조하면, 도 1에 도시된 반도체 메모리 장치(100)를 포함하는 컴퓨터 시스템(700)은 반도체 메모리 장치(100) 및 반도체 메모리 장치(100)의 동작을 제어할 수 있는 호스트(710)를 포함한다. 반도체 메모리 장치(100)는 플래시 메모리(Flash Memory)와 같은 비휘발성 메모리로 구현될 것을 예시한다. 또한, 컴퓨터 시스템 (700)은 시스템 메모리(720), 메모리 인터페이스(730), ECC 블록(740) 및 호스트 인터페이스(750)을 더 포함한다.Referring to FIG. 13, a
컴퓨터 시스템(700)은 호스트(710)의 동작 메모리(operation memory)로서 사용될 수 있는 시스템 메모리(720)를 포함한다. 시스템 메모리(720)는 ROM(read only memory)과 같은 비휘발성 메모리로 구현될 수 있고 SRAM(Static random access memory)과 같은 휘발성 메모리로 구현될 수 있다.
컴퓨터 시스템(700)에 접속된 호스트는 메모리 인터페이스(730)와 호스트 인터페이스(750)를 통하여 반도체 메모리 장치(100)와 데이터 통신을 수행할 수 있다.The host connected to the
호스트(710)의 제어에 따라 에러 정정 코드(error correction code(ECC)) 블록 (740)은 메모리 인터페이스(730)를 통하여 반도체 메모리 장치(100)로부터 출력된 데이터에 포함된 에러 비트를 검출하고, 상기 에러 비트를 정정하고, 에러 정정된 데이터를 호스트 인터페이스(750)를 통하여 호스트(HOST)로 전송할 수 있다. 호스트(710)는 버스(770)를 통하여 메모리 인터페이스(730), ECC 블럭(740), 호스트 인터페이스(750), 및 시스템 메모리(720) 사이에서 데이터 통신을 제어할 수 있다.Under the control of the
컴퓨터 시스템(700)은 플래시 메모리 드라이브, USB 메모리 드라이브, IC-USB 메모리 드라이브, 또는 메모리 스틱(memory stick)으로 구현될 수 있다.
도 14는 도 1에 도시된 반도체 메모리 장치를 포함하는 컴퓨터 시스템의 또 다른 실시 예를 나타낸다. FIG. 14 illustrates another embodiment of a computer system including the semiconductor memory device shown in FIG. 1.
도 14를 참조하면, 도 1에 도시된 반도체 메모리 장치(100)을 포함하는 컴퓨터 시스템(800)은 호스트 컴퓨터(host computer;810)와 메모리 카드(memory card) 또는 스마트 카드(smart card)로 구현될 수 있다. 컴퓨터 시스템(800)은 호스트 컴퓨터(810)와 메모리 카드(830)을 포함한다.Referring to FIG. 14, the
호스트 컴퓨터(810)는 호스트(840) 및 호스트 인터페이스(820)을 포함한다. 메모리 카드(830)는 반도체 메모리 장치(100), 메모리 컨트롤러(850), 및 카드 인터페이스(860)를 포함한다. 메모리 컨트롤러(850)는 반도체 메모리 장치(100)와 카드 인터페이스(860) 사이에서 데이터의 교환을 제어할 수 있다.The
실시 예에 따라, 카드 인터페이스(860)는 SD(secure digital) 카드 인터페이스 또는 MMC(multi-media card) 인터페이스일 수 있으나 이에 한정되는 것은 아니다.According to an embodiment, the
메모리 카드(830)가 호스트 컴퓨터(810)에 장착되면, 카드 인터페이스(570)는 호스트(840)의 프로토콜에 따라 호스트(840)와 메모리 컨트롤러(850) 사이에서 데이터 교환을 인터페이스할 수 있다.When the
실시 예에 따라 카드 인터페이스(860)는 USB(Universal Serial Bus) 프로토콜, IC(InterChip)-USB 프로토콜을 지원할 수 있다. 여기서, 카드 인터페이스라 함은 호스트 컴퓨터(810)가 사용하는 프로토콜을 지원할 수 있는 하드웨어, 상기 하드웨어에 탑재된 소프트웨어, 또는 신호 전송 방식을 의미할 수 있다.According to an exemplary embodiment, the
컴퓨터 시스템(800)이 PC, 태블릿 PC, 디지털 카메라, 디지털 오디오 플레이어, 이동 전화기, 콘솔 비디오 게임 하드웨어, 또는 디지털 셋-탑 박스와 같은 호스트 컴퓨터(810)의 호스트 인터페이스(820)와 접속될 때, 호스트 인터페이스(820)는 호스트(840)의 제어에 따라 카드 인터페이스(860)와 메모리 컨트롤러(850)를 통하여 반도체 메모리 장치(100)와 데이터 통신을 수행할 수 있다.When
도 15는 도 1에 도시된 반도체 메모리 장치를 포함하는 컴퓨터 시스템의 또 다른 실시 예를 나타낸다.15 illustrates another embodiment of a computer system including the semiconductor memory device shown in FIG. 1.
도 15를 참조하면, 컴퓨터 시스템(900)은 데이터 버스(910)에 접속된 반도체 메모리 장치(semiconductor memory device; 100), 위크 셀 메모리(weak cell memory; 150), 프로세서(processor; 920), 제1인터페이스(interface; 930), 및 제2인터페이스(940)을 포함할 수 있다. Referring to FIG. 15, a
실시 예에 따라, 컴퓨터 시스템(900)은 휴대폰, MP3 플레이어(MPEG Audio Layer-3 player), MP4 플레이어(MPEG Audio Layer-4 player), PDA(Personal Digital Assistants), 또는 PMP(Portable Media Player) 등의 포터블 디바이스 (potable device)를 포함할 수 있다.According to an embodiment, the
다른 실시 예에 따라, 컴퓨터 시스템(900)은 PC(personal computer), 노트형 퍼스컴(notebook-sized personal computer), 또는 랩톱 컴퓨터(laptop computer) 등의 데이터 처리 시스템(data process system)을 포함할 수 있다.According to another embodiment, the
또 다른 실시 예에 따라, 컴퓨터 시스템(900)은 SD 카드(secure digital card) 또는 MMC(multi media card) 등의 메모리 카드(memory card)를 포함할 수 있다. According to another embodiment, the
또 다른 실시 예에 따라 컴퓨터 시스템(900)은 스마트 카드(smart card), 또는 SSD(solid state drive)를 포함할 수 있다.According to another exemplary embodiment, the
반도체 메모리 장치(100), 위크 셀 메모리(150)와 프로세서(920)는 하나의 칩, 예컨대 SoC (system on chip)으로 구현될 수 있으며, 실시 예에 따라 별개의 독립적인 장치들로 구현될 수도 있다.The
실시 예에 따라 프로세서(920)는 제1인터페이스(930)를 통하여 입력된 데이터를 처리하여 반도체 메모리 장치(100)에 라이트(write)할 수 있다. 또한, 반도체 메모리 장치(100)의 리프레쉬가 필요한 경우 반도체 메모리 장치(100)는 위크 셀 정보(WCI) 및 위크 셀 리프레쉬 정보(WCRI)를 데이터 버스(910)를 통해 수신할 수 있다. 도 15에서는 위크 셀 메모리(150)가 반도체 메모리 장치(100)의 외부에 구현되었으나, 실시 예에 따라 위크 셀 메모리(150)가 반도체 메모리 장치(100)의 내부에 구현될 수 있다.According to an embodiment, the
실시 예에 따라 프로세서(920)는 반도체 메모리 장치(100)에 저장된 데이터를 리드(read)하여 이를 제1인터페이스(930)를 통하여 외부로 출력할 수 있다.According to an embodiment, the
이 경우, 제1인터페이스(930)는 입출력 장치일 수 있다.In this case, the
제2인터페이스(940)는 무선 통신을 위한 인터페이스일 수 있다. 실시 예에 따라 제2인터페이스(940)는 소프트웨어(software) 또는 펌웨어(firmware)로 구현될 수 있다.The
도 16은 도 1에 도시된 반도체 메모리 장치를 포함하는 데이터 처리 시스템의 일 실시 예를 나타낸다.FIG. 16 illustrates an embodiment of a data processing system including the semiconductor memory device shown in FIG. 1.
도 16에 도시된 MOD(E/O)는 전기 신호를 광 신호로 변환하는 전-광 변환기로서 사용되는 광 변조기를 의미하고, DEM(O/E)은 광 신호를 전기 신호로 변환하는 광-전 변환기로서 사용되는 광 복조기를 의미한다.The MOD (E / O) shown in FIG. 16 means an optical modulator used as an all-optical converter for converting an electrical signal into an optical signal, and the DEM (O / E) is an optical modulator for converting an optical signal into an electrical signal. Means an optical demodulator used as a pre-converter.
도 16을 참조하면, 데이터 처리 시스템(1000)은 CPU(1010), 복수의 데이터 버스들(1001-1~1001-3), 및 복수의 메모리 모듈들(1040)을 포함한다.Referring to FIG. 16, the
복수의 메모리 모듈들(1040) 각각은 복수의 데이터 버스들(1001-1~1001-3) 각각에 접속된 복수의 커플러들(1011-1, 1011-2, 및 1011-3) 각각을 통하여 광신호를 주거나 받을 수 있다.Each of the plurality of
실시 예에 따라, 복수의 커플러들(1011-1, 1011-2, 및 1011-3) 각각은 전기적인 커플러(electrical coupler) 또는 광학적인 커플러(optical coupler)로 구현될 수 있다.According to an embodiment, each of the plurality of couplers 1011-1, 1011-2, and 1011-3 may be implemented as an electrical coupler or an optical coupler.
CPU(1010)는 적어도 하나의 광 변조기(MOD(E/O))와 적어도 하나의 광 복조기 (DEM(O/E))를 포함하는 제1광 송수신기(1016), 및 메모리 컨트롤러(1012)를 포함한다. 적어도 하나의 광 복조기(DEM(O/E))는 광-전 변환기로서 사용된다.The
메모리 컨트롤러(1012)는 CPU(1010)의 제어하에 제1광 송수신기(1016)의 동작, 예컨대 송신 동작 또는 수신 동작을 제어할 수 있다.The
예컨대, 라이트 동작 시, 제1광 송수신기(1016)의 제1광 변조기(MOD(E/O))는 메모리 컨트롤러(1012)의 제어하에 어드레스들과 제어 신호들을 광 변조기들에 의해 변조된 광신호를 생성하고, 생성된 광신호(ADD/CTRL)를 광 통신 버스(1001-3)로 전송할 수 있다.For example, in a write operation, the first optical modulator (MOD (E / O)) of the first
제1광 송수신기(1016)가 광신호(ADD/CTRL)를 광 통신 버스(1001-3)로 전송한 후, 제1광 송수신기(1016)의 제2광 변조기(MOD(E/O))는 변조된 광 라이트 데이터(WDATA)를 생성하고, 생성된 광 라이트 데이터(WDATA)를 광 통신 버스(1001-2)로 전송할 수 있다.After the first
각 메모리 모듈(1040)은 제2광 송수신기(1030) 및 복수의 반도체 메모리 장치들(100)을 포함한다.Each
각 메모리 모듈(1040)은 광학적 DIMM(optical dual in-line memory module), 광학적 Fully Buffered DIMM, 광학적 SO-DIMM(small outline dual in-line memory module), Optical RDIMM(Registered DIMM), Optical LRDIMM(Load Reduced DIMM), UDIMM(Unbuffered DIMM), 광학적 MicroDIMM, 또는 광학적 SIMM(single in-line memory module)으로 구현될 수 있다.Each
도 16을 참조하면, 제2광 송수신기(1030)에 구현된 광 복조기(DEM(O/E))는 광통신 버스(1001-2)를 통하여 입력된 광 라이트 데이터(WDATA)를 복조하고 복조된 전기 신호를 복수의 반도체 메모리 장치들(100) 중에서 적어도 하나의 메모리 장치로 전송할 수 있다.Referring to FIG. 16, the optical demodulator DEM (O / E) implemented in the second
실시 예에 따라, 각 메모리 모듈(1040)은 광 복조기(DEM(O/E))로부터 출력된 전기 신호를 버퍼링하기 위한 전기적인 버퍼(1033)를 더 포함할 수 있다.According to an embodiment, each
예컨대, 전기적인 버퍼(1033)는 복조된 전기 신호를 버퍼링하고, 버퍼링된 전기 신호를 복수의 반도체 메모리 장치들(100) 중에서 적어도 하나의 반도체 메모리 장치로 전송할 수 있다.For example, the
리드 동작 시, 반도체 메모리 장치(100)로부터 출력된 전기 신호는 제2광 송수신기 (1030)에 구현된 광 변조기(MOD(E/O))에 의하여 광 리드 데이터(RDATA)로 변조된다. 광 리드 데이터(RDATA)는 광통신 버스(1001-1)를 통하여 CPU(1010)에 구현된 제1광 복조기(DEM(O/E))로 전송된다. 제1광 복조기(DEM)는 광 리드 데이터(RDATA)를 복조하고 복조된 전기 신호를 메모리 컨트롤러(1012)로 전송한다.In the read operation, the electrical signal output from the
도 17은 도 1에 도시된 반도체 메모리 장치를 포함하는 멀티-칩 패키지의 일실시예를 개략적으로 나타낸 개념도이다.FIG. 17 is a conceptual diagram schematically illustrating an embodiment of a multi-chip package including the semiconductor memory device shown in FIG. 1.
도 17을 참조하면, 멀티-칩 패키지(1100)는 패키지 기판(1110)상에 순차적으로 적층되는 다수의 반도체 장치들(1130~1150, Chip #1~Chip #3)을 포함할 수 있다. 다수의 반도체 장치들(1130~1150) 각각은 상술한 반도체 메모리 장치(100)를 포함할 수 있다. 다수의 반도체 장치들(1130~1150) 각각의 동작을 제어하기 위한 메모리 컨트롤러(미도시)는 다수의 반도체 장치들(1130~1150) 중 하나 이상의 반도체 장치의 내부에 구비될 수도 있고, 패키지 기판(1110) 상에 구현될 수도 있다. 다수의 반도체 장치들(1130~1150)간의 전기적 연결을 위해서, 실리콘 관통전극(TSV: Through-silicon via, 미도시), 연결선(미도시), 범프(bump, 미도시), 솔더 볼(1120) 등이 사용될 수 있다.Referring to FIG. 17, the
일례로, 제1 반도체 장치(1130)는 로직 다이(logic die)로, 입출력 인터페이스 장치 및 메모리 컨트롤러를 포함하고, 제2 반도체 장치(1140)와 제3 반도체 장치(1150)는 복수의 메모리 장치가 적층된 다이(die)들로 각각 메모리 셀 어레이를 포함할 수 있다. 이때 제2 반도체 장치(1140)의 메모리 장치와 제3 반도체 장치(1150)는 실시예에 따라, 동일한 종류의 메모리 장치일 수도 있고, 다른 종류의 메모리 장치일 수도 있다.For example, the
다른 일례로, 제1 반도체 장치 내지 제3 반도체 장치(1130~1150) 각각은 각각의 메모리 컨트롤러를 포함할 수 있다. 이때 메모리 컨트롤러는 실시예에 따라 메모리 셀 어레이와 동일한 다이(die)에 있을 수도 있고, 메모리 셀 어레이와 다른 다이(die)에 있을 수도 있다.As another example, each of the first to
또다른 일례로, 제1 반도체 장치(Die 1, 1130)는 광학 인터페이스 장치를 포함할 수 있다. 메모리 컨트롤러는 제1 반도체 장치(1130) 또는 제2 반도체 장치(1140)에 위치할 수 있고, 메모리 장치는 제2 반도체 장치(1140) 또는 제3 반도체 장치(1150)에 위치하여 메모리 컨트롤러와 실리콘 관통 전극(TSV)로 연결될 수 있다.As another example, the first semiconductor devices Die 1 and 1130 may include an optical interface device. The memory controller may be located in the
또한 상기 실시예들은 메모리 컨트롤러와 메모리 셀 어레이 다이가 적층된 구조의 하이브리드 메모리 큐브(Hybrid Memory Cube; 이하 HMC)로써 구현될 수 있다. HMC로 구현함으로써 대역폭 증가로 인한 메모리 장치의 성능 향상, 메모리 장치가 차지하는 면적을 최소화함으로써 전력 소모 및 생산 비용을 감소시킬 수 있다.In addition, the above embodiments may be implemented as a hybrid memory cube (HMC) having a structure in which a memory controller and a memory cell array die are stacked. Implementing with HMC reduces power consumption and production costs by improving memory device performance due to increased bandwidth and minimizing the footprint of the memory device.
도 18은 도 17에 도시된 멀티-칩 패키지의 일실시예를 입체적으로 나타낸 개념도이다.FIG. 18 is a conceptual diagram three-dimensionally showing an embodiment of the multi-chip package shown in FIG. 17.
도 18을 참조하면, 멀티-칩 패키지(1100')는 실리콘 관통전극(TSV, 1160)을 통해 상호 연결된 적층 구조의 다수의 다이들(Die1~3, 1130~1150)을 포함한다. 다이들(Die1~3, 1130~1150) 각각은 반도체 메모리 장치(100)의 기능을 구현하기 위한 복수의 회로블록(미도시), 주변회로(Periphery circuit)를 포함할 수 있다. 상기 다이들(1130~1150)은 셀 레이어로 지칭될 수 있으며, 복수의 회로블록은 메모리 블록으로 구현될 수 있다.Referring to FIG. 18, the
실리콘 관통전극(1160)은 구리(Cu) 등의 금속을 포함하는 전도성 물질로 이루어질 수 있고, 실리콘 기판의 중앙에 배치되며, 실리콘 기판은 실리콘 관통전극(1160)을 둘러싸고 있는 구조를 갖는다. 실리콘 관통전극(1160)과 실리콘 기판 사이에 절연영역(미도시)이 배치될 수 있다.The silicon through
본 발명은 또한 컴퓨터로 읽을 수 있는 기록매체에 컴퓨터가 읽을 수 있는 코드로서 구현하는 것이 가능하다. 컴퓨터가 읽을 수 있는 기록매체는 컴퓨터 시스템에 의하여 읽혀질 수 있는 데이터가 저장되는 모든 종류의 기록장치를 포함한다.The present invention can also be embodied as computer-readable codes on a computer-readable recording medium. A computer-readable recording medium includes all kinds of recording apparatuses in which data that can be read by a computer system is stored.
컴퓨터가 읽을 수 있는 기록매체의 예로는 ROM, RAM, CD-ROM, 자기 테이프, 플로피 디스크, 광 데이터 저장장치 등이 있다.Examples of the computer-readable recording medium include ROM, RAM, CD-ROM, magnetic tape, floppy disk, optical data storage, and the like.
또한 컴퓨터가 읽을 수 있는 기록매체는 네트워크로 연결된 컴퓨터 시스템에 분산되어, 분산방식으로 컴퓨터가 읽을 수 있는 코드가 저장되고 실행될 수 있다. 그리고 본 발명을 구현하기 위한 기능적인(functional) 프로그램, 코드 및 코드 세그먼트들은 본 발명이 속하는 기술분야의 프로그래머들에 의해 용이하게 추론될 수 있다.The computer readable recording medium may also be distributed over a networked computer system so that computer readable code can be stored and executed in a distributed manner. And functional programs, codes, and code segments for implementing the present invention can be easily inferred by programmers skilled in the art to which the present invention pertains.
발명은 도면에 도시된 일 실시 예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.While the present invention has been described with reference to exemplary embodiments thereof, it will be understood by those of ordinary skill in the art that various changes in form and details may be made therein without departing from the scope of the present invention. Therefore, the true technical protection scope of the present invention will be defined by the technical spirit of the appended claims.
반도체 메모리 장치(100)
디폴트 리프레쉬 컨트롤러(110)
위크 셀 리프레쉬 컨트롤러(130)
위크 셀 메모리(150)
메모리 블록(160)
Week Cell Refresh Controller (130)
Weak cell memory (150)
Memory block (160)
Claims (10)
호스트로부터 리프레쉬 명령(refresh command)을 수신하여 디폴트 리프레쉬 신호를 생성하고, 상기 복수의 메모리 셀들이 리프레쉬되도록 제어하는 디폴트 리프레쉬 컨트롤러(default refresh controller); 및
상기 디폴트 리프레쉬 신호를 수신하여 위크 셀 리프레쉬 신호를 생성하고, 상기 복수의 메모리 셀들 중 위크 셀이 리프레쉬되도록 제어하는 위크 셀 리프레쉬 컨트롤러(weak cell refresh controller)를 포함하며,
상기 위크 셀은 상기 디폴트 리프레쉬 컨트롤러에 의해 상기 복수의 메모리 셀들 전부가 리프레쉬 되는 리프레쉬 주기 동안 적어도 1회 이상 추가적으로 리프레쉬되는 반도체 메모리 장치.A memory block including a plurality of memory cells;
A default refresh controller configured to receive a refresh command from a host to generate a default refresh signal, and to control the plurality of memory cells to be refreshed; And
A weak cell refresh controller configured to receive the default refresh signal to generate a weak cell refresh signal, and to control a weak cell of the plurality of memory cells to be refreshed.
And the weak cell is additionally refreshed at least once during a refresh period in which all of the plurality of memory cells are refreshed by the default refresh controller.
상기 위크 셀의 어드레스(address) 정보인 위크 셀 정보를 저장하고 상기 위크 셀 정보를 상기 위크 셀 리프레쉬 컨트롤러로 전송하는 위크 셀 메모리를 더 포함하는 반도체 메모리 장치.The method of claim 1,
And a weak cell memory configured to store weak cell information, which is address information of the weak cell, and to transmit the weak cell information to the weak cell refresh controller.
상기 위크 셀 리프레쉬 컨트롤러는
상기 디폴트 리프레쉬 신호와 상기 위크 셀 정보를 비교하여 어드레스 비교 결과를 생성하는 어드레스 비교부;
상기 어드레스 비교부로부터 상기 어드레스 비교 결과를 수신하고 상기 위크 셀에 대한 리프레쉬 여부를 결정하는 위크 셀 리프레쉬 인에이블 신호를 생성하는 리프레쉬 결정부; 및
상기 리프레쉬 결정부로부터 상기 위크 셀 리프레쉬 인에이블 신호를 수신하여 상기 위크 셀이 리프레쉬 되도록 제어하는 위크 셀 리프레쉬 신호를 생성하는 위크 셀 리프레쉬 어드레스 생성부를 포함하는 반도체 메모리 장치.3. The method of claim 2,
The weak cell refresh controller
An address comparison unit comparing the default refresh signal with the weak cell information to generate an address comparison result;
A refresh determiner configured to receive the address comparison result from the address comparer and to generate a weak cell refresh enable signal for determining whether to refresh the weak cell; And
And a weak cell refresh address generator configured to receive the weak cell refresh enable signal from the refresh determiner and generate a weak cell refresh signal for controlling the weak cell to be refreshed.
상기 어드레스 비교부는 상기 디폴트 리프레쉬 신호와 상기 위크 셀 정보의 최상위 비트를 제외한 나머지 비트를 비교하는 반도체 메모리 장치.The method of claim 3,
And the address comparison unit compares the default refresh signal with remaining bits except the most significant bit of the weak cell information.
상기 리프레쉬 결정부는 상기 위크 셀 리프레쉬 신호에 의한 리프레쉬가 상기 디폴트 리프레쉬 신호에 의한 리프레쉬가 시작된 후 일정 시간 이후에 수행되도록 상기 위크 셀 리프레쉬 인에이블 신호를 생성하는 반도체 메모리 장치.The method of claim 3,
And the refresh determiner is configured to generate the weak cell refresh enable signal so that the refresh by the weak cell refresh signal is performed after a predetermined time after the refresh by the default refresh signal starts.
상기 위크 셀 리프레쉬 신호는 상기 위크 셀 리프레쉬 컨트롤러에 의한 리프레쉬의 활성화 여부를 결정하는 위크 셀 리프레쉬 제어 신호 및 리프레쉬되는 상기 위크 셀에 대한 어드레스 정보인 위크 셀 리프레쉬 어드레스 신호를 포함하는 반도체 메모리 장치.The method of claim 3,
The weak cell refresh signal includes a weak cell refresh control signal for determining whether to activate the refresh by the weak cell refresh controller, and a weak cell refresh address signal that is address information for the refreshed refresh cell.
상기 위크 셀 메모리는 상기 디폴트 리프레쉬 컨트롤러에 의해 상기 위크 셀이 리프레쉬되는 순서인 위크 셀 리프레쉬 정보를 저장하고,
상기 위크 셀 리프레쉬 컨트롤러는
상기 디폴트 리프레쉬 신호를 카운팅(counting)한 결과와 상기 위크 셀 리프레쉬 정보를 비교하여 신호 카운팅 결과를 생성하는 신호 카운터;
상기 신호 카운터로부터 상기 신호 카운팅 결과를 수신하고 상기 위크 셀에 대한 리프레쉬 여부를 결정하는 위크 셀 리프레쉬 인에이블 신호를 생성하는 리프레쉬 결정부; 및
상기 리프레쉬 결정부로부터 상기 위크 셀 리프레쉬 인에이블 신호를 수신하여 상기 위크 셀이 리프레쉬 되도록 제어하는 위크 셀 리프레쉬 신호를 생성하는 위크 셀 리프레쉬 어드레스 생성부를 포함하는 반도체 메모리 장치.3. The method of claim 2,
The weak cell memory stores the weak cell refresh information which is an order in which the weak cell is refreshed by the default refresh controller.
The weak cell refresh controller
A signal counter for generating a signal counting result by comparing the result of counting the default refresh signal with the weak cell refresh information;
A refresh determiner configured to receive the signal counting result from the signal counter and generate a weak cell refresh enable signal for determining whether to refresh the weak cell; And
And a weak cell refresh address generator configured to receive the weak cell refresh enable signal from the refresh determiner and generate a weak cell refresh signal for controlling the weak cell to be refreshed.
위크 셀 리프레쉬 컨트롤러(weak cell refresh controller)가 상기 디폴트 리프레쉬 신호를 수신하여 위크셀 리프레쉬 신호를 생성하고, 상기 복수의 메모리 셀들 중 위크 셀이 리프레쉬되도록 제어하는 단계를 포함하며,
상기 위크 셀이 리프레쉬되도록 제어하는 단계는 상기 위크 셀이 상기 디폴트 리프레쉬 컨트롤러에 의해 상기 복수의 메모리 셀들 전부가 리프레쉬 되는 리프레쉬 주기 동안 적어도 1회 이상 추가적으로 리프레쉬되는 메모리 셀의 리프레쉬 방법.Receiving a refresh command from the host to generate a default refresh signal, and controlling a plurality of memory cells included in the memory block to be refreshed by a default refresh controller; And
A weak cell refresh controller receiving the default refresh signal to generate a weak cell refresh signal, and controlling the weak cell to be refreshed among the plurality of memory cells;
The controlling of the weak cell to be refreshed may include refreshing the weak cell at least once or more times during a refresh period in which all of the plurality of memory cells are refreshed by the default refresh controller.
상기 위크 셀이 리프레쉬 되도록 제어하는 단계는
어드레스 비교부가 상기 디폴트 리프레쉬 신호와 상기 위크 셀의 어드레스(address) 정보인 위크 셀 정보를 비교하여 어드레스 비교 결과를 생성하는 단계를 포함하는 메모리 셀의 리프레쉬 방법.9. The method of claim 8,
The controlling of the weak cell to be refreshed
And an address comparison unit comparing the default refresh signal with weak cell information which is address information of the weak cell to generate an address comparison result.
상기 위크 셀이 리프레쉬 되도록 제어하는 단계는
신호 카운터가 상기 디폴트 리프레쉬 신호를 카운팅(counting)한 결과와 상기 위크 셀이 리프레쉬되는 순서인 위크 셀 리프레쉬 정보를 비교하여 신호 카운팅 결과를 생성하는 단계를 포함하는 메모리 셀의 리프레쉬 방법.9. The method of claim 8,
The controlling of the weak cell to be refreshed
And generating a signal counting result by comparing a result of counting the default refresh signal by a signal counter with weak cell refresh information, which is an order in which the weak cells are refreshed.
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