KR20130114486A - 씨에이유 별 병렬 큐를 가진 비휘발성 메모리 장치, 이를 포함하는 시스템, 및 비휘발성 메모리 장치의 동작 방법 - Google Patents

씨에이유 별 병렬 큐를 가진 비휘발성 메모리 장치, 이를 포함하는 시스템, 및 비휘발성 메모리 장치의 동작 방법 Download PDF

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Abstract

CAU 별 병렬 큐를 가진 비휘발성 메모리 장치가 개시된다. 비휘발성 메모리 장치는 복수의 CAU들을 포함하고, 상기 CAU들 각각을 위한 큐들을 가지며, 상기 CAU들 중 일부 CAU들에서 제 1 커맨드가 수행되고 있는 동안 나머지 CAU들 각각을 위한 큐들에 제 2 커맨드를 전달하고, 상기 나머지 CAU들에서 상기 제 2 커맨드를 수행한다. 따라서, 비휘발성 메모리 장치는 CAU들의 유휴 시간을 줄일 수 있고 동작속도가 빠르다.

Description

씨에이유 별 병렬 큐를 가진 비휘발성 메모리 장치, 이를 포함하는 시스템, 및 비휘발성 메모리 장치의 동작 방법{NONVOLATILE MEMORY DEVICE HAVING PARALLEL QUEUES WITH RESPECT TO CONCURRENTLY ADDRESSABLE UNITS, SYSTEM INCLUDING THE SAME, AND METHOD OF OPERATING THE SAME}
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 CAU 별 병렬 큐를 가진 비휘발성 메모리 장치, 이를 포함하는 시스템, 및 비휘발성 메모리 장치의 동작 방법에 관한 것이다.
비휘발성 메모리 장치, 특히 NAND 형 플래시 메모리 장치는 CAU들 (Concurrently Addressable Units)로 구성된다.
그런데, 종래의 NAND 형 플래시 메모리 장치는 어느 CAU들에 대해 커맨드가수행되고 있을 때 나머지 CAU들은 유휴 상태에 있고 사용할 수가 없었다. 따라서, 종래의 NAND 형 플래시 메모리 장치에 포함된 CAU들을 효율적으로 사용할 수 있는 방법이 필요하다.
본 발명의 목적은 CAU들의 유휴 시간을 줄일 수 있는 비휘발성 메모리 장치를 제공하는 것이다.
본 발명의 다른 목적은 상기 비휘발성 메모리 장치를 포함하는 메모리 시스템을 제공하는 것이다.
본 발명의 또 다른 목적은 CAU들의 유휴 시간을 줄일 수 있는 비휘발성 메모리 장치의 동작 방법을 제공하는 것이다.
상기 목적을 달성하기 위하여 본 발명의 하나의 실시형태에 따른 비휘발성 메모리 장치는 복수의 CAU들(Concurrently Addressable Units)을 포함하고, 상기 CAU들 각각을 위한 큐들을 가지며, 상기 CAU들 중 일부 CAU들에서 제 1 커맨드가 수행되고 있는 동안 나머지 CAU들 각각을 위한 큐들에 제 2 커맨드를 전달하고, 상기 나머지 CAU들에서 상기 제 2 커맨드를 수행한다.
본 발명의 하나의 실시예에 의하면, 상기 비휘발성 메모리 장치는 NAND형 플래시 메모리 장치를 포함할 수 있다.
본 발명의 하나의 실시예에 의하면, 비휘발성 메모리 장치는 상기 복수의 CAU들을 포함하는 메모리부 및 제어 회로를 포함할 수 있다. 제어 회로는 상기 CAU들 각각을 위한 큐들을 가지고, 제 1 CAU들에서 상기 제 1 커맨드가 수행되고 있는 동안 제 2 CAU들 각각을 위한 큐들에 상기 제 2 커맨드를 전달하고, 상기 제 2 CAU들에서 상기 제 2 커맨드를 수행한다.
본 발명의 하나의 실시예에 의하면, 상기 제어 회로는 외부로부터 수신한 어드레스를 디코딩하는 어드레스 디코더, 및 상기 디코딩된 어드레스에 기초하여 상기 CAU들에 대한 큐들을 시분할 스케쥴링하는 스케쥴러를 더 포함할 수 있다.
본 발명의 하나의 실시예에 의하면, 상기 제어 회로는 내부 채널을 통해 상기 CAU들과 어드레스, 커맨드 및 데이터를 주고 받을 수 있다.
본 발명의 하나의 실시예에 의하면, 상기 제어 회로는 칩 인에이블 신호를 사용하여 상기 CAU들에 동시에 액세스할 수 있다.
본 발명의 하나의 실시예에 의하면, 상기 제어 회로는 제 1 버스를 통해 상기 CAU들 중에서 일부에 상기 칩 인에이블 신호를 전송하고, 제 2 버스를 통해 나머지 일부에 상기 칩 인에이블 신호를 전송할 수 있다.
본 발명의 하나의 실시예에 의하면, 비휘발성 메모리 장치는 자신들의 큐를 가지는 CAU를 복수 개 포함하는 메모리부 및 제어 회로를 포함할 수 있다. 제어 회로는 상기 메모리부의 제 1 CAU들에서 상기 제 1 커맨드가 수행되고 있는 동안 상기 메모리부의 제 2 CAU들 각각을 위한 큐들에 상기 제 2 커맨드를 전달하고, 상기 제 2 CAU들에서 상기 제 2 커맨드를 수행한다.
본 발명의 하나의 실시예에 의하면, 상기 제어 회로는 외부로부터 수신한 어드레스를 디코딩하는 어드레스 디코더, 및 상기 디코딩된 어드레스에 기초하여 상기 메모리부의 상기 CAU들에 대한 큐들을 시분할 스케쥴링하는 스케쥴러를 포함할 수 있다.
본 발명의 하나의 실시예에 의하면, 비휘발성 메모리 장치는 상기 복수의 CAU들을 포함하는 메모리부 및 제어 회로를 포함할 수 있다. 제어 회로는 상기 CAU들 각각을 위한 큐들을 가지고, 제 1 CAU들에서 상기 제 1 커맨드가 수행되고 있는 동안 제 2 CAU들 각각을 위한 큐들에 상기 제 2 커맨드를 전달하고, 상기 제 2 CAU들에서 상기 제 2 커맨드를 수행하며, 상기 CAU들 각각에 대한 에러 정정을 수행한다.
본 발명의 하나의 실시예에 의하면, 상기 제어 회로는 외부로부터 수신한 어드레스를 디코딩하는 어드레스 디코더, 상기 디코딩된 어드레스에 기초하여 상기 CAU들에 대한 큐들을 시분할 스케쥴링하는 스케쥴러, 및 상기 디코딩된 어드레스와 데이터에 기초하여 상기 CAU들 각각에 대하여 에러 정정을 수행하는 에러 정정 회로를 더 포함할 수 있다.
본 발명의 하나의 실시예에 의하면, 상기 비휘발성 메모리 장치는 관통전극(TSV)을 통해 데이터와 제어신호들을 송수신하는 복수의 칩들이 적층된 적층 메모리 장치일 수 있다.
본 발명의 하나의 실시형태에 따른 비휘발성 메모리 장치의 동작 방법은 호스트로부터 커맨드와 어드레스를 수신하는 단계, 상기 어드레스를 디코딩하여 수신된 커맨드가 어느 CAU에 대한 커맨드인지 판단하는 단계, 상기 커맨드와 어드레스 정보를 해당 CAU의 큐에 전달하는 단계, 각각의 CAU에 대한 큐들을 순차적으로 탐색하는 단계, 현재 지시자가 지시하는 커맨드를 해당하는 CAU에 전달하는 단계, 및 상기 현재 지시자가 지시하는 커맨드를 수행하는 단계를 포함하는 포함한다.
본 발명의 하나의 실시예에 의하면, 상기 비휘발성 메모리 장치의 동작 방법은 현재 지시자가 지시하는 커맨드를 해당하는 CAU에 전달한 후 상기 각각의 CAU에 대한 큐들을 순차적으로 탐색하는 단계를 수행할 수 있다.
본 발명의 하나의 실시예에 의하면, 상기 각각의 CAU에 대한 큐들을 순차적으로 탐색하는 단계는 데이터 입출력(DATA IO) 버스가 비지(busy) 상태인지 판단하는 단계, 상기 데이터 입출력(DATA IO) 버스가 비지 상태가 아니면, 상기 현재 지시자가 지시하는 커맨드를 해당하는 CAU에 전달하는 단계를 수행하는 단계, 및
상기 데이터 입출력(DATA IO) 버스가 비지 상태이면, 상기 비지 상태가 해소될 때까지 기다린 후, 상기 각각의 CAU에 대한 큐들을 순차적으로 탐색하는 단계를 더 포함할 수 있다.
본 발명의 실시예들에 따른 비휘발성 메모리 장치는 복수의 CAU들(Concurrently Addressable Units)을 포함하고, 상기 CAU들 각각을 위한 큐들을 가지며, 상기 CAU들 중 일부 CAU들에서 제 1 커맨드가 수행되고 있는 동안 나머지 CAU들 각각을 위한 큐들에 제 2 커맨드를 전달하고, 상기 나머지 CAU들에서 상기 제 2 커맨드를 수행한다.
따라서, 본 발명의 실시예들에 따른 비휘발성 메모리 장치는 CAU들을 병렬로 동시에 액세스할 수 있고 동작 속도가 빠르다.
도 1은 본 발명의 하나의 실시 예에 따른 CAU 별 병렬 큐를 가진 비휘발성 메모리 장치를 나타내는 블록도이다.
도 2는 본 발명의 다른 하나의 실시 예에 따른 CAU 별 병렬 큐를 가진 비휘발성 메모리 장치를 나타내는 블록도이다.
도 3은 본 발명의 또 다른 하나의 실시 예에 따른 CAU 별 병렬 큐를 가진 비휘발성 메모리 장치를 나타내는 블록도이다.
도 4는 본 발명의 또 다른 하나의 실시 예에 따른 CAU 별 병렬 큐를 가진 비휘발성 메모리 장치를 나타내는 블록도이다.
도 5는 본 발명의 하나의 실시 예에 따른 CAU 별 병렬 큐를 가진 비휘발성 메모리 장치의 동작 방법을 나타내는 흐름도이다.
도 6은 본 발명의 다른 하나의 실시 예에 따른 CAU 별 병렬 큐를 가진 비휘발성 메모리 장치의 동작 방법을 나타내는 흐름도이다.
도 7은 본 발명의 실시예에 따른 비휘발성 메모리 장치를 포함하는 메모리 시스템의 하나의 예를 나타내는 도면이다.
도 8은 본 발명의 실시예에 따른 비휘발성 메모리 장치를 포함하는 적층 반도체 장치의 하나를 나타내는 간략화된 투시도이다.
도 9는 본 발명의 실시예에 따른 비휘발성 메모리 장치를 포함하는 메모리 시스템의 다른 하나의 예를 나타내는 블록도이다.
도 10은 본 발명의 실시예에 따른 비휘발성 메모리 장치를 포함하는 메모리 시스템의 또 다른 하나의 예를 나타내는 블록도이다.
도 11은 본 발명의 실시예에 따른 비휘발성 메모리 장치를 포함하는 메모리 시스템의 또 다른 하나의 예를 나타내는 블록도이다.
도 12는 본 발명의 실시예에 따른 비휘발성 메모리 장치를 포함하는 전자 시스템의 하나의 예를 나타내는 블록도이다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 안 된다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 개시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
한편, 어떤 실시예가 달리 구현 가능한 경우에 특정 블록 내에 명기된 기능 또는 동작이 순서도에 명기된 순서와 다르게 일어날 수도 있다. 예를 들어, 연속하는 두 블록이 실제로는 실질적으로 동시에 수행될 수도 있고, 관련된 기능 또는 동작에 따라서는 상기 블록들이 거꾸로 수행될 수도 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예들을 설명한다.
도 1은 본 발명의 하나의 실시 예에 따른 CAU 별 병렬 큐를 가진 비휘발성 메모리 장치(100)를 나타내는 블록도이다.
도 1을 참조하면, 비휘발성 메모리 장치(100)는 제어 회로(110) 및 메모리부 (130)를 포함한다.
메모리부(130)는 서로 독립적으로 동작하는 복수의 CAU들(Concurrently Addressable Units)(131~138)을 포함한다. 제어 회로(110)는 CAU들(131~138) 각각을 위한 큐들(queues)을 가지고, 제 1 CAU들에서 제 1 커맨드가 수행되고 있는 동안 제 2 CAU들 각각을 위한 큐들에 제 2 커맨드를 전달하고, 상기 제 2 CAU들에서 상기 제 2 커맨드를 수행할 수 있다.
제어 회로(110)는 어드레스 디코더(112), 스케쥴러(114) 및 큐 회로(116)를 포함할 수 있다. 큐 회로(116)는 CAU들(131~138) 각각을 위한 큐들(Q1~Q8))을 포함한다.
제어 회로(110)는 호스트로부터 커맨드와 어드레스를 수신하고, 상기 어드레스를 디코딩하여 수신된 커맨드가 어느 CAU에 대한 커맨드인지 판단한다. 또한, 제어 회로(110)는 상기 커맨드와 어드레스 정보를 해당 CAU의 큐에 전달하고, 각각의 CAU에 대한 큐들을 순차적으로 탐색하며, 현재 지시자가 지시하는 커맨드를 해당하는 CAU에 전달한다. 제어 회로(110)는 현재 지시자가 지시하는 커맨드를 해당하는 CAU에 전달한 후 계속하여 각각의 CAU에 대한 큐들을 순차적으로 탐색한다.
어드레스 디코더(112)는 호스트로부터 수신한 어드레스를 디코딩한다. 스케쥴러(114)는 디코딩된 어드레스에 기초하여 각각의 CAU에 대한 큐들을 시분할 스케쥴링한다.
제어 회로(110)와 CAU들(131~138) 간의 통신은 내부 채널(CH_IN))을 통해 이루어진다. 내부 채널(CH_IN)은 복수의 버스들로 구성될 수 있다. 제어 회로(110)는 내부 채널(CH_IN)을 통해 커맨드, 어드레스 정보 및 각종 제어신호를 CAU들(131~138)에 전송할 수 있고, 제어 회로(110)와 CAU들(131~138) 사이에 데이터를 전송할 수 있다.
비휘발성 메모리 장치(100)는 버스를 통해 칩 인에이블 신호(CE)를 CAU들(131~138)에 전송할 수 있다. 비휘발성 메모리 장치(100)는 칩 인에이블 신호(CE)를 사용하여 메모리부(130)에 포함된 CAU들(131~138)을 동시에 접근할 수 있다.
도 1의 비휘발성 메모리 장치(100)는 NAND형 플래시 메모리 장치를 포함할 수 있다.
도 2는 본 발명의 다른 하나의 실시 예에 따른 CAU 별 병렬 큐를 가진 비휘발성 메모리 장치(100a)를 나타내는 블록도이다.
도 2을 참조하면, 비휘발성 메모리 장치(100a)는 제어 회로(110) 및 메모리부 (130a)를 포함한다.
메모리부(130a)는 서로 독립적으로 동작하는 복수의 CAU들(131a~138a)을 포함한다. 제어 회로(110)는 CAU들(131a~138a) 각각을 위한 큐들(queues)을 가지고, 제 1 CAU들에서 제 1 커맨드가 수행되고 있는 동안 제 2 CAU들 각각을 위한 큐들에 제 2 커맨드를 전달하고, 상기 제 2 CAU들에서 상기 제 2 커맨드를 수행할 수 있다.
제어 회로(110)는 어드레스 디코더(112), 스케쥴러(114) 및 큐 회로(116)를 포함할 수 있다. 큐 회로(116)는 CAU들(131a~138a) 각각을 위한 큐들(Q1~Q8))을 포함한다.
제어 회로(110)와 CAU들(131a~138a) 간의 통신은 내부 채널(CH_IN))을 통해 이루어진다. 내부 채널(CH_IN)은 복수의 버스들로 구성될 수 있다. 제어 회로(110)는 내부 채널(CH_IN)을 통해 커맨드, 어드레스 정보 및 각종 제어신호를 CAU들(131a~138a)에 전송할 수 있고, 제어 회로(110)와 CAU들(131a~138a) 사이에 데이터를 전송할 수 있다.
비휘발성 메모리 장치(100a)는 버스를 통해 칩 인에이블 신호(CE)를 CAU들(131a~138a)에 전송할 수 있다. 비휘발성 메모리 장치(100a)는 칩 인에이블 신호(CE)를 사용하여 메모리부(130)에 포함된 CAU들(131a~138a)을 동시에 접근할 수 있다. 도 2에 도시된 비휘발성 메모리 장치(100a)에서, 메모리부(130a)의 CAU들(131a~134a)에 전송되는 칩 인에이블 신호(CE[0:3])와 CAU들(135a~138a)에 전송되는 칩 인에이블 신호(CE[0:3])가 서로 다른 버스를 통해 전송된다.
도 3은 본 발명의 또 다른 하나의 실시 예에 따른 CAU 별 병렬 큐를 가진 비휘발성 메모리 장치(200)를 나타내는 블록도이다.
도 3을 참조하면, 비휘발성 메모리 장치(200)는 제어 회로(210) 및 메모리부 (230)를 포함한다.
메모리부(230)는 서로 독립적으로 동작하며 자신들의 큐(Q1~Q8)를 가지는 복수의 CAU들(231~238)을 포함한다. 제어 회로(210)는 메모리부(230)의 제 1 CAU들에서 제 1 커맨드가 수행되고 있는 동안 메모리부(230)의 제 2 CAU들 각각을 위한 큐들에 제 2 커맨드를 전달하고, 상기 제 2 CAU들에서 상기 제 2 커맨드를 수행할 수 있다.
제어 회로(210)는 어드레스 디코더(212) 및 스케쥴러(214)를 포함할 수 있다.
제어 회로(210)는 호스트로부터 커맨드와 어드레스를 수신하고, 상기 어드레스를 디코딩하여 수신된 커맨드가 어느 CAU에 대한 커맨드인지 판단한다. 또한, 제어 회로(210)는 상기 커맨드와 어드레스 정보를 해당 CAU의 큐에 전달하고, 각각의 CAU에 대한 큐들을 순차적으로 탐색하며, 현재 지시자가 지시하는 커맨드를 해당하는 CAU에 전달한다. 제어 회로(210)는 현재 지시자가 지시하는 커맨드를 해당하는 CAU에 전달한 후 계속하여 각각의 CAU에 대한 큐들을 순차적으로 탐색한다.
어드레스 디코더(212)는 호스트로부터 수신한 어드레스를 디코딩한다. 스케쥴러(214)는 디코딩된 어드레스에 기초하여 각각의 CAU에 대한 큐들(Q1~Q8)을 시분할 스케쥴링한다.
제어 회로(210)와 CAU들(231~238) 간의 통신은 내부 채널(CH_IN))을 통해 이루어진다. 내부 채널(CH_IN)은 복수의 버스들로 구성될 수 있다. 제어 회로(210)는 내부 채널(CH_IN)을 통해 커맨드, 어드레스 정보 및 각종 제어신호를 CAU들(231~238)에 전송할 수 있고, 제어 회로(210)와 CAU들(231~238) 사이에 데이터를 전송할 수 있다.
비휘발성 메모리 장치(200)는 버스를 통해 칩 인에이블 신호(CE)를 CAU들(231~238)에 전송할 수 있다. 비휘발성 메모리 장치(200)는 칩 인에이블 신호(CE)를 사용하여 메모리부(230)에 포함된 CAU들(231~238)을 동시에 접근할 수 있다.
도 3에 도시된 비휘발성 메모리 장치(200)는 도 1에 도시된 비휘발성 메모리 장치(100)와 달리, CAU들 (231~238) 각각을 위한 큐들(Q1~Q8)이 제어 회로(210)가 아닌 CAU들(231~238) 각각의 내부에 포함되어 있다.
도 3의 비휘발성 메모리 장치(200)는 NAND형 플래시 메모리 장치를 포함할 수 있다.
도 4는 본 발명의 또 다른 하나의 실시 예에 따른 CAU 별 병렬 큐를 가진 비휘발성 메모리 장치(300)를 나타내는 블록도이다.
도 4를 참조하면, 비휘발성 메모리 장치(300)는 제어 회로(310) 및 메모리부 (330)를 포함한다.
메모리부(330)는 서로 독립적으로 동작하는 복수의 CAU들(331~338)을 포함한다. 제어 회로(310)는 CAU들(331~338) 각각을 위한 큐들(queues)을 가지고, 제 1 CAU들에서 제 1 커맨드가 수행되고 있는 동안 제 2 CAU들 각각을 위한 큐들에 제 2 커맨드를 전달하고, 상기 제 2 CAU들에서 상기 제 2 커맨드를 수행할 수 있다.
제어 회로(310)는 어드레스 디코더(312), 스케쥴러(314), 에러 정정 회로(Error Checking and Correction)(318) 및 큐 회로(316)를 포함할 수 있다. 큐 회로(316)는 CAU들(331~338) 각각을 위한 큐들(Q1~Q8))을 포함한다.
제어 회로(310)는 호스트로부터 커맨드와 어드레스를 수신하고, 상기 어드레스를 디코딩하여 수신된 커맨드가 어느 CAU에 대한 커맨드인지 판단한다. 또한, 제어 회로(310)는 상기 커맨드와 어드레스 정보를 해당 CAU의 큐에 전달하고, 각각의 CAU에 대한 큐들을 순차적으로 탐색하며, 현재 지시자가 지시하는 커맨드를 해당하는 CAU에 전달한다. 제어 회로(310)는 현재 지시자가 지시하는 커맨드를 해당하는 CAU에 전달한 후 계속하여 각각의 CAU에 대한 큐들을 순차적으로 탐색한다. 또한, 제어 회로(310)는 호스트로부터 어드레스와 데이터를 수신하고, 어드레스와 데이터에 기초하여 CAU들(331~338) 각각에 대한 에러 정정을 수행할 수 있다.
어드레스 디코더(112)는 호스트로부터 수신한 어드레스를 디코딩한다. 스케쥴러(114)는 디코딩된 어드레스에 기초하여 각각의 CAU에 대한 큐들을 시분할 스케쥴링한다. 에러 정정 회로(318)는 어드레스와 데이터에 기초하여 CAU들(331~338) 각각에서 발생하는 데이터 에러를 정정한다.
제어 회로(310)와 CAU들(331~338) 간의 통신은 내부 채널(CH_IN))을 통해 이루어진다. 내부 채널(CH_IN)은 복수의 버스들로 구성될 수 있다. 제어 회로(310)는 내부 채널(CH_IN)을 통해 커맨드, 어드레스 정보 및 각종 제어신호를 CAU들(331~338)에 전송할 수 있고, 제어 회로(310)와 CAU들(331~338) 사이에 데이터를 전송할 수 있다.
비휘발성 메모리 장치(300)는 버스를 통해 칩 인에이블 신호(CE)를 CAU들(331~338)에 전송할 수 있다. 비휘발성 메모리 장치(300)는 칩 인에이블 신호(CE)를 사용하여 메모리부(330)에 포함된 CAU들(331~338)을 동시에 접근할 수 있다.
도 4의 비휘발성 메모리 장치(100)는 NAND형 플래시 메모리 장치를 포함할 수 있다.
도 1 내지 도 4에 도시된 반도체 메모리 장치(100, 100a, 200, 300)는 플래시메모리(flash memory), 상변화메모리(phase change memory), 엠램(magnetic random access memory; MRAM), 또는 알램(resistive random access memory; RRAM)과 같은 비휘발성 메모리 칩, 또는 이들의 조합을 구비할 수 있다.
도 5는 본 발명의 하나의 실시 예에 따른 CAU 별 병렬 큐를 가진 비휘발성 메모리 장치의 동작 방법을 나타내는 흐름도이다.
도 5를 참조하면, 비휘발성 메모리 장치의 동작 방법은 다음의 동작을 포함할 수 있다.
1) 호스트로부터 커맨드와 어드레스를 수신한다(S1).
2) 상기 어드레스를 디코딩하여 수신된 커맨드가 어느 CAU에 대한 커맨드인지 판단한다(S2).
3) 상기 커맨드와 어드레스 정보를 해당 CAU의 큐에 전달한다(S3).
4) 각각의 CAU에 대한 큐들을 순차적으로 탐색한다(S4).
5) 현재 지시자가 지시하는 커맨드를 해당하는 CAU에 전달한다(S5).
6) 상기 현재 지시자가 지시하는 커맨드를 수행한다(S6).
도 5의 비휘발성 메모리 장치의 동작 방법은 현재 지시자가 지시하는 커맨드를 해당하는 CAU에 전달한 후 계속하여 상기 각각의 CAU에 대한 큐들을 순차적으로 탐색할 수 있다.
도 6은 본 발명의 다른 하나의 실시 예에 따른 CAU 별 병렬 큐를 가진 비휘발성 메모리 장치의 동작 방법을 나타내는 흐름도이다.
도 6을 참조하면, 비휘발성 메모리 장치의 동작 방법은 다음의 동작을 포함할 수 있다.
1)호스트로부터 커맨드와 어드레스를 수신한다(S1).
2)상기 어드레스를 디코딩하여 수신된 커맨드가 어느 CAU에 대한 커맨드인지 판단한다(S2).
3) 상기 커맨드와 어드레스 정보를 해당 CAU의 큐에 전달한다(S3).
4) 각각의 CAU에 대한 큐들을 순차적으로 탐색한다(S4).
5) 데이터 입출력(DATA IO) 버스가 비지(busy) 상태인지 판단한다(S7).
6) 상기 데이터 입출력(DATA IO) 버스가 비지 상태가 아니면, 상기 현재 지시자가 지시하는 커맨드를 해당하는 CAU에 전달한다(S5).
7) 상기 현재 지시자가 지시하는 커맨드를 수행한다(S6).
8) 상기 데이터 입출력(DATA IO) 버스가 비지 상태이면, 상기 비지 상태가 해소될 때까지 기다린 후, 상기 각각의 CAU에 대한 큐들을 순차적으로 탐색한다(S8).
도 6의 비휘발성 메모리 장치의 동작 방법은 현재 지시자가 지시하는 커맨드를 해당하는 CAU에 전달한 후 계속하여 상기 각각의 CAU에 대한 큐들을 순차적으로 탐색할 수 있다.
도 7은 본 발명의 실시예에 따른 비휘발성 메모리 장치를 포함하는 메모리 시스템의 하나의 예를 나타내는 도면이다.
도 7을 참조하면, 메모리 시스템(30)은 마더보드(31), 칩셋(또는 컨트롤러)(40), 슬롯들(35_1, 35_2), 메모리 모듈들(50, 60), 전송선들(33, 34)을 포함할 수 있다. 버스들(37, 39)은 칩셋(40)을 슬롯들(35_1, 35_2)에 연결한다. 터미널(terminal) 저항(Rtm)은 마더보드(31)의 PCB 위에 있는 버스들(37, 39) 각각을 종단(terminate)할 수 있다.
도 7에는 편의상 2 개의 슬롯들(35_1, 35_2)과 2 개의 메모리 모듈들(50, 60)을 도시하였지만, 메모리 시스템(30)은 임의의 개수의 슬롯들과 메모리 모듈들을 포함할 수 있다.
칩셋(40)은 마더보드(31)의 PCB 상에 장착될 수 있으며, 메모리 시스템(30)의 동작을 제어할 수 있다. 칩셋(40)은 커넥터들(connectors)(41_1, 41_2)과 컨버터들(43_1, 43_2)를 포함할 수 있다.
컨버터(43_1)은 칩셋(40)에서 발생된 병렬 데이터를 수신하고, 이 병렬 데이터를 직렬 데이터로 변환하여 커넥터(41-1)을 통해 전송선(33)에 출력한다. 컨버터(43_1)은 전송선(33)을 통해 직렬 데이터를 수신하고, 이 직렬 데이터를 병렬 데이터로 변환하여 칩셋(40)에 출력한다.
컨버터(43_2)은 칩셋(40)에서 발생된 병렬 데이터를 수신하고, 이 병렬 데이터를 직렬 데이터로 변환하여 커넥터(41-2)을 통해 전송선(34)에 출력한다. 컨버터(43_2)은 전송선(34)을 통해 직렬 데이터를 수신하고, 이 직렬 데이터를 병렬 데이터로 변환하여 칩셋(40)에 출력한다. 메모리 시스템(30)에 포함된 전송선들(33, 34)은 복수의 광 섬유(optical fiber)일 수 있다.
메모리 모듈(50)은 복수의 메모리 장치들(55_1 ~ 55_n), 제 1 커넥터(57), 제 2 커넥터(51) 및 컨버터들(53)을 포함할 수 있다. 메모리 모듈(60)은 복수의 메모리 장치들(65_1 ~ 65_n), 제 1 커넥터(57'), 제 2 커넥터(51') 및 컨버터들(53')을 포함할 수 있다.
제 1 커넥터(57)는 칩 셋으로부터 수신한 저속 신호를 메모리 장치들에 전달하고, 제 2 커넥터(51)는 고속 신호를 전송하기 위한 전송선(33)에 연결될 수 있다.
컨버터(53)는 제 2 커넥터(51)를 통해 직렬 데이터를 수신하고, 이 직렬 데이터를 병렬 데이터로 변환하여 복수의 메모리 장치들(55_1 ~ 55_n)에 출력한다. 또한, 컨버터(53)는 복수의 메모리 장치들(55_1 ~ 55_n)로부터 직렬 데이터를 수신하고, 이 직렬 데이터를 병렬 데이터로 변환하여 제 2 커넥터(51)에 출력한다.
도 7에 포함된 복수의 메모리 장치들(55_1 ~ 55_n, 65_1 ~ 65_n)은 상기 본 발명의 실시예들에 따른 비휘발성 메모리 장치들을 포함할 수 있다. 따라서, 복수의 메모리 장치들(55_1 ~ 55_9)은 복수의 CAU들(Concurrently Addressable Units)을 포함하고, 상기 CAU들 각각을 위한 큐들을 가지며, 상기 CAU들 중 일부 CAU들에서 제 1 커맨드가 수행되고 있는 동안 나머지 CAU들 각각을 위한 큐들에 제 2 커맨드를 전달하고, 상기 나머지 CAU들에서 상기 제 2 커맨드를 수행할 수 있다. 즉, 복수의 메모리 장치들(55_1 ~ 55_9)은 CAU 별로 병렬적으로 동작하기 때문에 CAU들의 유휴 시간을 줄여 동작속도가 빠르다.
복수의 메모리 장치들(55_1 ~ 55_n, 65_1 ~ 65_n)은 플래시메모리(flash memory), 상변화메모리(phase change memory), 엠램(magnetic random access memory; MRAM), 또는 알램(resistive random access memory; RRAM)과 같은 비휘발성 메모리 칩, 또는 이들의 조합을 구비할 수 있다.
도 8은 본 발명의 실시예에 따른 비휘발성 메모리 장치를 포함하는 적층 반도체 장치(400)의 하나를 나타내는 간략화된 투시도이다.
도 8를 참조하면, 적층 반도체 장치(400)는 관통 전극(Through-Silicon Via)(460)에 의해 전기적으로 연결된 인터페이스 칩(410) 및 메모리 칩들(420, 430, 440, 450)을 포함한다. 도 8에는 두 개의 행으로 배치된 관통 전극(460)이 도시되어 있지만, 적층 반도체 장치(400)는 임의의 개수의 관통 전극들을 가질 수 있다.
적층 반도체 장치(400)에 포함된 메모리 칩들(420, 430, 440, 450)은 본 발명의 실시예들에 따른 비휘발성 메모리 장치들을 포함할 수 있다. 따라서, 메모리 칩들(420, 430, 440, 450)은 복수의 CAU들(Concurrently Addressable Units)을 포함하고, 상기 CAU들 각각을 위한 큐들을 가지며, 상기 CAU들 중 일부 CAU들에서 제 1 커맨드가 수행되고 있는 동안 나머지 CAU들 각각을 위한 큐들에 제 2 커맨드를 전달하고, 상기 나머지 CAU들에서 상기 제 2 커맨드를 수행할 수 있다. 즉, 메모리 칩들(420, 430, 440, 450)은 CAU 별로 병렬적으로 동작하기 때문에 CAU들의 유휴 시간을 줄여 동작속도가 빠르다. 인터페이스 칩(410)은 메모리 칩들(420, 430, 440, 450)과 외부 장치 사이에서 인터페이스를 수행한다.
도 9는 본 발명의 실시예에 따른 비휘발성 메모리 장치를 포함하는 메모리 시스템의 다른 하나의 예를 나타내는 블록도이다.
도 9를 참조하면, 메모리 시스템(500)은 호스트(510) 및 비휘발성 메모리 장치(520)를 포함한다.
호스트(510)는 어드레스 신호(ADD) 및 커맨드(CMD)를 발생시키고 버스들을 통해서 비휘발성 메모리 장치(520)에 제공한다. 데이터(DQ)는 버스를 통해서 호스트(510)에서 비휘발성 메모리 장치(520)로 전송되거나, 버스를 통해서 비휘발성 메모리 장치(520)에서 호스트(510)로 전송된다.
비휘발성 메모리 장치(520)는 본 발명의 실시예들에 따른 비휘발성 메모리 장치들을 포함할 수 있다. 따라서, 비휘발성 메모리 장치(520)는 복수의 CAU들(Concurrently Addressable Units)을 포함하고, 상기 CAU들 각각을 위한 큐들을 가지며, 상기 CAU들 중 일부 CAU들에서 제 1 커맨드가 수행되고 있는 동안 나머지 CAU들 각각을 위한 큐들에 제 2 커맨드를 전달하고, 상기 나머지 CAU들에서 상기 제 2 커맨드를 수행할 수 있다. 즉, 비휘발성 메모리 장치(520)는 CAU 별로 병렬적으로 동작하기 때문에 CAU들의 유휴 시간을 줄여 동작속도가 빠르다.
도 10은 본 발명의 실시예에 따른 비휘발성 메모리 장치를 포함하는 메모리 시스템의 또 다른 하나의 예를 나타내는 블록도이다.
도 10을 참조하면, 메모리 시스템(600)은 호스트(610) 및 비휘발성 메모리 장치(620)를 포함한다.
호스트(610)는 패킷화된(packetized) 어드레스 신호(ADD) 및 커맨드(CMD)를 발생시키고 버스들을 통해서 비휘발성 메모리 장치(620)에 제공한다. 데이터(DQ)는 버스를 통해서 호스트(610)에서 비휘발성 메모리 장치(620)로 전송되거나, 버스를 통해서 비휘발성 메모리 장치(620)에서 호스트(610)로 전송된다.
비휘발성 메모리 장치(520)는 본 발명의 실시예들에 따른 비휘발성 메모리 장치들을 포함할 수 있다. 따라서, 비휘발성 메모리 장치(520)는 복수의 CAU들(Concurrently Addressable Units)을 포함하고, 상기 CAU들 각각을 위한 큐들을 가지며, 상기 CAU들 중 일부 CAU들에서 제 1 커맨드가 수행되고 있는 동안 나머지 CAU들 각각을 위한 큐들에 제 2 커맨드를 전달하고, 상기 나머지 CAU들에서 상기 제 2 커맨드를 수행할 수 있다.
도 11은 본 발명의 실시예에 따른 비휘발성 메모리 장치를 포함하는 메모리 시스템의 또 다른 하나의 예를 나타내는 블록도이다.
도 11을 참조하면, 메모리 시스템(700)은 호스트(710) 및 비휘발성 메모리 장치(720)를 포함한다.
호스트(710)는 패킷화된(packetized) 어드레스 신호(ADD), 커맨드(CMD), 및 데이터(DQ)를 발생시키고 버스들을 통해서 비휘발성 메모리 장치(620)와 송수신한다.
비휘발성 메모리 장치(520)는 본 발명의 실시예들에 따른 비휘발성 메모리 장치들을 포함할 수 있다. 따라서, 비휘발성 메모리 장치(520)는 복수의 CAU들(Concurrently Addressable Units)을 포함하고, 상기 CAU들 각각을 위한 큐들을 가지며, 상기 CAU들 중 일부 CAU들에서 제 1 커맨드가 수행되고 있는 동안 나머지 CAU들 각각을 위한 큐들에 제 2 커맨드를 전달하고, 상기 나머지 CAU들에서 상기 제 2 커맨드를 수행할 수 있다.
도 12는 본 발명의 실시예에 따른 비휘발성 메모리 장치를 포함하는 전자 시스템(800)의 하나의 예를 나타내는 블록도이다.
도 12를 참조하면, 본 발명의 실시 예에 따른 전자시스템(800)은 제어기(810), 입출력 장치(820), 기억 장치(830), 인터페이스(840), 및 버스(850)를 포함할 수 있다. 기억 장치(830)는 본 발명의 실시 예들에 따른 파워 믹싱 기능을 갖는 출력 회로를 포함하는 반도체 메모리 장치일 수 있다. 버스(850)는 제어기(810), 입출력 장치(820), 기억 장치(830), 및 인터페이스(840) 상호 간에 데이터들이 이동하는 통로를 제공하는 역할을 할 수 있다.
제어기(810)는 적어도 하나의 마이크로프로세서, 디지털 신호 프로세서, 마이크로 컨트롤러, 그리고 이들과 유사한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 어느 하나를 포함할 수 있다. 상기 입출력 장치(820)는 키패드, 키보드 및 표시 장치(display device) 등에서 선택된 적어도 하나를 포함할 수 있다. 기억 장치(830)는 데이터 및/또는 제어기(810)에 의해 실행되는 명령어 등을 저장하는 역할을 할 수 있다.
기억 장치(830)는 플래시 메모리(flash memory), 상변화 메모리(phase change memory), 엠램(magnetic random access memory; MRAM), 또는 알램(resistive random access memory; RRAM)과 같은 비휘발성 메모리 칩, 또는 이들의 조합을 구비할 수 있다.
기억 장치(830)는 본 발명의 실시예들에 따른 비휘발성 메모리 장치들을 포함할 수 있다. 따라서, 기억 장치(830)는 복수의 CAU들(Concurrently Addressable Units)을 포함하고, 상기 CAU들 각각을 위한 큐들을 가지며, 상기 CAU들 중 일부 CAU들에서 제 1 커맨드가 수행되고 있는 동안 나머지 CAU들 각각을 위한 큐들에 제 2 커맨드를 전달하고, 상기 나머지 CAU들에서 상기 제 2 커맨드를 수행할 수 있다.
인터페이스(840)는 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하는 역할을 할 수 있다. 인터페이스(840)는 안테나 또는 유무선 트랜시버 등을 포함할 수 있고 유선 또는 무선으로 데이터를 송수신할 수 있다. 또한, 인터페이스(840)는 광섬유(optical fiber)를 포함할 수 있으며, 광섬유를 통해 데이터를 송수신할 수 있다. 전자 시스템(800)에는 응용 칩셋(Application Chipset), 카메라 이미지 프로세서(Camera Image Processor), 그리고 입출력 장치 등이 더 제공될 수 있다.
전자 시스템(800)은 모바일 시스템, 개인용 컴퓨터, 산업용 컴퓨터 또는 다양한 기능을 수행하는 로직 시스템 등으로 구현될 수 있다. 예컨대, 모바일 시스템은 개인 휴대용 정보 단말기(PDA; Personal Digital Assistant), 휴대용 컴퓨터, 웹 타블렛(web tablet), 모바일폰(mobile phone), 무선폰(wireless phone), 랩톱(laptop) 컴퓨터, 메모리 카드, 디지털 뮤직 시스템(digital music system) 그리고 정보 전송/수신 시스템 중 어느 하나일 수 있다. 전자 시스템(800)이 무선 통신을 수행할 수 있는 장비인 경우에, 전자 시스템(800)은 CDMA(Code Division Multiple Access), GSM(Global System for Mobile communication), NADC(North American Digital Cellular), E-TDMA(Enhanced-Time Division Multiple Access), WCDMA(Wideband Code Division Multiple Access), CDMA2000과 같은 통신 시스템에서 사용될 수 있다.
본 발명은 반도체 장치 및 비휘발성 메모리 장치 및 이를 포함하는 메모리 시스템에 적용이 가능하다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
100, 100a, 200, 300: 비휘발성 메모리 장치
110, 210, 310: 제어 회로
400: 적층 반도체 장치
30, 500, 600, 700: 메모리 시스템
800: 전자 시스템

Claims (10)

  1. 복수의 CAU들(Concurrently Addressable Units)을 포함하고, 상기 CAU들 각각을 위한 큐들을 가지며, 상기 CAU들 중 일부 CAU들에서 제 1 커맨드가 수행되고 있는 동안 나머지 CAU들 각각을 위한 큐들에 제 2 커맨드를 전달하고, 상기 나머지 CAU들에서 상기 제 2 커맨드를 수행하는 비휘발성 메모리 장치.
  2. 제 1 항에 있어서, 상기 비휘발성 메모리 장치는
    NAND형 플래시 메모리 장치를 포함하는 것을 특징으로 하는 비휘발성 메모리 장치.
  3. 제 1 항에 있어서, 상기 비휘발성 메모리 장치는
    상기 복수의 CAU들을 포함하는 메모리부; 및
    상기 CAU들 각각을 위한 큐들을 가지고, 제 1 CAU들에서 상기 제 1 커맨드가 수행되고 있는 동안 제 2 CAU들 각각을 위한 큐들에 상기 제 2 커맨드를 전달하고, 상기 제 2 CAU들에서 상기 제 2 커맨드를 수행하는 제어 회로를 포함하는 것을 특징으로 하는 비휘발성 메모리 장치.
  4. 제 3 항에 있어서, 상기 제어 회로는
    외부로부터 수신한 어드레스를 디코딩하는 어드레스 디코더; 및
    상기 디코딩된 어드레스에 기초하여 상기 CAU들에 대한 큐들을 시분할 스케쥴링하는 스케쥴러를 더 포함하는 것을 특징으로 하는 비휘발성 메모리 장치.
  5. 제 1 항에 있어서, 상기 비휘발성 메모리 장치는
    자신들의 큐를 가지는 CAU를 복수 개 포함하는 메모리부; 및
    상기 메모리부의 제 1 CAU들에서 상기 제 1 커맨드가 수행되고 있는 동안 상기 메모리부의 제 2 CAU들 각각을 위한 큐들에 상기 제 2 커맨드를 전달하고, 상기 제 2 CAU들에서 상기 제 2 커맨드를 수행하는 제어 회로를 포함하는 것을 특징으로 하는 비휘발성 메모리 장치.
  6. 제 1 항에 있어서, 상기 비휘발성 메모리 장치는
    상기 복수의 CAU들을 포함하는 메모리부; 및
    상기 CAU들 각각을 위한 큐들을 가지고, 제 1 CAU들에서 상기 제 1 커맨드가 수행되고 있는 동안 제 2 CAU들 각각을 위한 큐들에 상기 제 2 커맨드를 전달하고, 상기 제 2 CAU들에서 상기 제 2 커맨드를 수행하며, 상기 CAU들 각각에 대한 에러 정정을 수행하는 제어 회로를 포함하는 것을 특징으로 하는 비휘발성 메모리 장치.
  7. 제 1 항에 있어서, 상기 비휘발성 메모리 장치는
    관통전극(TSV: Through-Silicon-Via)을 통해 데이터와 제어신호들을 송수신하는 복수의 칩들이 적층된 적층 메모리 장치인 것을 특징으로 하는 반도체 메모리 장치.
  8. 호스트로부터 커맨드와 어드레스를 수신하는 단계;
    상기 어드레스를 디코딩하여 수신된 커맨드가 어느 CAU에 대한 커맨드인지 판단하는 단계;
    상기 커맨드와 어드레스 정보를 해당 CAU의 큐에 전달하는 단계;
    각각의 CAU에 대한 큐들을 순차적으로 탐색하는 단계;
    현재 지시자가 지시하는 커맨드를 해당하는 CAU에 전달하는 단계; 및
    상기 현재 지시자가 지시하는 커맨드를 수행하는 단계를 포함하는 비휘발성 메모리 장치의 동작 방법.
  9. 제 8항에 있어서, 상기 비휘발성 메모리 장치의 동작 방법은 현재 지시자가 지시하는 커맨드를 해당하는 CAU에 전달한 후 상기 각각의 CAU에 대한 큐들을 순차적으로 탐색하는 단계를 수행하는 것을 특징으로 하는 비휘발성 메모리 장치의 동작 방법.
  10. 제 8항에 있어서, 상기 각각의 CAU에 대한 큐들을 순차적으로 탐색하는 단계는
    데이터 입출력(DATA IO) 버스가 비지(busy) 상태인지 판단하는 단계;
    상기 데이터 입출력(DATA IO) 버스가 비지 상태가 아니면, 상기 현재 지시자가 지시하는 커맨드를 해당하는 CAU에 전달하는 단계를 수행하는 단계; 및
    상기 데이터 입출력(DATA IO) 버스가 비지 상태이면, 상기 비지 상태가 해소될 때까지 기다린 후, 상기 각각의 CAU에 대한 큐들을 순차적으로 탐색하는 단계를 더 포함하는 것을 특징으로 하는 비휘발성 메모리 장치의 동작 방법.
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