KR20110101709A - Semiconductor device and method of fabricating the same - Google Patents

Semiconductor device and method of fabricating the same Download PDF

Info

Publication number
KR20110101709A
KR20110101709A KR1020100020918A KR20100020918A KR20110101709A KR 20110101709 A KR20110101709 A KR 20110101709A KR 1020100020918 A KR1020100020918 A KR 1020100020918A KR 20100020918 A KR20100020918 A KR 20100020918A KR 20110101709 A KR20110101709 A KR 20110101709A
Authority
KR
South Korea
Prior art keywords
bit line
storage electrode
electrode contact
region
forming
Prior art date
Application number
KR1020100020918A
Other languages
Korean (ko)
Other versions
KR101120175B1 (en
Inventor
김형기
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020100020918A priority Critical patent/KR101120175B1/en
Publication of KR20110101709A publication Critical patent/KR20110101709A/en
Application granted granted Critical
Publication of KR101120175B1 publication Critical patent/KR101120175B1/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Semiconductor Memories (AREA)

Abstract

본 발명에 따른 반도체 소자 및 그 제조 방법은 인접한 두 활성영역의 저장전극 영역 중에 비트라인으로 분리될 영역 상에 배리어막을 형성함으로써, 비트라인과 저장전극콘택 간의 기생 캐피시턴스를 감소시키는 기술이다.
본 발명에 따른 반도체 소자의 제조 방법은 활성영역, 매립형 워드라인 및 랜딩 플러그가 형성된 반도체 기판에서 인접한 두 활성영역의 저장전극 콘택 영역 중 비트라인으로 분리될 영역의 상기 반도체 기판 상부에 배리어막 패턴을 형성하는 단계와, 배리어막 패턴을 포함하는 상기 반도체 기판 상부에 층간 절연막을 형성하는 단계와, 층간 절연막을 식각하여 인접한 두 활성영역의 저장전극 콘택 영역을 노출하는 저장전극 콘택홀을 형성하는 단계와, 저장전극 콘택홀에 저장전극 콘택 플러그 물질을 매립하는 단계와, 저장전극 콘택 플러그 물질을 둘로 분리하여 비트라인 영역을 형성하는 단계와, 비트라인 영역에 비트라인을 매립하여 형성하는 단계를 포함하는 것을 특징으로 한다. A semiconductor device and a method of manufacturing the same according to the present invention are a technique for reducing parasitic capacitance between a bit line and a storage electrode contact by forming a barrier layer on a region to be separated by a bit line among the storage electrode regions of two adjacent active regions.
In the method of manufacturing a semiconductor device according to the present invention, a barrier layer pattern is formed on an upper portion of the semiconductor substrate in a region in which an active region, a buried word line, and a landing plug are to be separated by a bit line among storage electrode contact regions of two adjacent active regions. Forming an interlayer insulating film over the semiconductor substrate including a barrier layer pattern, etching the interlayer insulating film to form a storage electrode contact hole exposing the storage electrode contact regions of two adjacent active regions; Embedding the storage electrode contact plug material in the storage electrode contact hole; separating the storage electrode contact plug material into two to form a bit line region; and embedding the bit line in the bit line region. It is characterized by.

Description

반도체 소자 및 그 제조 방법{SEMICONDUCTOR DEVICE AND METHOD OF FABRICATING THE SAME}Semiconductor device and manufacturing method therefor {SEMICONDUCTOR DEVICE AND METHOD OF FABRICATING THE SAME}

본 발명은 반도체 소자 및 그 제조 방법에 관한 것이다. 보다 상세하게는 매립형 게이트를 포함하며 저장전극과 비트라인을 포함하는 반도체 소자 및 그 제조방법에 관한 것이다.The present invention relates to a semiconductor device and a method of manufacturing the same. More particularly, the present invention relates to a semiconductor device including a buried gate and including a storage electrode and a bit line, and a method of manufacturing the same.

반도체 기억 장치 중 디램(DRAM)은 캐패시터 및 트랜지스터로 구성된 단위 셀(unit cell)을 다수 포함하고 있다. 이 중 캐패시터는 데이터를 임시 저장하기 위해 사용되고, 트랜지스터는 환경에 따라 전기 전도도가 변화하는 반도체의 성질을 이용하여 제어 신호(워드 라인)에 대응하여 비트라인과 캐패시터 간 데이터를 전달하기 위해 사용된다. 트랜지스터는 게이트(gate), 소스(source) 및 드레인(drain)의 세 영역으로 구성되어 있다. 게이트로 입력되는 제어 신호에 따라 소스와 드레인 간 전하의 이동이 일어난다. 소스와 드레인 간 전하의 이동은 채널(channel) 영역을 통해 이루어지는데 바로 이 채널이 반도체의 성질을 이용한 것이다.The DRAM of the semiconductor memory device includes a plurality of unit cells composed of a capacitor and a transistor. Among them, a capacitor is used for temporarily storing data, and a transistor is used for transferring data between a bit line and a capacitor corresponding to a control signal (word line) by using the property of a semiconductor whose electrical conductivity changes according to an environment. A transistor consists of three regions: a gate, a source, and a drain. A charge is transferred between the source and the drain in accordance with a control signal input to the gate. The transfer of charge between the source and drain occurs through the channel region, which uses the nature of the semiconductor.

반도체 기판에 통상적인 트랜지스터를 만드는 경우 반도체 기판에 게이트를 형성하고 게이트의 양 옆에 불순물을 도핑하여 소스와 드레인을 형성해 왔다. 이 경우 게이트 아래 소스와 드레인 사이가 트랜지스터의 채널 영역이 된다. 이러한 수평 채널 영역을 가지는 트랜지스터는 일정 면적의 반도체 기판을 차지하고 있다. 복잡한 반도체 기억 장치의 경우 내부에 포함된 다수의 트랜지스터로 인하여 전체 면적을 줄이는 데 어려움이 발생한다.When a conventional transistor is formed on a semiconductor substrate, a gate is formed on a semiconductor substrate and doping is performed on both sides of the gate to form a source and a drain. In this case, the region between the source and the drain under the gate becomes the channel region of the transistor. A transistor having such a horizontal channel region occupies a semiconductor substrate of a certain area. In the case of a complicated semiconductor memory device, it is difficult to reduce the total area due to a plurality of transistors included in the semiconductor memory device.

반도체 기억 장치의 전체 면적을 줄이면 하나의 웨이퍼 당 생산 가능한 반도체 기억 장치의 수를 증가시킬 수 있어 생산성이 향상된다. 반도체 기억 장치의 전체 면적을 줄이기 위해 여러 가지 방법들이 제안되고 있다. 이 중 하나가 수평 채널 영역을 가지던 종래의 플래너 게이트(Planar Gate)를 대신하여, 기판에 리세스가 형성되고 그 리세스에 게이트를 형성함으로써 리세스의 곡면을 따라 채널 영역이 형성되는 리세스 게이트를 사용하는 것이며, 이 리세스 게이트에서 나아가 리세스 내에 게이트 전체를 매립하여 형성하는 매립형 게이트(Buried Gate)가 연구되고 있다.By reducing the total area of the semiconductor memory device, the number of semiconductor memory devices that can be produced per wafer can be increased and productivity is improved. Various methods have been proposed to reduce the total area of the semiconductor memory device. In place of a conventional planar gate in which one of them has a horizontal channel region, a recess is formed in the substrate and a gate is formed in the recess, thereby forming a recess in which the channel region is formed along the curved surface of the recess A buried gate is formed by embedding the entire gate in the recess in addition to the recessed gate.

도시하지는 않았으나 종래 기술에 따른 매립형 게이트 구조를 설명하면 다음과 같다. Although not shown, the buried gate structure according to the related art will be described as follows.

먼저, 매립형 게이트 및 랜딩 플러그가 형성된 반도체 기판 상부에 층간 절연막을 형성한다. 그 다음, 층간 절연막을 식각하여 인접한 두 활성영역의 저장전극 영역을 포함하는 저장전극 콘택홀을 형성한다. 그리고, 저장전극 콘택홀을 매립하여 저장전극 콘택플러그를 형성한다. First, an interlayer insulating film is formed on the semiconductor substrate on which the buried gate and the landing plug are formed. Next, the interlayer insulating layer is etched to form storage electrode contact holes including storage electrode regions of two adjacent active regions. A storage electrode contact plug is formed by filling a storage electrode contact hole.

그 다음, 저장전극 콘택 플러그가 형성된 층간절연막 상부에 비트라인 영역을 정의하는 하드마스크 패턴을 형성하며, 하드마스크 패턴을 마스크로 층간 절연막을 식각하여 비트라인 영역 부분의 랜딩 플러그를 노출시킨다.Next, a hard mask pattern defining a bit line region is formed on the interlayer insulating layer on which the storage electrode contact plug is formed, and the interlayer insulating layer is etched using the hard mask pattern as a mask to expose the landing plug of the bit line region.

이때, 앞서 두 인접한 활성영역에 걸쳐 형성된 저장전극 콘택 플러그를 각 활성영역에 별도로 연결되도록 분리된다. 그러나, 이러한 구조에서는 비트라인과 이웃한 저장전극 콘택플러그 간의 기생 캐패시턴스가 증가되어 소자의 신뢰성이 저하되는 문제점이 있다. At this time, the storage electrode contact plugs formed over the two adjacent active regions are separated to be connected to each active region separately. However, in such a structure, parasitic capacitance between the bit line and the adjacent storage electrode contact plug is increased, thereby degrading reliability of the device.

본 발명은 인접한 두 활성영역의 저장전극 영역 중에 비트라인으로 분리될 영역 상에 배리어막을 형성함으로써, 비트라인과 저장전극콘택 간의 기생 캐피시턴스를 감소시키는 반도체 소자 및 그 제조방법을 제공하는 것을 목적으로 한다.SUMMARY OF THE INVENTION An object of the present invention is to provide a semiconductor device and a method of manufacturing the same, which reduce parasitic capacitance between a bit line and a storage electrode contact by forming a barrier layer on a region to be separated by a bit line among storage regions of two adjacent active regions. It is done.

본 발명에 따른 반도체 소자의 제조 방법은 활성영역, 매립형 워드라인 및 랜딩 플러그가 형성된 반도체 기판에서 인접한 두 활성영역의 저장전극 콘택 영역 중 비트라인으로 분리될 영역의 상기 반도체 기판 상부에 배리어막 패턴을 형성하는 단계와, 배리어막 패턴을 포함하는 상기 반도체 기판 상부에 층간 절연막을 형성하는 단계와, 층간 절연막을 식각하여 인접한 두 활성영역의 저장전극 콘택 영역을 노출하는 저장전극 콘택홀을 형성하는 단계와, 저장전극 콘택홀에 저장전극 콘택 플러그 물질을 매립하는 단계와, 저장전극 콘택 플러그 물질을 둘로 분리하여 비트라인 영역을 형성하는 단계와, 비트라인 영역에 비트라인을 매립하여 형성하는 단계를 포함하는 것을 특징으로 한다. In the method of manufacturing a semiconductor device according to the present invention, a barrier layer pattern is formed on an upper portion of the semiconductor substrate in a region in which an active region, a buried word line, and a landing plug are to be separated by a bit line among storage electrode contact regions of two adjacent active regions. Forming an interlayer insulating film over the semiconductor substrate including a barrier layer pattern, etching the interlayer insulating film to form a storage electrode contact hole exposing the storage electrode contact regions of two adjacent active regions; Embedding the storage electrode contact plug material in the storage electrode contact hole; separating the storage electrode contact plug material into two to form a bit line region; and embedding the bit line in the bit line region. It is characterized by.

바람직하게는 배리어막 패턴을 형성하는 단계는 반도체 기판 상부에 절연막을 형성하고, 상기 절연막을 식각하여 상기 인접한 두 활성영역의 저장전극 콘택 영역 중 비트라인으로 분리될 영역을 노출시키는 단계와, 식각된 절연막 내에 배리어막을 형성하는 단계와, 절연막이 노출될때까지 상기 배리어막을 평탄화하는 단계를 포함하며, 배리어막은 질화막 또는 저유전율 물질을 포함한다.The forming of the barrier layer pattern may include forming an insulating layer on the semiconductor substrate, and etching the insulating layer to expose a region to be separated by a bit line among the storage electrode contact regions of the two adjacent active regions. Forming a barrier film in the insulating film, and planarizing the barrier film until the insulating film is exposed, wherein the barrier film includes a nitride film or a low dielectric constant material.

그리고, 배리어막 패턴의 선폭은 최종 형성되는 비트라인의 선폭보다 10 ~ 30% 크게 형성하고, 배리어막 패턴의 높이는 최종 형성되는 비트라인의 높이와 동일하게 형성한다. The line width of the barrier film pattern is 10 to 30% larger than the line width of the finally formed bit line, and the height of the barrier film pattern is formed to be the same as the height of the bit line finally formed.

그리고, 비트라인을 형성하는 단계는 비트라인 영역의 측벽 및 바닥 표면에 배리어 메탈층을 형성하는 단계와, 배리어 메탈층의 표면에 비트라인 도전층을 형성하는 단계를 포함하는 것을 특징으로 한다. The forming of the bit line may include forming a barrier metal layer on sidewalls and bottom surfaces of the bit line region, and forming a bit line conductive layer on a surface of the barrier metal layer.

한편, 본 발명에 따른 반도체 소자는 기판에 형성되며 비트라인 콘택 영역 및 저장전극 콘택 영역을 포함하는 활성영역과, 상기 활성영역을 정의하는 소자분리막과, 반도체 기판에 매립되어 형성되는 다수의 워드라인과, 인접한 두 활성영역의 저장전극 콘택 영역을 노출하는 저장전극 콘택홀에 매립된 저장전극 콘택 플러그와, 저장전극 콘택 플러그 물질을 둘로 분리하며, 양측에 배리어막 패턴이 구비된 비트라인을 포함하는 것을 특징으로 한다.Meanwhile, the semiconductor device according to the present invention includes an active region formed on a substrate and including a bit line contact region and a storage electrode contact region, an isolation layer defining the active region, and a plurality of word lines embedded in a semiconductor substrate. And a storage electrode contact plug buried in the storage electrode contact hole exposing the storage electrode contact regions of two adjacent active regions, and a storage electrode contact plug material separated into two, and bit lines having barrier layer patterns on both sides thereof. It is characterized by.

바람직하게는 비트라인은 비트라인 홈의 측벽 및 바닥과 접하는 배리어 메탈층과, 배리어 메탈층과 접하는 비트라인 도전층을 포함하며, 배리어막 패턴의 높이는 상기 비트라인의 높이와 동일하며, 배리어막 패턴은 질화막 또는 유전율이 낮은 물질을 포함하는 물질로 형성한다.Preferably, the bit line includes a barrier metal layer in contact with the sidewalls and bottoms of the bit line grooves, and a bit line conductive layer in contact with the barrier metal layer, wherein the height of the barrier layer pattern is the same as the height of the bit line. Is formed of a material including a nitride film or a material having a low dielectric constant.

본 발명은 상기한 바와 같은 종래의 문제점을 해결하기 위한 것으로, 인접한 두 활성영역의 저장전극 영역 중에 비트라인으로 분리될 영역 상에 배리어막을 형성함으로써, 비트라인과 저장전극콘택 간의 기생 캐피시턴스를 감소시키는 효과를 제공한다.SUMMARY OF THE INVENTION The present invention solves the above-described problems, and by forming a barrier film on a region to be separated by a bit line among the storage electrode regions of two adjacent active regions, the parasitic capacitance between the bit line and the storage electrode contact is reduced. Provides a reducing effect.

도 1 내지 도 10을 본 발명에 따른 반도체 소자 및 그 제조 방법을 도시한 평면도 및 단면도.1 to 10 are a plan view and a cross-sectional view showing a semiconductor device and a method of manufacturing the same according to the present invention.

이하에서는 본 발명의 실시예를 첨부한 도면을 참조하여 상세히 설명하기로 한다.Hereinafter, with reference to the accompanying drawings an embodiment of the present invention will be described in detail.

도 1 내지 도 10은 본 발명에 따르는 반도체 소자의 제조방법을 도시한 평면도 및 단면도이다. 도 2 내지 도 4의 (ⅰ)은 도 1에서 Y축을 따른 단면도이고, (ⅱ)는 도 1에서 X축을 따른 단면도이다. 또한, 도 6 내지 도 10의 (ⅰ)은 도 5에서 Y축을 따른 단면도이고, (ⅱ)는 도 5에서 X축을 따른 단면도이다.1 to 10 are a plan view and a cross-sectional view showing a method of manufacturing a semiconductor device according to the present invention. 2-4 is a sectional view along the Y axis in FIG. 1, and (ii) is a sectional view along the X axis in FIG. 6 to 10 are cross-sectional views along the Y axis in FIG. 5, and (ii) is a cross-sectional view along the X axis in FIG. 5.

먼저 도 1을 참조하면 반도체 기판에는 활성영역(12)과, 활성영역(12)을 정의하는 소자분리막(14)이 형성된다. 그리고 각 활성영역(12)마다 두 개의 워드라인(20)이 형성되며, 워드라인(20)은 반도체 기판의 하부에 매립된 매립형 워드라인으로 형성된다.First, referring to FIG. 1, an active region 12 and an isolation layer 14 defining an active region 12 are formed in a semiconductor substrate. Two word lines 20 are formed in each active region 12, and the word lines 20 are formed as buried word lines embedded in the lower portion of the semiconductor substrate.

이 과정을 더 구체적으로 살펴보면 다음과 같다. More specifically, this process is as follows.

먼저, 도 2에 도시된 바와 같이 반도체 기판의 표면에 하드마스크층을 형성한다. 그 다음 소자분리막(14) 영역을 정의하는 마스크로 하드마스크층을 식각하여 하드마스크 패턴(16)을 형성한다. 그리고, 하드마스크 패턴(16)을 마스크로 반도체 기판을 식각하여 트렌치를 형성한 후 트렌치에 산화막을 매립하여 소자분리막(14)을 형성한다.First, as shown in FIG. 2, a hard mask layer is formed on a surface of a semiconductor substrate. Next, the hard mask layer is etched using a mask defining a region of the device isolation layer 14 to form a hard mask pattern 16. The semiconductor substrate is etched using the hard mask pattern 16 as a mask to form a trench, and then an oxide film is embedded in the trench to form the device isolation layer 14.

이 때 반도체 기판에서 소자분리막(14)이 형성되는 트렌치 표면에 라이너 질화막(liner nitride; 미도시)과 라이너 산화막(liner oxide; 미도시)을 형성하는 것이 바람직하다. 그리고 소자분리막(14)을 형성하는 공정은 트렌치가 형성된 반도체 기판 전면에 SOD(Spin On Dielectric) 방법으로 산화막을 형성하고, 하드마스크 패턴(16) 표면까지 산화막을 CMP 방법으로 제거함으로써 트렌치를 매립하는 소자분리막(14)을 형성하는 것이 바람직하다.In this case, it is preferable to form a liner nitride layer and a liner oxide layer on the trench surface where the device isolation layer 14 is formed in the semiconductor substrate. In the process of forming the isolation layer 14, an oxide film is formed on the entire surface of the semiconductor substrate on which the trench is formed by a spin on dielectric (SOD) method, and the trench is embedded by removing the oxide film to the surface of the hard mask pattern 16 by the CMP method. It is preferable to form the element isolation film 14.

여기서, 활성영역(12) 상부에 하드마스크 패턴(16)이 남겨지고 하드마스크 패턴(16)과 소자분리막(14)의 표면 높이가 일치하게 된다. Here, the hard mask pattern 16 remains on the active region 12 and the surface heights of the hard mask pattern 16 and the device isolation layer 14 coincide with each other.

다음으로 도 3을 참조하면, 활성영역(12)과 소자분리막(14)을 포함하는 반도체 기판에 매립형 게이트(20)를 형성하기 위한 소정 깊이의 트렌치(22)를 형성한다. 그리고 트렌치(22) 표면을 산화시켜 게이트 산화막(24)을 형성하고, 게이트 산화막(24)이 형성된 트렌치(22)에 게이트 전극(26)을 매립하여 형성한다. 게이트 전극(26)은 TiN과 텅스텐(W)을 포함하는 것이 바람직하다. 그리고 트렌치(22) 내에서 게이트 전극(26)의 상부에는 게이트 전극(26)을 보호하기 위한 캐핑막(28; Capping film)을 형성한다.Next, referring to FIG. 3, a trench 22 having a predetermined depth for forming the buried gate 20 is formed in a semiconductor substrate including the active region 12 and the device isolation layer 14. The surface of the trench 22 is oxidized to form a gate oxide film 24, and the gate electrode 26 is embedded in the trench 22 in which the gate oxide film 24 is formed. The gate electrode 26 preferably includes TiN and tungsten (W). A capping film 28 is formed on the gate electrode 26 to protect the gate electrode 26 in the trench 22.

이후 도 4에 도시된 바와 같이, 하드마스크 패턴(16)을 제거하고 하드마스크 패턴(16)이 제거되어 형성된 공간에 랜딩 플러그(30)를 형성한다. 랜딩 플러그(30)는 반도체 기판의 접합영역(소스/드레인)과 비트라인 콘택 플러그 및 저장전극 콘택 플러그를 전기적으로 연결하는 것으로 폴리실리콘으로 형성하는 것이 바람직하다. 랜딩 플러그(30)를 형성하는 공정은 하드마스크 패턴(16)이 제거된 공간을 포함하는 반도체 기판에 폴리실리콘과 같은 랜딩 플러그 물질을 증착한 후, 매립형 게이트(20)의 캐핑막(28) 높이 이상의 랜딩 플러그 물질을 CMP 또는 에치백으로 제거하는 방법에 의하는 것이 바람직하다. 그리고 랜딩 플러그(30)는 도핑된 폴리실리콘으로 증착되어 형성되거나, 또는 폴리실리콘을 증착한 후 이온 주입하여 도핑하는 방법으로 형성될 수 있다.4, the landing mask 30 is formed in a space formed by removing the hard mask pattern 16 and removing the hard mask pattern 16. The landing plug 30 is formed of polysilicon by electrically connecting the junction region (source / drain) of the semiconductor substrate with the bit line contact plug and the storage electrode contact plug. The process of forming the landing plug 30 deposits a landing plug material such as polysilicon on a semiconductor substrate including a space from which the hard mask pattern 16 is removed, and then the height of the capping layer 28 of the buried gate 20. Preferably, the above landing plug material is removed by CMP or etch back. The landing plug 30 may be formed by depositing doped polysilicon or by depositing polysilicon followed by ion implantation.

그리고 랜딩 플러그(30), 매립형 게이트(20) 및 소자분리막(14)의 상부에 매립형 게이트(20) 및 랜딩 플러그(30)를 보호하는 씰링 질화막(32; sealing nitride)을 형성한다. 그리고, 씰링 질화막(32) 상부에 제 1 층간절연막(40; ILD - Inter Layer Dielectric)을 형성한다.A sealing nitride layer 32 is formed on the landing plug 30, the buried gate 20, and the isolation layer 14 to protect the buried gate 20 and the landing plug 30. In addition, a first interlayer dielectric layer 40 (ILD) is formed on the sealing nitride layer 32.

다음에, 도 5 및 도 6에 도시된 바와 같이, 인접한 두 활성영역(12)의 저장전극 영역을 포함하는 저장전극 콘택홀 예정영역(42') 중에서 비트라인이 형성될 영역의 제 1 층간 절연막(40)을 식각한다. 이때, 식각되는 제 1 층간 절연막(40)은 비트라인이 형성될 영역 보다 10 ~30% 크게 형성하는 것이 바람직하다.Next, as shown in FIGS. 5 and 6, a first interlayer insulating layer of a region in which a bit line is to be formed in a storage electrode contact hole plan region 42 ′ including storage electrode regions of two adjacent active regions 12. Etch 40. In this case, the first interlayer insulating layer 40 to be etched is preferably formed to be 10 to 30% larger than the region where the bit line is to be formed.

그 다음, 제 1 층간 절연막(40)이 식각된 부분에 유전물질을 매립한 후 CMP 공정을 진행하여 제 1 층간 절연막(40)이 노출되도록 한다. 따라서, 저장전극 콘택홀 예정영역(42') 중에서 비트라인이 형성될 영역에 배리어막 패턴(41)이 형성된다. 여기서, 배리어막 패턴(41)은 절연막으로 형성하며, 바람직하게는 질화막 또는 유전율이 낮은 물질을 포함하는 물질로 형성한다. 또한, 배리어막 패턴(41)의 선폭은 비트라인이 형성될 영역의 선폭보다 10 ~30% 크게 형성하고, 배리어막 패턴(41)의 높이는 최종 형성되는 비트라인의 높이와 동일하게 형성하는 것이 바람직하다. Next, after filling the dielectric material in the portion where the first interlayer insulating film 40 is etched, the CMP process is performed to expose the first interlayer insulating film 40. Accordingly, the barrier layer pattern 41 is formed in the region where the bit line is to be formed in the storage electrode contact hole plan region 42 ′. Here, the barrier film pattern 41 is formed of an insulating film, preferably a material including a nitride film or a material having a low dielectric constant. In addition, the line width of the barrier layer pattern 41 is preferably 10 to 30% larger than the line width of the region where the bit line is to be formed, and the height of the barrier layer pattern 41 is formed to be the same as the height of the bit line to be finally formed. Do.

그리고 도 7에 도시된 바와 같이, 제 1 층간절연막(40) 상부에 제 2 층간 절연막(43)을 형성하고, 제 2 층간 절연막(43) 및 제 1 층간 절연막(40)의 일부를 식각하여 저장전극 콘택 플러그가 형성될 저장전극 콘택홀(42)을 형성하면서 랜딩 플러그(30)를 노출시킨다. 이 때 도 5의 평면도에 도시된 바와 같이, 인접한 두 활성영역(12)의 저장전극 영역을 포함하는 저장전극 콘택홀(42)을 형성한다. 이때, 저장전극 콘택홀(42) 식각 공정 시 배리어막 패턴(41)을 제거되지 않고 남겨진다. 이 배리어막 패턴(41)은 식각 정지막 역할을 한다.As shown in FIG. 7, the second interlayer insulating layer 43 is formed on the first interlayer insulating layer 40, and the second interlayer insulating layer 43 and a part of the first interlayer insulating layer 40 are etched and stored. The landing plug 30 is exposed while forming the storage electrode contact hole 42 in which the electrode contact plug is to be formed. In this case, as illustrated in the plan view of FIG. 5, a storage electrode contact hole 42 including storage electrode regions of two adjacent active regions 12 is formed. In this case, the barrier layer pattern 41 is left without being removed during the storage electrode contact hole 42 etching process. The barrier film pattern 41 serves as an etch stop film.

이후 도 8를 참조하면, 랜딩 플러그(30)를 노출시키는 저장전극 콘택홀(42)을 도전 물질로 매립하여 저장전극 콘택 플러그(44)를 형성한다. 이 저장전극 콘택 플러그(44)는 랜딩 플러그(30)와 동일한 물질인 것이 바람직하고, 폴리실리콘으로 형성되는 것이 가장 바람직하다. 즉 저장전극 콘택홀(42)을 포함하는 반도체 기판의 전면에 폴리실리콘 층을 증착한 뒤, 층간절연막(40) 표면 상부의 폴리실리콘 층은 CMP 또는 에치백 방법으로 제거하는 것이 바람직하다.Subsequently, referring to FIG. 8, the storage electrode contact hole 42 exposing the landing plug 30 is filled with a conductive material to form the storage electrode contact plug 44. The storage electrode contact plug 44 is preferably made of the same material as the landing plug 30 and most preferably formed of polysilicon. That is, after the polysilicon layer is deposited on the entire surface of the semiconductor substrate including the storage electrode contact hole 42, the polysilicon layer on the surface of the interlayer insulating layer 40 is preferably removed by a CMP or etch back method.

다음으로 도 9를 참조하면, 저장전극 콘택 플러그(44)가 형성된 제 2 층간절연막(43) 상부에 비트라인 영역을 정의하는 하드마스크 패턴(55)을 형성한다.이때, 하드마스크 패턴(55)은 질화막으로 형성하는 것이 바람직하다.Next, referring to FIG. 9, a hard mask pattern 55 defining a bit line region is formed on the second interlayer insulating layer 43 on which the storage electrode contact plug 44 is formed. In this case, the hard mask pattern 55 is formed. It is preferable to form a silver nitride film.

그 다음, 하드마스크 패턴(55)을 마스크로 제 2 층간 절연막(43) 및 제 1 층간 절연막(40)을 식각하여 랜딩 플러그(30) 표면이 노출되는 비트라인 영역(51, 51')을 형성한다. 비트라인 영역(51, 51')을 식각하여 랜딩 플러그(30)를 노출시킴으로써 두 활성영역(12)에 걸쳐 형성된 저장전극 콘택 플러그(44)가 분리된다.Next, the second interlayer insulating layer 43 and the first interlayer insulating layer 40 are etched using the hard mask pattern 55 as a mask to form bit line regions 51 and 51 'exposing the landing plug 30 surface. do. The storage electrode contact plugs 44 formed over the two active regions 12 are separated by etching the bit line regions 51 and 51 ′ to expose the landing plugs 30.

이때, 비트라인 영역(51')에 형성된 배리어막 패턴(41)도 식각되는데, 이 배리어막 패턴(41)은 비트라인 영역(51')보다 크게 형성되었으므로 비트라인 영역(51') 양측에는 배리어막 패턴(41)이 남겨지게 된다. At this time, the barrier layer pattern 41 formed in the bit line region 51 'is also etched. Since the barrier layer pattern 41 is formed larger than the bit line region 51', barriers are formed on both sides of the bit line region 51 '. The film pattern 41 is left.

이후 도 10에 도시된 바와 같이 비트라인을 형성하기에 앞서, 비트라인 영역(51, 51')의 내측에 스페이서(spacer)(미도시)를 형성한다. After that, as shown in FIG. 10, a spacer (not shown) is formed inside the bit line regions 51 and 51 ′ before forming the bit line.

다음에, 스페이서(미도시)이 형성된 비트라인 영역(51, 51')에 비트라인(50)을 형성한다. 구체적으로, 비트라인 영역(51, 51')의 하부면 및 측면에 비트라인 배리어 메탈층(53)을 먼저 형성하며, 이 때 배리어 메탈층(53)은 Ti/TiN 또는 실리사이드(TixSix)물질로 형성되는 것이 바람직하다.Next, the bit lines 50 are formed in the bit line regions 51 and 51 'on which spacers (not shown) are formed. Specifically, the bit line barrier metal layer 53 is first formed on the bottom and side surfaces of the bit line regions 51 and 51 ′, and the barrier metal layer 53 is formed of Ti / TiN or silicide (Ti x Si x). It is preferably formed of a material.

이후 배리어 메탈층(53)의 표면에 비트라인 도전층(54)을 형성하며, 비트라인 도전층(54)은 텅스텐(W)인 것이 바람직하다. 한편, 배리어 메탈층(53)과 비트라인 도전층(54) 간의 접착력을 증가시키기 위해, 이 두 층의 경계면에 글루 TiN(Glue TiN) 층(미도시)을 추가로 형성하는 것이 바람직하다.Thereafter, the bit line conductive layer 54 is formed on the surface of the barrier metal layer 53, and the bit line conductive layer 54 is preferably tungsten (W). On the other hand, in order to increase the adhesion between the barrier metal layer 53 and the bit line conductive layer 54, it is preferable to further form a glue TiN (Glue TiN) layer (not shown) at the interface between these two layers.

이후 배리어 메탈층(53)과 비트라인 도전층(54)의 상부에 비트라인 하드마스크(56)를 형성한다. 비트라인 하드마스크(56)를 형성하는 공정은 질화막을 전면에 증착한 뒤 CMP 또는 에치백 방법에 의해 비트라인 영역 저부에만 비트라인 하드마스크(56)를 잔류시키는 것이 바람직하다. 그 다음, 비트라인 하드마스크(56)를 포함하는 전체 상부에 층간 절연막(57)을 더 형성한다. Thereafter, a bit line hard mask 56 is formed on the barrier metal layer 53 and the bit line conductive layer 54. In the process of forming the bit line hard mask 56, the nitride film is deposited on the entire surface, and the bit line hard mask 56 is preferably left only at the bottom of the bit line region by a CMP or etch back method. Next, an interlayer insulating film 57 is further formed on the whole including the bit line hard mask 56.

상술한 바와 같이 저장전극 콘택플러그(44)를 분리시키는 비트라인 영역 양측에는 배리어막 패턴(41)이 남겨지게 되고, 이로인해 비트라인(50)과 저장전극 콘택플러그(44) 간에 발생하는 기생 캐패시턴스를 감소시킬 수 있다. As described above, the barrier layer pattern 41 is left on both sides of the bit line region separating the storage electrode contact plug 44, thereby causing parasitic capacitance generated between the bit line 50 and the storage electrode contact plug 44. Can be reduced.

아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.It will be apparent to those skilled in the art that various modifications, additions, and substitutions are possible, and that various modifications, additions and substitutions are possible, within the spirit and scope of the appended claims. As shown in Fig.

12 : 활성영역 14 : 소자분리막
16 : 하드마스크 패턴 20 : 매립형 워드라인
24 : 게이트 산화막 26 : 게이트 전극
28 : 캐핑막 30 : 랜딩 플러그
32 : 씰링 질화막 40 : 층간절연막
41 : 배리어막 패턴 42 : 저장전극 콘택홀
42' : 저장전극 콘택 영역 44 : 저장전극 콘택 플러그
50 : 비트라인 53 : 배리어 메탈층
54 : 비트라인 도전층 55 : 하드마스크 패턴
56 : 비트라인 하드마스크12 active region 14 device isolation film
16 hard mask pattern 20 embedded word line
24: gate oxide film 26: gate electrode
28: capping film 30: landing plug
32: sealing nitride film 40: interlayer insulating film
41: barrier layer pattern 42: storage electrode contact hole
42 ': storage electrode contact region 44: storage electrode contact plug
50: bit line 53: barrier metal layer
54: bit line conductive layer 55: hard mask pattern
56: bit line hard mask

Claims (10)

활성영역, 매립형 워드라인 및 랜딩 플러그가 형성된 반도체 기판에서 인접한 두 활성영역의 저장전극 콘택 영역 중 비트라인으로 분리될 영역의 상기 반도체 기판 상부에 배리어막 패턴을 형성하는 단계;
상기 배리어막 패턴을 포함하는 상기 반도체 기판 상부에 층간 절연막을 형성하는 단계;
상기 층간 절연막을 식각하여 인접한 두 활성영역의 저장전극 콘택 영역을 노출하는 저장전극 콘택홀을 형성하는 단계;
상기 저장전극 콘택홀에 저장전극 콘택 플러그 물질을 매립하는 단계;
상기 저장전극 콘택 플러그 물질을 둘로 분리하는 비트라인 영역을 형성하는 단계; 및
상기 비트라인 영역에 비트라인을 매립하여 형성하는 단계
를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.Forming a barrier layer pattern on an upper portion of the semiconductor substrate in a region in which an active region, a buried word line, and a landing plug are to be separated by a bit line among storage electrode contact regions of two adjacent active regions;
Forming an interlayer insulating layer on the semiconductor substrate including the barrier layer pattern;
Etching the interlayer insulating layer to form a storage electrode contact hole exposing storage electrode contact regions of two adjacent active regions;
Filling a storage electrode contact plug material in the storage electrode contact hole;
Forming a bit line region separating the storage electrode contact plug material into two; And
Forming a bit line in the bit line region
And forming a second insulating film on the semiconductor substrate. 제 1 항에 있어서,
상기 배리어막 패턴을 형성하는 단계는
상기 반도체 기판 상부에 절연막을 형성하고, 상기 절연막을 식각하여 상기 인접한 두 활성영역의 저장전극 콘택 영역 중 비트라인으로 분리될 영역을 노출시키는 단계;
상기 식각된 절연막 내에 배리어막을 형성하는 단계; 및
상기 절연막이 노출될때까지 상기 배리어막을 평탄화하는 단계
를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.The method of claim 1,
Forming the barrier layer pattern
Forming an insulating layer on the semiconductor substrate, and etching the insulating layer to expose a region to be separated by a bit line among the storage electrode contact regions of the two adjacent active regions;
Forming a barrier layer in the etched insulating layer; And
Planarizing the barrier layer until the insulating layer is exposed
And forming a second insulating film on the semiconductor substrate. 제 2 항에 있어서,
상기 배리어막은 질화막 또는 저유전율 물질을 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.The method of claim 2,
The barrier film may include a nitride film or a low dielectric constant material. 제 1 항에 있어서,
상기 배리어막 패턴의 선폭은 최종 형성되는 비트라인의 선폭보다 10 ~ 30% 크게 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.The method of claim 1,
The line width of the barrier layer pattern is 10 to 30% larger than the line width of the final bit line is formed manufacturing method of a semiconductor device. 제 1 항에 있어서,
상기 배리어막 패턴의 높이는 최종 형성되는 비트라인의 높이와 동일하게 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법 The method of claim 1,
The height of the barrier layer pattern is the same as the height of the bit line is finally formed manufacturing method of a semiconductor device 제 1 항에 있어서,
상기 비트라인을 형성하는 단계는,
상기 비트라인 영역의 측벽 및 바닥 표면에 배리어 메탈층을 형성하는 단계;
상기 배리어 메탈층의 표면에 비트라인 도전층을 형성하는 단계
를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.The method of claim 1,
Forming the bit line,
Forming a barrier metal layer on sidewalls and bottom surfaces of the bitline region;
Forming a bit line conductive layer on a surface of the barrier metal layer
And forming a second insulating film on the semiconductor substrate. 기판에 형성되며 비트라인 콘택 영역 및 저장전극 콘택 영역을 포함하는 활성영역과, 상기 활성영역을 정의하는 소자분리막;
상기 반도체 기판에 매립되어 형성되는 다수의 워드라인;
상기 인접한 두 활성영역의 저장전극 콘택 영역을 노출하는 저장전극 콘택홀에 매립된 저장전극 콘택 플러그; 및
상기 저장전극 콘택 플러그 물질을 둘로 분리하며, 양측에 배리어막 패턴이 구비된 비트라인
을 포함하는 것을 특징으로 하는 반도체 소자.An active region formed on the substrate and including a bit line contact region and a storage electrode contact region, and an isolation layer defining the active region;
A plurality of word lines embedded in the semiconductor substrate;
A storage electrode contact plug embedded in the storage electrode contact hole exposing the storage electrode contact regions of the two adjacent active regions; And
A bit line separating the storage electrode contact plug material into two and having a barrier layer pattern on both sides
And a semiconductor layer formed on the semiconductor substrate. 제 7 항에 있어서,
상기 비트라인은,
상기 비트라인 홈의 측벽 및 바닥과 접하는 배리어 메탈층,
상기 배리어 메탈층과 접하는 비트라인 도전층
을 포함하는 것을 특징으로 하는 반도체 소자.The method of claim 7, wherein
The bit line,
A barrier metal layer in contact with sidewalls and bottoms of the bitline grooves;
Bit line conductive layer in contact with the barrier metal layer
And a semiconductor layer formed on the semiconductor substrate. 제 7 항에 있어서,
상기 배리어막 패턴의 높이는 상기 비트라인의 높이와 동일한 것을 특징으로 하는 반도체 소자.The method of claim 7, wherein
The height of the barrier layer pattern is the same as the height of the bit line. 제 7 항에 있어서,
상기 배리어막 패턴은 질화막 또는 저유전율 물질을 포함하는 물질인 것을 특징으로 하는 반도체 소자. The method of claim 7, wherein
The barrier layer pattern is a semiconductor device, characterized in that the material containing a nitride film or a low dielectric constant material.
KR1020100020918A 2010-03-09 2010-03-09 Semiconductor device and method of fabricating the same KR101120175B1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020100020918A KR101120175B1 (en) 2010-03-09 2010-03-09 Semiconductor device and method of fabricating the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020100020918A KR101120175B1 (en) 2010-03-09 2010-03-09 Semiconductor device and method of fabricating the same

Publications (2)

Publication Number Publication Date
KR20110101709A true KR20110101709A (en) 2011-09-16
KR101120175B1 KR101120175B1 (en) 2012-02-27

Family

ID=44953685

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020100020918A KR101120175B1 (en) 2010-03-09 2010-03-09 Semiconductor device and method of fabricating the same

Country Status (1)

Country Link
KR (1) KR101120175B1 (en)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN116940120A (en) * 2023-09-18 2023-10-24 上海领耐半导体技术有限公司 NOR flash memory with pairing structure and manufacturing method thereof

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101928310B1 (en) 2012-10-18 2018-12-13 삼성전자주식회사 Semiconductor device and method of fabricating the same

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20080090171A (en) * 2007-04-04 2008-10-08 삼성전자주식회사 Method of fabricating semiconductor device having landing pad
KR100905830B1 (en) * 2007-11-16 2009-07-02 주식회사 하이닉스반도체 Semiconductor device and manufacturing method thereof

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN116940120A (en) * 2023-09-18 2023-10-24 上海领耐半导体技术有限公司 NOR flash memory with pairing structure and manufacturing method thereof
CN116940120B (en) * 2023-09-18 2024-01-05 上海领耐半导体技术有限公司 NOR flash memory with pairing structure and manufacturing method thereof

Also Published As

Publication number Publication date
KR101120175B1 (en) 2012-02-27

Similar Documents

Publication Publication Date Title
US8624350B2 (en) Semiconductor device and method of fabricating the same
US9287395B2 (en) Semiconductor device and a bit line and the whole of a bit line contact plug having a vertically uniform profile
KR101160014B1 (en) Semiconductor device and method for manufacturing the same
KR101087779B1 (en) Semiconductor device and method of fabricating the same
KR20120007708A (en) Semiconductor device and method for fabricating the same
CN109390285B (en) Contact structure and manufacturing method thereof
KR101139987B1 (en) Semiconductor Device and Method for Manufacturing the same
KR20120086637A (en) Semiconductor device and method for manufacturing the same
KR101935007B1 (en) Semiconductor device and method for manufacturing the same
KR101095802B1 (en) Semiconductor apparatus and fabrication method thereof
US7312114B2 (en) Manufacturing method for a trench capacitor having an isolation collar electrically connected with a substrate on a single side via a buried contact for use in a semiconductor memory cell
US8217449B2 (en) Semiconductor device and method for forming the same
KR101051593B1 (en) Method for manufacturing semiconductor device
KR101095787B1 (en) Semiconductor device and method of fabricating the same
KR101205067B1 (en) Method for fabricating semiconductor device
KR20120128518A (en) Method for manufacturing the semiconductor device
KR101120175B1 (en) Semiconductor device and method of fabricating the same
KR101213728B1 (en) Method for forming semiconductor device
KR101120185B1 (en) Method for forming semiconductor device
KR101253452B1 (en) Semiconductor device and method for fabricating the same
KR101213803B1 (en) Semiconductor device and method for fabricating the same
KR20120042575A (en) Method for manufacturing semiconductor device
KR20110101924A (en) Method for manufacturing semiconductor device
KR20120030872A (en) Method for manufacturing semiconductor device

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee