KR20110069681A - Semiconductor packages and stack structures of the same and methods of fabricating the same - Google Patents

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KR20110069681A
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Abstract

PURPOSE: Semiconductor packages, a laminate structure thereof, and manufacturing methods thereof are provided to prevent or reduce interference of electric signals transmitted through signal transmission lines by arranging shielding ground interconnections between the signal transmission lines. CONSTITUTION: A lower semiconductor package(105L) includes a lower semiconductor chip(115L) arranged on the upper surface of a lower package substrate(110L). An upper semiconductor package(105U) includes an upper semiconductor chip(115U) arranged on the upper surface of an upper package substrate(110U). An inter-package connector(150a) connects the lower package substrate to the upper package substrate. A lower molding compound(130L) surrounds a chip bump(120). A solder ball(125) is formed on the lower side of the lower package semiconductor substrate.

Description

반도체 패키지들, 그들의 적층 구조와 그 제조 방법들{Semiconductor Packages and Stack Structures of the Same and Methods of Fabricating the Same}Semiconductor Packages and Stack Structures of the Same and Methods of Fabricating the Same

본 발명은 반도체 패키지들, 반도체 패키지들의 적층 구조들 및 그 제조 방법들과 상기 반도체 패키지들의 적층 구조를 포함하는 반도체 모듈들과 전자 시스템들에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention [0001] The present invention relates to semiconductor modules, stack structures of semiconductor packages and methods of manufacturing the same, and semiconductor modules and electronic systems including the stack structure of semiconductor packages.

반도체 소자의 기능을 다양화하는 방법의 하나로 패키지된 상태의 반도체 칩들을 적층하는 방법이 제안되었다.As a method of diversifying the functions of semiconductor devices, a method of stacking semiconductor chips in a packaged state has been proposed.

본 발명이 해결하려는 과제는, 반도체 패키지를 제공하는데 있다.An object of the present invention is to provide a semiconductor package.

본 발명이 해결하려는 다른 과제는, 반도체 패키지들의 적층 구조를 제공하는데 있다.Another object of the present invention is to provide a stacked structure of semiconductor packages.

본 발명이 해결하려는 또 다른 과제는, 반도체 패키지들의 적층 구조를 제조하는 방법을 제공하는데 있다.Another object of the present invention is to provide a method of manufacturing a laminated structure of semiconductor packages.

본 발명이 해결하려는 또 다른 과제는, 반도체 패키지들의 적층 구조를 포함하는 반도체 모듈을 제공하는데 있다.Another object of the present invention is to provide a semiconductor module including a stacked structure of semiconductor packages.

본 발명이 해결하려는 또 다른 과제는, 반도체 패키지들의 적층 구조를 포함하는 전자 시스템을 제공하는데 있다.Another object of the present invention is to provide an electronic system including a stacked structure of semiconductor packages.

본 발명이 해결하려는 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당 업자에게 명확하게 이해될 수 있을 것이다.The problem to be solved by the present invention is not limited to the above-mentioned problem, another task not mentioned will be clearly understood by those skilled in the art from the following description.

상기 해결하려는 과제를 달성하기 위한 본 발명의 기술적 사상에 의한 반도체 패키지는, 패키지 기판, 상기 패키지 기판의 상면에 배치된 반도체 칩, 상기 패키지 기판의 상면과 상기 반도체 칩의 하면 사이에 배치된 제1 전도체들, 상기 패키지 기판의 상면에 상기 반도체 칩의 측면에 배치된 제2 전도체들, 상기 패키지 기판의 상면에 형성되고 상기 반도체 칩의 측면을 감싸고 상기 제1 전도체들의 일부를 덮는 몰딩재, 및 상기 몰딩재를 수직으로 관통하여 상기 제1 전도체들의 표면을 노출시키는 비아 홀들을 포함하고, 상기 패키지 기판의 표면으로부터 상기 제1 전도체들의 상부까지가 제1 수직 높이로 정의되고, 상기 제1 전도체들의 상부로부터 상기 몰딩재의 상부 표면까지의 제2 수직 높이로 정의되며, 상기 제2 수직 높이가 상기 제1 수직 높이보다 크다.According to an aspect of the present invention, there is provided a semiconductor package including a package substrate, a semiconductor chip disposed on an upper surface of the package substrate, a first surface disposed between an upper surface of the package substrate and a lower surface of the semiconductor chip. Conductors, second conductors disposed on a side surface of the semiconductor chip on an upper surface of the package substrate, a molding material formed on an upper surface of the package substrate and surrounding a side surface of the semiconductor chip and covering a portion of the first conductors, and the A via hole that vertically penetrates a molding material and exposes the surface of the first conductors, wherein from the surface of the package substrate to the top of the first conductors is defined as a first vertical height, the top of the first conductors To a top surface of the molding material, the second vertical height being greater than the first vertical height. Big.

상기 해결하려는 과제를 달성하기 위한 본 발명의 기술적 사상에 의한 반도체 패키지들의 적층 구조는, 하부 패키지 기판 및 상기 하부 패키지 기판의 상부에 배치된 하부 반도체 칩을 포함하는 하부 반도체 패키지, 상부 패키지 기판 및 상기 상부 패키지 기판의 상부에 배치된 상부 반도체 칩을 포함하는 상부 반도체 패키지, 및 상기 하부 패키지 기판과 상기 상부 패키지 기판을 전기적으로 연결하는 패키지간 연결부를 포함하고, 상기 패키지간 연결부는 상기 하부 패키지 기판의 상부에 형성된 제1 수직 높이를 가진 하부 연결부 및 상기 상부 패키지 기판의 하부에 형성된 상기 제1 수직 높이보다 큰 제2 수직 높이를 가진 상부 연결부를 포함한다.According to an aspect of the present invention, a stack structure of semiconductor packages may include a lower semiconductor package including an lower package substrate and a lower semiconductor chip disposed on the lower package substrate, and an upper package substrate. An upper semiconductor package including an upper semiconductor chip disposed on an upper package substrate, and an inter-package connecting portion electrically connecting the lower package substrate and the upper package substrate, wherein the inter-package connecting portion is formed of the lower package substrate. And a lower connection portion having a first vertical height formed at an upper portion thereof, and an upper connection portion having a second vertical height greater than the first vertical height formed at a lower portion of the upper package substrate.

상기 해결하려는 과제를 달성하기 위한 본 발명의 기술적 사상에 의한 반도체 패키지들의 적층 구조는, 하부 패키지 기판 및 상기 하부 패키지 기판의 상부에 배치된 하부 반도체 칩을 포함하는 하부 반도체 패키지, 상부 패키지 기판 및 상기 상부 패키지 기판의 상부에 배치된 상부 반도체 칩을 포함하는 상부 반도체 패키지 및 상기 하부 패키지 기판과 상기 상부 패키지 기판을 전기적으로 연결하는 패키지간 연결부를 포함하고, 상기 패키지간 연결부는, 상기 하부 패키지 기판의 상면에 형성된 하부 연결부; 상기 하부 연결부의 상부에 형성된 메사형 중간 연결부; 및 상기 메사형 중간 연결부의 상부 및 상부 패키지 기판의 하면에 형성된 상부 연결부를 포함한다.According to an aspect of the present invention, a stack structure of semiconductor packages may include a lower semiconductor package including an lower package substrate and a lower semiconductor chip disposed on the lower package substrate, and an upper package substrate. An upper semiconductor package including an upper semiconductor chip disposed on an upper package substrate, and an inter-package connection unit electrically connecting the lower package substrate and the upper package substrate, wherein the inter-package connection unit is formed of the lower package substrate. A lower connection portion formed on the upper surface; A mesa-type intermediate connector formed on an upper portion of the lower connector; And an upper connection part formed on an upper surface of the mesa-type intermediate connection part and a lower surface of the upper package substrate.

상기 해결하려는 다른 과제를 달성하기 위한 본 발명의 일 실시예에 의한 반도체 패키지들의 적층 구조의 제조 방법은, 상부 패키지 기판의 상면에 상부 반도체 칩이 실장된 상부 반도체 패키지를 준비하고, 하부 패키지 기판의 상면에 하부 반도체 칩이 실장된 하부 반도체 패키지를 준비하고, 및 상기 상부 반도체 패키지 및 상기 하부 반도체 패키지를 전기적으로 연결하는 패키지간 연결부를 형성하는 것을 포함하고, 상기 패키지간 연결부를 형성하는 것은, 상기 하부 패키지 기판의 상면에 제1 수직 높이를 가진 하부 연결부를 형성하고, 상기 상부 패키지 기판의 하면에 상기 제1 수직 높이 보다 큰 제2 수직 높이를 가진 상부 연결부를 형성하고, 및 상기 하부 연결부 및 상기 상부 연결부를 연결하는 것을 포함한다.According to another aspect of the present invention, there is provided a method of manufacturing a stacked structure of semiconductor packages, preparing an upper semiconductor package in which an upper semiconductor chip is mounted on an upper surface of an upper package substrate, Preparing a lower semiconductor package on which a lower semiconductor chip is mounted on an upper surface thereof, and forming an interconnection package for electrically connecting the upper semiconductor package and the lower semiconductor package. Forming a lower connection portion having a first vertical height on an upper surface of the lower package substrate, forming an upper connection portion having a second vertical height greater than the first vertical height on a lower surface of the upper package substrate, and the lower connection portion and the Connecting the upper connection.

기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.Specific details of other embodiments are included in the detailed description and the drawings.

상술한 바와 같이 본 발명의 기술적 사상에 의한 반도체 패키지들의 적층 구조는 패키지간 연결부들의 상호 간격이 매우 협소한 경우에도 안정적으로 형성된 패키지간 연결부들을 포함할 수 있다. 즉, 본 발명의 기술적 사상에 의하면, 패키지간 연결부들의 상호 간격이 점차 좁아지더라도 차세대 반도체 패키지들의 적층 구조가 구현되는 데는 큰 문제점이 되지 않을 것이다. 본 발명의 기술적 사상에 의한 반도체 패키지들의 적층 구조를 제조하는 방법은 큰 기술적 난관이 없이 구현될 수 있다. 본 발명의 기술적 사상에 의한 전자 시스템은 보다 작으면서도 보다 다양하고 뛰어난 성능을 갖게 된다.As described above, the stack structure of semiconductor packages according to the inventive concept may include inter-package connectors that are stably formed even when the gaps between the packages are very small. That is, according to the technical spirit of the present invention, even if the space between the interconnection between the packages is gradually narrowed, it will not be a big problem to implement the stack structure of the next-generation semiconductor packages. The method of manufacturing a laminated structure of semiconductor packages according to the technical idea of the present invention can be implemented without great technical difficulties. The electronic system according to the technical spirit of the present invention has a smaller and more diverse and superior performance.

도 1a 및 1b는 본 발명의 기술적 사상에 의한 패키지 적층 구조들에서, 하부 반도체 패키지들을 개념적으로 도시한 평면도들이다.
도 2a 내지 2h는 본 발명의 기술적 사상에 의한 반도체 패키지들의 적층 구조들을 개념적으로 도시한 종단면도들이다.
도 3a 및 3b는 본 발명의 기술적 사상에 의한 칩 연결부들을 포함하는 반도체 패키지들의 적층 구조들을 개념적으로 도시한 종단면도들이다.
도 4는 본 발명의 기술적 사상에 의한 반도체 패키지들의 적층 구조들의 또 다른 응용 실시예를 개념적으로 도시한 도면이다.
도 5a 내지 5d는 본 발명의 기술적 사상에 의한 칩 연결부들 및 그 연결 구조들을 개념적으로 도시한 종단면도들이다.
도 6a 내지 6d는 본 발명의 기술적 사상에 의한 칩 연결부들 및 그 연결 구조들을 개념적으로 도시한 종단면도들이다.
도 7a 내지 7d는 본 발명의 기술적 사상에 의한 패키지 적층 구조들의 다양한 연결부들의 가상적인 모양들을 개념적으로 도시한 종단면도들이다.
도 8a 내지 8i는 본 발명의 기술적 사상에 의한 패키지 적층 구조들의 다양한 연결부들의 실제적인 모양들을 개념적으로 도시한 도면들이다.
도 9a 내지 9i는 본 발명의 기술적 사상에 의한 패키지 적층 구조들의 다양한 연결부들과 비아 홀들의 모양을 개념적으로 도시한 도면들이다.
도 10a 내지 10f는 본 발명의 기술적 사상에 의한 반도체 패키지들의 적층 구조를 형성하는 방법에서 상부 패키지를 형성하는 방법을 설명하기 위한 종 단면도들이다.
도 11a 내지 11l은 본 발명의 기술적 사상에 의한 반도체 패키지들의 적층 구조들을 형성하는 방법을 개념적으로 설명하기 위한 종단면도들이다.
도 12a 및 12b는 본 발명의 기술적 사상의 다양한 실시예들에 의한 반도체 패키지들의 적층 구조를 포함하는 반도체 모듈들을 개념적으로 도시한 도면들이다.
도 13은 본 발명의 기술적 사상의 다양한 실시예들에 의한 반도체 패키지들의 적층 구조를 포함하는 전자 시스템을 개념적으로 도시한 도면이다.1A and 1B are plan views conceptually illustrating lower semiconductor packages in package stack structures according to an exemplary embodiment of the inventive concept.
2A to 2H are longitudinal cross-sectional views conceptually illustrating stack structures of semiconductor packages according to the inventive concepts.
3A and 3B are longitudinal cross-sectional views conceptually illustrating stack structures of semiconductor packages including chip connectors according to an exemplary embodiment of the inventive concept.
4 is a view conceptually showing another application embodiment of a stack structure of semiconductor packages according to the inventive concept.
5A through 5D are longitudinal cross-sectional views conceptually illustrating chip connection parts and connection structures thereof according to the inventive concept.
6A to 6D are longitudinal cross-sectional views conceptually illustrating chip connection parts and connection structures thereof according to the inventive concept.
7A to 7D are longitudinal cross-sectional views conceptually illustrating virtual shapes of various connections of package stack structures according to the inventive concept.
8A to 8I are conceptual views illustrating actual shapes of various connection parts of the package stack structures according to the inventive concept.
9A to 9I are conceptual views illustrating shapes of various connection parts and via holes of the package stack structure according to the inventive concept.
10A through 10F are longitudinal cross-sectional views illustrating a method of forming an upper package in a method of forming a stacked structure of semiconductor packages according to the inventive concept.
11A to 11L are longitudinal cross-sectional views for conceptually describing a method of forming stacked structures of semiconductor packages according to the inventive concept.
12A and 12B are conceptual views illustrating semiconductor modules including a stacked structure of semiconductor packages according to various embodiments of the inventive concepts.
FIG. 13 is a conceptual diagram illustrating an electronic system including a stacked structure of semiconductor packages according to various embodiments of the inventive concept.

본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해 질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려 주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 도면에서 층 및 영역들의 크기 및 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.Advantages and features of the present invention, and methods for achieving them will become apparent with reference to the embodiments described below in detail in conjunction with the accompanying drawings. However, the present invention is not limited to the embodiments disclosed below, but will be implemented in various forms, and only the present embodiments are intended to complete the disclosure of the present invention, and the general knowledge in the art to which the present invention pertains. It is provided to fully convey the scope of the invention to those skilled in the art, and the present invention is defined only by the scope of the claims. In the drawings, the sizes and relative sizes of layers and regions may be exaggerated for clarity. Like reference numerals refer to like elements throughout.

본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 개략도인 평면도 및 단면도를 참고하여 설명될 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 따라서, 도면에서 예시된 영역들은 개념적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이고, 발명의 범주를 제한하기 위한 것은 아니다.Embodiments described herein will be described with reference to plan and cross-sectional views, which are ideal schematic diagrams of the invention. Accordingly, shapes of the exemplary views may be modified by manufacturing techniques and / or tolerances. Accordingly, the embodiments of the present invention are not limited to the specific forms shown, but also include variations in forms generated by the manufacturing process. Thus, the regions illustrated in the figures have conceptual attributes, and the shape of the regions illustrated in the figures is intended to illustrate a particular form of region of the device, and is not intended to limit the scope of the invention.

본 명세서에서, 일부 구성 요소들, 특히 다양한 연결부들은 본 발명의 기술적 사상을 이해하기 쉽도록 가상적인(imaginary) 모양으로 도시된다. 그러나, 몇 가지 실질적인 모양도 설명될 것이다. 본 명세서에서, 솔더 물질로 형성될 수 있는 것으로 설명된 구성 요소들은 솔더링 공정을 이용하여 형성될 수 있다는 의미로 해석될 수 있다.In this specification, some of the components, in particular various connections are shown in an imaginary shape to facilitate understanding of the technical spirit of the present invention. However, some practical aspects will also be described. In this specification, components described as being capable of being formed of a solder material may be interpreted to mean that they may be formed using a soldering process.

도 1a 및 1b는 본 발명의 기술적 사상에 의한 패키지 적층 구조들에서, 하부 반도체 패키지들을 개념적으로 도시한 평면도들이다. 도 1a를 참조하면, 하부 반도체 패키지(115L)는, 하부 패키지 기판(110L), 상기 하부 패키지 기판(110L) 상에 배치된 하부 반도체 칩(115L), 및 상기 하부 반도체 칩(115L)의 주변에 배치된 다수 개의 패키지간 연결부들(150)을 포함한다. 도 1b를 참조하면, 하부 반도체 패키지(215L)는, 하부 패키지 기판(215L), 상기 하부 패키지 기판(215L)상에 배치되고 다수 개의 칩 연결부들(285)을 포함하는 하부 반도체 칩(215L), 및 상기 하부 반도체 칩(215L)의 주변에 배치된 다수 개의 패키지간 연결부들(250)을 포함한다. 도 1a 및 1b에 도시된 하부 반도체 패키지들(105L, 205L)은 보다 상세하게 설명될 것이다.1A and 1B are plan views conceptually illustrating lower semiconductor packages in package stack structures according to an exemplary embodiment of the inventive concept. Referring to FIG. 1A, the lower semiconductor package 115L may be disposed around the lower package substrate 110L, the lower semiconductor chip 115L disposed on the lower package substrate 110L, and the lower semiconductor chip 115L. It includes a plurality of inter-package connections 150 disposed. Referring to FIG. 1B, the lower semiconductor package 215L may include a lower package substrate 215L, a lower semiconductor chip 215L disposed on the lower package substrate 215L and including a plurality of chip connectors 285. And a plurality of inter-package connectors 250 disposed around the lower semiconductor chip 215L. The lower semiconductor packages 105L and 205L shown in FIGS. 1A and 1B will be described in more detail.

도 2a 내지 2h는 본 발명의 기술적 사상에 의한 반도체 패키지들의 적층 구조들을 개념적으로 도시한 종단면도들이다. 도 2a를 참조하면, 반도체 패키지들의 적층 구조(100a)는 하부 반도체 패키지(105L), 상부 반도체 패키지(105U), 및 상기 하부 및 상부 반도체 패키지들(105L, 105U)을 전기적으로 연결하는 패키지간 연결부들(150a, inter-package connectors)을 포함한다. 상기 패키지간 연결부들(150a)의 일부(portion)가 상기 하부 반도체 패키지(105L)의 일부(part)로 형성될 수 있다. 상기 패키지간 연결부들(150a)의 또 다른 일부는 상기 상부 반도체 패키지(105U)의 일부로 형성될 수 있다.2A to 2H are longitudinal cross-sectional views conceptually illustrating stack structures of semiconductor packages according to the inventive concepts. Referring to FIG. 2A, a stack structure 100a of semiconductor packages may include a lower semiconductor package 105L, an upper semiconductor package 105U, and an inter-package connecting portion electrically connecting the lower and upper semiconductor packages 105L and 105U. Inter-package connectors (150a). Portions of the inter-package connection portions 150a may be formed as part of the lower semiconductor package 105L. Another portion of the inter-package connecting portions 150a may be formed as part of the upper semiconductor package 105U.

상기 하부 반도체 패키지(105L)는 하부 패키지 기판(110L), 상기 하부 패키지 기판(110L)의 상면에 형성된 하부 반도체 칩(115L), 전도성 칩 범프들(120), 및 하부 몰딩재(130L, molding compound), 및 상기 하부 패키지 기판(110L)의 하면에 형성된 전도성 솔더 볼들(125)을 포함할 수 있다. 상기 하부 반도체 패키지(105L)는 플립 칩 기술이 적용될 수 있다. 상기 하부 패키지 기판(110L)은 패키지용 기판일 수 있고, 예를 들어, 인쇄 회로 기판, 세라믹 기판 등일 수 있다.The lower semiconductor package 105L includes a lower package substrate 110L, a lower semiconductor chip 115L formed on an upper surface of the lower package substrate 110L, conductive chip bumps 120, and a lower molding material 130L. ) And conductive solder balls 125 formed on the bottom surface of the lower package substrate 110L. Flip chip technology may be applied to the lower semiconductor package 105L. The lower package substrate 110L may be a package substrate, for example, a printed circuit board, a ceramic substrate, or the like.

상기 하부 반도체 칩(115L)은 마이크로 프로세서 같은 로직 소자일 수 있다. 상기 하부 반도체(115L)칩은 상기 하부 패키지 기판(110L)의 일면 상에 배치될 수 있다. 상기 하부 반도체 칩(115L)은 상기 하부 반도체 기판(105L)의 상면에 형성된 상기 전도성 칩 범프들(120)을 통해 상기 하부 반도체 기판(105L)의 하면에 형성된 상기 솔더 볼들(125)과 전기적으로 연결될 수 있다. 즉, 상기 하부 반도체 칩(115L)은 그리드 어레이 등을 가진 플립 칩 연결 구조를 포함할 수 있다.The lower semiconductor chip 115L may be a logic device such as a microprocessor. The lower semiconductor 115L chip may be disposed on one surface of the lower package substrate 110L. The lower semiconductor chip 115L may be electrically connected to the solder balls 125 formed on the lower surface of the lower semiconductor substrate 105L through the conductive chip bumps 120 formed on the upper surface of the lower semiconductor substrate 105L. Can be. That is, the lower semiconductor chip 115L may include a flip chip connection structure having a grid array or the like.

상기 전도성 칩 범프들(120)은 상기 하부 패키지 기판(110L)과 상기 하부 반도체 칩(115L)의 사이에 배치될 수 있다. 상기 전도성 칩 범프들(120)은 상기 하부 패키지 기판(110L)과 상기 하부 반도체 칩(115L)을 전기적으로 연결할 수 있다. 상기 전도성 칩 범프들(120)은 솔더 물질을 포함할 수 있다. 따라서, 솔더링 공정으로 형성될 수 있다.The conductive chip bumps 120 may be disposed between the lower package substrate 110L and the lower semiconductor chip 115L. The conductive chip bumps 120 may electrically connect the lower package substrate 110L and the lower semiconductor chip 115L. The conductive chip bumps 120 may include a solder material. Therefore, it can be formed by a soldering process.

상기 솔더 볼들(125)은 상기 패키지 적층 구조(100a)가 모듈 보드(module board) 또는 주 회로 보드(mail circuit board)와 전기적으로 연결되기 위한 구성 요소일 수 있다.The solder balls 125 may be a component for the package stack structure 100a to be electrically connected to a module board or a mail circuit board.

상기 하부 몰딩재(130L)는 상기 침 범프들(120)의 주위를 감싸도록 형성될 수 있다. 상기 칩 범프들(120)의 주위, 즉 상기 하부 반도체 칩(115L)과 상기 하부 패키지 기판(110L)의 사이에는 접착제가 형성될 수 있다. 상기 하부 몰딩재(130L)는 상기 하부 반도체 칩(115L)의 측면을 감싸도록 형성될 수 있다. 구체적으로, 상기 하부 반도체 칩(115L)이 상기 하부 반도체 기판(105L)의 상면에 상기 접착제를 이용하여 접착되고, 상기 하부 반도체 칩(115L)의 주위가 상기 하부 몰딩재(130L)로 감싸질 수 있다. 본 설명에서는 상기 접착제가 상기 하부 몰딩재(130L)에 포함되는 것으로 설명된다. 또한, 상기 하부 몰딩재(130L)는 상기 패키지간 연결부들(150a)의 측면들을 감싸도록 형성될 수 있다. 상기 하부 반도체 칩(115L)의 상부 표면은 상기 하부 몰딩재(130L)로 덮이지 않을 수 있다. 즉, 상기 하부 반도체 칩(115L)의 상부 표면은 노출될 수 있다. 부가하여, 상기 하부 몰딩재(130L)의 상부 표면은 상기 하부 반도체 칩(115L)의 상부 표면과 유사하거나 사실상 동일할 수 있다. 상기 하부 반도체 칩(115L)의 상부 표면이 외부로 노출될 경우, 상기 하부 반도체 패키지(105L)의 구조적, 전기적 및 물리적인 특성이 개선될 수 있다. 예를 들어, 우선적으로 상기 하부 반도체 패키지(105L)의 두께가 얇아지므로 방열 특성이 개선되고 상기 패키지 적층 구조(100a)도 얇아진다. 또한, 고온 공정에 대한 내성이 개선되므로, 휘거나 비틀림에 대한 내성도 개선되어 상기 하부 패키지 기판(105L) 및 상기 하부 반도체 칩(115L)의 평평성(flatness)이 우수해 질 수 있다. 또, 몰딩 물질을 거치지 않고 상기 하부 반도체 칩(115L)의 일면에 직접적으로 물리적인 압력을 가할 수 있게 되므로, 그리드 어레이 기술이나 다층 몰딩 기술 등이 안정적으로 적용될 수 있다. 상기 하부 몰딩재(130L)의 두께가 낮아질 경우, 상기 패키지간 연결부들(150a)의 전체적인 높이가 낮아질 수 있다. 상기 패키지간 연결부들(150a)은 솔더링 공정을 이용하여 형성될 수 있으므로, 상기 패키지간 연결부들(150a)의 전체적인 높이가 낮아진다는 것은 상기 패키지간 연결부들(150a)의 최대 수평 폭도 감소될 수 있다는 것을 의미한다. 상기 솔더링 공정으로 형성된 구조물들은 이상적으로 구형(spherical)으로 형성되기 때문이다. 상기 패키지간 연결부들(150a)의 최대 수평 폭이 감소된다는 것은, 상기 패키지간 연결부들(150a)의 체적등의 크기를 줄일 수 있다는 의미로 이해될 수 있다. 즉, 상기 패키지간 연결부들(150a)의 상호 간격 또는 피치를 감소시킬 수 있다는 것을 의미한다. 따라서, 상기 하부 몰딩재(130L)의 두께가 낮아지면, 상기 패키지간 연결부들(150a)이 보다 미세하고 정교하게 형성될 수 있다. 현재 및 차세대 반도체 패키지 적층 기술의 난제 중 하나는 패키지간 연결부들의 미세 피치를 구현하는 것이다. 따라서, 본 발명의 기술적 사상에 의하면 보다 미세하고 정교한 패키지간 연결부들(150a)을 가진 반도체 패키지 적층 구조(100a)가 형성될 수 있다.The lower molding material 130L may be formed to surround the needle bumps 120. An adhesive may be formed around the chip bumps 120, that is, between the lower semiconductor chip 115L and the lower package substrate 110L. The lower molding material 130L may be formed to surround side surfaces of the lower semiconductor chip 115L. Specifically, the lower semiconductor chip 115L may be adhered to the upper surface of the lower semiconductor substrate 105L by using the adhesive, and the periphery of the lower semiconductor chip 115L may be wrapped with the lower molding material 130L. have. In the present description, the adhesive is described as being included in the lower molding material 130L. In addition, the lower molding material 130L may be formed to surround side surfaces of the inter-package connection parts 150a. An upper surface of the lower semiconductor chip 115L may not be covered by the lower molding material 130L. That is, the upper surface of the lower semiconductor chip 115L may be exposed. In addition, the upper surface of the lower molding material 130L may be similar or substantially the same as the upper surface of the lower semiconductor chip 115L. When the upper surface of the lower semiconductor chip 115L is exposed to the outside, the structural, electrical and physical characteristics of the lower semiconductor package 105L may be improved. For example, first, since the thickness of the lower semiconductor package 105L is thinned, heat dissipation characteristics are improved, and the package stack structure 100a is also thinned. In addition, since the resistance to the high temperature process is improved, the resistance to bending or torsion is also improved, so that the flatness of the lower package substrate 105L and the lower semiconductor chip 115L may be excellent. In addition, since physical pressure can be directly applied to one surface of the lower semiconductor chip 115L without passing through a molding material, grid array technology or multilayer molding technology may be stably applied. When the thickness of the lower molding material 130L is lowered, the overall height of the inter-package connecting portions 150a may be lowered. Since the inter-package connectors 150a may be formed using a soldering process, lowering the overall height of the inter-package connectors 150a may reduce the maximum horizontal width of the inter-package connectors 150a. Means that. This is because the structures formed by the soldering process are ideally formed into a spherical shape. Reducing the maximum horizontal width of the inter-package connectors 150a may be understood to mean that the volume of the inter-package connectors 150a may be reduced in size. That is, it means that the spacing or pitch of the interconnections 150a between the packages can be reduced. Therefore, when the thickness of the lower molding material 130L is lowered, the inter-package connection parts 150a may be more finely and precisely formed. One of the challenges of current and next-generation semiconductor package stacking technologies is to realize fine pitch of inter-package connections. Therefore, according to the spirit of the present invention, a semiconductor package stack structure 100a having finer and more sophisticated inter-package connections 150a may be formed.

상기 상부 반도체 패키지(105U)는 상부 패키지 기판(110U) 및 상부 반도체 칩(115U)을 포함한다. 상기 상부 패키지 기판(110U)은 패키지용 기판일 수 있고, 예를 들어, 인쇄 회로 기판, 세라믹 기판 등일 수 있다.The upper semiconductor package 105U includes an upper package substrate 110U and an upper semiconductor chip 115U. The upper package substrate 110U may be a package substrate, for example, a printed circuit board, a ceramic substrate, or the like.

상기 상부 반도체 칩(115U)은 디램 또는 플래시 같은 메모리 소자일 수 있다. 상기 상부 반도체 칩(115U)은 상기 하부 반도체 칩(115L)보다 큰 수평 폭 또는 넓이로 형성될 수 있다. 상기 상부 반도체 칩(115U)이 상기 하부 반도체 칩(115L)보다 수평 방향으로 더 넓을 경우, 상기 패키지간 연결부들(150a)이 점유할 수 있는 면적이 넓어지기 때문에 상기 반도체 패키지들의 적층 구조(100a)가 보다 작게 형성될 수 있다. 상기 패키지간 연결부들(150a)이 점유할 수 있는 면적이 넓어진다는 의미는, 상기 패키지간 연결부들(150a)이 보다 많이 형성될 수 있다. 또는, 상기 패키지간 연결부들(150a)이 동일 개수로 형성될 경우, 상기 반도체 패키지들의 적층 구조(100a)가 작아 질 수 있다는 것을 의미한다. 상기 상부 반도체 칩(115U)은 상기 상부 패키지 기판(110U)의 상면에 배치될 수 있다. 상기 상부 반도체 칩(115U)은 본딩 패드들(135), 본딩 와이어들(140), 및 와이어 패드들(145) 등을 통해 상기 상부 패키지 기판(110U)과 전기적으로 연결될 수 있다.The upper semiconductor chip 115U may be a memory device such as a DRAM or a flash. The upper semiconductor chip 115U may be formed to have a larger horizontal width or width than the lower semiconductor chip 115L. When the upper semiconductor chip 115U is wider in the horizontal direction than the lower semiconductor chip 115L, an area that may be occupied by the inter-package connecting portions 150a becomes wider, thus stacking the semiconductor packages 100a. Can be made smaller. Meaning that the area that the inter-package connecting parts 150a can occupy becomes wider, the inter-package connecting parts 150a may be formed more. Alternatively, when the inter-package connection portions 150a are formed in the same number, it means that the stack structure 100a of the semiconductor packages may be reduced. The upper semiconductor chip 115U may be disposed on an upper surface of the upper package substrate 110U. The upper semiconductor chip 115U may be electrically connected to the upper package substrate 110U through bonding pads 135, bonding wires 140, and wire pads 145.

상기 본딩 패드들(135)은 상기 상부 반도체 칩(115U)의 상면에 형성될 수 있다. 상기 와이어 패드들(145)도 상기 상부 패키지 기판(110U)의 상면에 형성될 수 있다. 상기 본딩 와이어들(140)은 상기 본딩 패드들(135)과 상기 와이어 패드들(145)을 각각 전기적으로 연결할 수 있다.The bonding pads 135 may be formed on an upper surface of the upper semiconductor chip 115U. The wire pads 145 may also be formed on an upper surface of the upper package substrate 110U. The bonding wires 140 may electrically connect the bonding pads 135 and the wire pads 145, respectively.

상기 상부 반도체 칩(115U)은 상부 몰딩재(130U)로 덮일 수 있다. 상기 상부 패키지 기판(110U)은 특별한 설명이 없다면 상기 하부 패키지 기판(110L)에 대한 설명으로부터 이해될 수 있다.The upper semiconductor chip 115U may be covered with an upper molding material 130U. The upper package substrate 110U may be understood from the description of the lower package substrate 110L unless otherwise specified.

상기 패키지간 연결부들(150a)은 상기 하부 패키지 기판(105L)의 일면과 상기 상부 패키지 기판(105U)의 다른 면을 물리적 또는 전기적으로 연결할 수 있다. 상기 패키지간 연결부들(150a)은 하부 연결부들(160a) 및 상부 연결부들(180a)을 각각 포함한다. 상기 하부 및 상부 연결부들(160a, 180a)은 솔더 물질로 형성될 수 있다. 상기 패키지간 연결부들(150a)은 보다 상세하게 후술된다.The inter-package connection portions 150a may physically or electrically connect one surface of the lower package substrate 105L and the other surface of the upper package substrate 105U. The inter-package connection parts 150a include lower connection parts 160a and upper connection parts 180a, respectively. The lower and upper connections 160a and 180a may be formed of a solder material. The inter-package connection portions 150a will be described later in more detail.

부가하여, 상기 상부 반도체 칩(115U)이 상기 하부 반도체 칩(115L)보다 수평 폭이 넓을 수 있다. 본 발명의 기술적 사상에서, 상기 패키지간 연결부들(150a)은 상기 하부 패키지 기판(110L)의 상부 또는 상면에 형성된다. 이 곳은 상기 하부 반도체 칩(115L)이 형성된 면과 동일한 면이다. 반면에 상기 패키지간 연결부들(150a)은 상기 상부 패키지 기판(110U)의 하부 또는 하면에 형성된다. 이 곳에는 상기 상부 반도체 칩(115U)이 형성되지 않는다. 따라서, 상기 패키지간 연결부들(150a)은 상기 하부 반도체 칩(115L)의 크기에 영향을 받을 수 있다. 상기 반도체 패키지들의 적층 구조(100a)는 반도체 표준 규약 등에 의해 면적 규격이 정해진다. 따라서, 상기 하부 반도체 칩(115L)이 상기 상부 반도체 칩(115U)보다 큰 경우, 상기 패키지간 연결부들(150a)이 형성될 수 있는 공간적 제약이 커지고, 효율성도 저하된다. 그러나, 본 발명의 기술적 사상에 따라, 상기 상부 반도체 칩(115U)이 상기 하부 반도체 칩(115L)보다 큰 경우, 공간적 제약이 적고 효율성도 개선된다. 그러므로, 상기 상부 반도체 칩(115U)이 상기 하부 반도체 칩(115L)보다 큰 것은 본 발명의 기술적 사상에 포함된다.In addition, the upper semiconductor chip 115U may have a wider horizontal width than the lower semiconductor chip 115L. In the technical concept of the present invention, the inter-package connection portions 150a are formed on the upper or upper surface of the lower package substrate 110L. This place is the same side as that on which the lower semiconductor chip 115L is formed. On the other hand, the inter-package connection portions 150a are formed on the lower or lower surface of the upper package substrate 110U. The upper semiconductor chip 115U is not formed here. Therefore, the inter-package connectors 150a may be affected by the size of the lower semiconductor chip 115L. The stacked structure 100a of the semiconductor packages has an area standard determined by a semiconductor standard protocol or the like. Therefore, when the lower semiconductor chip 115L is larger than the upper semiconductor chip 115U, the spatial constraints in which the inter-package connecting portions 150a can be formed are increased, and the efficiency is also lowered. However, according to the technical spirit of the present invention, when the upper semiconductor chip 115U is larger than the lower semiconductor chip 115L, the space constraint is small and the efficiency is improved. Therefore, it is included in the technical idea of the present invention that the upper semiconductor chip 115U is larger than the lower semiconductor chip 115L.

도 2b를 참조하면, 반도체 패키지들의 적층 구조(100b)는 하부 반도체 패키지(105L), 상부 반도체 패키지(105U), 및 상기 하부 및 상부 반도체 패키지들(105L, 105U)을 전기적으로 연결하는 패키지간 연결부들(150b)을 포함한다. 상기 패키지간 연결부들(150b)은 하부 연결부들(160b) 및 상부 연결부들(180b)을 포함한다. 상기 하부 및 상부 연결부들(160b, 180b)은 솔더 물질로 형성될 수 있다. 상기 하부 연결부들(160b)은 반구형으로 형성될 수 있다. 상기 패키지간 연결부들(150b)은 보다 상세하게 후술된다. 다른 구성 요소들에 대한 설명은 도 2a 및 그 설명을 참조하여 이해될 수 있을 것이다.Referring to FIG. 2B, a stack structure 100b of semiconductor packages may include a lower semiconductor package 105L, an upper semiconductor package 105U, and an inter-package connection electrically connecting the lower and upper semiconductor packages 105L and 105U. Fields 150b. The inter-package connection parts 150b include lower connection parts 160b and upper connection parts 180b. The lower and upper connectors 160b and 180b may be formed of a solder material. The lower connection parts 160b may be formed in a hemispherical shape. The inter-package connection portions 150b will be described later in more detail. A description of other components may be understood with reference to FIG. 2A and the description thereof.

도 2c를 참조하면, 반도체 패키지들의 적층 구조(100c)는 하부 반도체 패키지(105L), 상부 반도체 패키지(105U), 및 상기 하부 및 상부 반도체 패키지들(105L, 105U)을 전기적으로 연결하는 패키지간 연결부들(150c)을 포함한다. 상기 패키지간 연결부들(150c)은 바닥 연결부들(165c) 및 상부 연결부들(180c)을 포함한다. 상기 바닥 연결부들(165c)은 메사(mesa) 형태 또는 기둥 형태로 형성될 수 있다. 예를 들어, 원기둥 또는 다각형 기둥 형태로 형성될 수 있다.Referring to FIG. 2C, the stack structure 100c of the semiconductor packages may include a lower semiconductor package 105L, an upper semiconductor package 105U, and an inter-package connection electrically connecting the lower and upper semiconductor packages 105L and 105U. Fields 150c. The inter-package connectors 150c include bottom connectors 165c and upper connectors 180c. The bottom connection parts 165c may be formed in a mesa shape or a pillar shape. For example, it may be formed in the form of a cylinder or a polygonal column.

상기 바닥 연결부들(165c)은 상기 하부 패키지 기판(110L)의 상면에 부착된 형태일 수 있다. 예를 들어, 상기 바닥 연결부들(165c)은 금속으로 형성될 수 있으며, 주물, 증착, 부착 또는 도금 등의 다양한 방법으로 형성되어 상기 하부 패키지 기판(110L) 상에 부착될 수 있다. The bottom connection parts 165c may be attached to an upper surface of the lower package substrate 110L. For example, the bottom connection parts 165c may be formed of a metal, and may be formed by various methods such as casting, deposition, adhesion, or plating, and attached to the lower package substrate 110L.

또한, 상기 바닥 연결부들(165c)의 표면에는 금속 배리어 층이 형성될 수 있다. 예를 들어, 상기 바닥 연결부들(165c)의 본체는 구리로 형성되고, 표면에는 니켈 등의 금속 배리어 층이 형성될 수 있다. 상기 금속 배리어 층은 도면이 복잡해지는 것을 피하기 위하여 생략되었다. In addition, a metal barrier layer may be formed on the surfaces of the bottom connectors 165c. For example, the body of the bottom connection parts 165c may be formed of copper, and a metal barrier layer such as nickel may be formed on the surface thereof. The metal barrier layer has been omitted to avoid complexity of the drawings.

상기 상부 연결부들(180c)이 상기 바닥 연결부들(165c)보다 큰 것으로 도시되었으나, 반드시 그럴 필요는 없다. 도면에서는 본 발명의 기술적 사상을 이해하기 쉽도록 과장된 것이다. Although the upper connections 180c are shown to be larger than the bottom connections 165c, it is not necessary. In the drawings are exaggerated to facilitate understanding of the spirit of the present invention.

상기 바닥 연결부들(165c)이 상기 하부 패키지 기판(110L) 상면에 메사형으로 형성되는 공정은 솔더링으로 형성되는 공정보다 상기 바닥 연결부들(165c)의 상호 간격에 상대적으로 영향을 적게 받을 것이다. 따라서, 상기 바닥 연결부들(165c)은 보다 다양한 모양으로 형성될 수 있다. 예를 들어, 수평 크기가 도면보다 작고 수직 크기가 도면보다 크게 형성될 수 있다. 이 경우, 상기 상부 연결부들(180c)의 적은 부분만이 상기 하부 몰딩재(130L)의 표면보다 낮게 형성될 수 있다. 다른 말로, 상기 상부 연결부(180c)의 중심점이 상기 하부 몰딩재(130L)의 상부 표면보다 높은 곳에 형성될 수도 있다. 도면에는 상기 상부 연결부들(180c)의 단면 모양이 원형에 가까운 것으로 도시되었으나, 반드시 그러한 것은 아니다. 예를 들어 타원형으로 형성될 수 있다. 상기 상부 연결부들(180c)은 솔더 물질로 형성될 수 있다. 상기 패키지간 연결부들(150c)은 보다 상세하게 후술된다. 다른 구성 요소들에 대한 설명은 도 2a 및 그 설명을 참조하여 이해될 수 있을 것이다.The process in which the bottom connectors 165c are formed in a mesa shape on the upper surface of the lower package substrate 110L may be less affected by the mutual spacing between the bottom connectors 165c than in the soldering process. Therefore, the bottom connection parts 165c may be formed in more various shapes. For example, the horizontal size may be smaller than the drawing and the vertical size may be larger than the drawing. In this case, only a small portion of the upper connection parts 180c may be formed lower than the surface of the lower molding material 130L. In other words, a center point of the upper connecting portion 180c may be formed at a position higher than an upper surface of the lower molding material 130L. Although the cross-sectional shape of the upper connecting portions 180c is shown to be close to a circle in the figure, it is not necessarily so. For example, it may be formed in an elliptical shape. The upper connectors 180c may be formed of a solder material. The inter-package connection parts 150c will be described later in more detail. A description of other components may be understood with reference to FIG. 2A and the description thereof.

도 2d를 참조하면, 반도체 패키지들의 적층 구조(100d)는 하부 반도체 패키지(105L), 상부 반도체 패키지(105U), 및 상기 하부 및 상부 반도체 패키지들(105L, 105U)을 전기적으로 연결하는 패키지간 연결부들(150d)을 포함한다. 상기 패키지간 연결부들(150d)은 하부 연결부(160d), 중간 연결부(170d) 및 상부 연결부(180d)를 포함한다. 상기 하부 연결부들(160d)은 구형 또는 반구형으로 형성될 수 있다. 상기 하부 연결부들(160d)의 가상의 중심점이 상기 하부 패키지 기판(110L)의 상부 표면의 위 또는 아래에 형성될 수 있다. 상기 중간 연결부들(170d)은 도 2c에 도시된 바닥 연결부들(165c)처럼 메사 형으로 형성될 수 있고, 상기 하부 연결부들(160d) 상에 부착될 수 있다. 상기 중간 연결부들(170d)은 구리로 형성될 수 있고, 표면에 예를 들어 니켈 등의 금속 배리어 층이 형성될 수 있다. 상기 금속 배리어 층은 도면이 복잡해지는 것을 피하기 위하여 생략되었다. 상기 하부 및 상부 연결부들(160d, 180d)은 솔더 물질로 형성될 수 있다. 상기 패키지간 연결부들(150d)은 보다 상세하게 후술된다. 다른 구성 요소들에 대한 설명은 도 2a 및 그 설명을 참조하여 이해될 수 있을 것이다.Referring to FIG. 2D, a stack structure 100d of semiconductor packages may include a lower semiconductor package 105L, an upper semiconductor package 105U, and an inter-package connection electrically connecting the lower and upper semiconductor packages 105L and 105U. Fields 150d. The inter-package connection parts 150d include a lower connection part 160d, an intermediate connection part 170d, and an upper connection part 180d. The lower connection parts 160d may be formed in a spherical shape or a hemispherical shape. The virtual center point of the lower connection portions 160d may be formed above or below the upper surface of the lower package substrate 110L. The intermediate connectors 170d may be formed in a mesa like the bottom connectors 165c illustrated in FIG. 2C, and may be attached to the lower connectors 160d. The intermediate connectors 170d may be formed of copper, and a metal barrier layer such as nickel may be formed on the surface thereof. The metal barrier layer has been omitted to avoid complexity of the drawings. The lower and upper connectors 160d and 180d may be formed of a solder material. The inter-package connection parts 150d will be described later in more detail. A description of other components may be understood with reference to FIG. 2A and the description thereof.

도 2e를 참조하면, 반도체 패키지들의 적층 구조(100e)는 하부 반도체 패키지(105L), 상부 반도체 패키지(105U), 및 상기 하부 및 상부 반도체 패키지들(105L, 105U)을 전기적으로 연결하는 패키지간 연결부들(150e)을 포함한다. 상기 패키지간 연결부들(150e)은 하부 연결부들(160e), 중간 연결부들(170e), 중간 접착부들(175e) 및 상부 연결부들(180e)을 포함한다. 상기 하부 연결부들(160e) 및 중간 연결부들(170e)은 도 2b 내지 2d에 도시된 하부 연결부들(160b, 160d), 바닥 연결부들(165c) 및 중간 연결부들(170d)에 대한 설명들을 참조하여 이해될 수 있다. 상기 중간 접착부들(175e)은 상기 중간 연결부들(170e) 상에 형성될 수 있다. 도면에는 상기 중간 접착부들(175e)의 단면이 타원형인 것으로 도시되었으나 반드시 그럴 필요는 없다. 상기 중간 접착부들(175e)는 구형 또는 반구형으로 형성될 수 있다. 상기 중간 접착부들(175e)이 반구형으로 형성될 경우, 도 2b 및 2d에 도시된 하부 연결부들(160b, 160d) 및 그 설명들을 참조하여 이해될 수 있다. 부가하여, 상기 중간 접착부들(175e)의 중심점 또는 가상의 중심점이 상기 중간 연결부들(170e)의 상부 표면 위에 형성될 수도 있고 아래에 형성될 수도 있다. 상기 하부 연결부들(160e), 상기 중간 접착부들(175e) 및 상기 상부 연결부들(180e)은 솔더 물질로 형성될 수 있다. 상기 패키지간 연결부들(150e)은 보다 상세하게 후술된다. 다른 구성 요소들에 대한 설명은 도 2a 및 그 설명을 참조하여 이해될 수 있을 것이다.Referring to FIG. 2E, the stack structure 100e of the semiconductor packages may include a lower semiconductor package 105L, an upper semiconductor package 105U, and an inter-package connection electrically connecting the lower and upper semiconductor packages 105L and 105U. Fields 150e. The inter-package connection parts 150e include lower connection parts 160e, intermediate connection parts 170e, intermediate adhesive parts 175e, and upper connection parts 180e. The lower connectors 160e and the intermediate connectors 170e may be described with reference to the descriptions of the lower connectors 160b and 160d, the bottom connectors 165c and the intermediate connectors 170d illustrated in FIGS. 2B to 2D. Can be understood. The intermediate adhesive parts 175e may be formed on the intermediate connection parts 170e. Although the cross-sections of the intermediate adhesive parts 175e are illustrated as being elliptical in the figure, it is not necessary. The intermediate adhesive parts 175e may be formed in a spherical shape or a hemispherical shape. When the intermediate adhesive parts 175e are formed in a hemispherical shape, it may be understood with reference to the lower connection parts 160b and 160d and their descriptions shown in FIGS. 2B and 2D. In addition, a center point or an imaginary center point of the intermediate adhesive parts 175e may be formed above or below the upper surface of the intermediate connecting parts 170e. The lower connectors 160e, the intermediate adhesive parts 175e, and the upper connectors 180e may be formed of a solder material. The inter-package connection portions 150e will be described later in more detail. A description of other components may be understood with reference to FIG. 2A and the description thereof.

도 2f를 참조하면, 반도체 패키지들의 적층 구조(100f)는 하부 반도체 패키지(105L), 상부 반도체 패키지(105U), 및 상기 하부 및 상부 반도체 패키지들(105L, 105U)을 전기적으로 연결하는 패키지간 연결부들(150f)을 포함한다. 상기 패키지간 연결부들(150f)는 하부 연결부들(160f) 및 패키지 범프들(190f)을 포함한다. 상기 하부 연결부들(160f)은 상기 도 2a와 그 설명을 참조하여 이해될 수 있다. 상기 패키지 범프들(190f)은 금속으로 스터드형, 스틱형 또는 기둥형으로 형성될 수 있다. 상기 패키지 범프들(190f)은 별도의 공정에서 제조되어 상기 상부 패키지 기판(110U)에 고정될 수 있다. 상기 패키지 범프들(190f)은 구리 등으로 형성될 수 있고, 표면에 예를 들어 니켈 등의 금속 배리어 층이 형성될 수 있다. 상기 금속 배리어 층은 도면이 복잡해지는 것을 피하기 위하여 생략되었다. 상기 패키지간 연결부들(150f)은 보다 상세하게 후술된다. 다른 구성 요소들에 대한 설명은 도 2a 및 그 설명을 참조하여 이해될 수 있을 것이다.Referring to FIG. 2F, a stack structure 100f of semiconductor packages may include a lower semiconductor package 105L, an upper semiconductor package 105U, and an inter-package connecting portion electrically connecting the lower and upper semiconductor packages 105L and 105U. Fields 150f. The inter-package connection portions 150f include lower connection portions 160f and package bumps 190f. The lower connection portions 160f may be understood with reference to FIG. 2A and the description thereof. The package bumps 190f may be formed of a stud type, a stick type, or a pillar type of metal. The package bumps 190f may be manufactured in a separate process and fixed to the upper package substrate 110U. The package bumps 190f may be formed of copper or the like, and a metal barrier layer such as nickel may be formed on the surface thereof. The metal barrier layer has been omitted to avoid complexity of the drawings. The inter-package connection portions 150f will be described later in more detail. A description of other components may be understood with reference to FIG. 2A and the description thereof.

도 2g를 참조하면, 반도체 패키지들의 적층 구조(100g)는 하부 반도체 패키지(105L), 상부 반도체 패키지(105U), 및 상기 하부 및 상부 반도체 패키지들(105L, 105U)을 전기적으로 연결하는 패키지간 연결부들(150g)을 포함한다. 상기 패키지간 연결부들(150g)은 바닥 연결부들(165g), 중간 접착부들(175g) 및 패키지 범프들(190f)을 포함한다. 상기 바닥 연결부들(165g), 상기 중간 접착부들(175g), 및 상기 패키지 범프들(190f)은 도 2c 내지 2f 및 그 설명들을 참조하여 이해될 수 있을 것이다. 상기 패키지간 연결부들(150g)은 보다 상세하게 후술된다. 다른 구성 요소들에 대한 설명은 도 2a 및 그 설명을 참조하여 이해될 수 있을 것이다.Referring to FIG. 2G, a stack structure 100g of semiconductor packages may include a lower semiconductor package 105L, an upper semiconductor package 105U, and an inter-package connection electrically connecting the lower and upper semiconductor packages 105L and 105U. Field 150g. The inter-package connectors 150g include bottom connectors 165g, intermediate adhesive parts 175g, and package bumps 190f. The bottom connections 165g, the intermediate adhesives 175g, and the package bumps 190f may be understood with reference to FIGS. 2C-2F and the descriptions thereof. The inter-package connection portions 150g will be described later in more detail. A description of other components may be understood with reference to FIG. 2A and the description thereof.

도 2h를 참조하면, 반도체 패키지들의 적층 구조(100h)는 하부 반도체 패키지(105L), 상부 반도체 패키지(105U), 및 상기 하부 및 상부 반도체 패키지들(105L, 105U)을 전기적으로 연결하는 패키지간 연결부들(150h)을 포함한다. 상기 패키지간 연결부들(150h)은 하부 연결부들(160h), 중간 연결부들(170h), 중간 접착부들(175h) 및 패키지 범프들(190h)을 포함한다. 상기 하부 연결부들(160h), 상기 중간 연결부들(170h), 상기 중간 접착부들(175h), 및 상기 패키지 범프들(190h)은 도 2b 내지 2g 및 그 설명들을 참조하여 이해될 수 있을 것이다. 상기 패키지간 연결부들(150h)은 보다 상세하게 후술된다. 다른 구성 요소들에 대한 설명은 도 2a 및 그 설명을 참조하여 이해될 수 있을 것이다.Referring to FIG. 2H, the stack structure 100h of the semiconductor packages may include a lower semiconductor package 105L, an upper semiconductor package 105U, and an inter-package connection electrically connecting the lower and upper semiconductor packages 105L and 105U. Fields 150h. The inter-package connection portions 150h include lower connection portions 160h, intermediate connection portions 170h, intermediate adhesive portions 175h, and package bumps 190h. The lower connectors 160h, the intermediate connectors 170h, the intermediate adhesives 175h, and the package bumps 190h may be understood with reference to FIGS. 2B to 2G and descriptions thereof. The inter-package connection portions 150h will be described later in more detail. A description of other components may be understood with reference to FIG. 2A and the description thereof.

도 3a 및 3b는 본 발명의 기술적 사상에 의한 칩 연결부들을 포함하는 반도체 패키지들의 적층 구조들을 개념적으로 도시한 종단면도들이다. 도 3a를 참조하면, 반도체 패키지들의 적층 구조(200a)는 칩 연결부들(281)을 포함하는 하부 반도체 칩(215L)을 포함하는 하부 반도체 패키지(205L), 상부 반도체 패키지(205U), 및 상기 하부 및 상부 반도체 패키지들(205L, 205L)을 전기적으로 연결하는 패키지간 연결부들(250)을 포함한다. 상기 하부 반도체 패키지(205L)는 상기 하부 반도체 칩(215L)의 상부 표면을 덮지 않는 하부 몰딩재(230La)를 포함한다. 상기 칩 연결부들(281)은 상기 하부 반도체 칩(215L)의 상면에 형성되어 상기 상부 패키지 기판(210U)의 하면과 물리적 또는 전기적으로 연결될 수 있다. 또한, 상기 칩 연결부들(281)은 상기 하부 반도체 칩(215L)과 상기 상부 반도체 칩(215U)을 전기적으로 연결할 수 있다. 상기 하부 반도체 칩(215L)은 본체를 수직으로 관통하는 TSV들(280, through silicon via)을 포함할 수 있다. 상기 TSV들(280)은 칩 범프들(220)과 상기 칩 연결부들(281)을 전기적으로 연결할 수 있다. 도면에는 상기 칩 연결부들(281)과 상기 칩 범프들(220)이 정렬되는 것으로 도시되었으나, 반드시 정렬될 필요는 없다. 또한, 상기 칩 범프들(281)과 상기 TSV들(280)의 사이에는 재배선들이 형성될 수 있다. 상기 재배선들은 보다 상세하게 후술될 것이다.3A and 3B are longitudinal cross-sectional views conceptually illustrating stack structures of semiconductor packages including chip connectors according to an exemplary embodiment of the inventive concept. Referring to FIG. 3A, a stack structure 200a of semiconductor packages includes a lower semiconductor package 205L including a lower semiconductor chip 215L including chip connections 281, an upper semiconductor package 205U, and the lower semiconductor package 205L. And inter-package connectors 250 that electrically connect the upper semiconductor packages 205L and 205L. The lower semiconductor package 205L includes a lower molding material 230La that does not cover the upper surface of the lower semiconductor chip 215L. The chip connectors 281 may be formed on an upper surface of the lower semiconductor chip 215L to be physically or electrically connected to a lower surface of the upper package substrate 210U. In addition, the chip connectors 281 may electrically connect the lower semiconductor chip 215L and the upper semiconductor chip 215U. The lower semiconductor chip 215L may include TSVs 280 that vertically penetrate the body. The TSVs 280 may electrically connect chip bumps 220 and the chip connectors 281. Although the chip connectors 281 and the chip bumps 220 are illustrated as being aligned in the drawings, they are not necessarily aligned. In addition, redistribution lines may be formed between the chip bumps 281 and the TSVs 280. The redistribution will be described later in more detail.

상기 칩 연결부들(281)이 유효 신호들을 전달하고, 상기 패키지간 연결부들(250)이 공급 전압(supply voltage), 접지 전압(ground voltage), 및/또는 테스트 신호 등을 전달할 수 있다. 상기 유효 신호들은 클락 신호, 커맨드 신호, 및/또는 데이터 신호 등을 의미할 수 있다. 반대로, 상기 칩 연결부들(281)이 공급 전압 또는 접지 전압을 전달하고 상기 패키지간 연결부들(250)이 유효 신호들을 전달할 수도 있다. 다른 실시예로, 상기 칩 연결부들(281)이 접지 전압을 전달하고, 상기 패키지간 연결부들(250)이 공급 전압을 전달할 수도 있다. 또 다른 실시예로, 상기 하부 반도체 칩(215L)이 로직 소자이고, 상기 상부 반도체 칩(215U)이 메모리 소자일 경우, 상기 칩 연결부들(281)은 하부 반도체 칩(215L)의 쉴딩 그라운드 배선들(shielding ground interconnections)과 상기 상부 반도체 칩(215U)의 그라운드 배선을 전기적으로 연결할 수 있다. 상기 쉴딩 그라운드 배선들은 로직 소자들에서 신호 전달선들의 사이에 배치될 수 있다. 상기 쉴딩 그라운드 배선들은 상기 신호 전달선들을 통해 전달되는 전기적 신호들의 간섭을 방지 또는 감소시킬 수 있다. 이 경우, 상기 공급 전압 및 접지 전압은 상기 패키지간 연결부들(250)을 통해 전달될 수도 있다. 결론적으로, 상기 칩 연결부들(281)과 상기 패키지간 연결부들(250)은 서로 다른 신호 전달 기능을 수행할 수 있다.The chip connectors 281 may transmit valid signals, and the inter-package connectors 250 may supply a supply voltage, a ground voltage, a test signal, and / or the like. The valid signals may mean a clock signal, a command signal, and / or a data signal. Conversely, the chip connectors 281 may provide a supply voltage or a ground voltage, and the inter-package connectors 250 may transmit valid signals. In another embodiment, the chip connectors 281 may transmit a ground voltage, and the inter-package connectors 250 may transmit a supply voltage. In another embodiment, when the lower semiconductor chip 215L is a logic device and the upper semiconductor chip 215U is a memory device, the chip connection parts 281 may shield the ground lines of the lower semiconductor chip 215L. (shielding ground interconnections) and the ground wiring of the upper semiconductor chip 215U may be electrically connected. The shielding ground lines may be disposed between signal transmission lines in logic elements. The shielding ground wires may prevent or reduce interference of electrical signals transmitted through the signal transmission lines. In this case, the supply voltage and the ground voltage may be transmitted through the inter-package connectors 250. As a result, the chip connectors 281 and the inter-package connectors 250 may perform different signal transfer functions.

상기 칩 연결부들(281)은 솔더 물질로 형성될 수 있다. 기타, 설명되지 않은 구성 요소들은 도 2a 내지 2h 및 그 설명들을 참조하여 이해될 수 있을 것이다. 상기 패키지간 연결부들(250)은 도 2a에 도시된 모양이 대표적으로 예시된 것이다. 따라서, 상기 패키지간 연결부들(250)은 도 2b 내지 2h에 도시된 패키지간 연결부들(150b-150h) 중 어느 하나로 확장, 응용될 수 있다.The chip connectors 281 may be formed of a solder material. Other, non-described components may be understood with reference to FIGS. 2A-2H and their descriptions. The inter-package connectors 250 are representatively illustrated in the shape shown in FIG. 2A. Therefore, the inter-package connectors 250 may be extended and applied to any one of the inter-package connectors 150b to 150h illustrated in FIGS. 2B to 2H.

도 3b를 참조하면, 반도체 패키지들의 적층 구조(200b)는 칩 연결부들(281)을 하부 반도체 칩(215L)을 포함하는 하부 반도체 패키지(205L), 상부 반도체 패키지(205U), 및 상기 하부 및 상부 반도체 패키지들(205L, 205L)을 전기적으로 연결하는 패키지간 연결부들(250)을 포함하고, 상기 하부 반도체 패키지(205L)는 상기 하부 반도체 칩(215L)의 상부 표면을 덮는 하부 몰딩재(230Lb)를 포함한다. 상기 칩 연결부들(281)은 상기 하부 몰딩재(230Lb)에 의해 하부 및/또는 측부가 감싸일 수 있다.Referring to FIG. 3B, a stack structure 200b of semiconductor packages may include a lower semiconductor package 205L including an upper semiconductor chip 215L, an upper semiconductor package 205U, and lower and upper chips. Inter-package connectors 250 electrically connecting the semiconductor packages 205L and 205L, and the lower semiconductor package 205L covers the upper molding material 230Lb covering the upper surface of the lower semiconductor chip 215L. It includes. The chip connecting portions 281 may be surrounded by a lower portion and / or a side portion by the lower molding material 230Lb.

도 4는 본 발명의 기술적 사상에 의한 반도체 패키지들의 적층 구조들의 또 다른 응용 실시예를 개념적으로 도시한 도면이다. 도 4를 참조하면, 반도체 패키지들의 적층 구조(300)는, 하부 패키지 기판(310L) 및 하부 반도체 칩(315L)를 포함하는 하부 반도체 패키지(305L), 상부 반도체 패키지(305U), 및 상기 하부 및 상부 반도체 패키지들(305L, 305U)을 전기적으로 연결하는 패키지간 연결부들(350)을 포함하고, 상기 하부 패키지 기판(310L)과 상기 하부 반도체 칩(315L)은 본딩 와이어(340L)를 통해 전기적으로 연결될 수 있다. 본 실시예에 의한 반도체 패키지들(305L, 305U)은 각각 메모리 소자를 포함할 수 있다. 즉, 상기 하부 반도체 칩(315L) 및 상부 반도체 칩(315U)은 메모리 소자일 수 있다. 본 실시예에서, 상기 패키지간 연결부들(350) 각각 하부 연결부(360) 및 상부 연결부(380)를 포함할 수 있다. 즉, 적어도 2개 이상의 구성 요소들이 적층된 모양일 수 있다. 이 경우, 상기 하부 연결부들(360)은 상기 상부 연결부들(380)보다 작게 형성될 수 있다. 또는, 상기 하부 연결부들(360)의 최대 높이가 상기 하부 반도체 칩(315L)의 상부 표면보다 낮게 형성될 수 있다. 앞서 설명되었듯이, 상기 하부 연결부들(360)의 크기를 상대적으로 작게 줄이고 상기 상부 연결부들(380)의 크기를 상대적으로 크게 하는 경우, 상기 패키지간 연결부들(350)의 크기 및 배열의 정교함이 개선될 수 있다.4 is a view conceptually showing another application embodiment of a stack structure of semiconductor packages according to the inventive concept. Referring to FIG. 4, a stack structure 300 of semiconductor packages includes a lower semiconductor package 305L including an lower package substrate 310L and a lower semiconductor chip 315L, an upper semiconductor package 305U, and the lower and Inter-package connections 350 to electrically connect the upper semiconductor packages 305L and 305U, wherein the lower package substrate 310L and the lower semiconductor chip 315L are electrically connected through a bonding wire 340L. Can be connected. The semiconductor packages 305L and 305U according to the present exemplary embodiment may each include a memory device. That is, the lower semiconductor chip 315L and the upper semiconductor chip 315U may be memory devices. In this embodiment, each of the inter-package connection portions 350 may include a lower connection portion 360 and an upper connection portion 380. That is, at least two or more components may be stacked. In this case, the lower connection parts 360 may be formed smaller than the upper connection parts 380. Alternatively, the maximum height of the lower connection parts 360 may be lower than the upper surface of the lower semiconductor chip 315L. As described above, in the case where the size of the lower connecting parts 360 is relatively small and the size of the upper connecting parts 380 is relatively large, the size and arrangement of the inter-package connecting parts 350 are elaborated. Can be improved.

도 4를 참조하여 설명된 본 발명의 기술적 사상은 도 2b 내지 3b를 참조하여 설명된 다양한 반도체 패키지들의 적층 구조들(100b-100h, 200a-200b)에도 적용될 수 있다. 다른 말로, 도 2a 내지 3b에 도시 및 설명된 본 발명의 기술적 사상에 의한 다양한 패키지 연결부들(150a-150h, 250a-250b)은 각각 상부 구성 요소들 및 하부 구성 요소들을 포함할 수 있고, 상기 하부 구성 요소들은 하부 반도체 칩들의 상부 표면보다 낮게 형성될 수 있다. 상기 상부 구성 요소들은 상부 연결부들(180a-180e, 280) 또는 패키지 범프들(190f-190h)을 포함할 수 있고, 상기 하부 구성 요소들은 하부 연결부들(160a-160b, 160d-160f, 160h, 260), 바닥 연결부들(165c, 165g) 중간 연결부들(170d-170e, 170h) 및/또는 중간 접착부들(175e, 175g-175h)을 선택적으로 포함할 수 있다. 보다 상세하게, 상기 하부 구성 요소들의 최대 높이가 상기 하부 반도체 칩(315L)의 상부 표면의 높이보다 낮게 형성되면, 상대적으로 상부 구성 요소들의 최대 높이가 높아지는 것을 의미한다. 상기 상부 구성 요소들이 높게 형성될수록 상기 반도체 패키지들의 적층 구조들(100b-100h, 200a-200b)을 형성하는 공정이 안정화될 수 있다. 이것은 보다 상세하게 후술될 것이다.The technical idea of the present invention described with reference to FIG. 4 may also be applied to the stacked structures 100b-100h and 200a-200b of various semiconductor packages described with reference to FIGS. 2B through 3B. In other words, various package connections 150a-150h and 250a-250b according to the spirit of the present invention shown and described with reference to FIGS. 2A to 3B may include upper components and lower components, respectively. The components may be formed lower than the upper surface of the lower semiconductor chips. The upper components may include upper connectors 180a-180e, 280 or package bumps 190f-190h, and the lower components are lower connectors 160a-160b, 160d-160f, 160h, 260. ), Bottom connections 165c and 165g may optionally include intermediate connections 170d-170e and 170h and / or intermediate adhesives 175e and 175g-175h. More specifically, when the maximum height of the lower components is formed lower than the height of the upper surface of the lower semiconductor chip 315L, it means that the maximum height of the upper components is relatively high. As the upper components are formed higher, the process of forming the stacked structures 100b-100h and 200a-200b of the semiconductor packages may be stabilized. This will be described later in more detail.

도 5a 내지 5d는 본 발명의 기술적 사상에 의한 칩 연결부들 및 그 연결 구조들을 개념적으로 도시한 종단면도들이다. 특히, 하부 반도체 칩들과 상부 패키지 기판들의 사이에 상기 칩 연결부들이 형성되고, 하부 반도체 칩들의 상부 표면이 노출되는 것이 개념적으로 도시된다. 이하에서 도시 및 설명되는 다양한 칩 연결부들은 도 2a 내지 2h에 도시된 상기 패키지간 연결부들과 구조적인 모양이 유사할 수 있다. 다만, 그 크기는 설계 기준에 따라 다양하게 설정될 것이다.5A through 5D are longitudinal cross-sectional views conceptually illustrating chip connection parts and connection structures thereof according to the inventive concept. In particular, it is conceptually shown that the chip connections are formed between the lower semiconductor chips and the upper package substrates, and the upper surface of the lower semiconductor chips is exposed. Various chip connections shown and described below may have a similar structural shape to the inter-package connections shown in FIGS. 2A to 2H. However, the size will be set in various ways according to the design criteria.

도 5a를 참조하면, 칩 연결부들(281)은 하부 반도체 칩(215L)과 상부 패키지 기판(210L)의 사이에 하나의 구형 몸체로 형성될 수 있다. 상기 칩 연결부들(281)은 솔더 물질을 포함할 수 있다. 위에서 간략하게 언급되었듯이, 상기 하부 반도체 칩(215L)의 측면은 몰딩재(230L)로 감싸일 수 있고, 상기 하부 반도체 칩(215L)의 상면은 노출될 수 있다. 상기 칩 연결부들(281)은 TSV들(280)과 전기적으로 연결될 수 있다. 상기 칩 연결부들(281)과 상기 TSV들(280)은 재배선들(279)을 통해 전기적으로 연결될 수 있다. 상기 재배선들(279)은 평면도에서 패드(pad), 바(bar) 또는 선(line) 형태로 형성될 수 있다. 상기 패드는 2개 이상의 상기 칩 패드들(281) 또는 상기 TSV들(280)을 전기적으로 연결할 수도 있다. 도 5a에 도시된 칩 연결부들(281), 재배선들(279) 및/또는 TSV들(280)은 도 2a 내지 2h에 도시된 상기 모든 반도체 패키지의 적층 구조들(100a-100h)에 적용될 수 있다. 즉, 상기 모든 반도체 패키지의 적층 구조들(100a-100h)은 상기 칩 연결부들(281), 재배선들(279) 및/또는 TSV들(280)을 더 포함할 수 있다.Referring to FIG. 5A, the chip connectors 281 may be formed as one spherical body between the lower semiconductor chip 215L and the upper package substrate 210L. The chip connectors 281 may include a solder material. As briefly mentioned above, a side surface of the lower semiconductor chip 215L may be wrapped with a molding material 230L, and an upper surface of the lower semiconductor chip 215L may be exposed. The chip connectors 281 may be electrically connected to the TSVs 280. The chip connectors 281 and the TSVs 280 may be electrically connected through the redistribution lines 279. The redistribution lines 279 may be formed in the form of a pad, a bar, or a line in a plan view. The pad may electrically connect two or more of the chip pads 281 or the TSVs 280. The chip connections 281, redistributions 279 and / or TSVs 280 shown in FIG. 5A may be applied to the stacked structures 100a-100h of all the semiconductor packages shown in FIGS. 2A through 2H. . That is, the stacked structures 100a-100h of all the semiconductor packages may further include the chip connectors 281, the redistributions 279, and / or the TSVs 280.

도 5b를 참조하면, 하부 칩 연결부들(283) 및 상부 칩 연결부들(284)을 포함하는 칩 연결부들(282)이 하부 반도체 칩(215L)과 상부 패키지 기판(210L)의 사이에 형성될 수 있다. 상기 하부 칩 연결부들(283) 및 상기 상부 칩 연결부들(284)은 솔더 물질로 형성될 수 있다. 상기 하부 칩 연결부들(283)은 도 2a, 2b, 2d, 2e, 2f 또는 2h에 도시된 하부 연결부들(160a, 160b, 160d, 160e, 160f, 160h)을 참조하여 이해될 수 있다. 상기 상부 칩 연결부들(284)은 도 2a 내지 2e에 도시된 상부 연결부들(180a-180e)을 참조하여 이해될 수 있다. 본 실시예에서도, 재배선들(279) 및 TSV들(280)이 더 형성될 수 있다.Referring to FIG. 5B, chip connectors 282 including lower chip connectors 283 and upper chip connectors 284 may be formed between the lower semiconductor chip 215L and the upper package substrate 210L. have. The lower chip connectors 283 and the upper chip connectors 284 may be formed of a solder material. The lower chip connectors 283 may be understood with reference to the lower connectors 160a, 160b, 160d, 160e, 160f, and 160h illustrated in FIGS. 2A, 2B, 2D, 2E, 2F, or 2H. The upper chip connectors 284 may be understood with reference to the upper connectors 180a-180e illustrated in FIGS. 2A through 2E. Also in this embodiment, redistributions 279 and TSVs 280 may be further formed.

도 5c를 참조하면, 바닥 칩 연결부들(286) 및 상부 칩 연결부들(284)을 포함하는 칩 연결부들(285)이 하부 반도체 칩(215L)과 상부 패키지 기판(210L)의 사이에 형성될 수 있다. 상기 바닥 칩 연결부들(286)은 메사 형태 또는 기둥 형태로 형성될 수 있다. 상기 바닥 칩 연결부들(286)은 상기 하부 반도체 칩(215L)의 일 표면에 부착될 수 있다. 상기 바닥 칩 연결부들(286)은 금속으로 형성될 수 있다. 상기 바닥 칩 연결부들(286)은 도 2c, 2d, 2e, 2g 또는 2h에 도시된 바닥 연결부들(165c, 165d, 165e, 165g, 165h)을 참조하여 이해될 수 있다. 상기 상부 칩 연결부들(284)은 도 2a 내지 2e에 도시된 상부 연결부들(180a-180e) 및 도 5b를 참조하여 이해될 수 있다. 본 실시예에서도, 재배선들(279) 및 TSV들(280)이 더 형성될 수 있다.Referring to FIG. 5C, chip connectors 285 including bottom chip connectors 286 and upper chip connectors 284 may be formed between the lower semiconductor chip 215L and the upper package substrate 210L. have. The bottom chip connectors 286 may be formed in a mesa shape or a pillar shape. The bottom chip connectors 286 may be attached to one surface of the lower semiconductor chip 215L. The bottom chip connectors 286 may be formed of metal. The bottom chip connections 286 may be understood with reference to the bottom connections 165c, 165d, 165e, 165g, 165h shown in FIGS. 2C, 2D, 2E, 2G or 2H. The upper chip connectors 284 may be understood with reference to the upper connectors 180a-180e illustrated in FIGS. 2A through 2E and FIG. 5B. Also in this embodiment, redistributions 279 and TSVs 280 may be further formed.

도 5d를 참조하면, 하부 칩 연결부들(283) 및 칩 연결 범프들(288)을 포함하는 칩 연결부들(285)이 하부 반도체 칩(215L)과 상부 패키지 기판(210L)의 사이에 형성될 수 있다. 상기 하부 칩 연결부들(283)은 도 2a, 2b, 2d, 2e, 2f 또는 2h에 도시된 하부 연결부들(160a, 160b, 160d, 160e, 160f, 160h) 및 도 5b를 참조하여 이해될 수 있다. 상기 칩 연결 범프들(288)은 금속으로 스터드형, 스틱형 또는 기둥형으로 형성될 수 있다. 상기 칩 연결 범프들(288)은 별도의 공정에서 제조되어 상기 상부 패키지 기판(210U)에 고정될 수 있다. 상기 칩 연결 범프들(288)은 도 2f, 2g 및 2h의 패키지 범프들(190f, 190g, 190h)을 참조하여 이해될 수 있다. 본 실시예에서도, 재배선들(279) 및 TSV들(280)이 더 형성될 수 있다.Referring to FIG. 5D, chip connectors 285 including lower chip connectors 283 and chip connection bumps 288 may be formed between the lower semiconductor chip 215L and the upper package substrate 210L. have. The lower chip connectors 283 may be understood with reference to the lower connectors 160a, 160b, 160d, 160e, 160f and 160h shown in FIGS. 2a, 2b, 2d, 2e, 2f or 2h and FIG. 5b. . The chip connection bumps 288 may be formed of a stud type, a stick type, or a pillar type of metal. The chip connection bumps 288 may be manufactured in a separate process and fixed to the upper package substrate 210U. The chip connection bumps 288 may be understood with reference to the package bumps 190f, 190g, 190h of FIGS. 2F, 2G, and 2H. Also in this embodiment, redistributions 279 and TSVs 280 may be further formed.

도 6a 내지 6d는 본 발명의 기술적 사상에 의한 다른 모양의 칩 연결부들 및 그 연결 구조들을 개념적으로 도시한 종단면도들이다. 특히, 하부 반도체 칩들과 상부 패키지 기판들의 사이에 상기 칩 연결부들이 형성되고, 하부 반도체 칩들의 상부 표면이 하부 몰딩재로 일부 또는 전부가 덮인 모양이 개념적으로 도시된다. 이하에서 도시 및 설명되는 다양한 칩 연결부들도 도 2a 내지 도 2h에 도시된 상기 패키지간 연결부들(150a-150h) 및/또는 도 5a 내지 5d에 도시된 칩 연결부들(281, 282, 285, 287)과 구조적인 모양이 유사할 수 있다. 다만, 그 크기는 설계 기준에 따라 다양하게 설정될 것이다.6A through 6D are longitudinal cross-sectional views conceptually illustrating chip connection parts having different shapes and their connection structures according to the inventive concept. In particular, the chip connection portions are formed between the lower semiconductor chips and the upper package substrates, and a shape in which the upper surface of the lower semiconductor chips is partially or entirely covered by the lower molding material is conceptually illustrated. Various chip connections shown and described below are also shown in the inter-package connections 150a-150h shown in FIGS. 2A-2H and / or the chip connections 281, 282, 285, 287 shown in FIGS. 5A-5D. ) May be similar in structural appearance. However, the size will be set in various ways according to the design criteria.

도 6a 내지 6d를 참조하면, 도 5a 내지 5d를 참조하여, 상기 하부 몰딩재(230Lb)가 상기 하부 반도체 칩(215L)의 상부 표면을 덮을 수 있다. 따라서, 상기 칩 연결부들(281, 282, 285, 287)은 하부 및 측부의 일부 또는 전부가 상기 하부 몰딩재(230Lb)로 감싸일 수 있다. 다른 말로, 상기 칩 연결부들(281, 282, 285, 287)은 하부 및/또는 측부의 일부가 상기 하부 몰딩재(230Lb)로부터 노출될 수 있다. 또한, 도 5a 내지 5d를 참조하여, 본 실시예들에서도 재배선들(279) 및 TSV들(280)이 더 형성될 수 있다.6A through 6D, referring to FIGS. 5A through 5D, the lower molding material 230Lb may cover an upper surface of the lower semiconductor chip 215L. Accordingly, the chip connection parts 281, 282, 285, and 287 may be partially or entirely enclosed by the lower molding material 230Lb. In other words, the chip connections 281, 282, 285, and 287 may have a lower portion and / or a portion of the side portion exposed from the lower molding material 230Lb. 5A to 5D, redistributions 279 and TSVs 280 may be further formed in the present exemplary embodiments.

도 7a 내지 7d는 본 발명의 기술적 사상에 의한 패키지 적층 구조들의 다양한 연결부들의 가상적인(imaginary) 모양들을 개념적으로 도시한 종단면도들이다. 상기 가상적인 모양들이라는 의미는 실제로 형성된 모양이 아니라, 각 구성 요소들이 각각의 제조 공정들에 따라 형성된다는 것을 설명하기 위한 도면이라는 것을 의미한다. 구체적으로, 리플로우(reflow) 공정이 수행되기 전의 다양한 패키지간 연결부들 및/또는 칩 연결부들의 개념적인 모양일 수 있다.7A to 7D are longitudinal cross-sectional views conceptually illustrating imaginary shapes of various connections of package stack structures according to the inventive concept. The meaning of the virtual shapes is not a shape actually formed, but rather a diagram for explaining that each component is formed according to respective manufacturing processes. Specifically, it may be a conceptual shape of various inter-package connections and / or chip connections before the reflow process is performed.

상기 다양한 연결부들은 각각 도 1a 내지 6d에 도시된 다양한 패키지간 연결부들 및 칩 연결부들 중 어느 하나, 또는 어느 한 부분을 의미할 수 있다.The various connections may refer to any one or any one of the various inter-package connections and chip connections illustrated in FIGS. 1A to 6D, respectively.

도 7a를 참조하면, 연결부(50a)는 하부 연결부(60a) 및 상부 연결부(80a)를 포함하고, 상기 상부 연결부(80a)는 상기 하부 연결부(60a)보다 큰 체적을 가질 수 있다. 또는, 상기 상부 연결부(80a)의 수직 높이(H1)가 상기 하부 연결부(60a)의 수직 높이(H2)보다 크게 형성될 수 있다. 또는, 상기 상부 연결부(80a)의 수평 폭(D1)이 상기 하부 연결부(60a)의 수평 폭(D2)보다 크게 형성될 수 있다. 상기 수평 폭들(D1, D2)은 평면도 또는 횡단면도에서는 상기 상부 연결부(80a) 및/또는 상기 하부 연결부(60a)의 지름으로 이해될 수도 있다. 또는, 상기 상부 연결부(80a)의 가상적인 반경 또는 곡률(r1, radius or curvature)이 상기 하부 연결부(60a)의 가상적인 반경 또는 곡률(r2)보다 크게 형성될 수 있다. 상기 하부 연결부(60a) 및 상부 연결부(80a)는 솔더 물질을 포함할 수 있다. 따라서, 따라서, 상기 하부 연결부(60a) 및 상부 연결부(80a)는 솔더링 공정으로 형성될 수 있고, 상기 상부 연결부(80a) 및 상기 하부 연결부(60a)는 구형 또는 반구형으로 형성될 수 있다.Referring to FIG. 7A, the connecting portion 50a may include a lower connecting portion 60a and an upper connecting portion 80a, and the upper connecting portion 80a may have a larger volume than the lower connecting portion 60a. Alternatively, the vertical height H1 of the upper connection part 80a may be greater than the vertical height H2 of the lower connection part 60a. Alternatively, the horizontal width D1 of the upper connecting portion 80a may be larger than the horizontal width D2 of the lower connecting portion 60a. The horizontal widths D1 and D2 may be understood as diameters of the upper connection part 80a and / or the lower connection part 60a in a plan view or a cross-sectional view. Alternatively, the virtual radius or curvature of the upper connector 80a may be greater than the virtual radius or curvature r2 of the lower connector 60a. The lower connector 60a and the upper connector 80a may include a solder material. Therefore, the lower connecting portion 60a and the upper connecting portion 80a may be formed by a soldering process, and the upper connecting portion 80a and the lower connecting portion 60a may be formed in a spherical or hemispherical shape.

도 7b를 참조하면, 연결부(50b)는 하부 연결부(60b) 및 상부 연결부(80b)를 포함하고, 상기 상부 연결부(80b)는 상기 하부 연결부(60b)보다 큰 체적을 가질 수 있으며, 상기 하부 연결부(60b)의 가상적인 중심(C1)이 하부 표면(10)과 동일 레벨에 위치될 수 있다. 상기 가상적인 중심(C1)은 상기 하부 연결부(60b)의 가상적인 반경 또는 곡률(r3)의 중심으로 이해될 수도 있다. 상기 하부 연결부(60b) 및 상부 연결부(80b)도 솔더 물질로 형성될 수 있다. 특히, 상기 하부 연결부(60b)는 반구형으로 형성될 수 있다.Referring to FIG. 7B, the connecting portion 50b may include a lower connecting portion 60b and an upper connecting portion 80b, and the upper connecting portion 80b may have a larger volume than the lower connecting portion 60b. An imaginary center C1 of 60b may be located at the same level as the bottom surface 10. The virtual center C1 may be understood as the virtual radius or the center of curvature r3 of the lower connection portion 60b. The lower connector 60b and the upper connector 80b may also be formed of a solder material. In particular, the lower connection part 60b may be formed in a hemispherical shape.

도 7c를 참조하면, 연결부(50c)는 하부 연결부(60c) 및 상부 연결부(80c)를 포함하고, 상기 상부 연결부(80c)는 상기 하부 연결부(60c)보다 큰 체적을 가질 수 있으며, 상기 하부 연결부(60c)의 가상적인 중심(C2)이 하부 표면(10)보다 낮은 곳에 위치될 수 있다. 상기 가상적인 중심(C2)은 상기 하부 연결부(60c)의 가상적인 반경 또는 곡률(r4)의 중심으로 이해될 수도 있다.Referring to FIG. 7C, the connecting portion 50c may include a lower connecting portion 60c and an upper connecting portion 80c, and the upper connecting portion 80c may have a volume larger than that of the lower connecting portion 60c. An imaginary center C2 of 60c may be located below the lower surface 10. The virtual center C2 may be understood as the virtual radius or the center of curvature r4 of the lower connection part 60c.

도 7d를 참조하면, 연결부(50d)는 하부 연결부(60d) 및 상부 연결부(80d)를 포함하고, 상기 상부 연결부(80d)는 상기 하부 연결부(60d)보다 큰 체적을 가질 수 있으며, 상기 하부 연결부(60d)의 가상적인 중심(C3)이 하부 표면(10)보다 높은 곳에 위치될 수 있다. 상기 가상적인 중심(C3)은 상기 하부 연결부(60d)의 가상적인 반경 또는 곡률(r5)의 중심으로 이해될 수도 있다.Referring to FIG. 7D, the connecting portion 50d may include a lower connecting portion 60d and an upper connecting portion 80d, and the upper connecting portion 80d may have a volume larger than that of the lower connecting portion 60d. An imaginary center C3 of 60d may be located above the lower surface 10. The virtual center C3 may be understood as the virtual radius of the lower connecting portion 60d or the center of the curvature r5.

종합하면, 본 발명의 기술적 사상에 의한 실시예들에서, 상기 상부 연결부들(80a-80d)은 상기 하부 연결부들(60a-60d)보다 높거나, 넓거나, 크게 형성될 수 있다. 상기 하부 연결부들(60a-60d)은 스크린 프린트 공정 또는 솔더링 공정으로 형성될 수 있다. 상기 상부 연결부들(80a-80b)은 솔더링 공정으로 형성될 수 있다. 그러나, 상기 상부 연결부들(80a-80d)과 상기 하부 연결부들(60a-60d)이 연결되는 공정은 레이저 드릴링 공정 등으로 형성된 비아 홀의 내부에서 수행될 수 있다. 상기 비아 홀은 상기 하부 연결부들(60a-60d)의 일부 표면이 노출되도록 몰딩재 등을 선택적으로 제거하는 공정을 통해 형성될 수 있다. 상기 레이저 드릴링 공정은 상기 스크린 프린트 공정 또는 솔더링 공정보다 상대적으로 미세한 가공이 가능하고 정교한 공정이라 할 수 있다. 그러므로, 상기 연결부들(50a)을 정교하게 배열하기 위해서는 상대적으로 정교한 레이저 드릴링 공정이 보다 중용되어야 한다. 상기 하부 연결부들(60a-60d)의 크기가 상대적으로 작아질수록 스크린 프린트 공정 및/또는 솔더링 공정의 기여도가 작아질 것이고, 상기 상부 연결부들(80a-80d)의 크기가 상대적으로 커질수록 상기 레이저 드릴링 공정의 기여도가 커질 것이다. 따라서, 상기 상부 연결부들(80a-80d)이 상기 하부 연결부들(60a-60d)보다 크게 형성되어야 하고, 이것은 상기 연결부들(50a-50d)을 보다 정교하게 형성하기 위한 좋은 방법이다. 특히, 상기 하부 연결부들(60a-60d)과 상기 상부 연결부들(80a-80d)을 연결하기 위한 리플로우 공정 전에, 상기 상부 연결부들(80a-80d)을 용제(flux)를 담가야 한다. 상기 상부 연결부들(80a-80d)의 표면에 용제가 충분히 묻어야 상기 리플로우 공정이 안정적으로 수행될 수 있다. 즉, 상기 상부 연결부들(80a-80d)이 클수록 상기 상부 연결부들(80a-80d)가 플럭스 내에 충분히 담그어 수 있다. 따라서, 상기 상부 연결부들(80a-80d)은 상호 이격 거리를 최소화하면서 되도록 크게 형성되는 것이 좋다고 할 수 있다. 일반적으로, 상기 상부 패키지 기판(110U)은 평평하지 못하다. 반도체 패키지 제조 공정을 거치면서 상기 상부 패키지 기판(110U)은 평평성을 유지하지 못하고 휘어진다. 따라서, 상기 상부 연결부들(80a-80d)이 충분히 크게 형성되지 못하면 표면에 플럭스 내에 충분히 담그어지지 못한다. 따라서, 상기 하부 연결부들(60a-60d)에 비해 상기 상부 연결부들(80a-80d)이 크게 형성되는 것은 매우 중요한 기술적 개선이다. 이것은 상기 다양한 상부 반도체 패키지들의 적층 구조들을 제조하는 공정에서 다시 설명될 것이다.In sum, in the embodiments of the inventive concept, the upper connection parts 80a-80d may be formed higher, wider, or larger than the lower connection parts 60a-60d. The lower connection parts 60a-60d may be formed by a screen printing process or a soldering process. The upper connection parts 80a-80b may be formed by a soldering process. However, the process of connecting the upper connectors 80a-80d and the lower connectors 60a-60d may be performed in a via hole formed by a laser drilling process or the like. The via hole may be formed through a process of selectively removing a molding material or the like so that some surfaces of the lower connection parts 60a-60d are exposed. The laser drilling process may be a relatively fine process and a sophisticated process than the screen printing process or the soldering process. Therefore, in order to precisely arrange the connecting portions 50a, a relatively sophisticated laser drilling process should be more important. The smaller the size of the lower connectors 60a-60d, the smaller the contribution of the screen printing process and / or the soldering process. The larger the size of the upper connectors 80a-80d, the larger the laser size. The contribution of the drilling process will increase. Thus, the upper connectors 80a-80d should be formed larger than the lower connectors 60a-60d, which is a good way to more precisely form the connectors 50a-50d. In particular, before the reflow process for connecting the lower connectors 60a-60d and the upper connectors 80a-80d, the upper connectors 80a-80d must be immersed in a flux. The reflow process may be stably performed only when the solvent is sufficiently buried on the surfaces of the upper connection parts 80a-80d. That is, the larger the upper connecting portions 80a-80d, the more sufficient the upper connecting portions 80a-80d can be immersed in the flux. Accordingly, the upper connection parts 80a-80d may be formed to be as large as possible while minimizing the mutual separation distance. In general, the upper package substrate 110U is not flat. Through the semiconductor package manufacturing process, the upper package substrate 110U is bent without maintaining flatness. Therefore, if the upper connecting portions 80a-80d are not large enough, they cannot be sufficiently immersed in the flux on the surface. Therefore, it is a very important technical improvement that the upper connection parts 80a-80d are formed larger than the lower connection parts 60a-60d. This will be explained again in the process of manufacturing the stacked structures of the various upper semiconductor packages.

도 8a 내지 8j는 본 발명의 기술적 사상에 의한 패키지 적층 구조들의 다양한 연결부들의 실제적 모양들을 개념적으로 도시한 도면들이다. 상기 실제적 모양들이라는 의미는 각 구성 요소들이 최종적으로 형성된 모양들이라는 의미로 이해될 수 있다. 상기 다양한 연결부들은 각각 도 1a 내지 6d에 도시된 다양한 패키지간 연결부들 및 칩 연결부들 중 어느 하나, 또는 어느 한 부분을 의미할 수 있다.8A to 8J are conceptual views illustrating actual shapes of various connections of package stack structures according to the inventive concept. The actual shapes may be understood as meaning that each component is finally formed. The various connections may refer to any one or any one of the various inter-package connections and chip connections illustrated in FIGS. 1A to 6D, respectively.

도 8a를 참조하면, 연결부(51a)는 허리부(Wa)를 포함하고, 하부 랜드(12a)와 상부 랜드(17a)의 사이에 물리적 및/또는 전기적으로 연결되도록 형성될 수 있다. 상기 허리부(Wa)는 시각적으로 상기 연결부(51a)의 잘록한(slender) 부위를 의미할 수 있다. 상기 허리부(Wa)는 상기 연결부(51a)를 상부(upper part)와 하부(lower part)로 가상적 및/또는 시각적으로 구분할 수 있다. 다른 말로, 상기 허리부(Wa)는 상기 연결부(51a)를 상부 연결부(81a)와 하부 연결부(61a)로 구분할 수 있다. 상기 상부 연결부(81a)의 최대 폭(Da1)은 상기 하부 연결부(61a)의 최대 폭(Da2)보다 크게 형성될 수 있다. 상기 허리부(Wa)의 폭(Da3)은 상기 하부 연결부(61a)의 최대 폭(Da2)보다 작게 형성될 수 있다. 따라서, 상기 허리부(Wa)는 상기 하부 연결부(61a)의 최대 폭(Da2)과 상기 상부 연결부(81a)의 최대 폭(Da1) 사이에 존재하는 최소 폭(Da3)을 갖는 부분을 의미할 수 있다. 상기 상부 연결부(81a)의 높이(Ha1)는 상기 상부 랜드(17a) 또는 상기 상부 랜드(17a)를 부분적으로 덮는 상부 절연재(18a)의 표면으로부터 상기 허리부(Wa)에 이르는 높이로 정의될 수 있고, 상기 하부 연결부(61a)의 높이(Ha2)는 상기 하부 랜드(12a) 또는 상기 하부 랜드(12a)를 부분적으로 덮는 하부 절연재(13a)의 표면으로부터 상기 허리부(Wa)에 이르는 높이로 정의될 수 있다. 상기 상부 연결부(81a)의 높이(Ha1)가 상기 하부 연결부(61a)의 높이(Ha2)보다 크도록 형성될 수 있다. 또는, 상기 상부 연결부(81a)의 체적은 상기 하부 연결부(61a)의 체적보다 크게 형성될 수 있다. 부가하여, 상기 상부 연결부(81a)의 최대 폭(Da1)은 상기 상부 연결부(81a)의 중간보다 위에 위치될 수 있다. 상기 허리부(Wa)는 수평으로 형성되지 않을 수 있으나, 본 명세서에서는 상기 허리부(Wa)가 수평으로 형성된 것으로 가정된다. 상기 상부 연결부(81a) 및 하부 연결부(61a)는 솔더 물질로 구형 또는 반구형으로 형성될 수 있다. 따라서, 상기 수평 폭들(Da1, Da2, Da3)는 평면도 또는 횡단면도에서는 원의 지름을 의미할 수 있다. 부가하여, 상기 연결부(51a)는 도 2a, 3a, 및 3b에 개념적으로 도시된 패키지간 연결부들(150a, 250)의 실제적(real) 모양일 수 있다.Referring to FIG. 8A, the connecting portion 51a may include a waist Wa and may be formed to be physically and / or electrically connected between the lower land 12a and the upper land 17a. The waist Wa may visually mean a slender portion of the connection part 51a. The waist Wa may virtually and / or visually divide the connection part 51a into an upper part and a lower part. In other words, the waist Wa may divide the connection part 51a into an upper connection part 81a and a lower connection part 61a. The maximum width Da1 of the upper connecting portion 81a may be larger than the maximum width Da2 of the lower connecting portion 61a. The width Da3 of the waist Wa may be smaller than the maximum width Da2 of the lower connecting portion 61a. Accordingly, the waist Wa may mean a portion having a minimum width Da3 existing between the maximum width Da2 of the lower connection portion 61a and the maximum width Da1 of the upper connection portion 81a. have. The height Ha1 of the upper connecting portion 81a may be defined as the height from the surface of the upper insulating material 18a that partially covers the upper land 17a or the upper land 17a to the waist Wa. The height Ha2 of the lower connecting portion 61a is defined as the height from the surface of the lower insulating material 13a that partially covers the lower land 12a or the lower land 12a to the waist Wa. Can be. The height Ha1 of the upper connecting portion 81a may be formed to be greater than the height Ha2 of the lower connecting portion 61a. Alternatively, the volume of the upper connecting portion 81a may be larger than the volume of the lower connecting portion 61a. In addition, the maximum width Da1 of the upper connecting portion 81a may be located above the middle of the upper connecting portion 81a. The waist Wa may not be formed horizontally, but it is assumed herein that the waist Wa is formed horizontally. The upper connecting portion 81a and the lower connecting portion 61a may be formed in a spherical or hemispherical shape with a solder material. Thus, the horizontal widths Da1, Da2, Da3 may refer to the diameter of the circle in the plan view or cross-sectional view. In addition, the connector 51a may be a real shape of the inter-package connectors 150a and 250 conceptually illustrated in FIGS. 2A, 3A, and 3B.

도 8b를 참조하면, 연결부(51b)는 상부 연결부(81b)와 하부 연결부(61b)를 구분 짓는 허리부(Wb)를 포함하고, 상기 하부 연결부(61b)의 가상의 중심점(C)이 상기 하부 랜드(61b)의 표면보다 낮은 곳에 위치될 수 있다. 상기 하부 연결부(61b)의 가상의 중심점(C)이 상기 하부 랜드(61b)의 표면보다 높은 곳에 위치되는 경우는 도 8a를 참조하여 이해될 수 있을 것이다. 상기 상부 연결부(81b)의 최대 폭(Db1)이 상기 허리부(Wb)의 폭(Db2)보다 크게 형성될 수 있다. 상기 상부 연결부(81b)의 높이(Hb1)가 상기 하부 연결부(61b)의 높이보다 크게 형성될 수 있다.Referring to FIG. 8B, the connecting portion 51b includes a waist portion Wb that separates the upper connecting portion 81b and the lower connecting portion 61b, and the virtual center point C of the lower connecting portion 61b is the lower portion. It may be located lower than the surface of the land 61b. The case where the virtual center point C of the lower connecting portion 61b is located higher than the surface of the lower land 61b will be understood with reference to FIG. 8A. The maximum width Db1 of the upper connecting portion 81b may be larger than the width Db2 of the waist Wb. The height Hb1 of the upper connecting portion 81b may be greater than the height of the lower connecting portion 61b.

도 8c를 참조하면, 연결부(51c)는 메사형 바닥 연결부(66c)와 구형 상부 연결부(81c)를 포함하고, 상기 상부 연결부(81c)의 높이(Hc1)가 상기 바닥 연결부(66c)의 높이(Hc2)보다 크게 형성될 수 있다. 상기 상부 연결부(81c)의 최대 폭(Dc1)이 상기 바닥 연결부(66c)의 폭(Dc2)보다 크게 형성될 수 있다. 상기 메사형 바닥 연결부(66c)의 상부 표면의 일부가 상기 상부 연결부(81c)와 접촉되지 않고 노출될 수 있다.Referring to FIG. 8C, the connecting portion 51c includes a mesa-type bottom connecting portion 66c and a spherical upper connecting portion 81c, and the height Hc1 of the upper connecting portion 81c is the height of the bottom connecting portion 66c ( Larger than Hc2). The maximum width Dc1 of the upper connecting portion 81c may be larger than the width Dc2 of the bottom connecting portion 66c. A portion of the upper surface of the mesa bottom connection 66c may be exposed without contacting the upper connection 81c.

도 8d를 참조하면, 연결부(51d)는 구형 또는 반구형 하부 연결부(61d), 메사형 중간 연결부(71d), 및 구형 상부 연결부(81d)를 포함하고, 상기 상부 연결부(81d)의 높이(Hd1)가 상기 중간 연결부(71d)의 높이(Hd2) 또는 상기 하부 연결부(61d)의 높이(Hd3)보다 크게 형성될 수 있다. 부가하여, 상기 상부 연결부(81d)의 높이(Hd1)가 상기 중간 연결부(71d)의 높이(Hd2)와 상기 하부 연결부(61d)의 높이(Hd3)를 합한 것(Hd2+Hd3)보다 크게 형성될 수 있다. 상기 상부 연결부(81d)의 최대 폭(Dd1)이 상기 바닥 연결부(66d)의 폭(Dd2)보다 크게 형성될 수 있다. 상기 중간 연결부(71d)의 상부 표면의 일부가 상기 상부 연결부(81d)와 접촉되지 않고 노출될 수 있다. 상기 중간 연결부(71d)의 측면의 하부의 일부는 상기 하부 연결부(61d)로 덮일 수 있다.Referring to FIG. 8D, the connecting portion 51d includes a spherical or hemispherical lower connecting portion 61d, a mesa-shaped intermediate connecting portion 71d, and a spherical upper connecting portion 81d, and the height Hd1 of the upper connecting portion 81d. May be larger than the height Hd2 of the intermediate connector 71d or the height Hd3 of the lower connector 61d. In addition, the height Hd1 of the upper connecting portion 81d may be greater than the sum of the height Hd2 of the intermediate connecting portion 71d and the height Hd3 of the lower connecting portion 61d (Hd2 + Hd3). Can be. The maximum width Dd1 of the upper connecting portion 81d may be larger than the width Dd2 of the bottom connecting portion 66d. A portion of the upper surface of the intermediate connecting portion 71d may be exposed without contacting the upper connecting portion 81d. A portion of the lower side of the side of the intermediate connecting portion 71d may be covered with the lower connecting portion 61d.

도 8e를 참조하면, 연결부(51e)는 하부 연결부(61e), 중간 연결부(71e), 중간 접착부(76e), 및 상부 연결부(81e)를 포함한다. 상기 상부 연결부(81e)와 상기 중간 접착부(76e)는 허리부(We)를 기준으로 가상적 또는 시각적으로 식별될 수 있다. 상기 상부 연결부(81e)의 최대 폭은 상기 중간 접착부(76e)의 최대 폭보다 크게 형성될 수 있다. 상기 중간 접착부(76e)의 최대 폭은 상기 허리부(We)의 폭 보다 크게 형성될 수 있다. 각 구성 요소들의 높이들은 다양하게 설정될 수 있다. 예를 들어, 도면에는 상기 상부 연결부(81e)의 높이가 가장 큰 것처럼 도시되었으나, 반드시 그러할 필요는 없다. 상기 연결부(51e)가 다층 구조물로 형성될수록, 각 구성 요소들의 상대적인 높이, 폭, 또는 크기 등은 다양하게 응용될 수 있기 때문이다.Referring to FIG. 8E, the connecting portion 51e includes a lower connecting portion 61e, an intermediate connecting portion 71e, an intermediate bonding portion 76e, and an upper connecting portion 81e. The upper connecting portion 81e and the intermediate adhesive portion 76e may be identified virtually or visually based on the waist We. The maximum width of the upper connection portion 81e may be larger than the maximum width of the intermediate adhesive portion 76e. The maximum width of the intermediate adhesive portion 76e may be larger than the width of the waist portion We. The heights of the respective components may be set in various ways. For example, although the height of the upper connection portion 81e is shown to be the largest in the figure, it is not necessary. This is because the relative height, width, size, etc. of each component may be variously applied as the connection part 51e is formed in a multilayer structure.

도 8f를 참조하면, 연결부(51f)는 하부 연결부(61f) 및 범프부(91f)를 포함한다. 상기 범프부(91f)는 금속 재질로 스터드 또는 기둥 형태로 형성될 수 있다. 상기 범프부(91f)의 높이(Hf1)는 상기 하부 연결부(61f)의 높이(Hf2)보다 높게 형성될 수 있다. 상기 범프부(91f)의 측면의 하부의 일부는 상기 하부 연결부(61e)로 덮일 수 있다. 상기 하부 연결부(61e)는 구형 또는 반구형으로 형성될 수 있다. 상기 하부 연결부(61e)의 가상의 중심점은 하부 랜드(12f)의 표면보다 위 또는 아래에 위치될 수 있다. 이것은 도 8a 및 8b를 참조하여 보다 상세하게 이해될 수 있을 것이다.Referring to FIG. 8F, the connecting portion 51f includes a lower connecting portion 61f and a bump portion 91f. The bump part 91f may be formed in a stud or pillar shape of a metal material. The height Hf1 of the bump portion 91f may be higher than the height Hf2 of the lower connection portion 61f. A portion of the lower portion of the side of the bump portion 91f may be covered by the lower connection portion 61e. The lower connection portion 61e may be formed in a spherical shape or a hemispherical shape. The virtual center point of the lower connection portion 61e may be located above or below the surface of the lower land 12f. This may be understood in more detail with reference to FIGS. 8A and 8B.

도 8g를 참조하면, 연결부(51g)는 바닥 연결부(66g), 중간 연결부(76g), 및 범프부(91f)를 포함한다. 상기 범프부(91g)의 높이(Hg1)가 상기 중간 접착부(76g)의 높이(Hg2) 또는 상기 바닥 연결부(66g)의 높이(Hg3) 보다 크게 형성될 수 있다. 상기 연결부(51g)는 도 8c 내지 8f를 참조하여 보다 상세하게 이해될 수 있을 것이다.Referring to FIG. 8G, the connecting portion 51g includes a bottom connecting portion 66g, an intermediate connecting portion 76g, and a bump portion 91f. The height Hg1 of the bump portion 91g may be greater than the height Hg2 of the intermediate adhesive portion 76g or the height Hg3 of the bottom connection portion 66g. The connecting portion 51g may be understood in more detail with reference to FIGS. 8C to 8F.

도 8h를 참조하면, 연결부(51h)는 하부 연결부(61h), 중간 연결부(71h), 중간 접착부(76h), 및 범프부(91h)를 포함한다. 상기 범프부(91h)의 높이(Hh1)는 상기 중간 접착부(76h)의 높이(Hh2), 상기 중간 연결부(71h)의 높이(Hh3), 또는 상기 하부 연결부(61h)의 높이(Hh4)보다 크게 형성될 수 있다. 상기 중간 접착부(76h)의 높이(Hh2), 상기 중간 연결부(71h)의 높이(Hh3), 및/또는 상기 하부 연결부(61h)의 높이(Hh4)는 설계 기준(design rule)에 따라 다양하게 설정될 수 있다. 각 구성 요소들의 보다 구체적인 모양 및 설명은 도 8c 내지 8g를 참조하여 보다 상세하게 이해될 수 있을 것이다.Referring to FIG. 8H, the connecting portion 51h includes a lower connecting portion 61h, an intermediate connecting portion 71h, an intermediate bonding portion 76h, and a bump portion 91h. The height Hh1 of the bump portion 91h is greater than the height Hh2 of the intermediate bonding portion 76h, the height Hh3 of the intermediate connecting portion 71h, or the height Hh4 of the lower connecting portion 61h. Can be formed. The height Hh2 of the intermediate bonding portion 76h, the height Hh3 of the intermediate connecting portion 71h, and / or the height Hh4 of the lower connecting portion 61h are variously set according to a design rule. Can be. More specific shape and description of each component may be understood in more detail with reference to FIGS. 8C to 8G.

도 8i를 참조하면, 연결부(51i)는 상부 연결부(81i)와 하부 연결부(61i)를 구분 짓는 허리부(Wi)를 포함하고, 상기 하부 연결부(61i)는 측벽에 평탄부들(SWi)을 포함할 수 있다. 상기 평탄부들(SWi)은 상기 하부 연결부(61i)의 측벽의 일부로 형성될 수 있다. 상기 평탄부들(SWi)은 상기 하부 연결부(61i)의 하단부까지 연장될 수 있다.Referring to FIG. 8I, the connecting portion 51i includes a waist Wi that separates the upper connecting portion 81i and the lower connecting portion 61i, and the lower connecting portion 61i includes the flat portions SWi on the sidewall. can do. The flat parts SWi may be formed as part of sidewalls of the lower connection part 61i. The flat parts SWi may extend to the lower end of the lower connection part 61i.

도 8a 내지 8i에 도시된 상부 랜드들(17a-17h)은 도 2a 내지 2h, 3a 및/또는 3b에 보이는 상부 패키지들(105U, 205U)의 일부일 수 있고, 상기 하부 랜드들(12a-12h)은 상기 하부 패키지들(105L, 205L) 또는 하부 반도체 칩(115L, 215L)의 일부일 수 있다.The upper lands 17a-17h shown in FIGS. 8A-8I may be part of the upper packages 105U, 205U shown in FIGS. 2A-2H, 3A, and / or 3B, and the lower lands 12a-12h May be part of the lower packages 105L and 205L or the lower semiconductor chips 115L and 215L.

도 9a 내지 9i는 본 발명의 기술적 사상에 의한 패키지 적층 구조들의 다양한 연결부들과 비아 홀들의 모양을 개념적으로 도시한 도면들이다. 도 9a를 참조하면, 연결부(52a)는 하부 연결부(62a) 및 상부 연결부(82a)를 포함하고, 상기 상부 연결부(82a)는 상기 하부 연결부(62a)의 표면의 일부를 노출시키는 비아 홀(Va) 내에 형성될 수 있다. 상기 비아 홀(Va)의 최하단(Vla)의 폭(Dva)이 상기 하부 연결부(62a)의 최대 폭(Dla) 보다 작게 형성될 수 있다. 상기 비아 홀(Va)과 상기 허리부(Wa)의 사이에는 갭(Ga)이 형성될 수 있다.9A to 9I are conceptual views illustrating shapes of various connection parts and via holes of the package stack structure according to the inventive concept. Referring to FIG. 9A, the connecting portion 52a includes a lower connecting portion 62a and an upper connecting portion 82a, and the upper connecting portion 82a exposes a part of the via hole Va exposing a part of the surface of the lower connecting portion 62a. It can be formed within). The width Dva of the lowermost portion Vla of the via hole Va may be smaller than the maximum width Dla of the lower connection portion 62a. A gap Ga may be formed between the via hole Va and the waist Wa.

도 9b를 참조하면, 연결부(52b)는 하부 연결부(52b) 및 상부 연결부(82b)를 포함하고, 상기 상부 연결부(82b)는 상기 하부 연결부(62b)의 표면의 대부분 또는 전부를 노출시키는 비아 홀(Vb) 내에 형성될 수 있다. 상기 하부 연결부(62b)는 측벽에 평탄부들(SWb)을 포함할 수 있다. 상기 비아 홀(Vb)의 최하단의 폭(Dvb)이 상기 하부 연결부(62b)의 최하단부의 폭(Dlb)보다 크게 형성될 수 있다. 따라서, 상기 비아 홀(Vb)과 상기 하부 연결부(62b)의 최하단 부의 사이에는 갭(Gbl)이 형성될 수 있다.Referring to FIG. 9B, the connecting portion 52b includes a lower connecting portion 52b and an upper connecting portion 82b, and the upper connecting portion 82b exposes most or all of the surface of the lower connecting portion 62b. It can be formed in (Vb). The lower connection part 62b may include flat parts SWb on sidewalls. A width Dvb of the lowermost end of the via hole Vb may be greater than a width Dlb of the lowermost part of the lower connection part 62b. Therefore, a gap Gbl may be formed between the via hole Vb and the lowermost portion of the lower connection portion 62b.

도 9c를 참조하면, 연결부(52c)는 하부 연결부(52c) 및 상부 연결부(82c)를 포함하고, 상기 상부 연결부(82c)는 상기 하부 연결부(62c)의 상부 표면의 전부를 노출시키는 비아 홀(Vc) 내에 형성될 수 있다. 상기 하부 연결부(62c)는 측벽에 평탄부들(SWc)을 포함할 수 있고, 상기 평탄부들(SWc)은 하부 표면(23c)까지 연장될 수 있다.Referring to FIG. 9C, the connecting portion 52c includes a lower connecting portion 52c and an upper connecting portion 82c, and the upper connecting portion 82c exposes a via hole exposing all of the upper surface of the lower connecting portion 62c. It can be formed in Vc). The lower connection portion 62c may include flat portions SWc on sidewalls, and the flat portions SWc may extend to the lower surface 23c.

도 9a 내지 9c에 도시된 연결부들(52a, 52b, 52c)의 허리부들(Wa, Wb, Wc)과 상기 비아 홀들(Va, Vb, Vc)의 측벽들의 사이에는 각각 갭들(Ga, Gb, Gc)이 형성될 수 있다. 상기 비아 홀들(Va, Vb, Vc)은 상부가 넓고 하부가 좁은 형태로 측벽들이 기울어지도록 형성될 수 있다. 상기 비아 홀들(Va, Vb, Vc)의 측벽들이 기울어진 각도는 각각 다르게 설정될 수 있다. 예를 들어 10° 내지 30° 정도에서 자유롭게 설정될 수 있다. 상기 비아 홀들(Va, Vb, Vc)의 측벽들이 기울어지는 각도들은 인접한 다른 연결부들과의 간격, 피치 등을 고려하여 설정될 것이다. 상기 비아 홀들(Va, Vb, Vc)은 몰딩재들(32a, 32b, 32c)를 수직으로 관통하며 각각 하부 연결부들(62a, 62b, 62c)의 상면 및/또는 측면, 또는 하부 절연재(23a, 23b, 23c)의 표면의 일부를 노출시키도록 형성될 수 있다.Gaps Ga, Gb, and Gc between the waists Wa, Wb, and Wc of the connecting portions 52a, 52b, and 52c shown in FIGS. 9A through 9C and the sidewalls of the via holes Va, Vb, and Vc, respectively. ) May be formed. The via holes Va, Vb, and Vc may be formed such that sidewalls are inclined to have a wide top and a narrow bottom. The inclination angles of the sidewalls of the via holes Va, Vb, and Vc may be set differently. For example, it may be freely set at about 10 to 30 degrees. Angles at which the sidewalls of the via holes Va, Vb, and Vc are inclined may be set in consideration of a gap, a pitch, and the like with other adjacent connecting parts. The via holes Va, Vb, and Vc vertically penetrate the molding members 32a, 32b, and 32c, respectively, and have upper and / or side surfaces of the lower connecting portions 62a, 62b, and 62c, or lower insulating materials 23a, respectively. It may be formed to expose a portion of the surface of 23b, 23c).

도 9d를 참조하면, 연결부(52d)는 메사형 연결부(67d) 및 상부 연결부(82d)를 포함하고, 상기 상부 연결부(82d)는 상기 메사형 연결부(67d)의 표면의 일부를 노출시키도록 형성된 비아 홀(Vd) 내에 형성될 수 있다. 상기 비아 홀(Vd)의 최하단의 폭(Dvd)이 상기 메사형 연결부(67d)의 수평 폭(Dmd)보다 크게 형성될 수 있다. 상기 메사형 연결부(67d)의 표면의 일부 상에는 갭(Gd)이 형성될 수 있다.Referring to FIG. 9D, the connecting portion 52d includes a mesa-type connecting portion 67d and an upper connecting portion 82d, and the upper connecting portion 82d is formed to expose a part of the surface of the mesa-type connecting portion 67d. It may be formed in the via hole Vd. The lowermost width Dvd of the via hole Vd may be larger than the horizontal width Dmd of the mesa connector 67d. A gap Gd may be formed on a portion of the surface of the mesa-shaped connecting portion 67d.

도 9e를 참조하면 연결부(52e)는 메사형 연결부(67e) 및 상부 연결부(82e)를 포함하고, 상기 상부 연결부(82e)는 상기 메사형 연결부(67e)의 측면의 일부를 노출시키도록 형성된 비아 홀(Ve) 내에 형성될 수 있다. 상기 비아 홀(Ve)의 최하단의 폭(Dve)이 상기 메사형 연결부(67e)의 수평 폭과 동일하게 형성될 수 있다. 상기 메사형 연결부(67e)의 측면의 일부와 상기 비아 홀(Ve)의 측벽의 사이에는 갭(Ge)이 형성될 수 있다.Referring to FIG. 9E, the connecting portion 52e includes a mesa-type connecting portion 67e and an upper connecting portion 82e, and the upper connecting portion 82e is formed to expose a portion of the side surface of the mesa-type connecting portion 67e. It may be formed in the hole Ve. A width Dve of the lowermost end of the via hole Ve may be formed to be equal to a horizontal width of the mesa-shaped connecting portion 67e. A gap Ge may be formed between a portion of the side surface of the mesa connector 67e and a sidewall of the via hole Ve.

도 9f를 참조하면, 상부 연결부(82f)는 메사형 연결부(67f) 및 상부 연결부(82f)를 포함하고, 상기 상부 연결부(82f)는 상기 메사형 연결부(67f)의 측면의 전부를 노출시키도록 형성된 비아 홀(Vf) 내에 형성될 수 있다. 상기 비아 홀(Vf)은 하부 연결부(62f)의 상부의 일부를 노출시킬 수도 있다. 상기 메사형 연결부(67f)의 측면의 일부와 상기 비아 홀(Vf)의 측벽의 사이에도 갭(Gf)이 형성될 수 있다.Referring to FIG. 9F, the upper connecting portion 82f includes a mesa-type connecting portion 67f and an upper connecting portion 82f, and the upper connecting portion 82f exposes all of the sides of the mesa-type connecting portion 67f. It may be formed in the formed via hole (Vf). The via hole Vf may expose a portion of the upper portion of the lower connection portion 62f. A gap Gf may also be formed between a portion of the side surface of the mesa connector 67f and a sidewall of the via hole Vf.

도 9d 내지 9f에서도, 상기 비아 홀들(Vd, Ve, Vf)은 상부가 넓고 하부가 좁은 형태로 측벽들이 기울어지도록 형성될 수 있다. 상기 비아 홀들(Vd, Ve, Vf)은 몰딩재(32d, 32e, 32f)를 수직으로 관통하며 각각 상기 메사형 연결부들(67d, 67e, 67f)의 상면, 측면의 일부 또는 전부를 노출시키도록 형성될 수 있다.9D to 9F, the via holes Vd, Ve, and Vf may be formed such that the sidewalls are inclined in a wide top portion and a narrow bottom portion. The via holes Vd, Ve, and Vf vertically penetrate through the molding members 32d, 32e, and 32f, and expose some or all of the top and side surfaces of the mesa-shaped connecting portions 67d, 67e, and 67f, respectively. Can be formed.

도 9g를 참조하면, 연결부(52g)는 하부 연결부(62g), 메사형 연결부(67g), 중간 연결부(77g), 및 상부 연결부(82g)를 포함하고, 상기 상부 연결부(82g)는 상기 중간 연결부(77g)의 표면의 일부를 노출시키는 비아 홀(Vg) 내에 형성될 수 있다. 상기 중간 연결부(77g)의 표면의 일부와 상기 비아 홀(Vg)의 측벽 사이에도 갭(Gg)이 형성될 수 있다.Referring to FIG. 9G, the connecting portion 52g includes a lower connecting portion 62g, a mesa type connecting portion 67g, an intermediate connecting portion 77g, and an upper connecting portion 82g, and the upper connecting portion 82g is the intermediate connecting portion. It may be formed in the via hole (Vg) exposing a portion of the surface of (77g). A gap Gg may also be formed between a portion of the surface of the intermediate connector 77g and the sidewall of the via hole Vg.

도 9h를 참조하면, 연결부(52h)는 하부 연결부(62h), 메사형 연결부(67h), 중간 연결부(77h), 및 상부 연결부(82h)를 포함하고, 상기 상부 연결부(82h)는 상기 메사형 연결부(67h)의 표면의 일부를 노출시키는 비아 홀(Vh) 내에 형성될 수 있다. 상기 비아 홀(Vh)은 상기 메사형 연결부(67h)의 측면의 일부를 더 노출시킬 수도 있다. 상기 메사형 연결부(67h)의 표면의 일부와 상기 비아 홀(Vh)의 측벽 사이에도 갭(Gh)이 형성될 수 있다.Referring to FIG. 9H, the connecting portion 52h includes a lower connecting portion 62h, a mesa type connecting portion 67h, an intermediate connecting portion 77h, and an upper connecting portion 82h, and the upper connecting portion 82h is the mesa type. It may be formed in the via hole (Vh) exposing a portion of the surface of the connecting portion (67h). The via hole Vh may further expose a portion of the side surface of the mesa connector 67h. A gap Gh may also be formed between a portion of the surface of the mesa-shaped connecting portion 67h and a sidewall of the via hole Vh.

도 9i를 참조하면, 연결부(52i)는 하부 연결부(62i), 메사형 연결부(67i), 중간 연결부(77i), 및 상부 연결부(82i)를 포함하고, 상기 상부 연결부(82i)는 상기 하부 연결부(62i)의 표면의 일부를 노출시키는 비아 홀(Vi) 내에 형성될 수 있다. 상기 하부 연결부(62i)의 표면의 일부와 상기 비아 홀(Vi)의 측벽 사이에도 갭(Gi)이 형성될 수 있다.Referring to FIG. 9I, the connecting portion 52i includes a lower connecting portion 62i, a mesa type connecting portion 67i, an intermediate connecting portion 77i, and an upper connecting portion 82i, and the upper connecting portion 82i is the lower connecting portion. And may be formed in the via hole Vi exposing a portion of the surface of 62i. A gap Gi may also be formed between a portion of the surface of the lower connection portion 62i and the sidewall of the via hole Vi.

도 9g 내지 9i에서도, 상기 비아 홀들(Vg, Vh, Vi)은 상부가 넓고 하부가 좁은 형태로 측벽들이 기울어지도록 형성될 수 있다. 상기 비아 홀들(Vg, Vh, Vi)은 몰딩재(32g, 32h, 32i)를 수직으로 관통하며 각각 상기 중간 연결부(77h)의 표면의 일부 또는 전부, 상기 메사형 연결부(67h)의 표면의 일부 또는 전부, 상기 하부 연결부(62h)의 표면의 일부 또는 전부를 노출시키도록 형성될 수 있다. 상기 갭들(Gbl, Ga-Gi)은 에어 갭을 의미할 수 있다.9G to 9I, the via holes Vg, Vh, and Vi may be formed such that the sidewalls are inclined to have a wide top and a narrow bottom. The via holes Vg, Vh and Vi vertically penetrate through the molding members 32g, 32h and 32i, respectively, or part or all of the surface of the intermediate connecting portion 77h and part of the surface of the mesa-shaped connecting portion 67h. Or all, it can be formed to expose part or all of the surface of the lower connecting portion (62h). The gaps Gbl and Ga-Gi may refer to air gaps.

이하에서, 본 발명의 기술적 사상에 의한 다양한 실시예들에 의한 반도체 패키지들의 적층 구조를 형성하는 방법들이 설명된다. 도 10a 내지 10f는 본 발명의 기술적 사상에 의한 반도체 패키지들의 적층 구조를 형성하는 방법에서, 먼저 상부 패키지를 형성하는 방법을 설명하기 위한 종 단면도들이다.Hereinafter, methods of forming a stacked structure of semiconductor packages according to various embodiments of the inventive concept will be described. 10A to 10F are longitudinal cross-sectional views illustrating a method of first forming an upper package in a method of forming a stacked structure of semiconductor packages according to the inventive concept.

도 10a를 참조하면, 상부 랜드들(155U) 및 와이어 패드들(145)를 포함하는 상부 패키지 기판(110U)이 준비된다. 상기 상부 랜드들(155U) 및 상기 와이어 패드들(145)은 전기적으로 연결될 수 있다. 상기 상부 랜드들(155U) 및 상기 와이어 패드들(145)은 스크린 프린트 공정, 증착 공정, 부착 공정 또는 도금 공정 등을 이용하여 형성될 수 있다.Referring to FIG. 10A, an upper package substrate 110U including upper lands 155U and wire pads 145 is prepared. The upper lands 155U and the wire pads 145 may be electrically connected to each other. The upper lands 155U and the wire pads 145 may be formed using a screen printing process, a deposition process, an adhesion process, or a plating process.

도 10b를 참조하면, 상기 상부 패키지 기판(110U) 상에 상부 반도체 칩들(115U)이 실장된다. 상기 상부 패키지 기판(110U)과 상기 상부 반도체 칩들(115U)의 사이에는 절연성 접착제가 개재될 수 있다. 상기 상부 반도체 칩들(115U)은 본딩 패드들(135)을 포함할 수 있다.Referring to FIG. 10B, upper semiconductor chips 115U are mounted on the upper package substrate 110U. An insulating adhesive may be interposed between the upper package substrate 110U and the upper semiconductor chips 115U. The upper semiconductor chips 115U may include bonding pads 135.

도 10c를 참조하면, 상기 본딩 패드들(135)과 상기 와이어 패드들(145)이 본딩 와이어들(140)을 통하여 서로 전기적으로 연결될 수 있다.Referring to FIG. 10C, the bonding pads 135 and the wire pads 145 may be electrically connected to each other through the bonding wires 140.

도 10d를 참조하면, 상기 상부 반도체 칩들(110U)을 덮는 상부 몰딩재(130U)가 형성되고 각 상부 반도체 칩들(105U) 별로 분리된다. 상기 상부 몰딩재(130U)는 에폭시 계열의 수지 또는 폴리이미드 등으로 구성될 수 있다. 상기 각 상부 반도체 칩들(105U) 별로 분리되는 것은 쏘잉 공정 또는 커팅 공정 등을 이용하여 수행될 수 있다.Referring to FIG. 10D, an upper molding material 130U covering the upper semiconductor chips 110U is formed and separated for each upper semiconductor chip 105U. The upper molding material 130U may be formed of an epoxy resin or polyimide. Separation of the upper semiconductor chips 105U may be performed using a sawing process or a cutting process.

도 10e를 참조하면, 상기 상부 반도체 패키지(105U)를 뒤집고, 상기 상부 랜드들(155U) 상에 상부 연결부(180)가 형성될 수 있다.Referring to FIG. 10E, the upper semiconductor package 105U may be inverted and an upper connection 180 may be formed on the upper lands 155U.

본 발명의 응용 실시예로, 도 10f를 참조하면 상기 상부 랜드들(155U) 상에 패키지 범프들(190)이 형성될 수 있다. 도 10e 또는 10f에서, 본 발명의 기술적 사상에 의한 상부 반도체 패키지(105U)가 완성될 수 있다.In an exemplary embodiment of the present invention, referring to FIG. 10F, package bumps 190 may be formed on the upper lands 155U. 10E or 10F, the upper semiconductor package 105U according to the inventive concept may be completed.

도 11a 내지 11j는 본 발명의 기술적 사상의 일 실시예에 의한 반도체 패키지들의 적층 구조를 형성하는 방법을 개념적으로 설명하기 위한 종단면도들이다. 도 11a를 참조하면, 하부 패키지 기판(110L) 상에 하부 랜드들(155L)이 형성된다. 상기 하부 랜드들(155L)은 스크린 프린팅 기술을 이용하여 형성될 수 있다. 또는, 증착 기술 부착 기술, 도금 기술 또는 잉크젯 기술 등을 이용하여 형성될 수도 있다. 이때, 칩 범프 랜드들(121)도 동시에 또는 다른 공정에서 형성될 수 있다. 즉, 상기 하부 패키지 기판(110L) 상에 상기 하부 랜드들(155L) 및 상기 칩 범프 랜드들(121)이 형성된다.11A to 11J are longitudinal cross-sectional views for conceptually describing a method of forming a stacked structure of semiconductor packages according to an embodiment of the inventive concept. Referring to FIG. 11A, lower lands 155L are formed on the lower package substrate 110L. The lower lands 155L may be formed using screen printing technology. Or it may be formed using a deposition technique deposition technique, plating technique or inkjet technique. In this case, the chip bump lands 121 may also be formed at the same time or in another process. That is, the lower lands 155L and the chip bump lands 121 are formed on the lower package substrate 110L.

도 11b를 참조하면, 상기 하부 패키지 기판(110L) 상에 칩 범프들(120)이 형성된다. 상기 칩 범프들(120)은 스크린 프린팅 기술 공정, 잉크젯 공정 또는 솔더링 공정을 이용하여 형성될 수 있다. 상기 칩 범프들(120)은 상기 칩 범프 랜드들(121)과 각각 전기적으로 연결될 수 있다.Referring to FIG. 11B, chip bumps 120 are formed on the lower package substrate 110L. The chip bumps 120 may be formed using a screen printing process, an inkjet process, or a soldering process. The chip bumps 120 may be electrically connected to the chip bump lands 121, respectively.

도 11c를 참조하면 상기 하부 랜드들(155L) 상에 하부 연결부들(160)이 형성된다. 상기 하부 연결부들(160)은 스크린 프린트 기술, 잉크젯 기술 또는 솔더링 기술 등 이용하여 형성될 수 있다. 상기 칩 범프들(120)을 형성하는 공정과 상기 하부 연결부들(160)을 형성하는 공정은 동시에 수행될 수도 있다. 즉, 상기 칩 범프들(120)과 상기 하부 연결부들(160)은 동시에 형성될 수도 있다. 도면에는 상기 칩 범프들(120)과 상기 하부 랜드들(160)이 비슷한 표면 높이를 가질 수도 있는 것처럼 도시되었으나 이것은 예시적인 것이다. 상기 하부 랜드들(160)이 상기 칩 범프들(120)보다 충분히 더 높게 형성될 수 있다. 상기 칩 범프들(120)과 상기 하부 랜드들(160)의 높이가 동일하다는 것은 두 구성 요소들이 동시에 형성된다는 의미로 이해될 수 있고, 상기 칩 범프들(120)과 상기 하부 랜드들(160)의 높이가 다르다는 것은 두 구성 요소들이 각각 다른 공정을 통하여 형성된다는 의미로 이해될 수 있다.Referring to FIG. 11C, lower connection parts 160 are formed on the lower lands 155L. The lower connection portions 160 may be formed using a screen printing technique, an inkjet technique, or a soldering technique. The process of forming the chip bumps 120 and the process of forming the lower connection parts 160 may be performed at the same time. That is, the chip bumps 120 and the lower connection portions 160 may be formed at the same time. Although the chip bumps 120 and the lower lands 160 are shown as having a similar surface height in the figure, this is exemplary. The lower lands 160 may be formed sufficiently higher than the chip bumps 120. The same height of the chip bumps 120 and the lower lands 160 may be understood to mean that two components are formed at the same time, and the chip bumps 120 and the lower lands 160 may be formed at the same time. Different heights may be understood to mean that the two components are formed through different processes.

도 11d를 참조하면, 상기 칩 범프들(120) 상에 하부 반도체 칩들(115L)이 실장(mount)된다. 상기 하부 반도체 칩들(115L)은 플립 칩 설계를 가질 수 있으며 로직 소자일 수 있다. 상기 하부 연결부들(160)을 형성하는 공정과 상기 하부 반도체 칩들(115L)을 실장하는 공정의 순서는 바뀔 수 있다. 예를 들어, 상기 하부 연결부들(160)이 스크린 프린팅 기술 등을 이용하여 형성될 경우, 상기 하부 반도체 칩들(115L)을 실장하는 공정보다 먼저 수행될 수 있다. 그러나, 상기 하부 연결부들(160)이 솔더링 기술 등을 이용하여 형성될 경우, 상기 하부 반도체 칩들(115L)이 실장된 이후에 수행될 수도 있다.Referring to FIG. 11D, lower semiconductor chips 115L are mounted on the chip bumps 120. The lower semiconductor chips 115L may have a flip chip design and may be logic devices. The order of forming the lower connection parts 160 and the process of mounting the lower semiconductor chips 115L may be changed. For example, when the lower connection portions 160 are formed using a screen printing technique, the lower connection portions 160 may be performed before the process of mounting the lower semiconductor chips 115L. However, when the lower connectors 160 are formed using soldering technology, the lower semiconductor chips 115L may be performed after the lower semiconductor chips 115L are mounted.

도 11e를 참조하면, 상기 하부 반도체 칩들(115L) 상에 몰딩 제어 필름(135)이 형성된다. 상기 몰딩 제어 필름(135)은 상기 하부 반도체 칩들(115L)의 상부 표면에 밀착되도록 형성될 수 있다. 상기 몰딩 제어 필름(135)은 상기 하부 패키지 기판(110L)과의 사이에 공간을 확보할 수 있다. 부가하여, 상기 몰딩 제어 필름은 상기 하부 연결부들(160)의 표면과의 사이에도 공간을 확보할 수 있다. 상기 몰딩 제어 필름은 셀룰로오스, 아세테이트, 폴리 비닐, 폴리 우레탄 또는 그 이외의 다양한 재질의 테이프일 수 있다.Referring to FIG. 11E, a molding control film 135 is formed on the lower semiconductor chips 115L. The molding control film 135 may be formed to be in close contact with upper surfaces of the lower semiconductor chips 115L. The molding control film 135 may secure a space between the molding control film 135 and the lower package substrate 110L. In addition, the molding control film may secure a space even between surfaces of the lower connection parts 160. The molding control film may be a tape of various materials other than cellulose, acetate, polyvinyl, polyurethane, or the like.

도 11f를 참조하면, 상기 하부 패키지 기판(110L)과의 사이의 공간에 하부 몰딩재(130L)가 필링(filling)된다. 상기 하부 몰딩재(130L)는 상기 하부 연결부들(160)을 덮고, 상기 하부 반도체 칩(115L)의 측면을 감싸며 및 상기 몰딩 제어 필름(135)의 하부 영역을 채우며 형성될 수 있다. 상기 하부 몰딩재(130L)은 상기 칩 범프들(120)의 주위에만 형성될 수도 있다. 다른 말로, 상기 하부 패키지 기판(110L)과 상기 하부 반도체 칩들(115L)의 사이에만 필링될 수도 있다. 즉, 상기 하부 반도체 칩들(115L)의 측면은 공기 중에 노출될 수도 있다. 이 경우, 상기 하부 몰딩재(130L)는 절연성 접착제일 수 있다. 또는, 상기 하부 반도체 칩들(115L)의 아래쪽 측면은 상기 몰딩재에 감싸일 수 있고, 상기 하부 반도체 칩들(115L)의 위쪽 측면은 공기 중에 노출될 수 있다. 이때, 상기 몰딩재(130L)은 상기 하부 연결부들(160)의 표면을 덮을 수 있다. 다른 말로, 상기 몰딩재(130L)는 상기 하부 패키지 기판(110L)과의 사이의 공간에 반쯤 필링될 수 있다.Referring to FIG. 11F, the lower molding material 130L is filled in a space between the lower package substrate 110L. The lower molding material 130L may be formed to cover the lower connection portions 160, surround the side surface of the lower semiconductor chip 115L, and fill the lower region of the molding control film 135. The lower molding material 130L may be formed only around the chip bumps 120. In other words, it may be filled only between the lower package substrate 110L and the lower semiconductor chips 115L. That is, side surfaces of the lower semiconductor chips 115L may be exposed to air. In this case, the lower molding material 130L may be an insulating adhesive. Alternatively, lower side surfaces of the lower semiconductor chips 115L may be wrapped in the molding material, and upper side surfaces of the lower semiconductor chips 115L may be exposed to air. In this case, the molding material 130L may cover the surfaces of the lower connection parts 160. In other words, the molding material 130L may be half-filled in the space between the lower package substrate 110L.

도 11g를 참조하면, 상기 몰딩 제어 필름이 제거되고, 상기 하부 연결부들(160)의 표면을 노출시키는 레이저 드릴링 공정이 수행된다. 상기 레이저 드릴링 공정은 상기 하부 몰딩재(130L)를 선택적으로 제거하는 공정이며, 상기 하부 연결부들(160)의 표면의 전부 또는 일부를 노출시키는 오프닝들(O)을 형성하는 공정일 수 있다. 상기 하부 패키지 기판(110L)의 표면으로부터 상기 하부 연결부들(160)의 최상부 표면까지의 높이보다, 상기 하부 연결부들(160)의 최상부 표면으로부터 상기 몰딩재(130L)의 상부 표면까지의 높이가 더 크게 형성될 수 있다. 또는, 상기 하부 연결부들(160)의 체적보다 상기 오프닝들(O)의 공간이 더 크게 형성될 수 있다. 상기 오프닝들(O)을 비아 홀로 간주하면, 상기 비아 홀의 내부 공간이 상기 하부 연결부들(160)의 체적보다 더 크게 형성될 수 있다. 상기 크다는 의미는, 수직 높이, 수평 최대 폭, 또는 최대 지름 중 어느 하나를 의미할 수 있다.Referring to FIG. 11G, the molding control film is removed and a laser drilling process is performed to expose the surfaces of the lower connecting portions 160. The laser drilling process is a process of selectively removing the lower molding material 130L, and may be a process of forming openings O exposing all or a part of the surfaces of the lower connecting portions 160. The height from the top surface of the lower connecting portions 160 to the top surface of the molding material 130L is higher than the height from the surface of the lower package substrate 110L to the top surface of the lower connecting portions 160. It can be formed large. Alternatively, the openings O may have a larger space than the volumes of the lower connection parts 160. When the openings O are regarded as via holes, an inner space of the via holes may be formed larger than the volume of the lower connection parts 160. The large meaning may mean any one of a vertical height, a horizontal maximum width, and a maximum diameter.

도 11h를 참조하면, 상기 하부 패키지 기판(110L)의 아랫면에 솔더 볼들(125)이 형성된다. 상기 솔더 볼들(125)은 상기 칩 범프들(120)과 전기적으로 연결될 수 있다. 상기 솔더 볼들(125)은 솔더링 공정을 통해 형성될 수 있다. 상기 레이저 드릴링 공정과 상기 솔더 볼들(125)을 형성하는 공정의 순서는 바뀔 수 있다.Referring to FIG. 11H, solder balls 125 are formed on the bottom surface of the lower package substrate 110L. The solder balls 125 may be electrically connected to the chip bumps 120. The solder balls 125 may be formed through a soldering process. The order of the laser drilling process and the process of forming the solder balls 125 may be changed.

도 11i를 참조하면, 상기 하부 패키지 기판(110L) 및 상기 몰딩재(130L) 등이 각각 단일 하부 패키지(105L)로 분리된다. 상기 분리 공정은 쏘잉 공정, 드릴링 공정, 커팅 공정 등이 이용될 수 있다.Referring to FIG. 11I, the lower package substrate 110L, the molding material 130L, and the like are separated into a single lower package 105L. The separation process may be a sawing process, a drilling process, a cutting process and the like.

도 11j를 참조하면, 도 10e를 참조하여 도시된 상부 반도체 패키지(105U)의 상기 상부 연결부들(180)이 용기(t) 내의 솔더 용제(F, flux) 내에 담가 진다(dipped). 이 공정에서, 도면의 좌우 끝에서 보이듯이, 상기 용기(t)의 상면과 상기 상부 패키지 기판(110U)의 표면이 서로 맞닿거나 맞닿을 정도로 근접될 수 있다. 상기 용기(t)의 상면은 상기 상부 연결부들(180)이 플럭스에 담가지는 깊이를 결정하는 역할을 수행할 수 있다. 이때, 상기 상부 연결부들(180)이 충분히 클 경우, 상기 상부 연결부들(180)이 상기 용제(F) 내에 충분히 담그어질 수 있다. 또한, 상기 상부 연결부(180)가 크게 형성될수록, 상기 솔더 용제에 담가 지는 상기 상부 연결부들(180)의 표면적들이 평균화될 것이고, 그 표면적들은 상기 하부 연결부(160)와 물리적, 전기적으로 연결되기에 보다 적합할 것이기 때문이다. 상기 상부 연결부(180)의 크기 또는 표면적이라는 의미는 보다 구체적으로 상기 상부 연결부들(180)이 상기 상부 패키지 기판(110U)의 표면으로부터 돌출된 높이를 의미할 수 있다. 본 발명의 기술적 사상에 의하면, 상기 상부 연결부들(180)이 보다 크게 형성되는 것이 권장된다. 따라서, 본 발명의 기술적 사상은 물리적 및 전기적으로 보다 안정적인 연결 구조를 제공할 수 있다. 또한, 예를 들어, 상기 상부 패키지 기판(110U)이 미세하게 또는 눈에 띄게 휘어진(warped) 모양일 수 있다. 상기 상부 패키지 기판(110U)은 이상적으로는 평평해야 하나, 사실상 완전히 평탄하게 형성되기 어렵다. 이 경우, 상기 상부 연결부들(180)이 충분히 크게 형성되지 못하면, 플럭스 내에 담가지지 못하는 상기 상부 연결부들(180)이 발생할 수 있고, 또는 상기 상부 패키지 기판(110U)의 표면에 플럭스가 묻을 수도 있다. 그러므로, 본 발명의 기술적 사상에 따라, 상기 상부 연결부(180)가 충분히 크게 형성될 경우, 상기 상부 패키지 기판(110U)이 휘어짐에 따른 공정의 불안 요소가 충분히 해소될 수 있다.Referring to FIG. 11J, the upper connections 180 of the upper semiconductor package 105U illustrated with reference to FIG. 10E are dipped in the solder solvent F, flux in the container t. In this process, as shown in the left and right ends of the drawing, the upper surface of the container t and the surface of the upper package substrate 110U may be in close contact with or in contact with each other. The upper surface of the container t may serve to determine the depth of the upper connecting portions 180 in the flux. In this case, when the upper connecting portions 180 are sufficiently large, the upper connecting portions 180 may be sufficiently immersed in the solvent (F). In addition, as the upper connecting portion 180 is formed larger, the surface areas of the upper connecting portions 180 immersed in the solder solvent will be averaged, and the surface areas are physically and electrically connected to the lower connecting portions 160. Because it will be more suitable. The size or surface area of the upper connecting portion 180 may mean, more specifically, the height of the upper connecting portions 180 protruding from the surface of the upper package substrate 110U. According to the technical spirit of the present invention, it is recommended that the upper connecting portions 180 be formed larger. Therefore, the technical idea of the present invention can provide a more stable connection structure physically and electrically. Also, for example, the upper package substrate 110U may have a minute or noticeably warped shape. The upper package substrate 110U should ideally be flat, but it is difficult to form substantially flat. In this case, if the upper connecting portions 180 are not sufficiently large, the upper connecting portions 180 which cannot be immersed in the flux may occur, or the surface of the upper package substrate 110U may have flux. . Therefore, according to the technical concept of the present invention, when the upper connection portion 180 is sufficiently large, the anxiety factor of the process due to the bending of the upper package substrate 110U may be sufficiently resolved.

도 11k를 참조하면, 상기 상부 반도체 패키지(105U)와 상기 하부 반도체 패키지(105L)가 적층된다. 상기 상부 연결부들(180)의 표면에는 용제(F)가 충분히 묻은 상태이나, 도면이 복잡해지는 것을 피하기 위하여 생략되었다. 이 공정에서 상기 하부 연결부들(160)과 상기 상부 연결부들(180)이 상기 오프닝들(O) 내에서 가열 및/또는 압착되어 물리적/전기적으로 결합 및/또는 연결될 수 있다. 이 공정에서, 상기 하부 연결부들(160) 및 상기 상부 연결부들(180)이 결합 및/또는 연결된 모양은 본 명세서에서 이미 다양하게 설명되었다. 상기 결합된다는 것은 일체화된다는 것으로 이해될 수도 있다.Referring to FIG. 11K, the upper semiconductor package 105U and the lower semiconductor package 105L are stacked. The surface of the upper connection portion 180 is a state in which the solvent (F) is sufficiently buried, it has been omitted in order to avoid complicated drawings. In this process, the lower connectors 160 and the upper connectors 180 may be heated and / or compressed in the openings O to be physically and electrically coupled and / or connected. In this process, the shape of the lower connection portion 160 and the upper connection portion 180 is coupled and / or connected has already been described in various ways herein. It may be understood that the coupling is integral.

도 11l을 참조하면, 도 10f를 참조하여 도시된 상부 반도체 패키지(105U)의 상기 패키지 범프들(190)이 솔더 용제(F) 내에 담가 진다. 도 11i 및 그 설명들을 참조하여 보다 상세하게 이해될 수 있다. 이후의 공정은 도 11k를 참조하여 보다 상세하게 이해될 수 있다. 부가하여, 칩 연결부들을 포함하는 반도체 패키지 적층 구조들을 형성하는 방법들은 이상에서 설명된 반도체 패키지 적층 구조들을 형성하는 방법들을 참조하여 충분히 이해될 수 있을 것이다. 한편, 솔더링 공정에서, 솔더 물질은 표면 장력 때문에 구형으로 형성되려는 경향이 있다. 따라서, 본 명세서에서 구형 또는 반구형이라고 설명되거나, 도면에 구형 또는 반구형으로 도시될 경우, 그 구성 요소는 솔더링 공정을 이용하여 형성될 수 있다는 의미로 이해될 수 있다. 본 발명의 기술적 사상을 이해하기 쉽도록 하기 위하여, 각 구성 요소들은 실제 모양과 다르게 설명되거나 도시될 수 있다. 이외에, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 연구원은 상기 하부 연결부(160) 및 상기 상부 연결부(180)가 본 명세서에 첨부된 도면들 및 그 설명들로부터 다양한 모양으로 응용될 수 있다는 것을 충분히 예상할 수 있을 것이다.Referring to FIG. 11L, the package bumps 190 of the upper semiconductor package 105U illustrated with reference to FIG. 10F are immersed in the solder solvent F. Referring to FIG. It may be understood in more detail with reference to FIG. 11I and its descriptions. The subsequent process can be understood in more detail with reference to FIG. 11K. In addition, methods of forming semiconductor package stack structures including chip connections may be fully understood with reference to methods of forming semiconductor package stack structures described above. On the other hand, in the soldering process, the solder material tends to be spherical due to the surface tension. Thus, when described herein as spherical or hemispherical, or shown in the figure as spherical or hemispherical, it can be understood that the component can be formed using a soldering process. In order to facilitate understanding of the technical spirit of the present invention, each component may be described or illustrated differently from the actual shape. In addition, those skilled in the art to which the present invention pertains that the lower connector 160 and the upper connector 180 can be applied in various shapes from the drawings and descriptions attached to the present specification. You can expect enough.

도 12a 및 12b는 본 발명의 기술적 사상의 다양한 실시예들에 의한 반도체 패키지들의 적층 구조를 포함하는 반도체 모듈들을 개념적으로 도시한 도면들이다. 도 12a 및 12b를 참조하면, 반도체 모듈들(500a, 500b)은 모듈 보드(510a, 510b), 상기 모듈 보드(510a, 510b) 상에 실장된 다수 개의 반도체 소자들(520)을 포함하고, 상기 다수 개의 반도체 소자들(520) 중 적어도 하나는 본 발명의 기술적 사상에 의한 반도체 패키지들의 적층 구조들 중 하나를 포함한다. 상기 모듈 보드(510a, 510b)는 PCB일 수 있다. 상기 반도체 모듈(500a, 500b)은 상기 모듈 보드(510a, 510b)의 이 측면에 형성된 다수 개의 컨택 터미널들(530)을 포함할 수 있다. 상기 컨택 터미널들(530)은 상기 반도체 소자들(500a, 500b)과 각각 전기적으로 연결될 수 있다.12A and 12B are conceptual views illustrating semiconductor modules including a stacked structure of semiconductor packages according to various embodiments of the inventive concepts. 12A and 12B, the semiconductor modules 500a and 500b include module boards 510a and 510b and a plurality of semiconductor devices 520 mounted on the module boards 510a and 510b. At least one of the plurality of semiconductor devices 520 includes one of stacked structures of semiconductor packages according to the inventive concept. The module boards 510a and 510b may be PCBs. The semiconductor module 500a, 500b may include a plurality of contact terminals 530 formed on this side of the module board 510a, 510b. The contact terminals 530 may be electrically connected to the semiconductor devices 500a and 500b, respectively.

도 13은 본 발명의 기술적 사상의 다양한 실시예들에 의한 반도체 패키지들의 적층 구조를 포함하는 전자 시스템을 개념적으로 도시한 도면이다. 도 13을 참조하면, 전자 시스템(600)은 제어부(610, control unit), 입력부(620, input unit), 출력부(630, output unit), 및 저장부(640, storage unit)를 포함할 수 있다. 상기 제어부(610)는 상기 전자 시스템(600) 및 각 부분들을 총괄하여 제어할 수 있다. 상기 제어부(610)는 중앙 처리부 또는 중앙 제어부로 이해될 수 있으며, 본 발명의 기술적 사상에 의한 상기 반도체 모듈(500)을 포함할 수 있다. 또, 상기 제어부(610)는 본 발명의 기술적 사상에 의한 반도체 패키지들의 적층 구조를 포함할 수 있다. 상기 입력부(620)는 상기 제어부(610)로 전기적 명령 신호를 보낼 수 있다. 상기 입력부(620)는 키보드, 키패드, 마우스, 터치 패드, 스캐너 같은 이미지 인식기, 또는 다양한 입력 센서들일 수 있다. 상기 입력부(620)는 본 발명의 기술적 사상에 의한 반도체 패키지들의 적층 구조를 포함할 수 있다. 상기 출력부(630)는 상기 제어부(610)로부터 전기적 명령 신호를 받아 상기 전자 시스템(600)이 처리한 결과를 출력할 수 있다. 상기 출력부(630)는 모니터, 프린터, 빔 조사기, 또는 다양한 기계적 장치일 수 있다. 상기 출력부(630)는 본 발명의 기술적 사상에 의한 반도체 패키지들의 적층 구조를 포함할 수 있다. 상기 저장부(640)는 상기 제어부(610)가 처리할 전기적 신호 또는 처리한 전기적 신호를 임시적 또는 영구적으로 저장하기 위한 구성 요소일 수 있다. 상기 저장부(640)는 상기 제어부(610)와 물리적, 전기적으로 연결 또는 결합될 수 있다. 상기 저장부(640)는 반도체 메모리, 하드 디스크 같은 마그네틱 저장 장치, 컴팩트 디스크 같은 광학 저장 장치, 또는 기타 데이터 저장 기능을 갖는 서버일 수 있다. 또, 상기 저장부(640)는 본 발명의 기술적 사상에 의한 반도체 패키지들의 적층 구조를 포함할 수 있다. 상기 통신부(650)는 상기 제어부(610)로부터 전기적 명령 신호를 받아 다른 전자 시스템으로 전기적 신호를 보내거나 받을 수 있다. 상기 통신부(650)는 모뎀, 랜카드 같은 유선 송수신 장치, 와이브로 인터페이스 같은 무선 송수신 장치, 또는 적외선 포트 등일 수 있다. 또, 상기 통신부(650)는 본 발명의 기술적 사상에 의한 반도체 패키지들의 적층 구조를 포함할 수 있다. 본 발명의 기술적 사상에 의한 전자 시스템은 컴퓨터, 네트웍 서버, 네트워킹 프린터 또는 스캐너, 무선 컨트롤러, 이동 통신용 단말기, 교환기, 또는 기타 프로그램된 동작을 하는 전자 소자일 수 있다.FIG. 13 is a conceptual diagram illustrating an electronic system including a stacked structure of semiconductor packages according to various embodiments of the inventive concept. Referring to FIG. 13, the electronic system 600 may include a control unit 610, an input unit 620, an output unit 630, and a storage unit 640. have. The controller 610 may collectively control the electronic system 600 and the respective parts. The controller 610 may be understood as a central processor or a central controller, and may include the semiconductor module 500 according to the inventive concept. In addition, the controller 610 may include a stack structure of semiconductor packages according to the inventive concept. The input unit 620 may transmit an electrical command signal to the control unit 610. The input unit 620 may be an image recognizer such as a keyboard, a keypad, a mouse, a touch pad, a scanner, or various input sensors. The input unit 620 may include a stacked structure of semiconductor packages according to the inventive concept. The output unit 630 may receive an electric command signal from the controller 610 and output a result processed by the electronic system 600. The output unit 630 may be a monitor, a printer, a beam irradiator, or various mechanical devices. The output unit 630 may include a stacked structure of semiconductor packages according to the inventive concept. The storage unit 640 may be a component for temporarily or permanently storing the electrical signal to be processed by the controller 610 or the processed electrical signal. The storage unit 640 may be physically or electrically connected or coupled to the control unit 610. The storage unit 640 may be a semiconductor memory, a magnetic storage device such as a hard disk, an optical storage device such as a compact disk, or a server having other data storage functions. In addition, the storage unit 640 may include a stack structure of semiconductor packages according to the inventive concept. The communication unit 650 may receive or receive an electrical command signal from the control unit 610 and transmit or receive an electrical signal to another electronic system. The communication unit 650 may be a modem, a wired transceiver such as a LAN card, a wireless transceiver such as a WiBro interface, or an infrared port. In addition, the communication unit 650 may include a stack structure of semiconductor packages according to the inventive concept. The electronic system according to the technical spirit of the present invention may be a computer, a network server, a networking printer or scanner, a wireless controller, a mobile communication terminal, an exchanger, or an electronic device that performs other programmed operations.

그 외, 도면에 참조 부호가 표시되지 않았거나, 참조 부호만 표시된 구성 요소들은 본 명세서의 다른 도면들 및 그 설명들로부터 그 이름과 기능 등이 쉽게 이해될 수 있을 것이다.In addition, components having no reference numerals in the drawings or only the reference numerals may be easily understood from other drawings and descriptions thereof in the present specification.

이상 첨부된 도면을 참조하여 본 발명의 실시예들을 개념적으로 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해하여야 한다.While the embodiments of the present invention have been conceptually described with reference to the accompanying drawings, those skilled in the art to which the present invention pertains may be embodied in other specific forms without changing the technical spirit or essential features of the present invention. I can understand that you can. It is therefore to be understood that the above-described embodiments are illustrative in all aspects and not restrictive.

100, 200, 300: 반도체 패키지들의 적층 구조
105, 205, 305: 반도체 패키지
110, 210, 310: 패키지 기판
115, 215, 315: 반도체 칩
120, 220, 320: 칩 범프
121: 칩 범프 랜드
125, 225, 325: 솔더 볼
130, 230, 330: 몰딩재
135, 235, 335: 본딩 패드
140, 240, 340: 본딩 와이어
145, 245, 345: 와이어 패드
150, 250, 350: 패키지간 연결부
155, 255, 355: 상부 및 하부 랜드
160, 260, 360: 하부 연결부
165: 바닥 연결부 170: 중간 연결부
175: 중간 접착부 180: 상부 연결부
190: 패키지 범프 279: 재배선 구조
280: TSV 281: 칩 연결부
500: 반도체 모듈 510: 모듈 보드
520: 반도체 패키지 530: 컨택 터미널
600: 전자 시스템 610: 제어부
620: 입력부 630: 출력부
640: 저장부 650: 통신부100, 200, 300: stacked structure of semiconductor packages
105, 205, 305: semiconductor package
110, 210, 310: Package Board
115, 215, 315: semiconductor chips
120, 220, 320: chip bump
121: chip bump land
125, 225, 325: solder balls
130, 230, 330: molding material
135, 235, 335: bonding pads
140, 240, 340: bonding wires
145, 245, 345: wire pad
150, 250, 350: Inter-package connection
155, 255, 355: upper and lower lands
160, 260, 360: bottom connection
165: bottom connection 170: intermediate connection
175: intermediate bonding portion 180: upper connecting portion
190: package bump 279: redistribution structure
280: TSV 281: chip connection
500: semiconductor module 510: module board
520: semiconductor package 530: contact terminal
600: electronic system 610: control unit
620: input unit 630: output unit
640: storage unit 650: communication unit

Claims (10)

하부 패키지 기판, 및
상기 하부 패키지 기판의 상부 표면에 배치된 하부 반도체 칩을 포함하는 하부 반도체 패키지;
상부 패키지 기판, 및
상기 상부 패키지 기판의 상부 표면에 배치된 상부 반도체 칩을 포함하는 상부 반도체 패키지; 및
상기 하부 패키지 기판과 상기 상부 패키지 기판을 연결하는 패키지간 연결부를 포함하고,
상기 패키지간 연결부는,
상기 하부 패키지 기판의 상부 표면 상에 형성된 제1 수직 높이를 가진 하부 연결부; 및
상기 상부 패키지 기판의 하부 표면 상에 형성되고, 상기 제1 수직 높이보다 큰 제2 수직 높이를 가진 상부 연결부를 포함하는 반도체 패키지들의 적층 구조.A lower package substrate, and
A lower semiconductor package including a lower semiconductor chip disposed on an upper surface of the lower package substrate;
An upper package substrate, and
An upper semiconductor package including an upper semiconductor chip disposed on an upper surface of the upper package substrate; And
A connection between the package connecting the lower package substrate and the upper package substrate;
The connecting portion between the packages,
A lower connection portion having a first vertical height formed on an upper surface of the lower package substrate; And
And a top connection portion formed on a bottom surface of the top package substrate and having a second vertical height greater than the first vertical height. 제1항에 있어서,
상기 패키지간 연결부는,
상기 하부 연결부와 상기 상부 연결부의 경계부인 허리부를 포함하며,
상기 제1 수직 높이는 상기 하부 패키지 기판의 상부 표면으로부터 상기 허리부까지의 거리이고, 및
상기 제2 수직 높이는 상기 상부 패키지 기판의 하부 표면으로부터 상기 허리부까지의 거리인 반도체 패키지들의 적층 구조.The method of claim 1,
The connecting portion between the packages,
It includes a waist that is a boundary of the lower connecting portion and the upper connecting portion,
The first vertical height is a distance from an upper surface of the lower package substrate to the waist, and
And the second vertical height is a distance from a lower surface of the upper package substrate to the waist portion. 제1항에 있어서,
상기 하부 연결부는 제1 수평 최대 폭을 가지며, 상기 상부 연결부는 상기 제1 수평 최대 폭보다 더 큰 제2 수평 최대 폭을 갖는 반도체 패키지들의 적층 구조.The method of claim 1,
And the lower connection portion has a first horizontal maximum width, and the upper connection portion has a second horizontal maximum width greater than the first horizontal maximum width. 제1항에 있어서,
상기 상부 연결부의 반경 또는 곡률이 상기 하부 연결부의 반경 또는 곡률보다 더 큰 반도체 패키지들의 적층 구조.The method of claim 1,
A stack structure of semiconductor packages in which the radius or curvature of the upper connector is greater than the radius or curvature of the lower connector. 제1항에 있어서,
상기 하부 연결부는 구형 또는 반구형 모양이고, 측벽에 평탄한 부분을 포함하는 반도체 패키지들의 적층 구조.The method of claim 1,
And the lower connection portion is spherical or hemispherical in shape and includes a flat portion on the sidewall. 제1항에 있어서,
상기 하부 반도체 패키지는,
상기 하부 반도체 칩의 측면을 감싸고, 상기 하부 반도체 칩의 상부 표면을 노출시키는 하부 몰딩재를 더 포함하는 반도체 패키지들의 적층 구조.The method of claim 1,
The lower semiconductor package,
And a lower molding material surrounding a side surface of the lower semiconductor chip and exposing an upper surface of the lower semiconductor chip. 제1항에 있어서,
상기 상부 반도체 칩이 상기 하부 반도체 칩 보다 수평 폭이 넓은 반도체 패키지들의 적층 구조.The method of claim 1,
And a stack structure of semiconductor packages in which the upper semiconductor chip has a wider horizontal width than the lower semiconductor chip. 제1항에 있어서,
상기 하부 반도체 칩의 상부 표면에, 상기 하부 반도체 칩의 상부 표면 상에 형성된 제1 전도부들과 상기 상부 패키지 기판의 하부 표면 상에 형성된 제2 전도부들을 전기적으로 연결하는 칩 연결부들을 더 포함하는 반도체 패키지들의 적층 구조.The method of claim 1,
The semiconductor package further comprises a chip connection portion electrically connecting the first conductive portions formed on the upper surface of the lower semiconductor chip and the second conductive portions formed on the lower surface of the upper package substrate to an upper surface of the lower semiconductor chip. Lamination structure. 제1항에 있어서,
상기 하부 연결부는 메사형 모양인 반도체 패키지들의 적층 구조.The method of claim 1,
The bottom connection portion is a stacked structure of semiconductor packages having a mesa shape. 상부 패키지 기판, 및 상기 상부 패키지 기판의 상면에 상부 반도체 칩이 실장된 상부 반도체 패키지를 준비하고,
하부 패키지 기판, 및 상기 하부 패키지 기판의 상면에 하부 반도체 칩이 실장된 하부 반도체 패키지를 준비하고, 및
상기 상부 반도체 패키지 및 상기 하부 반도체 패키지를 전기적으로 연결하는 패키지간 연결부를 형성하는 것을 포함하고,
상기 패키지간 연결부를 형성하는 것은,
상기 하부 패키지 기판의 상면에 제1 수직 높이를 가진 하부 연결부를 형성하고,
상기 상부 패키지 기판의 하면에 상기 제1 수직 높이 보다 큰 제2 수직 높이를 가진 상부 연결부를 형성하고, 및
상기 하부 연결부와 상기 상부 연결부를 연결하는 것을 포함하는 반도체 패키지들의 적층 구조의 형성 방법.Preparing an upper package substrate and an upper semiconductor package on which an upper semiconductor chip is mounted on an upper surface of the upper package substrate;
Preparing a lower package substrate and a lower semiconductor package on which a lower semiconductor chip is mounted on an upper surface of the lower package substrate, and
Forming an interconnection package to electrically connect the upper semiconductor package and the lower semiconductor package;
Forming the connection between the package,
Forming a lower connection portion having a first vertical height on an upper surface of the lower package substrate,
Forming an upper connection portion having a second vertical height greater than the first vertical height on a lower surface of the upper package substrate, and
Forming a stack structure of semiconductor packages including connecting the lower connection portion and the upper connection portion.
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