KR20110040238A

KR20110040238A - Receiver control circuit

Info

Publication number: KR20110040238A
Application number: KR1020090097424A
Authority: KR
Inventors: 송희웅; 황태진; 이지왕
Original assignee: 주식회사 하이닉스반도체
Priority date: 2009-10-13
Filing date: 2009-10-13
Publication date: 2011-04-20

Abstract

PURPOSE: A receiver control circuit is provided to reduce power consumption by selectively controlling the operation of an equalizer. CONSTITUTION: A frequency detecting unit detects whether a system operation clock is higher than a specific frequency. A sense amplification unit comprises an equalizing part and amplifies an input signal. The equalizing part is turned on/off according to an enable signal. The enable signal is generated from the frequency detecting unit. A latch unit latches the output signal of the sense amplification unit. The sense amplification unit comprises a driving part, a signal input part, an amplifier, and an equalizing part. The driving part drives the sense amplifier. The signal input part has a variable current in response to a data input signal. The amplifier amplifies inputted data. The equalizing part controls the receive sensitivity of the input signal.

Description

Receive control circuit {RECEIVER CONTROL CIRCUIT}

본 발명은 수신제어회로에 관한 것으로, 더욱 상세하게는 수신장치 내 이용되어지는 이퀄라이저(EQUALIZER}를 제어하는 수신제어회로에 관한 것이다.The present invention relates to a reception control circuit, and more particularly, to a reception control circuit for controlling an equalizer (EQUALIZER) used in the reception device.

일반적인 반도체 메모리 장치의 수신회로는 입력 데이터를 증폭하는 센스 앰프(Sense Amplifier)와 증폭된 데이터가 풀 스윙(Full Swing)하게 만드는 래치부로 구성되며, 상기 수신회로는 입력 데이터가 출력단으로 전달될 때 전압 스윙을 크게 하여 데이터를 증폭하기 위해 사용된다. A receiving circuit of a general semiconductor memory device includes a sense amplifier for amplifying input data and a latch part for making the amplified data full swing. The receiving circuit includes a voltage when the input data is transferred to an output terminal. It is used to amplify the data by making the swing larger.

그리고 최근 집적회로 시스템의 전송 속도가 점점 높아지면서 고속신호를 전달받는 수신회로의 설계 마진(MARGIN)은 점점 줄어들고 있다. 이러한 설계 마진 감소의 주요 원인 중 하나가 고속신호 전달과정에서 주파수가 높아짐에 따라 신호의 손실이 더 많이 생기기 때문이다. 따라서 이러한 손실을 보상해주기 위해서 이퀄라이저가 수신회로에 더 포함되어 이용되고 있다.In recent years, as the transmission speed of an integrated circuit system increases, a design margin (MARGIN) of a receiving circuit receiving a high speed signal is decreasing. One of the main reasons for this design margin reduction is that the higher the frequency, the higher the signal loss. Therefore, an equalizer is further included in the receiving circuit to compensate for such a loss.

그러나 상기 이퀄라이저가 수신회로가 추가됨으로 인하여 소모전력이 많아지 는 문제점이 발생된다. 특히, 수신회로 내에서 이퀄라이저는 항시 필요로 하는 것이 아니다. 예를 들면, 입력신호 자체의 수신감도만으로 충분한 저주파수대에서는 이퀄라이저의 동작을 필요로 하지 않는다. However, there is a problem in that the power consumption increases because the equalizer is added to the receiving circuit. In particular, an equalizer is not always necessary in the receiving circuit. For example, it does not require the operation of the equalizer at low frequencies where the sensitivity of the input signal itself is sufficient.

그러나 종래 수신회로에서는 시스템의 동작주파수와 무관하게 구비되고 있는 이퀄라이저를 항시 동작상태로 제어하기 때문에, 불필요한 전력소모가 발생하는 문제점이 있다.However, in the conventional receiving circuit, since the equalizer, which is provided regardless of the operating frequency of the system, is always controlled in the operating state, unnecessary power consumption occurs.

따라서 본 발명은 상기 문제점을 해결하기 위한 것으로, 수신회로에 이용되어지는 이퀄라이저의 동작을 선택적으로 제어하여, 소비전력을 절감시킬 수 있는 수신제어회로를 제공함에 그 목적이 있다.Accordingly, an object of the present invention is to provide a reception control circuit capable of reducing power consumption by selectively controlling the operation of an equalizer used in a reception circuit.

본 발명의 다른 목적은 센스 증폭기 및 반도체장치 내에서 이용되어지는 수신장치의 이퀄라이저의 동작을 주파수에 따라서 선택적으로 제어할 수 있는 수신제어회로를 제공함에 있다.Another object of the present invention is to provide a reception control circuit which can selectively control the operation of an equalizer of a reception device used in a sense amplifier and a semiconductor device according to a frequency.

상기 목적을 달성하기 위한 본 발명에 따른 수신제어회로는, 시스템 동작클럭이 특정주파수 보다 높은지를 검출하는 주파수검출수단; 상기 주파수검출수단에서 발생하는 인에이블신호에 의해서 온/오프 동작하는 이퀄라이징부를 포함하고, 입력신호를 증폭하는 센스 증폭수단; 상기 센스 증폭수단 출력 신호를 래치하는 래치수단을 포함하는 것을 특징으로 한다.A reception control circuit according to the present invention for achieving the above object comprises: frequency detecting means for detecting whether a system operation clock is higher than a specific frequency; A sense amplification means for amplifying an input signal, comprising an equalizing unit which is turned on / off by an enable signal generated by the frequency detection means; And latch means for latching the sense amplifying means output signal.

본 발명은 센스 앰프의 이퀄라이징부를 온/오프 제어하여, 상기 이퀄라이징부의 제어에 따라 수신 감도를 조절하므로서, 고주파수대에서 보다 명확한 수신신호를 얻을 수 있는 것이 가능한 효과를 얻는다. 또한 본 발명은 이퀄라이징부의 제어를 필요로 하지 않는 저주파수대에서는 이퀄라이징부의 동작을 오프시키므로서 불필요한 전력 소모를 방지하는 효과를 얻는다. According to the present invention, the equalization part of the sense amplifier is controlled on / off, and the reception sensitivity is adjusted according to the control of the equalizing part, thereby obtaining an effect that a more clearly received signal can be obtained at a high frequency band. In addition, the present invention achieves the effect of preventing unnecessary power consumption by turning off the operation of the equalizing unit in a low frequency band that does not require the control of the equalizing unit.

이하 첨부한 도면을 참조하여 본 발명의 일 실시예에 따른 수신제어회로에 대해서 자세하게 살펴보기로 한다.Hereinafter, a reception control circuit according to an embodiment of the present invention will be described in detail with reference to the accompanying drawings.

도 1은 본 발명의 일 실시예에 따른 반도체 메모리장치의 수신제어회로의 구성도를 도시하고 있다.1 is a block diagram of a reception control circuit of a semiconductor memory device according to an embodiment of the present invention.

본 발명에 따른 반도체 메모리장치의 수신회로는, 센스 앰프(25 ; sense amp)와 래치부(27 ; SR latch)로 구성된다. 상기 센스 앰프(25)에는 입력신호(IN)와 기준신호(VREF) 그리고 클럭신호(CLK)가 입력된다. 즉, 상기 센스 앰프(25)는 입력신호를 기준신호와 비교하여 그 차신호를 발생한다.The receiving circuit of the semiconductor memory device according to the present invention comprises a sense amplifier 25 (sense amp) and a latch portion 27 (SR latch). The input signal IN, the reference signal VREF, and the clock signal CLK are input to the sense amplifier 25. That is, the sense amplifier 25 compares an input signal with a reference signal and generates the difference signal.

또한 본 발명은 도시하지는 않고 있지만 상기 센스 앰프(25)는 내부에 고주파수 동작시 신호 손실을 보상하기 위한 이퀄라이저를 포함하고 있다. 그리고 상기 이퀄라이저는 외부에서 입력되는 인에이블신호에 의해서 온/오프 동작이 가능하도록 구성되어진다. 상기 이퀄라이저의 온/오프 동작은 도 2에서 자세하게 설명하기로 한다.In addition, although not shown, the sense amplifier 25 includes an equalizer for compensating for signal loss during high frequency operation. The equalizer is configured to enable on / off operation by an enable signal input from an external device. On / off operation of the equalizer will be described in detail with reference to FIG. 2.

그리고 본 발명은 상기 센스 앰프(25) 내부의 이퀄라이저의 온/오프 동작을 조절하기 위하여, 동작 주파수를 검출하기 위한 주파수 검출부(10 : PFD : PHASE FREQUENCY DETECTOR)를 더 포함한다. 상기 주파수 검출부(10)는, 이퀄라이저의 사 용없이도 수신회로의 동작에 문제가 되지 않는 주파수를 기준클럭(REF.CLK)으로 설정한다. In addition, the present invention further includes a frequency detector 10 (PFD: PHASE FREQUENCY DETECTOR) for detecting an operating frequency in order to adjust the on / off operation of the equalizer in the sense amplifier 25. The frequency detector 10 sets the reference clock (REF. CLK) to a frequency that does not cause a problem in the operation of the receiving circuit without using an equalizer.

즉, 수신회로에서 이퀄라이저의 동작을 필요로 하는 경우는, 고주파수에서이다. 이것은 시스템의 전송속도가 높아지면서 고주파수(HIGH FREQUENCY)에서 수신신호의 손실이 많이 발생하기 때문에, 고주파수대에서만 이퀄라이저의 동작을 필요로 한다. 그리고 저 주파수(LOW FREQUENCY)에서 동작할 때는 이퀄라이저의 동작을 필요로 하지 않으므로, 이퀄라이저의 동작을 필요로 하지 않는 주파수를 기준 클럭으로 설정한다. 따라서 상기 주파수 검출부(10)는 설정된 기준클럭과, 시스템의 동작 클럭(CK)을 비교하여, 수신회로의 이퀄라이저의 동작을 온/오프 제어한다.In other words, when the receiving circuit requires the operation of the equalizer, it is at a high frequency. This requires the operation of the equalizer only in the high frequency bands because the transmission speed of the system increases the loss of the received signal at high frequency (HIGH FREQUENCY). Since the operation of the low frequency (LOW FREQUENCY) does not require the operation of the equalizer, the frequency that does not require the operation of the equalizer is set as the reference clock. Accordingly, the frequency detector 10 compares the set reference clock with the operation clock CK of the system, and controls the operation of the equalizer of the receiving circuit on / off.

따라서 상기 구성에 따르면 본 발명은 센스 앰프(25)에서 입력신호와 기준신호와의 차신호를 증폭하여 출력하고, 상기 센스 앰프(25)에서 증폭되어 출력되는 신호가 래치부(27)에 래치된다. 상기 래치부(27)는 상기 센스 앰프(25)에서 출력되는 업출력신호(OUT) 및 다운 출력신호(OUTB)를 래치하여 출력데이터(RXDATA)를 출력한다.Therefore, according to the above configuration, the present invention amplifies and outputs the difference signal between the input signal and the reference signal in the sense amplifier 25, and the signal amplified and output from the sense amplifier 25 is latched in the latch unit 27. . The latch unit 27 latches an up output signal OUT and a down output signal OUTB output from the sense amplifier 25 and outputs output data RXDATA.

상기와 같이 센스 앰프(25)에서 신호 증폭이 이루어지는 가운데, 주파수 검출부(10)는 시스템 동작 클럭신호(CK)와 기준 클럭신호(REFCLK)를 비교하여 센스 앰프(25) 내 이퀄라이저의 동작을 제어하게 된다.While the signal amplification is performed in the sense amplifier 25 as described above, the frequency detector 10 compares the system operation clock signal CK and the reference clock signal REFCLK to control the operation of the equalizer in the sense amplifier 25. do.

도 2는 본 발명의 일 실시예에 따른 센스앰프(25)의 상세 구성도를 도시하고 있다.2 shows a detailed configuration of the sense amplifier 25 according to an embodiment of the present invention.

상기 센스 앰프는, 클럭신호(clk)에 응답하여 상기 센스 앰프를 구동시키는 구동부와, 입력신호(IN)와 기준신호(VREF)에 응답하여 전류 변화량을 가지는 신호 입력부, 그리고 상기 신호 입력부의 전류 변화에 응답하여 상기 입력된 데이터를 증폭하는 증폭부의 구성으로 이루어진다. 또한 본 발명의 센스 앰프(25)는, 입력신호의 이퀄라이저를 보상해주기 위한 이퀄라이징부를 포함한다.The sense amplifier may include a driver for driving the sense amplifier in response to a clock signal clk, a signal input unit having a current change amount in response to an input signal IN and a reference signal VREF, and a current change of the signal input unit. Amplifying section configured to amplify the input data in response. In addition, the sense amplifier 25 of the present invention includes an equalizing unit for compensating the equalizer of the input signal.

상기 구동부는, 게이트단이 상기 클럭신호(clk)를 입력받고 소스단이 외부전압(VDD)을 인가받으며 드레인단이 제 1 노드(C)에 연결된 PMOS 트랜지스터(P1)와, 게이트단이 클럭신호(clk)를 입력받고 소스 단이 상기 외부전압(VDD)을 인가받으며 드레인단이 제 2 노드(D)에 연결된 PMOS 트랜지스터(P5), 게이트단으로 클럭신호(clk)를 입력받고 소스단과 드레인단이 각각 제 1,2 노드(C,D)에 연결된 PMOS 트랜지스터(P3) 및 게이트 단이 상기 클럭신호를 입력받고 소스단이 접지전압에 연결되고 드레인단이 제 3 노드(W)에 연결된 NMOS 트랜지스터(M5)로 구성된다.The driving unit may include a PMOS transistor P1 having a gate terminal supplied with the clock signal clk, a source terminal receiving an external voltage VDD, and a drain terminal connected to the first node C, and a gate terminal having a clock signal. The clock signal clk is input to the PMOS transistor P5 and the gate terminal of which the clk is input, the source terminal is applied the external voltage VDD, and the drain terminal is connected to the second node D. The source terminal and the drain terminal The PMOS transistor P3 and the gate terminal connected to the first and second nodes C and D respectively receive the clock signal, the source terminal is connected to the ground voltage, and the drain terminal is connected to the third node W. It consists of M5.

상기 신호입력부는, 게이트단으로 기준전압(VREF)를 입력하고 드레인 단이 제 4 노드(SB)에 연결되며 소스 단이 상기 제 3 노드(W)에 연결되는 NMOS 트랜지스터(M1)와, 게이트 단으로 신호(IN)를 입력하고 드레인 단이 제 5 노드(S)에 연결되며 소스 단이 상기 제 3 노드(W)에 연결되는 NMOS 트랜지스터(M2)로 구성된다.The signal input unit is configured to input a reference voltage VREF to a gate terminal, a drain terminal of which is connected to a fourth node SB, and a source terminal of which is connected to the third node W, and a gate terminal. The signal IN is input, and the drain terminal is connected to the fifth node S, and the source terminal is composed of an NMOS transistor M2 connected to the third node W.

상기 증폭부는, 소스단이 상기 외부 전압(VDD)을 인가받고 드레인단이 상기 제 1 노드(C)에 연결되는 PMOS 트랜지스터(P2), 드레인단이 상기 제 1 노드(C)에 연결되고 소스단이 상기 제 4 노드(SB)에 연결되며 게이트단이 상기 제 2 노드(D)에 연결되는 NMOS 트랜지스터(M3), 소스단이 상기 외부 전압(VDD)을 인가받고 드레인단이 상기 제 2 노드(D)에 연결되며 게이트 단이 상기 제 1 노드(C)에 연결되는 PMOS 트랜지스터(P4), 드레인 단이 상기 제 2 노드(D)에 연결되고 소스단이 제 5 노드(S)에 연결되며 게이트단이 상기 제 1 노드(C)에 연결되는 NMOS 트랜지스터(M4)를 포함한다.The amplifier includes a PMOS transistor P2 having a source terminal applied with the external voltage VDD and a drain terminal connected to the first node C, and a drain terminal connected to the first node C and a source terminal connected to the first node C. An NMOS transistor M3 connected to the fourth node SB, a gate terminal of which is connected to the second node D, a source terminal of which is applied with the external voltage VDD, and a drain terminal of the NMOS transistor M3. A PMOS transistor P4 connected to D), a gate terminal connected to the first node C, a drain terminal connected to the second node D, a source terminal connected to a fifth node S, and a gate A stage includes an NMOS transistor M4 connected to the first node C.

그리고 반도체 메모리장치의 수신회로를 구성하는 래치부의 상세 구성은 도시하지 않고 있지만, 상기 센스 앰프의 제 1,2 노드(C,D)에서 출력되는 업 출력신호(SA_OUT)와 다운 출력신호(SA_OUTB)를 풀 스윙하게 하여 출력데이터(RXDATA)를 출력한다.Although the detailed configuration of the latch unit constituting the receiving circuit of the semiconductor memory device is not shown, the up output signal SA_OUT and the down output signal SA_OUTB output from the first and second nodes C and D of the sense amplifier are not shown. To full swing to output the output data (RXDATA).

또한, 본 발명의 반도체 메모리장치의 수신회로를 구성하는 센스 앰프에는, 수신회로의 수신감도를 조절하기 위하여 이퀄라이징부가 연결되고 있다. 상기 이퀄라이징부는 도 2에 도시하고 있는 바와 같이, 센스 앰프의 제 4,5 노드(SB,S)에 연결되는 트랜지스터에 의해서 온/오프 동작을 제어하고 있다. 즉, 상기 제 4 노드(SB)에 드레인단이 연결되고, 소스단은 노드(B)에 연결되며, 게이트단으로 이퀄라이징신호(EQINB)를 입력하는 NMOS 트랜지스터(S1)와, 상기 제 5 노드(S)에 드레인단이 연결되고, 소스단은 노드(B)에 연결되며, 게이트단으로 이퀄라이징신호(EQIN)를 입력하는 NMOS 트랜지스터(S2)와, 상기 노드(B)에 드레인단을 연결하 고, 게이트단으로 클럭신호(clk)를 입력하며, 소스단이 NMOS 트랜지스터(M8)을 통해 소스전압에 연결된 NMOS 트랜지스터(M7)로 구성된다. 그리고 상기 NMOS 트랜지스터(M8)는, 이퀄라이징파워신호(EQPWDNB)에 의해서 인에이블되도록 구성된다.In addition, an equalizing unit is connected to the sense amplifier constituting the receiving circuit of the semiconductor memory device of the present invention in order to adjust the receiving sensitivity of the receiving circuit. As shown in FIG. 2, the equalizing unit controls the on / off operation by transistors connected to the fourth and fifth nodes SB and S of the sense amplifier. That is, a drain terminal is connected to the fourth node SB, a source terminal is connected to the node B, an NMOS transistor S1 for inputting an equalizing signal EQINB to a gate terminal, and the fifth node (B). The drain terminal is connected to S), the source terminal is connected to the node B, the NMOS transistor S2 for inputting the equalizing signal EQIN to the gate terminal, and the drain terminal is connected to the node B. The clock signal clk is input to the gate terminal, and the source terminal is configured of the NMOS transistor M7 connected to the source voltage through the NMOS transistor M8. The NMOS transistor M8 is configured to be enabled by an equalizing power signal EQPWDNB.

상기와 같이 구성되는 본 발명의 반도체 메모리장치의 수신회로는, 구동부를 구성하는 PMOS 트랜지스터(P1,P3,P5) 그리고 NMOS 트랜지스터(M5)에 클럭신호가 인가되어 센스 앰프를 활성화상태로 제어한다. 이와 같이 센스 앰프가 활성화된 상태에서 신호입력부를 구성하는 NMOS 트랜지스터(M1,M2)에 입력되는 입력신호(VREF,IN)에 응답하여 제 4,5 노드(SB,S)에서 전위 변화가 발생한다. 이렇게 발생된 전위 변화를 이용하여 센스 앰프의 증폭부는 상기 입력신호를 증폭하고, 상기 센스 앰프의 제 1,2 노드(C,D)에서 각각 업 출력신호(OUT)와 다운 출력신호(OUTB)가 출력한다.In the receiving circuit of the semiconductor memory device of the present invention configured as described above, clock signals are applied to the PMOS transistors P1, P3, P5 and the NMOS transistor M5 constituting the driving unit to control the sense amplifier in an activated state. As described above, the potential change occurs at the fourth and fifth nodes SB and S in response to the input signals VREF and IN input to the NMOS transistors M1 and M2 constituting the signal input unit while the sense amplifier is activated. . The amplification unit of the sense amplifier amplifies the input signal by using the generated potential change, and the up output signal OUT and the down output signal OUTB are respectively generated at the first and second nodes C and D of the sense amplifier. Output

이와 같이 센스 앰프에서 입력데이터를 증폭시에, 입력신호에 대한 수신감도를 조절하기 위한 이퀄라이징 제어를 선택적으로 제어하는 것이 가능하다. 상기와 같이 구성되는 센스 앰프(25)의 이퀄라이징 제어과정은 다음과 같다.In this way, when amplifying the input data in the sense amplifier, it is possible to selectively control the equalizing control for adjusting the reception sensitivity with respect to the input signal. The equalizing control process of the sense amplifier 25 configured as described above is as follows.

클럭신호가 로우상태일 때, 클럭신호를 입력으로 받는 PMOS 트랜지스터(P1,P3,P5)는 턴-온 상태, NMOS 트랜지스터(M5)는 턴-오프 상태를 갖는다. 이때 제 1,2 노드(C,D)에 연결되는 출력단(SA_OUTP,SA_OUTN)은 프리 차징(pre-charging)된다.When the clock signal is low, the PMOS transistors P1, P3, and P5 that receive the clock signal are turned on and the NMOS transistor M5 is turned off. At this time, the output terminals SA_OUTP and SA_OUTN connected to the first and second nodes C and D are precharged.

그리고 클럭신호가 하이상태가 되면, 클럭신호를 입력으로 받는 PMOS 트랜지 스터(P1,P3,P5)는 턴-오프 상태, NMOS 트랜지스터(M5)는 턴-온 상태를 갖는다. 이때 신호입력부의 NMOS 트랜지스터(M1,M2)로 입력되는 입력신호(IN)는 증폭부에서 증폭되어 CMOS 레벨의 출력을 발생한다. When the clock signal becomes high, the PMOS transistors P1, P3, and P5 that receive the clock signal are turned off and the NMOS transistor M5 is turned on. At this time, the input signal IN input to the NMOS transistors M1 and M2 of the signal input unit is amplified by the amplifier to generate a CMOS level output.

한편, 이퀄라이징부의 동작여하에 의해서 상기 출력되는 신호의 레벨이 조절된다. 보다 상세히 설명하면, 이퀄라이징 인에이블신호(EQPWDNB)에 의해서 NMOS 트랜지스터(M8)가 턴-온 상태가 되면, 이퀄라이징부는 인에이블상태가 된다. 여기서 상기 이퀄라이징 인에이블신호는, 주파수 검출부(10)에서 기준값과의 비교에 의해서 시스템 동작 클럭(CK)이 고주파수대라고 판단될 때, 하이레벨상태인 인에이블신호가 발생된다.On the other hand, the level of the output signal is adjusted by the operation of the equalizing unit. In more detail, when the NMOS transistor M8 is turned on by the equalizing enable signal EQPWDNB, the equalizing portion is enabled. Here, the equalizing enable signal is generated in the high level when the frequency detection unit 10 determines that the system operation clock CK is a high frequency band by comparison with a reference value.

그리고 외부에서 이퀄라이징 입력신호(EQINB,EQIN)가 입력되면, NMOS 트랜지스터(S1,S2)가 동작된다. 즉, 이퀄라이징 입력신호에 의해서 이퀄라이징부를 구성하는 NMOS 트랜지스터(S1,S2)의 턴-온 저항이 다르게 조절되고, 이렇게 조절된 턴-온 저항치가 제 4,5 노드(SB,S)의 전압을 제어하게 된다. 따라서 상기와 같은 이퀄라이징회로에 의해서 센스 앰프의 제 4,5 노드(SB,S)의 전압이 조절된 상태에서, 센스 앰프에서 신호 증폭이 이루어지면, 원하는 출력신호가 얻어지게 된다.When the equalizing input signals EQINB and EQIN are input from the outside, the NMOS transistors S1 and S2 are operated. That is, the turn-on resistance of the NMOS transistors S1 and S2 constituting the equalizing unit is controlled differently by the equalizing input signal, and the adjusted turn-on resistance controls the voltages of the fourth and fifth nodes SB and S. Done. Therefore, when the signal amplification is performed in the sense amplifier while the voltages of the fourth and fifth nodes SB and S of the sense amplifier are adjusted by the equalizing circuit as described above, a desired output signal is obtained.

일 예로 이퀄라이징신호(EQIN)에 의해서 NMOS 트랜지스터(S2)가 턴-온되면, 제 5 노드(S)의 전위가 떨어지고, 따라서 입력신호(IN)에 대한 증폭기의 응답능력이 보다 더 명확해지는 효과를 얻게 된다. 반대로 이퀄라이징신호(EQINB)에 의해서 NMOS 트랜지스터(SB)가 턴-온되면, 제 4 노드(SB)의 전위가 떨어지고, 따라서 기준전압(VREF)에 대한 증폭기의 응답능력이 더 명확해진다.As an example, when the NMOS transistor S2 is turned on by the equalizing signal EQIN, the potential of the fifth node S drops, and thus the amplifier's response ability to the input signal IN becomes more apparent. You get On the contrary, when the NMOS transistor SB is turned on by the equalizing signal EQINB, the potential of the fourth node SB drops, and thus the response capability of the amplifier to the reference voltage VREF becomes clear.

한편, 주파수 검출기(10)의 출력신호(EQPWDNB)가 디스에이블상태로 전환되면(시스템 주파수가 기준값보다 낮은 상태로서 저주파수대 일 때), 이퀄라이징부의 NMOS 트랜지스터(M8)가 턴-오프 상태로 전환된다. 이 동작으로 이퀄라이징부의 동작은 차단된 상태가 된다. 이후 증폭기의 동작은, 입력신호(IN)와 기준전압(VREF)과의 차를 소스로 이용한 동작이 이루어지고, 이퀄라이징부의 동작에 의한 영향이 배제된다.On the other hand, when the output signal EQPWDNB of the frequency detector 10 is switched to the disabled state (when the system frequency is lower than the reference value and is in the low frequency band), the NMOS transistor M8 of the equalizing unit is switched to the turn-off state. . By this operation, the operation of the equalizing unit is cut off. Thereafter, the operation of the amplifier is performed using the difference between the input signal IN and the reference voltage VREF as a source, and the influence of the equalizing unit is excluded.

따라서 본 발명은 상기와 같은 과정으로 센스 앰프(25)의 이퀄라이징부를 온/오프 제어하여, 상기 이퀄라이징부의 제어에 따라 수신 감도(Sensitivity)를 조절할 수 있다. 즉, 이퀄라이징신호에 따라서 센스 앰프(25)의 노드(S,SB) 전압을 결정하는 것이 가능해진다. Accordingly, the present invention can control the equalizing part of the sense amplifier 25 on / off by the above-described process, thereby adjusting the reception sensitivity according to the control of the equalizing part. In other words, it is possible to determine the node S and SB voltages of the sense amplifier 25 in accordance with the equalizing signal.

이상 전술한 본 발명의 바람직한 실시예는, 예시의 목적을 위해 개시된 것으로, 센스 증폭기 및 수신회로의 이퀄라이징을 제어하는 경우에 적용될 수 있다. 따라서 본 발명은 당업자라면 이하 첨부된 특허청구범위에 개시된 본 발명의 기술적 사상과 그 기술적 범위 내에서 또 다른 다양한 실시예들을 개량, 변경, 대체 또는 부가 등이 가능할 것이다.The above-described preferred embodiment of the present invention is disclosed for the purpose of illustration, and may be applied to controlling equalization of the sense amplifier and the receiving circuit. Therefore, those skilled in the art will be able to improve, change, substitute or add other embodiments within the technical spirit and scope of the present invention disclosed in the appended claims.

도 1은 본 발명의 실시예에 따른 수신제어회로의 구성도,1 is a block diagram of a reception control circuit according to an embodiment of the present invention;

도 2는 본 발명에 따른 반도체메모리장치의 수신제어회로의 상세 구성도.2 is a detailed block diagram of a reception control circuit of a semiconductor memory device according to the present invention;

* 도면의 주요 부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings

10 : 주파수 검출기 20 : 수신회로10: frequency detector 20: receiving circuit

25 : 센스 증폭기 27 : 래치부25 sense amplifier 27 latch portion

Claims

Frequency detecting means for detecting whether a system operation clock is higher than a specific frequency;

A sense amplification means for amplifying an input signal, comprising an equalizing unit which is turned on / off by an enable signal generated by the frequency detection means;

And latch means for latching the sense amplifying means output signal.

The method of claim 1,

The sense amplifying means includes a driver for driving a sense amplifier in response to a clock signal;

A signal input unit having a current change amount in response to the data input signal;

An amplifier for amplifying the input data in response to a change in current of the signal input unit;

And an equalizing unit which is turned on when the enable signal is generated by the frequency detecting unit, and adjusts a reception sensitivity of the input signal of the signal input unit.

The method of claim 2,

The equalizing unit may include: an equalizing signal input unit configured to input an equalizing signal and adjust a current of the signal input unit;

And an enable unit which is enabled by an enable signal generated by the frequency detection unit and controls the operation of the signal input unit.

The method of claim 1,

And the frequency detecting means compares a system operation clock signal with a reference clock signal and generates an enable signal when the system operation clock signal is higher than the reference clock signal.

The method of claim 1,

And said sense amplifying means is used in a semiconductor memory device.