KR20100053795A - Method of manufacturing a memory unit - Google Patents

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KR20100053795A
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guide pattern
electrodes
substrate
forming
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이문숙
조병옥
정석우
타카히로 야스에
전상훈
조은희
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삼성전자주식회사
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Abstract

PURPOSE: A method for manufacturing a memory unit is provided to arrange precisely integrated nano-wires on a substrate using guide patterns of a micro-structure as a molding layer. CONSTITUTION: A first electrode layer is formed on an acceptor substrate(100). A micro-structure includes first guide patterns and a second guide patterns on the first electrode layer. First nano-wires(204) are formed on a donor substrate. The first nano-wires are attached on the upper side of the first electrode layer and the second guide patterns. A part of the first electrode layer is removed in order to form first electrodes(120) on the lower side of the first nano-wires. An insulation layer for filling space between the first electrodes and the first nano-wires is formed on the acceptor substrate. Second electrodes are formed on the first nano-wires and the insulation layer.

Description

메모리 유닛의 제조 방법{Method of manufacturing a memory unit}Method of manufacturing a memory unit

본 발명은 메모리 유닛의 제조 방법에 관한 것이다. 보다 상세하게는, 본 발명은 나노 와이어를 포함하는 메모리 유닛의 제조 방법에 관한 것이다.The present invention relates to a method of manufacturing a memory unit. More specifically, the present invention relates to a method of manufacturing a memory unit comprising nanowires.

최근 상변화 메모리(PRAM) 장치, 강유전체 메모리(FRAM) 장치, 저항 메모리(RRAM) 장치, 자기 메모리(MRAM) 장치 등과 같이 바이 스테이트(bi-state) 성질을 갖는 물질을 사용하여 제조된 메모리 장치에 대한 연구가 활발히 진행되고 있다. 특히 메모리 장치의 고집적화 구현을 위해, 전술한 바이 스테이트 성질을 갖는 물질을 나노 와이어로 형성하여, 메모리 장치를 제조하려는 시도가 이루어지고 있다.Recently, memory devices fabricated using materials having bi-state properties, such as phase change memory (PRAM) devices, ferroelectric memory (FRAM) devices, resistive memory (RRAM) devices, magnetic memory (MRAM) devices, and the like, Research is actively being conducted. In particular, in order to achieve high integration of a memory device, an attempt has been made to fabricate a memory device by forming a material having the above-described bi-state property into nanowires.

현재, 나노 와이어를 제작하는 방법은 크게 탑 다운(Top-down) 방식과 바텀 업(Bottom-up) 방식으로 구별되며, 각각의 방식은 장단점을 갖고 있다. 예를 들어, 상기 탑 다운 방식을 사용할 경우, 원하는 위치에 나노 와이어들을 형성하는 것은 용이하나, 일정 크기 이하의 나노 와이어들을 형성하기가 어려워 고집적화를 구현하는 것이 용이하지 않다. 이와 같은 단점을 극복하기 위하여, 이중 패터닝(double-patterning) 방식이 개발되었으나 공정이 복잡하다. 한편, 상기 바텀 업 방식에 의할 경우, 미세한 크기를 갖는 나노 와이어들을 형성하는 데에는 용이하나, 원하는 위치에 정렬된 형태로 상기 나노 와이어들을 형성하기가 쉽지 않다. 뿐만 아니라, 기판 상에 나노 와이어를 수직하게 성장시켜 다이오드 및 메모리 유닛을 형성할 경우, 계속해서 동일 기판 위에 촉매 패터닝 및 고온 열처리 공정을 수행해야 하므로 메모리 유닛의 손상없이 공정을 진행시키기가 어렵다. Currently, a method of manufacturing nanowires is largely divided into a top-down method and a bottom-up method, and each method has advantages and disadvantages. For example, when using the top-down method, it is easy to form nanowires in a desired position, but it is difficult to form nanowires of a predetermined size or less, and thus it is not easy to implement high integration. In order to overcome this disadvantage, a double-patterning method has been developed, but the process is complicated. On the other hand, in the bottom up method, it is easy to form nanowires having a fine size, but it is not easy to form the nanowires in a form aligned in a desired position. In addition, when the nanowires are vertically grown on the substrate to form the diode and the memory unit, it is difficult to proceed the process without damaging the memory unit since the catalyst patterning and the high temperature heat treatment processes must be continuously performed on the same substrate.

상기와 같은 문제점을 해결하기 위한 본 발명의 목적은 양산성이 우수하면서 미세한 크기를 갖는 나노 와이어를 통하여 미세 제어할 수 있는 메모리 유닛의 제조 방법을 제공하는 것이다. An object of the present invention for solving the above problems is to provide a manufacturing method of a memory unit that can be finely controlled through a nanowire having a fine size while having excellent mass productivity.

상술한 목적을 달성하기 위한 본 발명의 일 실시예에 따른 메모리 유닛의 제조 방법에서는, 억셉터 기판 상에 제1 전극막을 형성한다. 상기 제1 전극막 상에 제1 방향으로 연장되는 제1 가이드 패턴 및 상기 제1 가이드 패턴을 둘러싸는 제2 가이드 패턴을 포함하는 미세 구조물을 형성한다. 상부에 제1 나노 와이어들이 성장되는 도너 기판을 준비한다. 직접 콘택 방식에 의해 상기 도너 기판 상에 형성된 상기 제1 나노 와이어들이 상기 억셉터 기판의 상기 제1 가이드 패턴들 사이의 제1 전극막 및 상기 제2 가이드 패턴들 상면에 부착한다. 상기 도너 기판 및 상기 미세 구조물을 제거한다. 상기 제1 전극막을 부분적으로 제거하여 상기 제1 나노 와이어들 하부에 제1 전극들을 형성한다. 상기 억셉터 기판 상에 상기 제1 전극들 및 상 기 제1 나노 와이어들 사이를 매립하는 절연막을 형성한다. 상기 제1 나노 와이어들 및 절연막 상에 상기 제1 방향과 실질적으로 수직한 제2 방향으로 연장되는 제2 전극들을 형성함으로써, 상기 억셉터 기판 상에 제1 전극들, 제1 나노 와이어들 및 제2 전극들을 포함하는 메모리 유닛을 제조한다.In the method of manufacturing a memory unit according to an embodiment of the present invention for achieving the above object, a first electrode film is formed on an acceptor substrate. A microstructure including a first guide pattern extending in a first direction and a second guide pattern surrounding the first guide pattern is formed on the first electrode layer. A donor substrate on which first nanowires are grown is prepared. The first nanowires formed on the donor substrate by a direct contact method are attached to upper surfaces of the first electrode layer and the second guide patterns between the first guide patterns of the acceptor substrate. The donor substrate and the microstructures are removed. The first electrode layer is partially removed to form first electrodes under the first nanowires. An insulating layer is formed on the acceptor substrate to fill the gap between the first electrodes and the first nanowires. First electrodes, first nanowires, and first electrodes are formed on the acceptor substrate by forming second electrodes on the first nanowires and the insulating layer, the second electrodes extending in a second direction substantially perpendicular to the first direction. A memory unit comprising two electrodes is manufactured.

본 발명의 일 실시예에 따르면, 상기 제1 가이드 패턴과 제2 가이드 패턴은 서로 다른 표면 성질을 가지도록 형성될 수 있다.According to an embodiment of the present invention, the first guide pattern and the second guide pattern may be formed to have different surface properties.

본 발명의 일 실시예에 따르면, 상기 제1 가이드 패턴은 상기 제1 전극막 상에 메모리 셀을 형성하기 위한 셀 영역 내에 형성되며, 상기 제2 가이드 패턴은 상기 셀 영역과 이웃한 주변 회로 영역 상에 상기 주변 회로 영역을 차단하도록 형성될 수 있다.According to an embodiment of the present invention, the first guide pattern is formed in a cell region for forming a memory cell on the first electrode layer, and the second guide pattern is formed on a peripheral circuit region adjacent to the cell region. It may be formed to block the peripheral circuit region.

본 발명의 일 실시예에 따르면, 상기 제2 전극들은, 상기 제1 나노 와이어들 및 절연막 상에 제2 전극막을 형성하고, 상기 제2 전극막 상에 상기 제1 방향과 실질적으로 수직한 제2 방향으로 연장되는 제2 나노 와이어들을 형성한 후 상기 제2 나노 와이어들을 식각 마스크로 이용하여 상기 제2 전극막을 부분적으로 제거하여 상기 제2 나노 와이어들 하부에 제2 전극들을 형성시킨 다음 상기 제2 전극들 상에 형성된 제2 나노 와이어들을 제거하여 형성할 수 있다.According to one embodiment of the present invention, the second electrodes, a second electrode film on the first nanowires and the insulating film, a second substantially perpendicular to the first direction on the second electrode film After forming the second nanowires extending in the direction, the second electrode layer is partially removed by using the second nanowires as an etch mask to form second electrodes under the second nanowires, and then The second nanowires formed on the electrodes may be removed.

본 발명에 따르면, 기판 상의 셀 영역 내 미세 라인 형태의 제1 가이드 패턴 및 주변 회로 영역 상에 형성된 제2 가이드 패턴을 포함하는 미세 구조물이 형성된다. 상기 미세 구조물 중 제1 가이드 패턴들은 도너 기판으로부터 나노 와이어의 직접 콘택 방식에 의한 이동시 몰드막으로 이용됨으로써, 제1 가이드 패턴들의 폭 및 두께의 조절에 의한 고집적 및 미세 정렬된 나노 와이어들이 기판 상에 배열될 수 있다. 또한, 나노 와이어가 성장되는 도너 기판에서 랜덤하거나 정렬된 나노 와이어를 성장시킨 후, 상기 나노 와이어를 상기 도너 기판과 다른 기판에 직접 접촉 방식으로 원하는 표면 영역에만 상기 랜덤하거나 정렬된 나노 와이어를 이동시킬 수 있다. 이에 따라, 상기 나노 와이어를 이용하여, 반도체 메모리 장치 내 고집적, 고정밀한 미세 패턴을 형성할 수 있다. According to the present invention, a microstructure including a first guide pattern in the form of a fine line in a cell region on a substrate and a second guide pattern formed on a peripheral circuit region is formed. The first guide patterns of the microstructures are used as a mold film during the direct contact of the nanowires from the donor substrate, whereby highly integrated and finely aligned nanowires are controlled on the substrate by controlling the width and thickness of the first guide patterns. Can be arranged. Further, after growing a random or aligned nanowires on the donor substrate on which the nanowires are grown, the random or aligned nanowires may be moved only to a desired surface region by directly contacting the nanowires with another substrate. Can be. Accordingly, the nanowires may be used to form highly integrated and highly precise fine patterns in the semiconductor memory device.

이하, 본 발명의 실시예들에 따른 메모리 장치의 제조 방법의 제조 방법을 첨부된 도면을 참조하여 상세하게 설명하지만, 본 발명이 하기의 실시예들에 한정되는 것은 아니며, 해당 분야에서 통상의 지식을 가진 자라면 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 본 발명을 다양한 다른 형태로 구현할 수 있을 것이다. 즉, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예들을 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 아니 된다. 본문에 설명된 실시예들에 의해 한정되는 것이 아니므로 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. Hereinafter, a manufacturing method of a manufacturing method of a memory device according to exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings. Persons having the present invention may implement the present invention in various other forms without departing from the spirit of the present invention. That is, specific structural to functional descriptions are merely illustrated for the purpose of describing embodiments of the present invention, and the embodiments of the present invention may be embodied in various forms and should be construed as being limited to the embodiments described herein. Is not. It is not to be limited by the embodiments described in the text, it should be understood to include all changes, equivalents, and substitutes included in the spirit and scope of the present invention.

제1, 제2 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 이러한 구성 요소들은 상기 용어들에 의해 한정되는 것은 아니다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로만 사용된다. 예를 들 어, 본 발명의 권리 범위로부터 벗어나지 않고, 제1 구성 요소는 제2 구성 요소로 명명될 수 있고, 유사하게 제2 구성 요소도 제1 구성 요소로 명명될 수 있다.Terms such as first and second may be used to describe various components, but such components are not limited by the terms. The terms are used only for the purpose of distinguishing one component from another. For example, without departing from the scope of the present invention, the first component may be referred to as the second component, and similarly the second component may be referred to as the first component.

어떤 구성 요소가 다른 구성 요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성 요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성 요소가 존재할 수도 있다고 이해될 것이다. 반면에, 어떤 구성 요소가 다른 구성 요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성 요소가 존재하지 않는 것으로 이해될 것이다. 구성 요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석될 것이다.When a component is said to be "connected" or "connected" to another component, it may be directly connected to or connected to that other component, but it may be understood that other components may exist in the middle. Will be. On the other hand, when a component is said to be "directly connected" or "directly connected" to another component, it will be understood that there is no other component in between. Other expressions describing the relationship between components, such as "between" and "immediately between" or "neighboring to" and "directly neighboring", will likewise be interpreted.

본 출원에서 사용한 용어는 단지 특정한 실시예들을 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "구비하다" 등의 용어는 실시된 특징, 숫자, 단계, 동작, 구성 요소 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성 요소, 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해될 것이다.The terminology used herein is for the purpose of describing particular embodiments only and is not intended to be limiting of the invention. Singular expressions include plural expressions unless the context clearly indicates otherwise. In this application, the terms "comprise" or "include" are intended to indicate that there is a feature, number, step, action, component, or combination thereof that is practiced, and that one or more other features or numbers, It will be understood that it does not exclude in advance the possibility of the presence or addition of steps, actions, components, or combinations thereof.

다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가진다. 일반적으로 사용되는 사전 에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다. Unless defined otherwise, all terms used herein, including technical or scientific terms, have the same meaning as commonly understood by one of ordinary skill in the art. Terms such as those defined in the commonly used dictionaries are to be interpreted as having meanings consistent with the meanings in the context of the related art, and are not to be construed in ideal or excessively formal meanings unless expressly defined in this application. .

도 1b 내지 도 6은 본 발명의 실시예들에 따른 메모리 유닛의 제조 방법을 설명하기 위한 단면도들이다. 그리고, 도 1a는 본 발명의 일 실시예에 따른 제1 가이드 패턴 및 제2 가이드 패턴이 형성된 형태를 나타내는 사시도이며, 도 1b는 도 1a의 Ⅰ-Ⅰ' 선에 따른 단면도이다.1B to 6 are cross-sectional views illustrating a method of manufacturing a memory unit in accordance with embodiments of the present invention. 1A is a perspective view illustrating a form in which a first guide pattern and a second guide pattern are formed according to an embodiment of the present invention, and FIG. 1B is a cross-sectional view taken along the line II ′ of FIG. 1A.

도 1a 및 도 1b를 참조하면, 억셉터 기판(100) 상에 제1 가이드 패턴(104) 및 제1 가이드 패턴(104)을 둘러싸도록 배치된 제2 가이드 패턴(106)을 포함하는 미세 구조물(micro structure, 108)을 형성한다. 이때, 제1 가이드 패턴(104) 및 제2 가이드 패턴(106)은 표면 특성이 서로 다르다. 여기서, 제1 가이드 패턴(104)은 메모리 장치의 셀 영역 상에 형성되어 나노 와이어를 정렬시키기 위한 패턴이며, 제2 가이드 패턴(106)은 반도체 메모리 장치의 주변 회로 영역 상에 상기 주변 회로 영역을 덮도록 형성되어 주변 회로 영역의 노출을 차단시키기 위한 패턴이다. 억셉터 기판(100)은 실리콘, 게르마늄과 같은 반도체 물질이나 실리콘 산화물, 실리콘 질화물과 같은 절연 물질을 포함할 수 있다.1A and 1B, the microstructure including a first guide pattern 104 and a second guide pattern 106 disposed to surround the first guide pattern 104 on the acceptor substrate 100. micro structure, 108). In this case, the first guide pattern 104 and the second guide pattern 106 have different surface characteristics. Here, the first guide pattern 104 is a pattern formed on the cell region of the memory device to align the nanowires, and the second guide pattern 106 forms the peripheral circuit region on the peripheral circuit region of the semiconductor memory device. It is formed to cover the pattern to block the exposure of the peripheral circuit area. The acceptor substrate 100 may include a semiconductor material such as silicon or germanium, or an insulating material such as silicon oxide or silicon nitride.

본 발명의 일 실시예에 따르면, 억셉터 기판(100) 상에는 제1 전극막(102)이 형성될 수 있다. 제1 전극막(102)은 후속의 제1 전극막(102)의 부분적인 식각 공정을 통해 원하는 메모리 셀에 신호를 공급할 수 있는 제1 전극(120, 도 5)을 형성하기 위해 형성된다. 제1 전극막(102)은 화학 기상 증착(CVD) 공정 혹은 원자층 증 착(ALD) 공정을 통해 형성될 수 있다. According to an embodiment of the present invention, the first electrode film 102 may be formed on the acceptor substrate 100. The first electrode film 102 is formed to form a first electrode 120 (FIG. 5) capable of supplying a signal to a desired memory cell through a partial etching process of the subsequent first electrode film 102. The first electrode layer 102 may be formed through a chemical vapor deposition (CVD) process or an atomic layer deposition (ALD) process.

제1 전극막(102)은 금속이나 금속 화합물을 사용하여 형성할 수 있다. 예를 들어, 제1 전극막(102)은 텅스텐, 알루미늄, 구리, 탄탈륨, 티타늄, 몰리브덴, 니오븀, 지르코늄, 알루미늄 질화물, 티타늄 알루미늄 질화물, 티타늄 질화물, 텅스텐 질화물, 탄탈륨 질화물, 몰리브덴 질화물, 몰리브덴 티타늄 질화물, 몰리브덴 알루미늄 질화물, 니오븀 질화물, 티타늄 보론 질화물, 텅스텐 보론 질화물, 지르코늄 알루미늄 질화물, 탄탈륨 알루미늄 질화물, 지르코늄 실리콘 질화물, 탄탈륨 실리콘 질화물, 몰리브덴 실리콘 질화물, 텅스텐 실리콘 질화물, 티타늄 실리콘 질화물 등을 사용하여 형성할 수 있다. 이들은 단독으로 또는 서로 혼합되어 사용될 수 있다.The first electrode film 102 can be formed using a metal or a metal compound. For example, the first electrode film 102 includes tungsten, aluminum, copper, tantalum, titanium, molybdenum, niobium, zirconium, aluminum nitride, titanium aluminum nitride, titanium nitride, tungsten nitride, tantalum nitride, molybdenum nitride, molybdenum titanium nitride Can be formed using molybdenum aluminum nitride, niobium nitride, titanium boron nitride, tungsten boron nitride, zirconium aluminum nitride, tantalum aluminum nitride, zirconium silicon nitride, tantalum silicon nitride, molybdenum silicon nitride, tungsten silicon nitride, titanium silicon nitride etc. have. These may be used alone or in combination with each other.

미세 구조물(108) 중 제1 가이드 패턴(104)은 억셉터 기판(100)의 제1 전극막(102) 상에 각기 수 나노미터의 폭 및 높이를 가지고, 제1 방향으로 연장되도록 형성된다. 여기서, 제1 가이드 패턴(104)은 후속하여 억셉터 기판(100) 상에 메모리 장치의 형성 공정시 셀 영역 내 나노 와이어를 일정한 간격 및 폭으로 배열시키기 위한 가이드 역할을 수행한다.The first guide pattern 104 of the microstructure 108 has a width and a height of several nanometers, respectively, on the first electrode film 102 of the acceptor substrate 100 and is formed to extend in the first direction. Here, the first guide pattern 104 subsequently serves as a guide for arranging nanowires in a cell region at a predetermined interval and width in a process of forming a memory device on the acceptor substrate 100.

미세 구조물(108) 중 제2 가이드 패턴(106)은 억셉터 기판(100) 상의 제1 전극막(102) 상에 수 마이크로미터의 폭 및 높이를 가지며, 제1 가이드 패턴(104)을 둘러싸도록 형성된다. 제2 가이드 패턴(106)은 억셉터 기판(100) 상에 나노 와이어들을 형성하기 위한 도너 기판(200, 도 2)에서 직접 이동(direct transfer) 공정시 주변 회로 영역 내 나노 와이어의 부착을 차단하는 차단물로서 이용된다. The second guide pattern 106 of the microstructure 108 has a width and a height of several micrometers on the first electrode film 102 on the acceptor substrate 100 to surround the first guide pattern 104. Is formed. The second guide pattern 106 blocks adhesion of the nanowires in the peripheral circuit area during a direct transfer process in the donor substrate 200 (FIG. 2) for forming the nanowires on the acceptor substrate 100. Used as a barrier.

본 발명의 일 실시예에 따르면, 제1 가이드 패턴(104) 및 제2 가이드 패턴(106)은 표면 특성이 서로 다른 물질을 포함하여 형성될 수 있다. 예를 들어, 제1 가이드 패턴(104)은 친수성을 띠는 물질을 포함하여 형성되는 경우, 제2 가이드 패턴(106)은 상대적으로 소수성을 띠는 물질을 포함하여 형성될 수 있다. 반대로, 제1 가이드 패턴(104)이 소수성을 띠는 물질을 포함하여 형성되는 경우, 제2 가이드 패턴(106)은 상대적으로 친수성을 띠는 물질을 포함하여 형성될 수도 있다. 특히, 후속한 제1 나노 와이어(204)의 직접 이동 공정시 제1 가이드 패턴(104)과는 표면 성질이 다르고, 제1 가이드 패턴(106)과는 표면 성질이 유사하도록 조절할 수 있어, 제1 나노 와이어(204)가 셀 영역 내에서 제1 가이드 패턴(104)의 사이에만 접착되도록 형성시킬 수 있다.According to an embodiment of the present invention, the first guide pattern 104 and the second guide pattern 106 may be formed to include materials having different surface properties. For example, when the first guide pattern 104 is formed to include a hydrophilic material, the second guide pattern 106 may be formed to include a relatively hydrophobic material. On the contrary, when the first guide pattern 104 is formed to include a hydrophobic material, the second guide pattern 106 may be formed to include a relatively hydrophilic material. In particular, in the subsequent direct movement process of the first nanowire 204, the surface property is different from that of the first guide pattern 104, and the surface property is similar to that of the first guide pattern 106, so that the first The nanowires 204 may be formed to be bonded only between the first guide patterns 104 in the cell region.

본 발명의 일 실시예에 따르면, 제1 가이드 패턴(104) 및 제2 가이드 패턴(106)은 형성 후 자외선(UV) 조사될 수 있다. 이때, 상기 자외선 조사를 위하여, 이 경우, 억셉터 기판(100)은 자외선이 투과될 수 있는 물질을 포함하여 형성될 수 있다. 예를 들어, 억셉터 기판(100)은 유리 기판이 사용될 수 있다.According to an embodiment of the present invention, the first guide pattern 104 and the second guide pattern 106 may be ultraviolet (UV) irradiation after formation. At this time, in order to irradiate the ultraviolet rays, in this case, the acceptor substrate 100 may be formed to include a material that can transmit ultraviolet rays. For example, the acceptor substrate 100 may be a glass substrate.

상기와 같이, 억셉터 기판(100) 상에 몰드막 패턴으로서 이용되는 제1 가이드 패턴(104) 및 제2 가이드 패턴(106)을 포함하는 미세 구조물(108)을 형성함으로써, 이후의 도너 기판(200)에서 억셉터 기판(100)으로 나노 와이어의 직접 이동 공정시 나노 와이어의 간격 및 폭을 정확하게 배열시킬 수 있다. 따라서, 억셉터 기판(100) 상에 고집적, 고정밀도로 배열된 나노 와이어를 형성할 수 있다. As described above, the microstructure 108 including the first guide pattern 104 and the second guide pattern 106 used as the mold film pattern is formed on the acceptor substrate 100, thereby forming a subsequent donor substrate ( In 200, the gaps and widths of the nanowires may be precisely arranged in the process of directly moving the nanowires to the acceptor substrate 100. Therefore, the nanowires can be formed on the acceptor substrate 100 with high integration and high accuracy.

도 2를 참조하면, 억셉터 기판(100) 상에 미세 구조물(108)을 형성한 후, 상 부에 제1 나노 와이어(204)들이 성장되는 도너 기판(200)을 준비한다. 도너 기판(200)은 실리콘, 게르마늄과 같은 반도체 물질이나 실리콘 산화물, 실리콘 질화물과 같은 절연 물질을 포함할 수 있다. 구체적으로, 도너 기판(200)은 상부에 복수 개의 촉매 입자(202)들을 도포한 후, 화학 기상 증착 공정을 이용하여 촉매 입자(202)들로부터 제1 나노 와이어(204)들을 성장시켜 준비한다. 여기서, 각 촉매 입자(202)들은 금속을 포함할 수 있다. 예를 들어, 촉매 입자(202)들은 금, 니켈, 코발트, 알루미늄 등의 금속을 포함할 수 있다. Referring to FIG. 2, after forming the microstructure 108 on the acceptor substrate 100, the donor substrate 200 on which the first nanowires 204 are grown is prepared. The donor substrate 200 may include a semiconductor material such as silicon or germanium, or an insulating material such as silicon oxide or silicon nitride. Specifically, the donor substrate 200 is prepared by applying a plurality of catalyst particles 202 on top, and growing the first nanowires 204 from the catalyst particles 202 using a chemical vapor deposition process. Here, each catalyst particle 202 may comprise a metal. For example, the catalyst particles 202 may comprise a metal such as gold, nickel, cobalt, aluminum, or the like.

이때, 상기 촉매 입자(202)들의 도포 공정은, 우선 스탬프(도시되지 않음) 상에 촉매 입자(202)들을 일정한 방향성을 갖는 블록 형상 또는 라인 형상으로 형성시키기 위한 패턴 구조물(도시되지 않음)을 형성시키고 이를 도너 기판(200)에 나노임프린트(nanoimprint) 방식으로 이동시켜 수행할 수 있다. 여기서, 상기 패턴 구조물은 상기 스탬프 상에 일정한 방향성 없이 랜덤하게 배치할 수도 있다. 이 경우, 도너 기판(200) 상에는 랜덤하게 패턴 구조물이 배치될 수 있다. At this time, the coating process of the catalyst particles 202, first, to form a pattern structure (not shown) for forming the catalyst particles 202 in a block shape or a line shape with a certain direction on a stamp (not shown) This may be performed by moving the donor substrate 200 in a nanoimprint manner. Here, the pattern structure may be randomly arranged on the stamp without a certain direction. In this case, a pattern structure may be randomly disposed on the donor substrate 200.

이어, 도너 기판(200) 상에 레지스트막을 형성하고, 상기 패턴 구조물을 상기 레지스트막으로 이동시킨다. 즉, 상기 스탬프의 상기 패턴 구조물이 도너 기판(200) 상의 상기 레지스트막의 상부 표면을 향하도록 뒤집힌 상태로 접촉시키고, 소정 압력으로 가압한 후 가열 또는 자외선을 조사하여 상기 레지스트막을 경화시킨다. 이때, 상기 자외선 조사를 위하여, 상기 스탬프는 자외선이 투과될 수 있는 재질을 갖도록 형성된다. 예를 들어, 상기 스탬프는 유리기판으로 이루어질 수 있다. 이에 따라, 상기 레지스트막의 표면에는 상기 스탬프 상에 형성된 패턴 구조물 의 양각부의 형상에 대응하는 음각부 및 상기 스탬프의 음각부의 형상에 대응하는 양각부가 각각 형성된다. 즉, 도너 기판(200) 상의 상기 레지스트막은 상기 패턴 구조물의 음각부 및 양각부에 대응되는 패턴 구조를 갖도록 변경된다. 이어서, 상기 스탬프를 도너 기판(200)의 상기 변경된 레지스트막으로부터 이형한다. Subsequently, a resist film is formed on the donor substrate 200, and the pattern structure is moved to the resist film. That is, the pattern structure of the stamp is contacted in an inverted state so as to face the upper surface of the resist film on the donor substrate 200, pressurized to a predetermined pressure, and then heated or irradiated with UV light to cure the resist film. In this case, for the ultraviolet irradiation, the stamp is formed to have a material that can transmit ultraviolet rays. For example, the stamp may be made of a glass substrate. Accordingly, the intaglio portion corresponding to the shape of the relief portion of the pattern structure formed on the stamp and the relief portion corresponding to the shape of the relief portion of the stamp are formed on the surface of the resist film, respectively. That is, the resist film on the donor substrate 200 is changed to have a pattern structure corresponding to the intaglio and embossed portions of the pattern structure. Subsequently, the stamp is released from the modified resist film of the donor substrate 200.

이에 따라, 도너 기판(200) 상에 상기 패턴 구조물의 형상에 따라 블록형 또는 라인형으로 패턴화된 촉매 입자(202)들이 형성된다. 다른 예에 있어서는, 도너 기판(200) 상에 랜덤하게 배치된 촉매 입자들이 형성될 수도 있다.Accordingly, catalyst particles 202 patterned in a block or line shape are formed on the donor substrate 200 according to the shape of the pattern structure. In another example, randomly disposed catalyst particles may be formed on the donor substrate 200.

이어서, 나노 와이어 소스 가스를 사용하는 화학 기상 증착(CVD) 공정을 통해, 각 촉매 입자(202)들이 위치한 곳에서 제1 나노 와이어(204)들을 성장시킨다. 이때, 제1 나노 와이어(204)들 상단에는 촉매 입자(202)들이 잔류할 수 있다. 본 발명의 일 실시예에 따르면, 촉매 입자(202)들이 도너 기판(200) 상에 블록형으로 패턴화되어 형성된 경우에, 제1 나노 와이어(204)들은 도너 기판(200)에 실질적으로 수직한 방향으로 일정한 길이를 갖도록 성장할 수 있다. 본 발명의 다른 실시예들에 따르면, 촉매 입자(202)들이 도너 기판(200) 상에 라인형으로 패턴화되어 형성된 경우 및 촉매 입자(202)들이 도너 기판(200) 상에 랜덤하게 형성된 경우에, 제1 나노 와이어(204)들은 도너 기판(200)에 실질적으로 수직한 방향뿐만 아니라, 기판에 수직하지 않는 방향으로도 랜덤하게 성장할 수 있다. The first nanowires 204 are then grown where each catalyst particle 202 is located, through a chemical vapor deposition (CVD) process using a nanowire source gas. In this case, catalyst particles 202 may remain on top of the first nanowires 204. According to one embodiment of the present invention, when the catalyst particles 202 are formed in a block patterned pattern on the donor substrate 200, the first nanowires 204 are substantially perpendicular to the donor substrate 200. It can grow to have a constant length in the direction. According to other embodiments of the present invention, when the catalyst particles 202 are formed by patterning in a line shape on the donor substrate 200 and when the catalyst particles 202 are formed randomly on the donor substrate 200. In addition, the first nanowires 204 may grow randomly not only in a direction substantially perpendicular to the donor substrate 200 but also in a direction not perpendicular to the substrate.

이때, 제1 나노 와이어(204)들은 상변화 물질을 사용하여 형성할 수 있다. 즉, 제1 나노 와이어(204)들은 GST와 같은 칼코겐 화합물이나 탄소, 질소 및/또는 금속이 도핑된 GST와 같은 칼코겐 화합물을 사용하여 형성할 수 있다. 다른 실시예 에 따르면, 제1 나노 와이어(204)들은 강유전성 물질을 사용하여 형성할 수 있다. 혹은, 제1 나노 와이어(204)들은 칼슘(Ca), 란탄(La), 망간(Mn) 내지 비스무스(Bi)와 같은 불순물이 도핑된 PZT, SBT, BLT, PLZT 또는 BST 등을 사용하여 형성할 수 있다. 이와는 달리, 제1 나노 와이어(204)들은 티타늄 산화물(TiO2), 탄탈륨 산화물(TaO2), 알루미늄 산화물(Al2O3), 아연 산화물(ZnO2) 또는 하프늄 산화물(HfO2) 등과 같은 금속 산화물을 사용하여 형성할 수도 있다. 또 다른 실시예에 따르면, 제1 나노 와이어(204)들은 가변 저항 물질을 사용하여 형성할 수 있다. 즉, 제1 나노 와이어(204)들은 이성분계 금속 산화물을 사용하여 형성할 수 있다. 예를 들어, 제1 나노 와이어(204)들은 바나듐 산화물, 니켈 산화물, 니오븀 산화물, 티타늄 산화물, 지르코늄 산화물, 하프늄 산화물, 코발트 산화물, 철 산화물, 구리 산화물, 알루미늄 산화물, 크롬 산화물 등을 사용하여 형성할 수 있다. 또 다른 실시예에 따르면, 제1 나노 와이어(204)들은 자성 물질을 사용하여 형성할 수 있다. 즉, 제1 나노 와이어(204)들은 코발트 실리콘과 같은 금속 실리콘 화합물이나 NiFe, NiFeCo, IrMn 등과 같은 금속 화합물을 사용하여 형성할 수 있다. In this case, the first nanowires 204 may be formed using a phase change material. That is, the first nanowires 204 may be formed using a chalcogen compound such as GST or a chalcogen compound such as GST doped with carbon, nitrogen, and / or metal. According to another embodiment, the first nanowires 204 may be formed using ferroelectric materials. Alternatively, the first nanowires 204 may be formed using PZT, SBT, BLT, PLZT, or BST doped with impurities such as calcium (Ca), lanthanum (La), manganese (Mn), or bismuth (Bi). Can be. Alternatively, the first nanowires 204 may be formed of a metal such as titanium oxide (TiO 2 ), tantalum oxide (TaO 2 ), aluminum oxide (Al 2 O 3 ), zinc oxide (ZnO 2 ), or hafnium oxide (HfO 2 ). It may also be formed using an oxide. According to another embodiment, the first nanowires 204 may be formed using a variable resistance material. That is, the first nanowires 204 may be formed using a binary metal oxide. For example, the first nanowires 204 may be formed using vanadium oxide, nickel oxide, niobium oxide, titanium oxide, zirconium oxide, hafnium oxide, cobalt oxide, iron oxide, copper oxide, aluminum oxide, chromium oxide, or the like. Can be. According to another embodiment, the first nanowires 204 may be formed using a magnetic material. That is, the first nanowires 204 may be formed using a metal silicon compound such as cobalt silicon or a metal compound such as NiFe, NiFeCo, IrMn, or the like.

한편, 상기 각 제1 나노 와이어(204)들의 상단을 제거하여, 촉매 입자들(202)을 제거할 수 있다. 이에 따라, 제1 나노 와이어(204)들의 전기적 특성의 균일성을 저해하는 촉매 입자(202)들을 제거하고, 일부 과성장(over-grown)한 제1 나노 와이어(204)들의 길이를 조정할 수 있다. Meanwhile, the upper end of each of the first nanowires 204 may be removed to remove the catalyst particles 202. Accordingly, catalyst particles 202 that inhibit the uniformity of the electrical characteristics of the first nanowires 204 may be removed, and the length of some over-grown first nanowires 204 may be adjusted. .

도 3을 참조하면, 도너 기판(200) 상에 형성된 제1 나노 와이어(204)들이 억 셉터 기판(100)의 미세 구조물(108)들과 마주하도록 배치시킨 다음 직접 콘택(direct contact) 방식으로 접착시킨다. Referring to FIG. 3, the first nanowires 204 formed on the donor substrate 200 are disposed to face the microstructures 108 of the acceptor substrate 100 and then bonded in a direct contact manner. Let's do it.

상기 직접 콘택 방식에 의해, 제1 가이드 패턴(104)들 사이의 제1 전극막(102) 및 제2 가이드 패턴(106)들 상면에 제1 나노 와이어(204)들이 부착된다. 본 발명의 일 실시예에 따르면, 제1 가이드 패턴(104)과 제1 나노 와이어(204)들은 서로 다른 표면 성질을 가지며, 제2 가이드 패턴(106)과 제1 나노 와이어(204)들은 실질적으로 동일한 표면 성질을 가지도록 형성되기 때문에, 제1 나노 와이어(204)들은 제1 가이드 패턴(104)의 상면에는 배열되지 않고, 제2 가이드 패턴(106)들의 상면에만 배열된다. 예를 들어, 제1 가이드 패턴(104)은 친수성을 가지고 제2 가이드 패턴(106) 및 제1 나노 와이어(204)들은 소수성을 가질 경우, 제1 나노 와이어(204)들은 제1 가이드 패턴(104)들 사이의 제1 전극막(102)의 표면에는 배열되지 않고, 제2 가이드 패턴(106)들의 표면에만 배열하게 된다. 이와 같이, 제1 가이드 패턴(104)들 사이의 제1 전극막(102) 상에 배치된 제1 나노 와이어(204)들은 제1 가이드 패턴(104)들과 실질적으로 동일한 방향인 제1 방향으로 연장된다. By the direct contact method, the first nanowires 204 are attached to the upper surfaces of the first electrode layer 102 and the second guide patterns 106 between the first guide patterns 104. According to an embodiment of the present invention, the first guide pattern 104 and the first nanowires 204 have different surface properties, and the second guide pattern 106 and the first nanowires 204 are substantially Since the first nanowires 204 are formed to have the same surface property, the first nanowires 204 are not arranged on the top surface of the first guide pattern 104, but are arranged only on the top surfaces of the second guide patterns 106. For example, when the first guide pattern 104 is hydrophilic and the second guide pattern 106 and the first nanowires 204 have hydrophobicity, the first nanowires 204 are the first guide pattern 104. They are not arranged on the surface of the first electrode film 102 between them, but only on the surfaces of the second guide patterns 106. As such, the first nanowires 204 disposed on the first electrode layer 102 between the first guide patterns 104 may be disposed in the first direction, which is substantially the same direction as the first guide patterns 104. Is extended.

도 4를 참조하면, 도너 기판(200)을 제거한다. 이어서, 억셉트 기판(100) 상에 형성된 미세 구조물(108)을 제거한다. 상기 미세 구조물(108)의 제거시, 미세 구조물(108) 중 제2 가이드 패턴(106) 상에 부착된 제1 나노 와이어(204)들도 제거된다. 예를 들어, 미세 구조물(108)이 포토레지스트(photoresist)를 포함하여 형성된 경우에는 산소(O2) 플라즈마를 이용한 애싱(ashing) 공정 및 습식 식각(wet etching) 공정 등을 수행하여 제거시킬 수 있다. 상기 습식 식각 공정시 사용되는 습식액으로는 황산(H2SO4)과 과산화수소(H2O2)의 혼합물 또는 유기용제를 이용할 수 있다. Referring to FIG. 4, the donor substrate 200 is removed. Subsequently, the microstructure 108 formed on the accept substrate 100 is removed. Upon removal of the microstructure 108, the first nanowires 204 attached to the second guide pattern 106 of the microstructure 108 are also removed. For example, when the microstructure 108 is formed including a photoresist, the microstructure 108 may be removed by an ashing process using a oxygen (O 2 ) plasma and a wet etching process. . As the wet liquid used in the wet etching process, a mixture of sulfuric acid (H 2 SO 4 ) and hydrogen peroxide (H 2 O 2 ) or an organic solvent may be used.

상기 미세 구조물(108)이 제거됨으로써, 억셉트 기판(100)의 제1 전극막(102) 상에는 상기 제1 방향으로 정렬된 제1 나노 와이어(204)들이 배치된다. 상기와 같이, 도너 기판(200) 상에 형성된 제1 나노 와이어(204)들을 직접 콘택 방식에 의해 억셉터 기판(100) 내 셀 영역 상에만 위치하도록 이동시킬 수 있다. 이에 따라, 제1 나노 와이어(204)들을 원래 성장한 도너 기판(200)으로부터 다른 기판의 원하는 영역에만 고집적도 및 고정밀도를 갖도록 배치되게 이동시킬 수 있어 후속의 나노 와이어들을 이용하는 메모리 장치의 형성에 있어서 수행할 수 있다. 즉, 제1 나노 와이어(204)를 성장하기 용이한 기판에서 제1 나노 와이어(204)를 성장시키고, 메모리 장치의 형성이 용이한 기판으로 제1 나노 와이어(204)를 이동시키는 방식으로, 제1 나노 와이어(204)를 한정된 영역 내에 형성시키고 상기 메모리 장치를 형성하기 위한 후속 공정을 수행할 수도 있다.As the microstructures 108 are removed, first nanowires 204 aligned in the first direction are disposed on the first electrode layer 102 of the accept substrate 100. As described above, the first nanowires 204 formed on the donor substrate 200 may be moved to be located only on the cell region in the acceptor substrate 100 by a direct contact method. Accordingly, the first nanowires 204 can be moved from the donor substrate 200 from which they were originally grown so as to have a high density and high precision only in a desired region of another substrate, thereby forming a memory device using subsequent nanowires. Can be done. That is, the first nanowires 204 are grown on a substrate that is easy to grow the first nanowires 204, and the first nanowires 204 are moved to a substrate that is easy to form a memory device. One nanowire 204 may be formed within a defined region and a subsequent process for forming the memory device may be performed.

도 5를 참조하면, 억셉터 기판(100) 상에 형성된 제1 전극막(102)을 부분적으로 제거한다. 본 발명의 일 실시예에 따르면, 건식 식각 공정을 통해 제1 나노 와이어(204)들에 의해 노출된 제1 전극막(102)을 부분적으로 제거한다. 이에 따라, 각 제1 나노 와이어(204)들 하부에는 상기 제1 방향으로 연장된 제1 전극(120)들이 형성된다. 이때, 각 제1 나노 와이어(204)들은 식각 마스크로 사용될 수 있다. Referring to FIG. 5, the first electrode film 102 formed on the acceptor substrate 100 is partially removed. According to an embodiment of the present invention, the first electrode layer 102 exposed by the first nanowires 204 is partially removed through a dry etching process. Accordingly, first electrodes 120 extending in the first direction are formed under each of the first nano wires 204. In this case, each of the first nanowires 204 may be used as an etching mask.

이어서, 억셉터 기판(100) 상에 제1 전극(120)들 및 제1 나노 와이어(204)들 사이를 매립하는 절연막(130)을 형성한다. 절연막(130)은 실리콘 산화물, 실리콘 질화물과 같은 절연 물질을 사용하여 형성할 수 있다. 절연막(130)은 제1 전극(120)들 및 제1 나노 와이어(204)들 사이를 매립하도록 억셉트 기판(100) 상에 절연 물질을 증착한 다음, 제1 나노 와이어(204)들이 노출될 때까지 상기 절연 물질의 상부를 평탄화하여 형성할 수 있다.Subsequently, an insulating layer 130 is formed on the acceptor substrate 100 to fill the space between the first electrodes 120 and the first nanowires 204. The insulating layer 130 may be formed using an insulating material such as silicon oxide or silicon nitride. The insulating layer 130 deposits an insulating material on the accept substrate 100 to fill the gap between the first electrodes 120 and the first nanowires 204, and then exposes the first nanowires 204. It may be formed by planarizing the upper portion of the insulating material until.

도 6을 참조하면, 제1 나노 와이어(204)들 및 절연막(130) 상에 제2 전극막(140)을 형성하고, 제2 전극막(140) 상에 복수 개의 제2 나노 와이어(214)들을 포함하는 나노 와이어 블록을 배치한다. Referring to FIG. 6, the second electrode layer 140 is formed on the first nanowires 204 and the insulating layer 130, and the plurality of second nanowires 214 are formed on the second electrode layer 140. Place nanowire blocks containing them.

본 발명의 일 실시예에 따르면, 각 제2 나노 와이어(214)들이 상기 제1 방향과 수직한 제2 방향으로 연장되도록 배치한다. 즉, 제1 나노 와이어(204)들과 실질적으로 동일하거나 유사한 방법으로 제2 나노 와이어(214)들을 다른 도너 기판(200) 상에서 성장시킨 다음, 제2 전극막(140) 상으로 상기 제2 방향으로 연장되도록 직접 콘택 방식에 의해 이동시켜 배치한다. 한편, 제2 나노 와이어(214)들 표면에는 전극막이 더 형성될 수도 있다. According to an embodiment of the present invention, each second nanowire 214 is disposed to extend in a second direction perpendicular to the first direction. That is, the second nanowires 214 are grown on the other donor substrate 200 in a manner substantially the same as or similar to the first nanowires 204, and then onto the second electrode layer 140 in the second direction. Move and arrange by direct contact so as to extend. Meanwhile, an electrode film may be further formed on the surfaces of the second nanowires 214.

도 7 내지 도 8은 본 발명의 실시예들에 따른 메모리 유닛의 제조 방법을 설명하기 위한 사시도들이다. 7 to 8 are perspective views illustrating a method of manufacturing a memory unit in accordance with embodiments of the present invention.

도 7을 참조하면, 제2 전극막(140)을 부분적으로 제거한다. 본 발명의 일 실시예에 따르면, 제2 나노 와이어(214)들을 식각 마스크로 이용하는 건식 식각 공정을 통해, 제2 전극막(140)의 일부를 제거함으로써, 각 제2 나노 와이어(214)들 하 부에는 상기 제2 방향으로 연장된 제2 전극(142)들이 형성된다.Referring to FIG. 7, the second electrode layer 140 is partially removed. According to one embodiment of the present invention, by removing a portion of the second electrode film 140 through a dry etching process using the second nanowires 214 as an etching mask, In the portion, second electrodes 142 extending in the second direction are formed.

도 8을 참조하면, 제2 전극(142)들 상에 형성된 제2 나노 와이어(214)들을 제거함으로써, 제1 전극(120)들, 제1 나노 와이어(204)들 및 제2 전극(142)들을 포함하는 메모리 유닛이 완성된다.Referring to FIG. 8, by removing the second nanowires 214 formed on the second electrodes 142, the first electrodes 120, the first nanowires 204, and the second electrode 142 are removed. The memory unit including the above is completed.

본 발명의 실시예들에 따라 제조된 상기 메모리 유닛은 다음과 같은 구조적인 특징을 갖는다.The memory unit manufactured according to embodiments of the present invention has the following structural features.

즉, 각 제1 전극(120)들과 각 제1 나노 와이어(204)들은 억셉터 기판(100)에 평행한 상기 제1 방향으로 각각 연장되고, 각 제2 전극(142)들은 억셉터 기판(100)에 평행하고 상기 제1 방향에 수직한 상기 제2 방향으로 연장된다. 이에 따라, 제1 전극(120)들과 제1 나노 와이어(204)들은 억셉터 기판(100) 상에 선형으로 배치되고, 제2 전극(142)들은 제1 나노 와이어(204)들의 상부 일부들과 접촉하도록 선형으로 배치되어, 상기 메모리 유닛은 이른 바 크로스 포인트(cross-point) 어레이 타입의 메모리 유닛으로 형성될 수 있다.That is, each of the first electrodes 120 and each of the first nanowires 204 extends in the first direction parallel to the acceptor substrate 100, and each of the second electrodes 142 is an acceptor substrate ( Extend in the second direction parallel to 100 and perpendicular to the first direction. Accordingly, the first electrodes 120 and the first nanowires 204 are linearly disposed on the acceptor substrate 100, and the second electrodes 142 are upper portions of the first nanowires 204. Linearly arranged so as to be in contact with, the memory unit may be formed as a so-called cross-point array type memory unit.

한편, 상기 메모리 유닛의 상기 제1 방향으로 연장되는 제1 전극(120)들을 메모리 장치의 워드 라인으로 기능하고, 상기 제2 방향으로 연장되는 제2 전극(142)들을 메모리 장치의 비트 라인으로 기능하도록 이용할 수 있다.Meanwhile, the first electrodes 120 extending in the first direction of the memory unit serve as word lines of the memory device, and the second electrodes 142 extending in the second direction serve as bit lines of the memory device. Can be used to

본 발명에 따르면, 기판 상의 셀 영역 내 미세 라인 형태의 제1 가이드 패턴 및 주변 회로 영역 상에 형성된 제2 가이드 패턴을 포함하는 미세 구조물이 형성된다. 상기 미세 구조물 중 제1 가이드 패턴들은 도너 기판으로부터 나노 와이어의 직접 콘택 방식에 의한 이동시 몰드막으로 이용됨으로써, 제1 가이드 패턴들의 폭 및 두께의 조절에 의한 고집적 및 미세 정렬된 나노 와이어들이 기판 상에 배열될 수 있다. 또한, 나노 와이어가 성장되는 도너 기판에서 랜덤하거나 정렬된 나노 와이어를 성장시킨 후, 상기 나노 와이어를 상기 도너 기판과 다른 기판에 직접 접촉 방식으로 원하는 표면 영역에만 상기 랜덤하거나 정렬된 나노 와이어를 이동시킬 수 있다.According to the present invention, a microstructure including a first guide pattern in the form of a fine line in a cell region on a substrate and a second guide pattern formed on a peripheral circuit region is formed. The first guide patterns of the microstructures are used as a mold film during the direct contact of the nanowires from the donor substrate, whereby highly integrated and finely aligned nanowires are controlled on the substrate by controlling the width and thickness of the first guide patterns. Can be arranged. Further, after growing a random or aligned nanowires on the donor substrate on which the nanowires are grown, the random or aligned nanowires may be moved only to a desired surface region by directly contacting the nanowires with another substrate. Can be.

상술한 바에 있어서는 본 발명의 실시예들을 참조하여 설명하였지만, 해당 기술 분야에 통상의 지식을 가진 자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.Although the above has been described with reference to the embodiments of the present invention, those skilled in the art may vary the present invention without departing from the spirit and scope of the present invention as set forth in the claims below. It will be understood that modifications and changes can be made.

도 1a는 본 발명의 일 실시예에 따른 제1 가이드 패턴 및 제2 가이드 패턴이 형성된 형태를 나타내는 사시도이다.1A is a perspective view illustrating a form in which a first guide pattern and a second guide pattern are formed according to an embodiment of the present invention.

도 1b 내지 도 6은 본 발명의 실시예들에 따른 메모리 유닛의 제조 방법을 설명하기 위한 단면도들이다.1B to 6 are cross-sectional views illustrating a method of manufacturing a memory unit in accordance with embodiments of the present invention.

도 7 내지 도 8은 본 발명의 실시예들에 따른 메모리 유닛의 제조 방법을 설명하기 위한 사시도들이다. 7 to 8 are perspective views illustrating a method of manufacturing a memory unit in accordance with embodiments of the present invention.

<도면의 주요부분에 대한 부호의 설명><Description of the symbols for the main parts of the drawings>

100 : 억셉터 기판 102 : 제1 전극막100: acceptor substrate 102: first electrode film

104 : 제1 가이트 패턴 106 : 제2 가이드 패턴104: first guide pattern 106: second guide pattern

108 : 미세 구조물 200 : 도너 기판108: microstructure 200: donor substrate

202 : 촉매 입자 204 : 제1 나노 와이어202 catalyst particles 204 first nanowires

120 : 제1 전극 130 : 절연막120: first electrode 130: insulating film

140 : 제2 전극막 214 : 제2 나노 와이어140: second electrode film 214: second nanowire

142 : 제2 전극142: second electrode

Claims (4)

억셉터 기판 상에 제1 전극막을 형성하는 단계;Forming a first electrode film on the acceptor substrate; 상기 제1 전극막 상에 제1 가이드 패턴 및 상기 제1 가이드 패턴을 둘러싸는 제2 가이드 패턴을 포함하는 미세 구조물을 형성하는 단계;Forming a microstructure on the first electrode layer, the microstructure including a first guide pattern and a second guide pattern surrounding the first guide pattern; 상부에 제1 나노 와이어들이 성장되는 도너 기판을 준비하는 단계;Preparing a donor substrate on which first nanowires are grown; 직접 콘택 방식에 의해 상기 도너 기판 상에 형성된 상기 제1 나노 와이어들이 상기 억셉터 기판의 상기 제1 가이드 패턴들 사이의 제1 전극막 및 상기 제2 가이드 패턴들 상면에 부착하는 단계;Attaching the first nanowires formed on the donor substrate to an upper surface of the first electrode layer and the second guide patterns between the first guide patterns of the acceptor substrate by a direct contact method; 상기 도너 기판을 제거하는 단계;Removing the donor substrate; 상기 미세 구조물을 제거하는 단계;Removing the microstructures; 상기 제1 전극막을 부분적으로 제거하여 상기 제1 나노 와이어들 하부에 제1 전극들을 형성하는 단계;Partially removing the first electrode layer to form first electrodes under the first nanowires; 상기 억셉터 기판 상에 상기 제1 전극들 및 상기 제1 나노 와이어들 사이를 매립하는 절연막을 형성하는 단계; 및Forming an insulating film on the acceptor substrate, the insulating film filling the first electrodes and the first nanowires; And 상기 제1 나노 와이어들 및 절연막 상에 상기 제1 방향과 실질적으로 수직한 제2 방향으로 연장되는 제2 전극들을 형성하는 단계를 포함하는 메모리 유닛의 제조 방법.Forming second electrodes on the first nanowires and the insulating layer, the second electrodes extending in a second direction substantially perpendicular to the first direction. 제1항에 있어서, 상기 제1 가이드 패턴과 제2 가이드 패턴은 서로 다른 표면 성질을 가지도록 형성되는 것을 특징으로 하는 메모리 유닛의 제조 방법.The method of claim 1, wherein the first guide pattern and the second guide pattern are formed to have different surface properties. 제1항에 있어서, 상기 제1 가이드 패턴은 상기 제1 전극막 상에 메모리 셀을 형성하기 위한 셀 영역 내에 형성되며, 상기 제2 가이드 패턴은 상기 셀 영역과 이웃한 주변 회로 영역 상에 상기 주변 회로 영역을 차단하도록 형성되는 것을 특징으로 하는 메모리 유닛의 제조 방법.The display device of claim 1, wherein the first guide pattern is formed in a cell region for forming a memory cell on the first electrode layer, and the second guide pattern is formed on the peripheral circuit region adjacent to the cell region. And a circuit area is formed so as to cut off the circuit area. 제1항에 있어서, 상기 제2 전극들을 형성하는 단계는,The method of claim 1, wherein the forming of the second electrodes comprises: 상기 제1 나노 와이어들 및 절연막 상에 제2 전극막을 형성하는 단계; Forming a second electrode film on the first nanowires and the insulating film; 상기 제2 전극막 상에 상기 제1 방향과 실질적으로 수직한 제2 방향으로 연장되는 제2 나노 와이어들을 형성하는 단계; Forming second nanowires extending in a second direction substantially perpendicular to the first direction on the second electrode film; 상기 제2 나노 와이어들을 식각 마스크로 이용하여 상기 제2 전극막을 부분적으로 제거하여 상기 제2 나노 와이어들 하부에 제2 전극들을 형성하는 단계; 및Partially removing the second electrode layer using the second nanowires as an etching mask to form second electrodes under the second nanowires; And 상기 제2 전극들 상에 형성된 제2 나노 와이어들을 제거하는 단계를 포함하는 것을 특징으로 하는 메모리 유닛의 제조 방법.Removing the second nanowires formed on the second electrodes.
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