KR20100013968A - 반도체 소자의 미세 패턴 형성 방법 - Google Patents

반도체 소자의 미세 패턴 형성 방법 Download PDF

Info

Publication number
KR20100013968A
KR20100013968A KR1020080075732A KR20080075732A KR20100013968A KR 20100013968 A KR20100013968 A KR 20100013968A KR 1020080075732 A KR1020080075732 A KR 1020080075732A KR 20080075732 A KR20080075732 A KR 20080075732A KR 20100013968 A KR20100013968 A KR 20100013968A
Authority
KR
South Korea
Prior art keywords
pattern
hard mask
silicon
forming
width
Prior art date
Application number
KR1020080075732A
Other languages
English (en)
Other versions
KR100953053B1 (ko
Inventor
심귀황
정우영
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020080075732A priority Critical patent/KR100953053B1/ko
Publication of KR20100013968A publication Critical patent/KR20100013968A/ko
Application granted granted Critical
Publication of KR100953053B1 publication Critical patent/KR100953053B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0334—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/0338—Process specially adapted to improve the resolution of the mask
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0334—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/0337—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31144—Etching the insulating layers by chemical or physical means using masks

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

본 발명은 반도체 소자의 미세 패턴 형성 방법에 관한 것으로, 특히 더블 패터닝(double patterning) 공정 시 실리콘을 함유한 현상액 용해 물질(developer soluble material)을 이용하여 습식 노광 장비에 리세스(recess) 되면서도 스페이서 제거 시 식각 장벽 역할을 수행하게 함으로써, 기존 노광 장비의 한계 해상도를 초월하는 미세 피치의 하드마스크 패턴을 용이하게 형성하고, 이를 이용하여 반도체 소자의 미세 패턴을 용이하게 형성할 수 있는 반도체 소자의 미세 패턴 형성 방법에 관한 것이다.
미세 패턴, 더블 패터닝, 실리콘 함유 현상액 용해 물질, 식각 장벽층

Description

반도체 소자의 미세 패턴 형성 방법{Method of forming fine patterns in semiconductor device}
본 발명은 반도체 소자의 미세 패턴 형성 방법에 관한 것으로, 특히 더블 패터닝(double patterning) 공정을 용이하게 실시할 수 있는 반도체 소자의 미세 패턴 형성 방법에 관한 것이다.
고집적화된 반도체 소자를 제조하는 데 있어서 패턴 미세화가 필수적이다. 좁은 면적에 많은 소자를 집적시키기 위하여는 개별 소자의 크기를 가능한 한 작게 형성하여야 하며, 이를 위하여는 형성하고자 하는 패턴들 각각의 폭과 패턴들 사이의 간격과의 합인 피치(pitch)를 작게 하여야 한다. 최근, 반도체 소자의 디자인 룰(design rule)이 급격하게 감소됨에 따라 반도체 소자 구현에 필요한 패턴 형성을 형성하기 위한 포토리소그래피 공정에 있어서 해상 한계로 인하여 미세 피치를 가지는 패턴을 형성하는 데 한계가 있다. 특히, 기판상에 형성되는 단위 소자들을 전기적으로 연결시키는 콘택 플러그를 형성하기 위하여 절연막에 콘택홀을 형성할 때, 좁은 면적 내에 미세 피치로 밀집하여 형성되는 복수의 콘택홀을 형성하기 위하여 포토리소그래피 공정을 이용하는 경우에는 해상 한계로 인하여 미세 피치를 가지는 원하는 콘택홀 패턴을 형성하는데 한계가 있다.
상기와 같은 포토리소그래피 공정에서의 해상 한계를 극복하기 위하여, 더블 패터닝 기술(double-pattering technology) 기술이 다양하게 연구되고 있으나, 2회의 마스크 공정을 거치는 더블 패터닝 공정은 오버레이(overlay)의 제어가 어려워 더욱더 미세한 패턴을 필요로 하는 제품에 적용하는 데 한계가 있다. 이는 2회의 마스크 공정을 거치는 더블 패터닝 공정에서는 위치 정합 정밀도가 CD(critical dimension)에 영향을 주므로 오버레이 특성이 더욱 엄격히 관리되어야 하기 때문이다.
또 다른 방법으로, 스페이서를 이용한 포지티브 또는 네거티브 타입의 더블 패터닝이 적용되고 있으나, 이는 스페이서를 제거하기 위해 여러 번의 식각 공정과 마스크 공정을 거침으로써 생산 원가의 고비용을 초래하고, 아울러 공정 균일도를 확보하기 어려운 문제가 있다.
더블 패터닝 기술에서 습식 노광 장비(wet developer)를 이용하여 리세스(recess) 가능한 특징을 가진 현상액 용해 물질(developer soluble material)을 이용할 경우에는 높은 식각 비로 인해 스페이서 제거 시 식각 장벽층의 역할을 수행할 수 없다는 문제점을 안고 있다.
본 발명은 실리콘을 함유한 현상액 용해 물질(developer soluble material)을 식각 장벽층으로 사용하는 스페이서법의 더블 패터닝(double patterning) 공정을 통해 용이하게 기존의 노광 장비의 해상 한계를 초월하는 미세 패턴을 형성할 수 있는 반도체 소자의 미세 패턴 형성 방법을 제공함에 있다.
본 발명의 일 실시 예에 따른 반도체 소자의 미세 패턴 형성 방법은, 식각 대상막이 형성된 반도체 기판이 제공되는 단계, 식각 대상막 상에 식각 선택비가 다른 제1 및 제2 하드마스크막을 순차적으로 형성하는 단계, 제2 하드마스크막을 패터닝하여 제2 하드마스크 패턴을 형성하는 단계, 제2 하드마스크 패턴의 측벽에 스페이서를 형성하는 단계, 스페이서 사이의 제1 하드마스크막 상에 실리콘 함유 현상액 용해 물질(developer soluble material) 패턴을 형성하는 단계, 제2 하드마스크 패턴과 실리콘 함유 현상액 용해 물질 패턴 사이의 스페이서를 제거하는 단계, 제2 하드마스크 패턴 및 실리콘 함유 현상액 용해 물질 패턴을 식각 마스크로 이용하여 제1 하드 마스크막을 식각하여 제1 하드마스크 패턴을 형성하는 단계 및 제1 하드마스크 패턴을 식각 마스크로 이용하여 식각 대상막을 패터닝하여 식각 대상 패턴 사이에 목표 패턴을 형성하는 단계를 포함한다.
본 발명의 일 실시 예에 따른 반도체 소자의 미세 패턴 형성 방법은, 반도체 기판 상에 식각 선택비가 다른 제1 및 제2 하드마스크막을 순차적으로 형성하는 단계, 제2 하드마스크막을 패터닝하여 제2 하드마스크 패턴을 형성하는 단계, 제2 하드마스크 패턴의 측벽에 스페이서를 형성하는 단계, 스페이서 사이의 제1 하드마스크막 상에 실리콘 함유 현상액 용해 물질 패턴을 형성하는 단계, 제2 하드마스크 패턴과 실리콘 함유 현상액 용해 물질 패턴 사이의 스페이서를 제거하는 단계, 제2 하드마스크 패턴 및 실리콘 함유 현상액 용해 물질 패턴을 식각 마스크로 이용하여 제1 하드 마스크막을 식각하여 제1 하드마스크 패턴을 형성하는 단계 및 제1 하드마스크 패턴을 식각 마스크로 이용하여 반도체 기판을 식각하여 목표 패턴을 형성하는 단계를 포함한다.
상기에서, 제2 하드마스크 패턴의 폭과 제2 하드마스크 패턴 사이의 스페이스의 폭의 합은 목표 패턴 피치(target pattern pitch)의 2배를 갖는 패턴 피치로 형성된다.
스페이서는 상기 제1 및 제2 하드마스크막 및 실리콘 함유 현상액 용해 물질 패턴과 식각 선택비가 다른 물질로 형성된다.
스페이서의 폭이 목표 패턴의 폭으로 형성된다. 스페이서는 상부 측벽에 오버행(overhang)을 갖는다.
스페이서 사이의 스페이스의 폭은 제2 하드마스크 패턴의 폭과 동일하게 형성된다.
실리콘 함유 현상액 용해 물질 패턴은 실리콘을 10 내지 60중량% 함유한다.
실리콘 함유 현상액 용해 물질 패턴은 리세스(recess)된 표면을 갖는다.
실리콘 함유 현상액 용해 물질 패턴을 형성하는 단계는, 스페이서 사이가 채워지도록 제2 하드마스크 패턴 및 스페이서를 포함한 제1 하드마스크막 상에 실리콘 함유 현상액 용해 물질막을 형성하는 단계, 목표 패턴 예정 영역을 노출시키는 마스크 패턴을 이용하여 실리콘 함유 현상액 용해 물질막의 일부를 노광하는 단계, 노광된 실리콘 함유 현상액 용해 물질막을 베이크 하는 단계 및 베이크된 실리콘 함유 현상액 용해 물질막을 현상하여 리세스시키는 단계를 더 포함한다.
실리콘 함유 현상액 용해 물질막은 스핀 코팅(spin coating) 방법으로 형성된다.
현상은 습식 노광 장비(wet developer)를 이용하여 실시된다. 현상은 포토레지스트막의 노광부를 제거할 때 사용하는 현상액을 사용하여 실시된다.
목표 패턴의 폭과 식각 대상 패턴의 폭의 합이 목표 패턴 피치로 형성된다.
목표 패턴의 폭과 목표 패턴 사이의 반도체 기판 패턴의 폭의 합이 목표 패턴 피치로 형성된다.
제1 하드마스크 패턴의 폭과 제1 하드마스크 패턴 사이의 스페이스의 폭의 합은 패턴 피치의 1/2의 패턴 피치를 갖는다.
식각 대상막은 절연막, 도전막 또는 게이트 적층막으로 형성된다.
본 발명은 다음과 같은 효과가 있다.
첫째, 더블 패터닝(double patterning) 공정 시 실리콘을 함유한 현상액 용 해 물질(developer soluble material)을 이용하여 습식 노광 장비에 리세스(recess) 되면서도 스페이서 제거 시 식각 장벽 역할을 수행하게 함으로써, 기존 노광 장비의 한계 해상도를 초월하는 미세 피치의 하드마스크 패턴을 용이하게 형성하고, 이를 이용하여 반도체 소자의 미세 패턴을 용이하게 형성할 수 있다.
둘째, 저해상도의 기존 노광 장비를 이용하여 반도체 소자의 미세 패턴을 형성함으로써, 장비 투자 비용을 절감할 수 있다.
셋째, 실리콘을 함유한 현상액 용해 물질을 이용할 경우 에치백(etch back) 공정을 거치지 않고 습식 노광 장비에서 리세스가 가능하므로 에치백 공정을 생략하여 타 장비 투자 비용을 절감할 수 있고, 제조 공정을 단축하여 생산성을 향상시킬 수 있다.
이하, 첨부된 도면들을 참조하여 본 발명의 일 실시 예를 보다 상세히 설명한다.
도 1은 본 발명의 일 실시 예에 따라 형성하고자 하는 복수의 콘택홀 패턴의 레이아웃(layout)이다.
도 1을 참조하면, 형성하고자 하는 복수의 콘택홀 패턴(180)이 각각 목표 패턴 피치(P)로 반복 배치되어 있다. 콘택홀 패턴(180)은 단축 방향의 폭(Wx)과 장축 방향의 폭(Wy)을 가진다.
도 2a 내지 도 2h 및 도 3a 내지 도 3h는 도 1의 레이아웃에 따른 콘택홀 패 턴을 형성하기 위한 일 실시 예를 설명하기 위하여 공정 순서에 따라 도시한 도면들이다. 여기서, 도 2a 내지 도 2h는 본 발명에 따른 미세 패턴 형성 방법에서 각 공정 단계에서 구조물의 상면 구조를 보여주는 평면도이고, 도 3a 내지 도 3h는 각각 도 2a 내지 도 2h의 단면도이다.
도 2a 및 도 2a의 Ⅰ-Ⅰ'선 단면도인 도 3a를 참조하면, 식각 대상막(110)이 형성된 반도체 기판(100) 상에 제1 및 제2 하드 마스크막(120, 130)을 순차적으로 형성한다. 식각 대상막(110)은 실제로 형성하고자 하는 미세 패턴의 대상막이며, 절연막, 도전막 또는 게이트 적층막이 될 수 있으며 용도에 따라 대상 물질이 달라진다.
제1 및 제2 하드마스크막(120, 130)은 각각 식각 특성이 서로 다른 물질, 즉 소정의 식각 조건에 대하여 서로 다른 식각 선택비를 갖는 물질로 형성한다. 제1 및 제2 하드마스크막(120, 130)은 식각 대상막(110)의 형성 물질 및 형성하고자 하는 패턴의 용도에 따라 다양한 물질로 형성될 수 있으며, 식각 대상막(110)의 형성 물질에 따라 식각 선택비를 제공할 수 있는 물질로 이루어질 수 있다.
이후, 통상의 포토리소그래피 공정을 이용하여 제2 하드마스크막(130) 상에 제2 하드마스크막(130)의 일부를 노출시키는 개구(140a)를 갖는 감광막 패턴(140)을 형성한다. 감광막 패턴(140)은 해상도가 40nm 내지 200nm인 기존의 노광 장비를 이용하여 형성할 수 있으며, 이를 통해 감광막 패턴(140)의 폭(W)과 감광막 패턴(140) 사이의 스페이스(S)의 합으로 정의되는 패턴 피치(pattern pitch)가 정의된다. 이때, 패턴 피치는 최종적으로 형성하고자 하는 목표 패턴의 피치의 2배가 되도록 2P로 형성한다.
도 2b 및 도 2b의 Ⅱ-Ⅱ'선 단면도인 도 3b를 참조하면, 감광막 패턴(도 3a의 140)을 식각 마스크로 이용하여 제2 하드마스크막(도 3a의 130)을 식각하여 제2 하드마스크 패턴(130a)을 형성한다. 식각 공정은 건식 식각(dry etch) 공정으로 실시한다.
이로써, 제1 폭(W1)을 갖는 제2 하드마스크 패턴(130a)이 형성되고, 제2 하드마스크 패턴(130a) 사이에 제1 하드 마스크막(120)을 노출시키면서 제1 폭(S1)을 갖는 스페이스가 형성된다. 제2 하드마스크 패턴(130a)의 제1 폭(W1)은 감광막 패턴(도 3a의 140)의 폭(W)과 동일한 수치를 가지며, 제2 하드마스크 패턴(130a) 사이의 스페이스의 제1 폭(S1)은 감광막 패턴(도 3a의 140) 사이의 스페이스 폭(S)과 동일한 수치를 가진다. 즉, 제2 하드마스크 패턴(130a)은 해상도가 40nm 내지 200nm인 기존의 노광 장비를 이용하여 패터닝된다. 이후, 감광막 패턴(도 3a의 140)을 제거한다.
도 2c 및 도 2c의 Ⅲ-Ⅲ'선 단면도인 도 3c를 참조하면, 제2 하드마스크 패턴(130a)의 측벽에 제2 폭(W2)을 갖는 스페이서(150)를 형성한다. 스페이서(150)는 제2 하드마스크 패턴(130a)을 포함한 제1 하드마스크막(120) 상에 스페이서용 절연막(미도시)을 증착한 후 스페이서 식각 공정으로 스페이서용 절연막을 식각하여 형성할 수 있다. 이에 따라, 스페이서(150)는 스페이서용 절연막 증착과정에서 발생된 오버행(overhang, A)이 상부 측벽에 잔류되어 형성되며, 이는 후속한 공정에서 스페이서(150) 사이에 패턴(미도시)으로 사용될 물질이 항아리 모양으로 잘 채워질 수 있도록 돕는다.
스페이서(150)는 후속한 공정에서 선택적으로 제거될 수 있도록 제1 하드마스크막(120), 제2 하드마스크 패턴(130a) 및 이후에 스페이서(150) 사이에 형성될 실리콘 함유 현상액 함유 물질 패턴보다 식각 비가 높은 물질로 형성하며, 바람직하게 카본(Carbon) 계열의 물질로 형성할 수 있다.
특히, 제2 하드마스크 패턴(130a)의 측벽에 형성된 스페이서(150)의 두께가 실제 형성하고자 하는 패턴의 폭(width)이 되므로 스페이서(150)의 두께를 조절하여 실제 패턴 폭을 조절할 수 있다. 즉, 스페이서(150)의 폭(W2)에 의해 도 1에 도시한 형성하고자 하는 콘택홀 패턴(180)의 단축 방향의 폭(Wx)이 결정된다.
제2 폭(W2)을 갖는 스페이서(150)에 의해 스페이서(150) 사이에는 제1 하드마스크막(120)을 노출시키면서 제1 폭(S1)보다 좁은 제2 폭(S2)을 갖는 스페이스가 형성된다. 제2 하드마스크 패턴(130a)의 측벽에 제2 폭(W2)으로 형성된 스페이서(150)로 인해 제2 하드마스크 패턴(130a) 사이의 간격(S2)은 스페이서(150)가 형성되기 전의 제2 하드마스크 패턴(130a) 사이의 간격(S1)보다 스페이서(150) 폭(W2)의 2배에 해당하는 폭만큼 좁아진다. 실제 형성하고자 하는 패턴의 간격이 규칙적으로 배열되도록 스페이서(150) 사이의 스페이스의 제2 폭(S2)은 제2 하드마스크 패턴(130a)의 제1 폭(W1)과 동일한 수치로 형성되어야 한다.
도 2d 및 도 2d의 Ⅳ-Ⅳ'선 단면도인 도 3d를 참조하면, 스페이서(150) 사이가 채워지도록 제2 하드마스크 패턴(130a) 및 스페이서(150)를 포함한 제1 하드마스크막(120) 상에 실리콘 함유 현상액 용해 물질(developer soluble material) 막(160)을 형성한다.
실리콘 함유 현상액 용해 물질막(160)은 통상의 현상액 용해 물질에 10 내지 60 중량%의 실리콘을 함유하여 형성하며, 유동성의 실리콘 함유 현상액 용해 물질을 이용하여 스핀 코팅(spin coating) 방법으로 형성할 수 있다. 예를 들어, 통상의 현상액 용해 물질은 폴리머 및 솔벤트 포뮬레이션(solvent fomulation)을 혼합하여 형성할 수 있다.
일반적으로, 현상액 용해 물질은 습식 노광 장비(wet developer)를 이용하여 리세스(Recess) 가능한 특징을 가지는데 반해 높은 식각 비로 인해 스페이서 제거 시 함께 제거되기 때문에 식각 장벽 역할을 수행할 수 없다는 약점이 있었다. 하지만, 본 발명의 일 실시 예의 실리콘 함유 현상액 용해 물질막(160)을 이용하면, 식각 비를 낮출 수 있기 때문에 후속한 공정에서 스페이서(도 3c의 150) 제거 시 잔류시켜 식각 장벽층으로 사용할 수 있게 된다.
도 2e 및 도 2e의 Ⅴ-Ⅴ'선 단면도인 도 3e를 참조하면, 실리콘 함유 현상액 용해 물질막(160) 상에 콘택홀 형성 예정 영역을 노출시키는 개구(170a)를 갖는 마스크 패턴(170)을 형성한다. 개구(170a)에 의해 도 1에 도시한 형성하고자 하는 콘택홀 패턴(180)의 장축 방향의 폭(Wy)이 결정된다. 마스크 패턴(170)은 통상의 포토레지스트 물질로 이루어질 수 있다.
이어서, 실리콘 함유 현상액 용해 물질막(160)을 노광(exposure) 한 후 베이크(bake) 한다. 그런 다음, 실리콘 함유 현상액 용해 물질막(도 3d의 160)이 스페이서(150) 사이에만 잔류하도록 실리콘 함유 현상액 용해 물질막(도 3d의 160)을 현상하여 리세스(recess) 시킨다.
현상 공정은 습식 노광 장비를 이용하여 실시하며, 이 경우 포토레지스트막의 노광부를 제거할 때 사용하는 현상액을 사용하여 실시한다. 이로써, 실리콘 함유 현상액 용해 물질막(도 3d의 160)이 리세스되어 스페이서(150) 사이에 제2 하드마스크 패턴(130a)과 동일한 폭의 제3 폭(W3)을 갖는 실리콘 함유 현상액 용해 물질 패턴(160a)이 형성된다. 이때, 현상 시간과 베이크 온도를 적절히 조절하면 실리콘 함유 현상액 용해 물질 패턴(160a)의 리세스되는 정도를 자유롭게 구현할 수 있다.
이처럼, 실리콘 함유 현상액 용해 물질막(도 3d의 160)은 에치백(etch back) 공정을 거치지 않고 습식 노광 장비에서 리세스가 가능하므로 에치백 공정을 생략하여 타 장비 투자 비용을 절감하고, 제조 공정을 단축하여 생산성을 향상시킬 수 있다는 장점이 있다.
도 2f 및 도 2f의 Ⅵ-Ⅵ'선 단면도인 도 3f를 참조하면, 제2 하드마스크 패턴(130a)과 실리콘 함유 현상액 용해 물질 패턴(160a) 사이의 스페이서(도 3e의 150)를 제거하기 위한 식각 공정을 실시한다.
식각 공정은 건식 식각 공정으로 실시할 수 있으며, 플라즈마 건식 식각 공정으로 실시함이 바람직하다. 특히, 식각 공정은 제2 하드마스크 패턴(130a) 및 실리콘 함유 현상액 용해 물질 패턴(160a)보다 스페이서(도 3e의 150)에 대한 식각 속도 비가 높은 조건으로 실시한다.
이로써, 식각 공정에 의해 스페이서(도 3e의 150)가 선택적으로 제거되어 제 2 하드마스크 패턴(130a)과 실리콘 함유 현상액 용해 물질 패턴(160a)이 일정 간격을 유지하며 교호적으로 배치된다. 제2 하드마스크 패턴(130a)과 실리콘 함유 현상액 용해 물질 패턴(160a) 사이에는 제1 하드마스크막(120)을 노출시키면서 제3 폭(S3)을 갖는 스페이스가 형성되며, 이는 스페이서(도 3e의 150)의 제2 폭(W2)과 동일한 치수를 가지게 된다. 이후, 마스크 패턴(도 2f의 170)을 제거한다.
도 2g 및 도 2g의 Ⅶ-Ⅶ'선 단면도인 도 3g를 참조하면, 제2 하드마스크 패턴(도 3f의 130a) 및 실리콘 함유 현상액 용해 물질 패턴(도 3f의 160a)을 식각 마스크로 이용하여 제1 하드마스크막(120)을 식각하여 제1 하드마스크 패턴(120a)을 형성한다. 여기서, 식각 공정은 건식 식각(dry etch) 공정으로 실시한다. 이때, 제1 하드 마스크 패턴(120a)이 목표 하드마스크 패턴으로 형성된다.
이로써, 제1 폭(W1)과 제3 폭(W3)을 갖는 제1 하드마스크 패턴(120a)이 일정 간격 이격되어 교호적으로 배치된다. 제1 하드마스크 패턴(120a)들 사이에는 반도체 기판(100)을 노출시키면서 제3 폭(S3)으로 스페이스가 형성된다.
실질적으로, 제1 하드마스크 패턴(120a)의 제1 폭(W1)과 제3 폭(W3)은 동일한 치수를 가진다. 따라서, 제1 폭(W1)의 제1 하드마스크 패턴(120a)과 제3 폭(S3)의 스페이스의 합 또는 제3 폭(W3)의 제1 하드마스크 패턴(120a)과 제3 폭(S3)의 스페이스의 합은 목표 패턴 피치(P)로 정의된다. 결국, 목표 패턴 피치(P)는 패턴 피치(2P)의 1/2로 형성된다. 여기서, 제1 하드마스크 패턴(120a)들 사이의 스페이스 폭(S3)이 실제 형성하고자 하는 패턴의 폭이 된다.
이후, 제2 하드마스크 패턴(도 3f의 130a) 및 실리콘 함유 현상액 용해 물질 패턴(도 3f의 160a)을 제거한다. 이처럼, 스페이서(도 3e의 150) 제거 후 남게 되는 제2 하드마스크 패턴(도 3f의 120a)과 실리콘 함유 현상액 용해 물질 패턴(도 3f의 160a)를 이용하여 제1 하드마스크막(도 3f의 120)을 식각하여 제1 하드마스크 패턴(120a)을 형성함으로써 더블 패터닝을 완성한다.
상기한 바와 같이, 스페이서법을 이용한 더블 패터닝 공정 시 실리콘 함유 현상액 용해 물질 패턴(도 3e의 160a)을 이용하여 기존 노광 장비의 한계 해상도를 초월하는 미세 피치의 목표 하드마스크 패턴인 제1 하드마스크 패턴(120a)을 용이하게 형성할 수 있다.
도 2h 및 도 2h의 Ⅷ-Ⅷ'선 단면도인 도 3h를 참조하면, 제1 하드마스크 패턴(도3g의 120a)을 식각 마스크로 이용하여 식각 대상막(도3g의 110)을 식각하여 식각 대상 패턴(110a) 사이에 최종적으로 목표 패턴을 형성한다. 이 경우, 목표 패턴은 콘택홀 패턴(180)으로 형성된다. 이후, 제1 하드마스크 패턴(도3g의 120a)을 제거한다.
이로써, 반도체 기판(100) 상에는 도 1에 도시한 형성하고자 하는 복수개의 콘택홀 패턴(180)이 형성된다. 콘택홀 패턴(180)의 폭(Wx)은 제1 하드마스크 패턴(도 3g의 120a) 간 스페이스의 폭(S3)과 동일한 수치를 가지며, 콘택홀 패턴(180)들 사이의 식각 대상 패턴(110a)의 폭(W4)은 제1 하드마스크 패턴(도 3g의 120a)의 폭(W1)과 동일한 수치를 가진다. 따라서, 콘택홀 패턴(180)의 폭(Wx)과 콘택홀 패턴(180)들 사이의 식각 대상 패턴(110a)의 폭(W4)의 합은 패턴 피치(2P)의 1/2로 형성되는 목표 패턴 피치(P)로 정의된다.
이처럼, 콘택홀 패턴(180)은 기존 노광 장비의 한계 해상도를 초월하는 미세 피치를 가지는 제1 하드마스크 패턴(도 3g의 120a)을 이용하여 형성되므로, 콘택홀 패턴(180) 또한 기존 노광 장비의 한계 해상도를 초월하는 미세 패턴으로 형성된다.
본 발명에서는 설명의 편의를 위하여, 반도체 소자의 미세 패턴 형성 방법을 콘택홀 패턴을 형성하는 것에 한정하여 설명하였으나, 본 발명의 일 실시 예에 따른 목표 하드마스크 패턴을 이용하여 트렌치 등 기타 다른 반도체 소자의 미세 패턴 형성 방법에 다양하게 응용할 수 있다. 단, 소자 분리 영역을 정의하기 위하여 반도체 기판에 트렌치를 형성할 경우 식각 대상막은 반도체 기판이 된다.
본 발명은 상기에서 서술한 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 상기의 실시 예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 따라서, 본 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 한다.
도 1은 본 발명의 일 실시 예에 따라 형성하고자 하는 복수의 콘택홀 패턴의 레이아웃(layout)이다.
도 2a 내지 도 2h는 도 1의 레이아웃에 따른 콘택홀 패턴을 형성하기 위한 일 실시 예를 설명하기 위하여 공정 순서에 따라 도시한 평면도들이다.
도 3a 내지 도 3h는 도 1의 레이아웃에 따른 콘택홀 패턴을 형성하기 위한 일 실시 예를 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
<도면의 주요부분에 대한 부호의 설명>
100 : 반도체 기판 110 : 식각 대상막
110a : 식각 대상 패턴 120 : 제1 하드마스크막
120a : 제1 하드마스크 패턴 130 : 제2 하드마스크막
130a : 제2 하드마스크 패턴 140 : 감광막 패턴
150 : 스페이서 160 : 실리콘 함유 현상액 용해 물질막
160a : 실리콘 함유 현상액 용해 물질 패턴
170 : 마스크 패턴 180 : 콘택홀 패턴

Claims (17)

  1. 식각 대상막이 형성된 반도체 기판이 제공되는 단계;
    상기 식각 대상막 상에 식각 선택비가 다른 제1 및 제2 하드마스크막을 순차적으로 형성하는 단계;
    상기 제2 하드마스크막을 패터닝하여 제2 하드마스크 패턴을 형성하는 단계;
    상기 제2 하드마스크 패턴의 측벽에 스페이서를 형성하는 단계;
    상기 스페이서 사이의 상기 제1 하드마스크막 상에 실리콘 함유 현상액 용해 물질 패턴을 형성하는 단계;
    상기 제2 하드마스크 패턴과 상기 실리콘 함유 현상액 용해 물질 패턴 사이의 상기 스페이서를 제거하는 단계;
    상기 제2 하드마스크 패턴 및 상기 실리콘 함유 현상액 용해 물질 패턴을 식각 마스크로 이용하여 상기 제1 하드 마스크막을 식각하여 제1 하드마스크 패턴을 형성하는 단계; 및
    상기 제1 하드마스크 패턴을 식각 마스크로 이용하여 상기 식각 대상막을 패터닝하여 식각 대상 패턴 사이에 목표 패턴을 형성하는 단계를 포함하는 반도체 소자의 미세 패턴 형성 방법.
  2. 반도체 기판 상에 식각 선택비가 다른 제1 및 제2 하드마스크막을 순차적으로 형성하는 단계;
    상기 제2 하드마스크막을 패터닝하여 제2 하드마스크 패턴을 형성하는 단계;
    상기 제2 하드마스크 패턴의 측벽에 스페이서를 형성하는 단계;
    상기 스페이서 사이의 상기 제1 하드마스크막 상에 실리콘 함유 현상액 용해 물질 패턴을 형성하는 단계;
    상기 제2 하드마스크 패턴과 상기 실리콘 함유 현상액 용해 물질 패턴 사이의 상기 스페이서를 제거하는 단계;
    상기 제2 하드마스크 패턴 및 상기 실리콘 함유 현상액 용해 물질 패턴을 식각 마스크로 이용하여 상기 제1 하드 마스크막을 식각하여 제1 하드마스크 패턴을 형성하는 단계; 및
    상기 제1 하드마스크 패턴을 식각 마스크로 이용하여 상기 반도체 기판을 식각하여 목표 패턴을 형성하는 단계를 포함하는 반도체 소자의 미세 패턴 형성 방법.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 제2 하드마스크 패턴의 폭과 상기 제2 하드마스크 패턴 사이의 스페이스의 폭의 합은 목표 패턴 피치의 2배를 갖는 패턴 피치로 형성되는 반도체 소자의 미세 패턴 형성 방법.
  4. 제 1 항 또는 제 2 항에 있어서,
    상기 스페이서는 상기 제1 및 제2 하드마스크막 및 상기 실리콘 함유 현상액 용해 물질 패턴과 식각 선택비가 다른 물질로 형성되는 반도체 소자의 미세 패턴 형성 방법.
  5. 제 1 항 또는 제 2 항에 있어서,
    상기 스페이서의 폭이 상기 목표 패턴의 폭으로 형성되는 반도체 소자의 미세 패턴 형성 방법.
  6. 제 1 항 또는 제 2 항에 있어서,
    상기 스페이서는 상부 측벽에 오버행(overhang)을 갖는 반도체 소자의 미세 패턴 형성 방법.
  7. 제 1 항 또는 제 2 항에 있어서,
    상기 스페이서 사이의 스페이스의 폭은 상기 제2 하드마스크 패턴의 폭과 동일하게 형성되는 반도체 소자의 미세 패턴 형성 방법.
  8. 제 1 항 또는 제 2 항에 있어서,
    상기 실리콘 함유 현상액 용해 물질 패턴은 상기 실리콘을 10 내지 60중량% 함유하는 반도체 소자의 미세 패턴 형성 방법.
  9. 제 1 항 또는 제 2 항에 있어서,
    상기 실리콘 함유 현상액 용해 물질 패턴은 리세스(recess)된 표면을 갖는 반도체 소자의 미세 패턴 형성 방법.
  10. 제 1 항 또는 제 2 항에 있어서, 상기 실리콘 함유 현상액 용해 물질 패턴을 형성하는 단계는,
    상기 스페이서 사이가 채워지도록 상기 제2 하드마스크 패턴 및 상기 스페이서를 포함한 상기 제1 하드마스크막 상에 실리콘 함유 현상액 용해 물질막을 형성하는 단계;
    목표 패턴 예정 영역을 노출시키는 마스크 패턴을 이용하여 상기 실리콘 함유 현상액 용해 물질막의 일부를 노광하는 단계;
    노광된 상기 실리콘 함유 현상액 용해 물질막을 베이크 하는 단계; 및
    베이크된 상기 실리콘 함유 현상액 용해 물질막을 현상하여 리세스시키는 단계를 더 포함하는 반도체 소자의 미세 패턴 형성 방법.
  11. 제 10 항에 있어서,
    상기 실리콘 함유 현상액 용해 물질막은 스핀 코팅 방법으로 형성되는 반도체 소자의 미세 패턴 형성 방법.
  12. 제 10 항에 있어서,
    상기 현상은 습식 노광 장비를 이용하여 실시되는 반도체 소자의 미세 패턴 형성 방법.
  13. 제 10 항에 있어서,
    상기 현상은 포토레지스트막의 노광부를 제거할 때 사용하는 현상액을 사용하여 실시되는 반도체 소자의 미세 패턴 형성 방법.
  14. 제 1 항에 있어서,
    상기 목표 패턴의 폭과 상기 식각 대상 패턴의 폭의 합이 목표 패턴 피치로 형성되는 반도체 소자의 미세 패턴 형성 방법.
  15. 제 2 항에 있어서,
    상기 목표 패턴의 폭과 상기 목표 패턴 사이의 반도체 기판 패턴의 폭의 합이 목표 패턴 피치로 형성되는 반도체 소자의 미세 패턴 형성 방법.
  16. 제 3 항에 있어서,
    상기 제1 하드마스크 패턴의 폭과 상기 제1 하드마스크 패턴 사이의 스페이스의 폭의 합은 상기 패턴 피치의 1/2의 패턴 피치를 갖는 반도체 소자의 미세 패턴 형성 방법.
  17. 제 1 항에 있어서,
    상기 식각 대상막은 절연막, 도전막 또는 게이트 적층막으로 형성되는 반도체 소자의 미세 패턴 형성 방법.
KR1020080075732A 2008-08-01 2008-08-01 반도체 소자의 미세 패턴 형성 방법 KR100953053B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020080075732A KR100953053B1 (ko) 2008-08-01 2008-08-01 반도체 소자의 미세 패턴 형성 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020080075732A KR100953053B1 (ko) 2008-08-01 2008-08-01 반도체 소자의 미세 패턴 형성 방법

Publications (2)

Publication Number Publication Date
KR20100013968A true KR20100013968A (ko) 2010-02-10
KR100953053B1 KR100953053B1 (ko) 2010-04-14

Family

ID=42087889

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020080075732A KR100953053B1 (ko) 2008-08-01 2008-08-01 반도체 소자의 미세 패턴 형성 방법

Country Status (1)

Country Link
KR (1) KR100953053B1 (ko)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2012018983A2 (en) * 2010-08-05 2012-02-09 Brewer Science Inc. Methods of producing structures using a developer-soluble layer with multilayer technology
CN103871884A (zh) * 2012-12-18 2014-06-18 中芯国际集成电路制造(上海)有限公司 鳍式场效应晶体管的制作方法

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6435916A (en) * 1987-07-31 1989-02-07 Hitachi Ltd Formation of fine pattern
US6239008B1 (en) 1999-09-29 2001-05-29 Advanced Micro Devices, Inc. Method of making a density multiplier for semiconductor device manufacturing
DE102004034572B4 (de) 2004-07-17 2008-02-28 Infineon Technologies Ag Verfahren zum Herstellen einer Struktur auf der Oberfläche eines Substrats
KR20070051196A (ko) * 2005-11-14 2007-05-17 삼성전자주식회사 반도체 장치의 패턴 형성 방법

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2012018983A2 (en) * 2010-08-05 2012-02-09 Brewer Science Inc. Methods of producing structures using a developer-soluble layer with multilayer technology
WO2012018983A3 (en) * 2010-08-05 2012-05-18 Brewer Science Inc. Methods of producing structures using a developer-soluble layer with multilayer technology
CN103871884A (zh) * 2012-12-18 2014-06-18 中芯国际集成电路制造(上海)有限公司 鳍式场效应晶体管的制作方法

Also Published As

Publication number Publication date
KR100953053B1 (ko) 2010-04-14

Similar Documents

Publication Publication Date Title
KR102436100B1 (ko) 분해능이하 기판 패터닝을 위한 에칭 마스크를 형성하는 방법
US10103032B2 (en) Methods of forming etch masks for sub-resolution substrate patterning
JP2018531506A6 (ja) サブ解像度基板パターニングのためのエッチングマスクを形成する方法
KR101045090B1 (ko) 반도체 소자의 미세 패턴 형성방법
KR20090029521A (ko) 반도체 소자의 미세 패턴 형성 방법
CN111640656B (zh) 半导体器件及其形成方法
KR100919349B1 (ko) 반도체 소자의 금속 배선 형성 방법
KR100953053B1 (ko) 반도체 소자의 미세 패턴 형성 방법
CN111640657B (zh) 半导体器件及其形成方法
CN110707004B (zh) 半导体装置及其形成方法
JP4095588B2 (ja) 集積回路にフォトリソグラフィ解像力を超える最小ピッチを画定する方法
KR102609924B1 (ko) 반도체 소자의 제조 방법
KR20100079002A (ko) 패턴 더블링을 이용한 반도체 소자의 미세 패턴 형성방법
CN112951718A (zh) 半导体结构及其形成方法
KR100972674B1 (ko) 반도체 소자의 패턴 형성 방법
KR100733140B1 (ko) 식각 마스크의 형성 방법
KR20140020150A (ko) 반도체 소자의 제조 방법
CN111640668B (zh) 半导体器件及其形成方法
KR20100088292A (ko) 반도체 소자의 미세 콘택홀 형성 방법
KR100257770B1 (ko) 반도체 소자의 미세한 전도막 패턴 형성 방법
KR100413043B1 (ko) 반도체 장치의 게이트 전극 형성 방법
KR20080038962A (ko) 미세 패턴 형성 방법
TW202029352A (zh) 平面化半導體結構的方法
CN111668091A (zh) 半导体器件及其形成方法
KR20060066504A (ko) 반도체 소자의 콘택 형성 방법

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee