KR20090073539A - 반도체 소자 및 그 제조 방법 - Google Patents

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Abstract

본 발명은 반도체 소자 및 그 제조 방법에 관한 것으로, 특히 수직형 트랜지스터(Vertical transistor) 형성 시 비트 라인 형성 공정에서 수직형 트랜지스터가 쓰러지는 문제가 발생하는 것을 방지하기 위하여, 비트라인 트렌치 형성 공정을 위해 사용하던 SOD(Spin On Dielectric)막을 저온 베이크 공정이 가능한 SOC(Spin On Carbon)막으로 대체하여 사용함으로써, 공정을 단순화할 수 있고 반도체 소자의 제조 수율을 향상시킬 수 있는 기술에 관한 것이다.

Description

반도체 소자 및 그 제조 방법{Semicoductor device and method of fabricating the same}
본 발명은 반도체 소자 및 그 제조 방법에 관한 것으로, 특히 수직형 트랜지스터(Vertical transistor) 형성 시 비트라인 트렌치 형성 공정을 위해 사용하던 SOD(Spin On Dielectric)막을 저온 베이크 공정이 가능한 SOC(Spin On Carbon)막으로 대체하여 사용함으로써, 공정을 단순화할 수 있고 반도체 소자의 제조 수율을 향상시킬 수 있는 기술에 관한 것이다.
최근 디램(DRAM)과 같은 반도체 소자의 경우, 제한된 영역에 더 많은 트랜지스터를 넣어 그 집적도를 높이는 기술이 요구되고 있다. 이를 위하여, 작은 면적에 메모리 셀 소자를 넣는 것이 가능한 수직형 트랜지스터 기술이 제안되었다. 메모리 소자의 경우, 수직형 트랜지스터는 수직형 채널을 둘러싸는 써라운드 게이트(Surrounding gate) 구조를 제공한다.
이러한 써라운드 게이트를 4F2에 형성하기 위해 채널 영역을 선택적 등방성 식각하여 채널 영역을 소스/드레인 영역에 비해 더 가늘게 만들어 우수한 소자 특성을 얻을 수 있도록 한다. 결국, 수직형 트랜지스터는 효과적으로 제한된 면적을 사용할 수 있다. 한편, 수직형 트랜지스터는 더 작은 크기의 트랜지스터를 손쉽게 만들 수 있을 것이라고 기대되어 디램(DRAM)뿐만 아니라 다양한 분야의 트랜지스터로 각광을 받고 있다.
여기서, 수직형 트랜지스터는 소자 면적 감소에도 일정한 채널 길이를 유지할 수 있어 단채널 효과에 대해 매우 효과적인 수단이 된다. 특히 써라운드 게이트는 게이트의 제어력(Gate controllability)을 극대화할 수 있어 단채널 효과(Short channel effect: SCE)를 개선할 수 있을 뿐만 아니라 전류가 흐르는 면적이 가장 넓어 우수한 동작 전류 특성을 제공한다. 따라서 집적도를 증가시키기 위해 수직형 트랜지스터는 더 가늘고 긴 구조를 요구하게 되었다.
그러나, 수직형 트랜지스터의 써라운드 게이트 형성 시, 높은 종횡비(High aspect ratio)로 인하여 얇고 깊은 비트 라인 분리를 위한 식각 공정이 잘 되지 않을 수 있다.
도 1a 내지 도 1h는 종래 기술에 따른 반도체 소자의 제조 방법을 도시한 단면도들이다.
도 1a를 참조하면, 반도체 기판(10) 상부에 활성영역을 정의하는 하드마스크 패턴(15)을 형성하고, 하드마스크 패턴(15)을 이용하여 제 1 필러(20)를 형성하고, 하드마스크 패턴(15) 및 제 1 필러(20)의 측벽에 스페이서(15a)를 형성하고, 하드마스크 패턴(15) 및 스페이서(15a)를 이용한 건식 식각 공정으로 반도체 기판(10)을 일부 더 식각하여 제 2 필러(미도시)를 형성하고, 제 2 필러의 측벽을 등방성 식각하여 써라운드 게이트 형성을 위한 제 3 필러(25)를 형성한다.
다음에는, 제 3 필러(25) 사이의 반도체 기판(10)에 제 1 비트라인 임플란트 영역(40)을 형성한다.
그 다음에는, 제 3 필러의 상/하부에 소스/드레인 영역을 형성하고, 제 3 필러(25)의 측벽에 게이트 산화막 및 게이트 폴리실리콘층(30)을 형성하여 써라운드 게이트를 형성하여 수직형 트랜지스터(50)를 완성한다.
도 1b를 참조하면, 수직형 트랜지스터(50)를 포함하는 반도체 기판(10) 전면에 SOD막(60)을 형성한다.
다음에는, SOD막(60)을 포함하는 반도체 기판(10)에 600℃의 온도에서 어닐링(Annealing) 처리를 수행한 후, 어닐링 공정에서 SOD막(60)의 표면이 거칠어지므로 화학기계적 연마(Chemical Mechanical Polising; CMP) 공정을 수행한다. 이때, 수직형 트랜지스터(50)에 과도한 스트레스가 가해지고, 결국에는 수직형 트랜지스터(50)가 쓰러지는 문제를 유발될 수 있다.
도 1c를 참조하면, SOD막(60)을 포함하는 반도체 기판(10) 상부에 비정질탄소층(Amorphous Carbon)(65) 및 실리콘질산화막(SiON)(70)을 순차적으로 형성한다.
다음에는, 실리콘질산화막(70) 상부에 감광막(75)을 형성한다.
도 1d를 참조하면, 감광막(75)을 부분 식각하여 수직형 트랜지스터(50) 사이의 영역을 노출시키는 감광막 패턴(75d)을 형성한다.
도 1e를 참조하면, 감광막 패턴(75d)을 마스크로 실리콘질산화막(70) 및 비정질탄소층(65)을 식각하여 비트라인 트렌치 형성을 위한 하드마스크 패턴으로 사용되는 비정질탄소층 패턴(65d) 및 실리콘질산화막 패턴(70d)을 형성한다.
도 1f를 참조하면, 비정질탄소층 패턴(65d) 및 실리콘질산화막 패턴(70d)을 마스크로 SOD막(60) 및 반도체 기판(10)을 식각하여 비트라인 트렌치(80)를 형성한다. 이때, 제 1 비트라인 임플란트 영역(40)이 분할되어 제 1 비트라인(40a)이 된다.
다음에는, 비정질탄소층 패턴(65d) 및 실리콘질산화막 패턴(70d)을 제거한다.
도 1g를 참조하면, 제 1 비트라인(40a) 하부에 제 2 비트라인 임플란트 공정을 수행하여 제 2 비트라인(85)을 형성한다.
도 1h를 참조하면, 후속 공정을 위하여 반도체 기판(10) 전면에 다시 SOD막(90)을 형성한다.
도 2는 종래 기술에 따른 반도체 소자의 문제를 나타낸 단면 사진이다.
도 2를 참조하면, 수직형 트랜지스터들이 기울어져 형성된 것을 알 수 있다.
상술한 바와 같이, 수직형 트랜지스터에 비트라인을 형성하는 경우 트랜지스터의 하부에 매립된 형태로 형성하게 되는데, 반도체 소자가 고집적화되면서 수직형 트랜지스터 사이의 간격이 좁아지므로, 비트라인 트렌치 형성을 위한 희생막으로 갭필(Gap fill) 특성이 우수한 SOD막을 사용하게 된다.
그러나, SOD막은 600℃ 이상의 고온에서 어닐링 공정을 수행하여야 하는 부담이 있고, 표면 특성이 좋지 못해서 CMP 공정을 수행하여야 하는 문제가 있다. 따라서, SOD막을 형성하는 과정에서 수직형 트랜지스터에 지나치게 스트레스가 가해지고, 스트레스로 인하여 수직형 트랜지스터가 쓰러지는 문제가 발생하게 된다. 상 기와 같은 현상으로 인한 반도체 소자의 수율이 감소하고, 불필요한 공정이 추가되는 문제가 있다.
본 발명은 수직형 트랜지스터(Vertical transistor)에서 비트라인 트렌치 형성 공정을 위해 사용하던 SOD(Spin On Dielectric)막을 저온 베이크 공정이 가능한 SOC(Spin On Carbon)막으로 대체하여 사용함으로써, 수직형 트랜지스터가 쓰러지는 문제를 해결하고 공정을 단순화하고 반도체 소자의 제조 수율을 향상시킬 수 있도록 하는 반도체 소자 및 그 제조 방법을 제공한다.
본 발명의 일 실시 예에 따른 반도체 소자의 제조 방법은,
반도체 기판에 수직형 트랜지스터를 형성하는 단계와,
상기 수직형 트랜지스터 사이의 영역을 매립하는 SOC(Spin On Carbon)막을 형성하는 단계와,
상기 SOC막 상부에 상기 수직형 트랜지스터 사이의 영역 중 비트라인이 형성될 영역을 노출시키는 하드마스크 패턴을 형성하는 단계와,
상기 하드마스크 패턴을 마스크로 상기 SOC막을 식각하는 단계와,
상기 하드마스크 패턴을 제거하고, 상기 SOC막에 의해 노출되는 상기 반도체 기판을 식각하여 비트라인 트렌치를 형성하는 단계 및
상기 비트라인 트렌치와 상기 수직형 트랜지스터가 접하는 부분에 임플란트 공정을 이용하여 비트라인을 형성하는 단계를 포함하는 것을 특징으로 한다.
여기서, 상기 수직형 트랜지스터를 형성하는 단계는 상기 반도체 기판 상부에 활성 영역을 정의하는 마스크 패턴을 형성하는 단계와, 상기 마스크 패턴을 식각 마스크로 상기 반도체 기판의 일부를 식각하여 제 1 필러(Pillar)를 형성하는 단계와, 상기 마스크 패턴 및 상기 제 1 필러의 측벽에 스페이서를 형성하는 단계와, 상기 스페이서와 상기 마스크 패턴을 식각 마스크로 상기 제 1 필러 사이에 노출된 상기 반도체 기판의 일부를 식각하여 상기 제 1 필러가 연장된 제 2 필러를 형성하는 단계와, 상기 제 2 필러의 일부를 선택 식각하여 제 3 필러를 형성하는 단계와, 상기 스페이서와 상기 마스크 패턴을 제거하는 단계와, 상기 제 1 필러 상부와 상기 제 3 필러 사이의 상기 반도체 기판에 불순물을 주입하여 소스/드레인 영역을 형성하는 단계와, 상기 제 3 필러 사이의 상기 반도체 기판에 비트라인 임플란트 영역을 형성하는 단계 및 상기 제 3 필러의 외측에 써라운드 게이트를 형성하는 단계를 포함하는 것을 특징으로 하고, 상기 SOC막을 형성한 후 상기 SOC막에 200 ~ 250℃의 온도에서 베이크(Bake)하는 것을 특징으로 하고, 상기 하드마스크는 패턴은 Si-BARC(Bottom Anti Reflectivity Coating)으로 형성하는 것을 특징으로 하고, 상기 SOC막 및 상기 하드마스크 패턴 형성 공정은 인시투(In-Situ)로 수행하는 것을 특징으로 하고, 상기 하드마스크 패턴은 CF4 가스 베이스의 플라즈마를 사용하여 형성하는 것을 특징으로 하고, 상기 SOC막을 식각하는 단계는 O2/N2 가스 베이스의 플라즈마를 사용하여 수행하는 것을 특징으로 하고, 상기 비트라인 트렌치 는 HBr 및 Cl2 가스 베이스의 플라즈마를 사용하여 형성하는 것을 특징으로 한다.
아울러, 본 발명에 따른 반도체 소자는,
상기와 같은 반도체 소자의 제조 방법으로 제조된 것을 특징으로 한다.
본 발명은 반도체 소자 및 그 제조 방법에 관한 것으로, 수직형 트랜지스터(Vertical transistor)에서 비트라인 트렌치 형성 공정을 위해 사용하던 SOD(Spin On Dielectric)막을 저온 베이크 공정이 가능한 SOC(Spin On Carbon)막으로 대체하여 사용함으로써, 수직형 트랜지스터에 가해지는 스트레스를 감소시키고, 스트레스로 인하여 쓰러지는 문제를 해결하고, 공정을 단순화하고 반도체 소자의 제조 수율을 향상시킬 수 있는 효과를 제공한다.
아울러 상기와 같은 본 발명의 바람직한 실시 예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
이하에서는 본 발명의 실시 예를 첨부한 도면을 참조하여 상세히 설명하기로 한다.
도 3a 내지 3f는 본 발명의 일 실시 예에 따른 반도체 소자의 제조 방법을 도시한 단면도들이다.
도 3a를 참조하면, 반도체 기판(100) 상부에 패드 절연막을 형성한다.
다음에는, 수직형 트랜지스터가 형성되는 활성 영역을 정의하는 마스크로 패드 절연막을 패터닝하여 수직형 트랜지스터 영역을 원형이나 다각형 형태로 정의하는 하드마스크 패턴(115)을 형성한다. 이때, 패드 절연막은 산화막, 절연막 및 이들의 조합으로 이루어진 일군으로부터 선택된 어느 하나로 형성하는 것이 바람직하다.
그 다음에는, 하드마스크 패턴(115)을 식각 마스크로 반도체 기판(100)의 일부를 식각하여 제 1 수직형 필러(120)를 형성하여 활성 영역을 정의한다. 이때, 제 1 수직형 필러(120)는 소스/드레인 영역으로 사용된다. 한편, 디램(DRAM)의 경우 제 1 수직형 필러(120)는 캐패시터와 연결된다.
그 다음에는, 반도체 기판(100), 제 1 수직형 필러(120) 및 하드마스크 패턴(115) 상부에 제 1 절연막(미도시)을 형성한다. 이후, 제 1 절연막을 건식 식각하여 제 1 수직형 필러(120) 및 하드마스크 패턴(115)의 측벽에 스페이서(115a)를 형성한다. 이때, 제 1 절연막은 산화막, 질화막 및 이들의 조합으로 이루어진 일군으로부터 선택된 어느 하나로 형성하는 것이 바람직하다. 한편, 스페이서(115a)의 두께는 후속 게이트 절연막과 써라운드 게이트 전극의 두께를 고려하여 조절하는 것이 바람직하다.
그 다음에는, 스페이서(115a) 및 하드마스크 패턴(115)을 식각 마스크로 제 1 수직형 필러(120) 사이에 노출된 반도체 기판(100)의 일부를 선택 식각하여 제 1 수직형 필러(120) 하부로 연장된 제 2 수직형 필러(미도시)를 형성한다. 본 발명의 일 실시 예에 따르면, 제 2 수직형 필러를 형성하기 위한 선택 식각 공정은 건식 식각 방법으로 수행되는 것이 바람직하다. 이때, 제 2 수직형 필러의 높이는 후속 써라운드 게이트 전극의 크기에 따라 조절되는 것이 바람직하다.
그 다음에는, 제 2 수직형 필러의 측벽을 선택 식각하여 제 1 수직형 필러(120)보다 굵기가 감소된 제 3 수직형 필러(125)를 형성한다. 이때, 제 3 수직형 필러(125)는 채널로 사용되며, 제 3 수직형 필러(125) 형성에 대한 식각 공정은 등방성 식각 방법으로 수행하는 것이 바람직하다.
그 다음에는, 제 1 수직헝 필러(120) 상부와 제 3 수직형 필러(125) 사이에 반도체 기판(100)에 불순물 이온을 주입하여 소스/드레인 영역을 형성한다. 이후, 제 3 수직형 필러(125) 사이의 반도체 기판(100)에 제 1 비트라인 임플란트 공정을 수행하여 제 1 비트라인 임플란트 영역(140)을 형성한다.
그 다음에는, 제 3 수직형 필러(125)의 표면에 게이트 절연막을 형성하고, 제 3 수직형 필러(125) 사이를 도전층으로 매립한다.
그 다음에는, 스페이서(115a) 및 하드마스크 패턴(115) 식각 마스크로 도전층을 선택 식각하여 제 3 수직형 필러(125) 외측에 써라운드 게이트(Surrounding gate, 130)를 형성한다.
이와 같이 형성된 써라운드 게이트(130) 및 제 1 수직형 필러(120)에 형성된 소스/드레인 영역을 포함하는 수직형 필러 구조를 수직형 트랜지스터(150)라고 한다.
도 3b를 참조하면, 비트라인 트렌치 형성을 위해서 반도체 기판(100) 전면에 SOC막(160)을 형성한다. 이때, SOC막은 SOD막과 같이 갭필 특성이 우수하고 250℃이하의 온도에서 저온 처리가 가능하며 하드마스크 기능까지 수행할 수 있는 장점이 있다. 따라서, SOC막(160)은 수직형 트랜지스터(150)에 가하는 스트레스를 최소화하여 쓰러짐 문제를 방지할 수 있고, 고온 어닐링 공정에서 발생하는 표면 거칠어짐 현상이 없으므로 CMP 공정을 생략할 수 있다.
또한, 하드마스크 기능을 수행할 수 있으므로 종래 기술에서 사용하는 하드마스크 및 반사방지막의 적층 구조를 형성하지 않아도 된다.
따라서 다음에는, 수직형 트랜지스터(150) 및 SOC막(160) 상부에 다기능 하드마스크층(170)을 형성한다. 이때, 다기능 하드마스크층은 Si-BARC를 사용하는 것이 바람직하다.
도 3c를 참조하면, 다기능 하드마스크층(170) 상부에 비트라인 트렌치를 형성할 영역을 노출시키는 감광막 패턴(175)을 형성한다. 이때, 비트라인 트렌치 형성 영역은 수직형 트랜지스터(150) 사이의 영역이 된다.
도 3d를 참조하면, 감광막 패턴(175)을 식각 마스크로 다기능 하드마스크층(170)을 식각하여 비트라인 트렌치 형성 영역을 노출시키는 다기능 하드마스크 패턴(170b)을 형성한다. 이때, 다기능 하드마스크 패턴은 CF4 가스 베이스의 플라즈마를 사용하여 형성하는 것이 바람직하다.
여기서, SOC막 및 다기능 하드마스크 패턴 형성 공정은 큰 환경 변화를 요구하지 않으므로 인시투(In-Situ)로 수행할 수 있다. 따라서, 반도체 소자의 제조 공 정을 더욱더 단축시킬 수 있다.
다음에는, 감광막 패턴(175)을 제거한다.
도 3e를 참조하면, 다기능 하드마스크 패턴(170b)을 마스크로 SOC막(160) 및 SOC막(160) 하부의 반도체 기판(100)을 식각하여 비트라인 트렌치(180)를 형성한다. 이때, SOC막을 식각하는 공정은 O2/N2 가스 베이스의 플라즈마를 이용하고, 반도체 기판을 식각하는 공정은 HBr 및 Cl2 가스 베이스의 플라즈마를 이용하여 수행하는 것이 바람직하다.
여기서, 제 1 비트라인 임플란트 영역(140)이 분할되어 제 1 비트라인(140a)이 된다. 다음에는, 다기능 하드마스크 패턴(170b)을 제거한다.
도 3f를 참조하면, 잔류하는 SOC막(미도시)을 임플란트 마스크로 사용하여 비트라인 트렌치(180)의 측벽에 제 2 비트라인 임플란트 공정을 수행한다. 이와 같은 공정으로 제 1 비트라인(140a) 하부에 제 2 비트라인(185)이 형성된다.
상술한 바와 같이, 본 발명에 따른 반도체 소자 및 그의 제조 방법은 수직형 트랜지스터(Vertical transistor)에서 비트라인 트렌치를 형성하는데 있어서, 사용되는 SOD(Spin On Dielectric)막을 저온 베이크 공정이 가능한 SOC(Spin On Carbon)막으로 대체하여 사용한다. SOC막은 SOD막과 같이 갭필 특성이 우수하면서도 250℃이하의 온도에서 저온 처리가 가능하며 하드마스크 기능까지 수행할 수 있는 장점이 있으므로, 수직형 트랜지스터에 가하는 스트레스를 최소화하여 쓰러짐 문제를 방지할 수 있고, 고온 어닐링 공정에서 발생하는 표면 거칠어짐 현상이 없 으므로 CMP 공정을 생략하고, 하드마스크 패턴의 적층 수를 감소시킬 수 있게 된다. 따라서, 스트레스로 인하여 수직형 트랜지스터가 쓰러지는 문제를 해결하고, 공정을 단순화하고 반도체 소자의 제조 공정 수율을 향상시킬 수 있게 된다.
도 1a 내지 도 1h는 종래 기술에 따른 반도체 소자의 제조 방법을 도시한 단면도들.
도 2는 종래 기술에 따른 반도체 소자의 문제를 나타낸 단면 사진.
도 3a 내지 3f는 본 발명의 일 실시 예에 따른 반도체 소자의 제조 방법을 도시한 단면도들.

Claims (9)

  1. 반도체 기판에 수직형 트랜지스터를 형성하는 단계;
    상기 수직형 트랜지스터 사이의 영역을 매립하는 SOC(Spin On Carbon)막을 형성하는 단계;
    상기 SOC막 상부에 상기 수직형 트랜지스터 사이의 영역 중 비트라인이 형성될 영역을 노출시키는 하드마스크 패턴을 형성하는 단계;
    상기 하드마스크 패턴을 마스크로 상기 SOC막을 식각하는 단계;
    상기 하드마스크 패턴을 제거하고, 상기 SOC막에 의해 노출되는 상기 반도체 기판을 식각하여 비트라인 트렌치를 형성하는 단계; 및
    상기 비트라인 트렌치와 상기 수직형 트랜지스터가 접하는 부분에 임플란트 공정을 이용하여 비트라인을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  2. 제 1 항에 있어서,
    상기 수직형 트랜지스터를 형성하는 단계는
    상기 반도체 기판 상부에 활성 영역을 정의하는 마스크 패턴을 형성하는 단계;
    상기 마스크 패턴을 식각 마스크로 상기 반도체 기판의 일부를 식각하여 제 1 필러(Pillar)를 형성하는 단계;
    상기 마스크 패턴 및 상기 제 1 필러의 측벽에 스페이서를 형성하는 단계;
    상기 스페이서와 상기 마스크 패턴을 식각 마스크로 상기 제 1 필러 사이에 노출된 상기 반도체 기판의 일부를 식각하여 상기 제 1 필러가 연장된 제 2 필러를 형성하는 단계;
    상기 제 2 필러의 일부를 선택 식각하여 제 3 필러를 형성하는 단계;
    상기 스페이서와 상기 마스크 패턴을 제거하는 단계;
    상기 제 1 필러 상부와 상기 제 3 필러 사이의 상기 반도체 기판에 불순물을 주입하여 소스/드레인 영역을 형성하는 단계;
    상기 제 3 필러 사이의 상기 반도체 기판에 비트라인 임플란트 영역을 형성하는 단계; 및
    상기 제 3 필러의 외측에 써라운드 게이트를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  3. 제 1 항에 있어서,
    상기 SOC막을 형성한 후 상기 SOC막에 200 ~ 250℃의 온도에서 베이크(Bake)하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  4. 제 1 항에 있어서,
    상기 하드마스크는 패턴은 Si-BARC(Bottom Anti Reflectivity Coating)으로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  5. 제 1 항에 있어서,
    상기 SOC막 및 상기 하드마스크 패턴 형성 공정은 인시투(In-Situ)로 수행하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  6. 제 1 항에 있어서,
    상기 하드마스크 패턴은 CF4 가스 베이스의 플라즈마를 사용하여 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  7. 제 1 항에 있어서,
    상기 SOC막을 식각하는 단계는 O2/N2 가스 베이스의 플라즈마를 사용하여 수행하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  8. 제 1 항에 있어서,
    상기 비트라인 트렌치는 HBr 및 Cl2 가스 베이스의 플라즈마를 사용하여 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  9. 제 1항에 기재된 상기 반도체 소자의 제조 방법으로 제조된 반도체 소자.
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