KR20080101289A - Method of fabricating semiconductor devices and apparatus for the same - Google Patents

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Abstract

The bevel etching efficiency can be improved by colliding etching particles with a substrate with the radio frequency power of low frequency. The lifetime of parts of the etching apparatus can be enhanced. The upper electrode(40) is disposed to be adjacent to the surface side of wafer(10) and to exposes the wafer edge part. The bottom electrode(201, 202) of the wafer is set up in the rear side of wafer and the high frequency power(211) is authorized between the upper electrode and the bottom electrode. In the bevel etching method for etching the exposed wafer edge part. The relatively high frequency power of low frequency(212) is applied in the region corresponding to the edge part of wafer.

Description

반도체 장치 제조 방법 및 그에 적합한 장비 {method of fabricating semiconductor devices and apparatus for the same}Method of fabricating semiconductor devices and apparatus suitable therefor {method of fabricating semiconductor devices and apparatus for the same}

도 1은 종래기술에 따른 웨이퍼 베벨 식각 장비의 핵심 부분에 대한 구성도이다.1 is a block diagram of a key part of the wafer bevel etching equipment according to the prior art.

도2는 본 발명의 일 실시예에 따른 베벨 식각 장비의 중요 구성부를 나타내는 개략적 단면도이며, 도3은 도2의 베벨 식각 장비의 웨이퍼 배면측 구성을 나타내는 평면도이다. FIG. 2 is a schematic cross-sectional view illustrating important components of a bevel etching apparatus according to an embodiment of the present invention, and FIG. 3 is a plan view illustrating a wafer back side configuration of the bevel etching apparatus of FIG. 2.

도4는 본 발명의 일 실시예에서 웨이퍼 에지면에 대한 식각성이 향상됨을 설명하는 작용 설명도이다.4 is an explanatory view illustrating an operation of improving the etching property of the wafer edge in the embodiment of the present invention.

본 발명은 반도체 장치 제조 방법 및 장비에 관한 것으로, 특히 웨이퍼 베벨 식각 방법 및 그에 적합한 장비에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to methods and equipment for manufacturing semiconductor devices, and more particularly, to wafer bevel etching methods and equipment suitable therefor.

반도체 장치 제조 과정은 반도체 웨이퍼 상에 반도체 층을 이용한 소자를 형성하고, 그 위로 도전층 및 절연층을 증착하고, 패턴닝하여 소자 및 도선을 형성하여 회로 장치를 구현해나가는 과정이라 할 수 있다. The semiconductor device manufacturing process may be a process of forming a device using a semiconductor layer on a semiconductor wafer, depositing a conductive layer and an insulating layer thereon, and patterning the device to form a device and a conductive line to implement a circuit device.

각 반도체 칩의 최상층에 패시베이션층 및 패드가 형성된 후에는 반도체 웨이퍼는 칩 단위로 다이싱되며 웨이퍼의 가장자리 부분은 불필요한 부분으로 폐기된다. 그러나, 반도체 집적회로의 제조공정이 반도체 웨이퍼 전면에 대하여 동일하게 수행된다는 특성으로 인하여 반도체 웨이퍼의 가장자리에도 반도체 칩영역에 형성되는 물질층이 동일하게 형성되지만, 웨이퍼의 가장자리는 결정학적, 에너지적 및 기계적 의미에서 불완전한 영역이 되어 반도체 집적회로의 제조 과정에서 여러 가지 유형의 결함을 유발시키게 된다.After the passivation layer and the pad are formed on the uppermost layer of each semiconductor chip, the semiconductor wafer is diced on a chip basis and the edge portion of the wafer is discarded as an unnecessary portion. However, due to the characteristics that the manufacturing process of the semiconductor integrated circuit is performed on the entire surface of the semiconductor wafer, the same material layer formed in the semiconductor chip region is formed at the edge of the semiconductor wafer, but the edges of the wafer are crystallographic, energetic and Imperfect areas in the mechanical sense lead to various types of defects in the fabrication of semiconductor integrated circuits.

즉, 반도체 집적회로가 고집적화되면서 웨이퍼의 가장자리(edge), 베벨(bevel) 영역에 다층으로 누적되는 물질층들은 후속 물질층의 증착시 써멀버짓(thermal budget)으로 인한 팽창, 리프팅, 건식 또는 습식 식각시 케미컬에 의한 막질간의 선택비 차이로 인한 불완전한 제거, 폴리머의 잔류 등 여러 가지 유형의 결함이 발생되며, 이러한 결함들은 파티클의 요인이 되어 반도체 집적회로의 제조과정에서 칩영역으로 침투되어 반도체 집적회로의 불량요인이 된다.That is, as semiconductor integrated circuits become highly integrated, material layers accumulated in multiple layers at the edge and bevel regions of the wafer may be expanded, lifted, dry, or wet etched due to thermal budget during subsequent deposition of the material layer. Various types of defects occur such as incomplete removal and residual polymer due to difference in selectivity between films by chemicals. These defects become particles and penetrate into chip area during semiconductor integrated circuit manufacturing process. It is a bad factor of.

가령, 금속 식각 공정을 진행하게 되면 웨이퍼 가장자리 영역에 금속 잔류물이 다수 존재(원형결함, circle defect)하게 되어 후속 어닐링 (annealing)공정 등에서 상기 금속이 산화막과 붙어있지 못하고 떨어지게 되어 정상 패턴을 브릿지(bridge)시키는 등의 문제를 가져왔다. For example, when the metal etching process is performed, a large number of metal residues exist in the wafer edge region (circular defect), and the metal does not adhere to the oxide film in a subsequent annealing process, so that the metal does not adhere to the oxide layer and thus bridges the normal pattern. bridge) and so on.

따라서, 이러한 웨이퍼의 가장자리에 누적되는 물질층들은 반도체 집적회로의 제조과정에서 주기적으로 제거할 필요가 있게 된다. 종래에는 습식방법에 의하여 웨이퍼 가장자리를 처리하기도 하였다. 습식 방법에 따르면, 웨이퍼의 가장자리 에 적층된 각 층별로 별개의 케미컬을 사용해야 하기 때문에 양산공정으로서는 공정관리가 매우 어렵고, 런타임이 길어지기 때문에 생산성이 좋지 않다는 단점이 있다.Therefore, the material layers accumulated at the edge of the wafer need to be periodically removed during the fabrication of the semiconductor integrated circuit. Conventionally, wafer edges have been treated by a wet method. According to the wet method, since separate chemicals have to be used for each layer stacked on the edge of the wafer, process control is very difficult for a mass production process and productivity is not good because of a long run time.

이러한 단점을 극복하기 위해 플라즈마를 이용한 건식 방법이 사용되기도 한다. 건식 플라즈마 방법의 하나로서, 상부전극과 웨이퍼가 장착된 척의 역할을 겸하는 하부전극상에 장착되는 웨이퍼간의 간격을 최소화한 후 상부전극과 하부전극에 플라즈마 소오스 파워(pasma source power)로서 가령 13.56Mhz의 고주파 전력을 인가하여 이들 사이에 플라즈마 촉발을 유도하면 웨이퍼의 가장자리를 따라 플라즈마가 발생하는 것을 이용한 베벨 식각이 사용된다.In order to overcome this disadvantage, a dry method using plasma is also used. As a dry plasma method, the gap between the upper electrode and the wafer mounted on the lower electrode, which serves as a chuck on which the wafer is mounted, is minimized, and then, as the plasma source power to the upper electrode and the lower electrode, Bevel etching using the generation of plasma along the edge of the wafer is used when high frequency power is applied to induce plasma trigger therebetween.

도 1은 종래기술에 따른 웨이퍼 베벨 식각 장비의 핵심 부분에 대한 구성도이다.1 is a block diagram of a key part of the wafer bevel etching equipment according to the prior art.

도 1을 참조하면, 베벨 식각 장비는 패턴이 형성된 웨이퍼(10)의 배면이 장착되는 하부 전극(20)이 있다. 보다 구체적으로 하부 전극(20)은 하부에서 웨이퍼 배면을 잡아주는 하부 척(Bottom chuck) 및 하부척과 격리링을 사이에 두고 결합되면서 플라즈마를 발생시키도록 고주파(RF) 전원(21)의 일 단으로부터 고주파 전력을 공급받는 좁은 의미의 하부 전극으로 구분될 수 있다. 웨이퍼(10)상부에 위치하여 플라즈마를 발생시키도록 고주파 전원(21)의 다른 일단 혹은 접지와 연결되는 상부전극(40)을 구비하여 이루어진다. Referring to FIG. 1, the bevel etching apparatus includes a lower electrode 20 on which a rear surface of a wafer 10 on which a pattern is formed is mounted. More specifically, the lower electrode 20 is coupled from the lower end of the high frequency (RF) power source 21 to generate a plasma while being coupled between the lower chuck and the lower chuck holding the wafer backside from the lower side. It may be divided into a lower electrode that is supplied with high frequency power. The upper electrode 40 is positioned on the wafer 10 and connected to the other end of the high frequency power source 21 or the ground to generate a plasma.

도 1과 같은 베벨 식각 장치를 이용한 베벨 식각 방법은, 먼저, 통상 상부 전극(40)에 형성된 반응가스주입구를 통해 반응가스를 흘려주면서 동시에 상부전 극(40)을 접지에 하부전극(20)을 고주파 전원(21)에 연결한다. 베벨 식각 장비 내에 플라즈마(50)가 형성된다. 이때, 식각의 타겟인 웨이퍼(10)의 에지 영역만을 상부전극(40) 영역 외측으로 노출시킨 상태이므로, 발생된 플라즈마(50)와 웨이퍼(10)의 에지 영역의 표면 물질들이 반응하여 식각이 진행된다. (이하 '영역'은 웨이퍼 표면을 위에서 본 평면도를 가정하였을 때의 영역을 주로 의미한다.)In the bevel etching method using the bevel etching apparatus as shown in FIG. 1, first, a reaction gas flows through a reaction gas inlet formed in the upper electrode 40, and at the same time, the lower electrode 20 is connected to the ground of the upper electrode 40. The high frequency power supply 21 is connected. Plasma 50 is formed in the bevel etching equipment. In this case, since only the edge region of the wafer 10, which is the target of etching, is exposed to the outside of the upper electrode 40 region, the surface of the generated plasma 50 and the edge region of the wafer 10 react to perform the etching. do. (Hereinafter, 'region' means mainly an area when a top view of the wafer surface is assumed.)

그러나, 이런 베벨식각 장비에서는 플라즈마 형성용 소오스 파워만 인가되고, 이런 소오스 파워에 의해 웨이퍼 측면을 우회하는 형태의 경로에만 플라즈마가 집중된다. 따라서, 식각력을 가지는 물질 이온이나 라디칼이 웨이퍼 에지면에 정면으로 직진성을 가지고 충돌하여 식각 반응을 일으키는 비율이 낮고, 베벨 식각 장비에서의 에지면 식각의 효율은 떨어지게 된다. However, in such bevel etching equipment, only source power for plasma formation is applied, and plasma is concentrated only on a path that bypasses the wafer side by the source power. Therefore, the ratio of the material ions or radicals having an etching force to collide with the wafer edge surface in a straight forward direction is low, resulting in an etching reaction, and the efficiency of edge etching in the bevel etching equipment is reduced.

한편, 식각 효율의 저하는 런타입의 증가를 가져오므로 공정 효율을 높이기 위해 베벨 식각 장비의 소오스 파워를 더 높이게 되면, 전반적인 식각력은 향상되지만 장비 내부 부품들에 대한 식각이 진행되어 장비 부품의 내구성이 떨어지고, 장비 유지 보수 비용이나 노력이 증가하게 된다.On the other hand, the decrease in the etching efficiency leads to an increase in the run type, so if the source power of the bevel etching equipment is increased to increase the process efficiency, the overall etching power is improved, but the etching of the internal parts of the equipment is performed to Durability is reduced and equipment maintenance costs and effort are increased.

본 발명은 상술한 종래 베벨 식각 장비에서의 베벨 식각의 문제점을 해결하기 위한 것으로, 베벨 식각 효율을 높일 수 있는 베벨 식각 방법 및 그에 적합한 장비를 제공하는 것을 목적으로 한다. The present invention is to solve the problem of the bevel etching in the above-described conventional bevel etching equipment, an object of the present invention is to provide a bevel etching method and a device suitable for the bevel etching efficiency can be improved.

본 발명은 베벨 식각에 있어서 웨이퍼 에지면에 대한 식각 효율을 높이면서 식각 장비 내부의 부품 수명을 높이고, 베벨 식각 장비 유지 보수 노력과 비용을 줄일 수 있는 베벨 식각 방법 및 그에 적합한 장비를 제공하는 것을 목적으로 한다.An object of the present invention is to provide a bevel etching method and a suitable equipment that can increase the life of the components inside the etching equipment, while reducing the bevel etching equipment maintenance efforts and costs in the bevel etching, while increasing the etching efficiency to the wafer edge surface It is done.

상기 목적을 달성하기 위한 본 발명의 베벨 식각 방법은 웨이퍼의 표면측에 웨이퍼 표면과 인접하게 대향하되 웨이퍼 에지부를 노출시키는 상부 전극을 설치하고, 웨이퍼의 배면쪽에 웨이퍼 하부 전극을 설치하여 상부 전극과 하부 전극 사이에 고주파 전력을 인가함으로써 노출된 웨이퍼 에지부를 식각하는 베벨 식각 방법에서, 웨이퍼의 에지부에 대응되는 영역에는 상기 고주판 전력 인가와 별개로 상대적으로 낮은 주파수의 고주파 전력이 인가되는 단계를 가지는 것을 특징으로 한다. The bevel etching method of the present invention for achieving the above object is provided with an upper electrode facing the surface of the wafer adjacent to the wafer surface to expose the wafer edge portion on the surface side of the wafer, and by installing a lower wafer on the back side of the wafer, In the bevel etching method of etching the exposed wafer edge by applying high frequency power between the electrodes, a high frequency power of a relatively low frequency is applied to a region corresponding to the edge of the wafer separately from the application of the high plate power. It is characterized by.

본 발명에서 고주파 전력은 웨이퍼의 에지부로 둘러싸인 웨이퍼 중앙영역(칩 형성 영역)에 한정하여 인가되어 식각이 이루어질 수 있다.In the present invention, the high frequency power is applied to the wafer center region (chip formation region) surrounded by the edge of the wafer so that etching can be performed.

상기 목적을 달성하기 위한 본 발명의 베벨 식각 장비는 웨이퍼 표면에 인접하게 대향되며 웨이퍼 에지부를 노출시키도록 설치되는 상부 전극, 웨이퍼 배면쪽에 설치되며, 웨이퍼의 에지부에 대응되는 환형 영역에 상대적으로 낮은 주파수의 고주파 전력을 인가할 수 있도록 형성된 하부 제2전극 및 웨이퍼의 배면쪽에 설치되며 상대적으로 높은 주파수의 고주파 전력을 인가할 수 있도록 형성된 하부 제1 전극을 포함하여 이루어지는 것을 특징으로 한다.The bevel etching equipment of the present invention for achieving the above object is provided in the upper electrode, the wafer back side opposite to the wafer surface and installed to expose the wafer edge portion, and relatively low in the annular region corresponding to the edge portion of the wafer. And a lower second electrode formed to apply high frequency power at a frequency and a lower first electrode formed at a rear side of the wafer and formed to apply a high frequency power of a relatively high frequency.

본 발명 장비에서 하부 제1 전극은 하부 제2 전극으로 둘러싸인 원 영역에 제한적으로 설치되어 상대적으로 높은 주파수의 고주파 전력이 인가될 수 있다. In the equipment of the present invention, the lower first electrode is limitedly installed in the original area surrounded by the lower second electrode, so that high frequency power of a relatively high frequency can be applied.

본 발명의 상대적으로 낮은 주파수인 고주파는 식각에 사용되는 소오스 가스를 기준으로 상대적으로 높은 주파수인 고주파 전력에 의해 형성되는 플라즈마 내의 식각 물질 이온이나 라디칼 입자들의 질량을 기준으로 실질적으로 움직여 웨이퍼에 충돌할 수 있도록 하는 바이어스 전계를 형성할 수 있는 수준의 주파수이며, 가령, 아르곤 입자를 기준으로 가령 3.3MHz 와 같이 5MHz 이하의 주파수로 할 수 있다. (상부 전극과 웨이퍼 간격에 따라 달라질 수 있음)The relatively low frequency high frequency of the present invention may impinge on the wafer by moving substantially with respect to the mass of etch material ions or radical particles in the plasma formed by the high frequency power, which is a relatively high frequency relative to the source gas used for etching. It is a frequency that can form a bias electric field to make it possible, for example, based on the argon particles can be a frequency below 5MHz, such as 3.3MHz. (Depending on top electrode and wafer spacing)

본 발명의 상대적으로 높은 주파수인 고주파는 소오스 가스를 기준으로 플라즈마를 형성하되 형성되는 플라즈마의 이온과 라디칼 등 식각 입자가 실질적으로 움직이지 못하게 하는 수준의 주파수이며, 가령, 13.56MHz와 같이 10MHz 이상의 주파수로 할 수 있다.The high frequency, the relatively high frequency of the present invention is a frequency that forms a plasma based on the source gas, but the level of the etch particles, such as ions and radicals of the plasma formed to substantially move, for example, a frequency of 10MHz or more, such as 13.56MHz You can do

이하 도면을 참조하면서 실시예를 통해 본 발명을 보다 상세히 설명하기로 한다.Hereinafter, the present invention will be described in more detail with reference to the accompanying drawings.

도2는 본 발명의 일 실시예에 따른 베벨 식각 장비의 중요 구성부를 나타내는 개략적 단면도이며, 도3은 도2의 베벨 식각 장비의 웨이퍼 배면측 구성을 나타내는 평면도이다. FIG. 2 is a schematic cross-sectional view illustrating important components of a bevel etching apparatus according to an embodiment of the present invention, and FIG. 3 is a plan view illustrating a wafer back side configuration of the bevel etching apparatus of FIG. 2.

도 2 및 도3을 참조하여 설명하면, 베벨 식각 장비는 공정 웨이퍼(10)의 배면이 장착되는 하부 전극을 가진다. 하부 전극은 보다 구체적으로 웨이퍼의 중앙 영역과 대응된 하부 제1전극(201)과 하부 제1 전극의 외측 영역에 환형으로 형성되어 웨이퍼의 에지부 영역과 대응된 하부 제2 전극(202)을 구비하여 이루어진다. 본 실시예에서 하부 제1 전극은 하부 제2 전극의 내측 영역으로 한정된 형태를 보이지만 반드시 하부 제2 전극의 내측 영역에 한정될 필요는 없다. 하부 제2 전극(202)의 외측 영역에는 다시 아웃터 링(30)이 설치되어 있다. Referring to FIGS. 2 and 3, the bevel etching equipment has a lower electrode on which the backside of the process wafer 10 is mounted. More specifically, the lower electrode has a lower first electrode 201 corresponding to the center region of the wafer and a lower second electrode 202 formed in an annular shape in an outer region of the lower first electrode and corresponding to the edge region of the wafer. It is done by In the present exemplary embodiment, the lower first electrode has a shape defined as an inner region of the lower second electrode, but is not necessarily limited to the inner region of the lower second electrode. The outer ring 30 is again provided in the outer region of the lower second electrode 202.

상부 전극(40)은 종래의 경우와 마찬가지로 웨이퍼 표면에 밀접한 인근에 위치하며 웨이퍼 표면 위에서 볼 때 웨이퍼 에지부를 노출시키고 있다. 상부 전극(40)에는 고주파 전원의 한 단자가 연결되거나 도시된 것과 같이 접지가 연결된다.The upper electrode 40 is located close to the wafer surface as in the conventional case and exposes the wafer edge when viewed from above the wafer surface. One terminal of the high frequency power supply is connected to the upper electrode 40 or the ground is connected as shown.

하부 전극 가운데 하부 제1 전극에는 13.58MHz 주파수의 상대적으로 높은 주파수 고주파 전원(211)의 접지되지 않은 일 단자가 연결되고, 하부 제2 전극에는 2MHz 주파수의 상대적으로 낮은 주파수 고주파 전원(212)이 연결되어 있다. The lower first electrode among the lower electrodes is connected to one non-grounded terminal of a relatively high frequency high frequency power supply 211 having a frequency of 13.58 MHz, and the relatively low frequency high frequency power supply 212 having a 2 MHz frequency is connected to the lower second electrode. It is.

이런 식각 장비 내에서 베벨 식각은, 먼저, 웨이퍼가 하부 전극 위로 놓인 상태에서 챔버 내부의 압력을 낮추고, 온도를 조절한 후, 식각 성분 가스를 투입한다. 식각 성분 가스는 타겟 물질에 따라 달라질 수 있고, 가령, 산화막에 대해 SF6 90sccm, CF4 90sccm, O2 20sccm을 공급할 수 있다. 상대적으로 높은 주파수 고주파 전원의 스위치를 닫아 전력을 인가시킨다. 이때, 대략 웨이퍼 배면 전반에 걸친 하부 제1전극에 상대적으로 높은 주파수의 고주파 전원이 인가되어 소오스 파워로서 플라즈마 상태를 촉발시키고 유지시킨다. In such etching equipment, bevel etching first lowers the pressure inside the chamber while the wafer is placed on the lower electrode, adjusts the temperature, and then inserts an etching component gas. The etching component gas may vary depending on the target material, and for example, SF 6 90sccm, CF 4 90sccm, O 2 20sccm may be supplied to the oxide layer. Apply power by closing the switch of relatively high frequency high frequency power supply. At this time, a relatively high frequency power source is applied to the lower first electrode over the entire wafer backside to trigger and maintain the plasma state as the source power.

촉발된 플라즈마는 상부 전극과 웨이퍼 표면이 인접한 상태이므로 주로 부호 501과 같이 웨이퍼 주변을 우회하는 형태의 영역에 형성 상태를 유지하게 된다. 즉, 전극에 인가된 높은 고주파로 인하여 이온이나 라디칼과 같은 전자에 비해 무거운 입자는 실질적으로 정지된 정상 상태를 유지하면서 플라즈마 영역을 유지한다. 그러나, 본원에서는 이런 정상 상태를 유지하는 외에 일부 플라즈마 입자는 부호 503의 영역에서 나타낸 것과 같이 상대적으로 낮은 주파수의 고주파로 인하여 식각 물질의 중량 입자가 웨이퍼 표면으로 끌린다.(끌리는 기간과 밀리는 기간을 가지며 끌리는 기간 내에 기판면과 실질적 충돌을 하여 반응을 할 수 있다.) Since the triggered plasma is in a state where the upper electrode and the surface of the wafer are adjacent to each other, the plasma is maintained in a region of a shape bypassing the periphery of the wafer, as indicated by reference numeral 501. That is, due to the high frequency applied to the electrode, the heavier particles than the electrons such as ions or radicals maintain the plasma region while maintaining a substantially stationary steady state. However, in addition to maintaining this steady state herein, some plasma particles are attracted to the wafer surface by the weight particles of the etching material due to the relatively low frequency high frequency, as shown in the region 503. In the attracting period, the reaction can occur by substantially colliding with the substrate surface.)

즉, 하부 제2 전극에는 상대적으로 낮은 주파수인 고주파 전원이 인가되므로 이 고주파 전원은 웨이퍼 에지부에 식각 물질 이온이나 라디칼 입자에 대한 실질적인 인력을 작용시켜 가속된 입자가 웨이퍼 에지부면과 직진성을 가진 상태로 충돌하도록 한다. That is, since a high frequency power source having a relatively low frequency is applied to the lower second electrode, the high frequency power source acts on the wafer edge portion with a substantial attraction force to the etch material ions or radical particles, so that the accelerated particles have a linearity with the wafer edge portion. To crash.

고주파 전원의 인가 전력에 대해서는 공정 챔버 크기, 런타임 등에 따라 달라질 수 있으며, 통상 상대적으로 높은 주파수의 플라즈마 소오스 전원(하부 제1 전극 전원)의 전력을 400와트로 할 때 상대적으로 낮은 주파수의 바이어스 전원(하부 제2 전극 전원)의 전력을 50 내지 100와트로 하여 바이어스 전원의 전력 인가가 낮도록 한다. The applied power of the high frequency power source may vary depending on the process chamber size, runtime, and the like, and when the power of the relatively high frequency plasma source power source (lower first electrode power source) is 400 watts, the relatively low frequency bias power source ( The power of the lower second electrode power source is 50 to 100 watts so that the power application of the bias power source is low.

이러한 실시예에 의하면, 종래의 베벨 식각 장비와 같이 상대적으로 높은 주파수 고주파 전원에 의해 상부 전극과 하부 전극 사이에 웨이퍼 측면을 우회하는 방향으로 플라즈마가 형성되는 외에 도5의 영역 503 및 하부 제2전극(202)에 화살표로 전하 흐름을 표시한 것과 같이 일부 플라즈마 입자는 웨이퍼 에지부에 대응하는 영역의 하부 제2 전극에 의해 가속되어 직진성을 가지면서 웨이퍼 에지면과 충 돌하게 된다. 이 충돌에 의해 웨이퍼 에지면의 물질과 충돌한 식각 물질 이온 등은 에지면의 물질과 쉽게 반응하여 물질을 에지면으로부터 신속히 제거함으로써 베벨 식각 효율을 높일 수 있다. According to this embodiment, as in the conventional bevel etching equipment, the plasma is formed in a direction bypassing the side of the wafer between the upper electrode and the lower electrode by a relatively high frequency high frequency power source, and the region 503 and the lower second electrode of FIG. As indicated by arrows at 202, some plasma particles are accelerated by the lower second electrode in the region corresponding to the wafer edge portion and collide with the wafer edge surface while going straight. Etching material ions and the like that collide with the material on the wafer edge surface by this collision easily react with the material on the edge surface to quickly remove the material from the edge surface, thereby increasing bevel etching efficiency.

본 발명에 따르면, 상대적으로 낮은 주파수의 고주파 전원에 의해 식각 입자들이 기판에 충돌되어 베벨 식각 효율을 높일 수 있다.According to the present invention, the etching particles may collide with the substrate by a high frequency power source having a relatively low frequency, thereby increasing the bevel etching efficiency.

동시에, 본 발명에 따르면, 베벨 식각 장비에서 식각 효율을 높이면서도 식각 장비 내부의 부품 수명을 높이고, 베벨 식각 장비 유지 보수 노력과 비용을 줄일 수 있다.At the same time, according to the present invention, while increasing the etching efficiency in the bevel etching equipment, it is possible to increase the component life inside the etching equipment, and to reduce the bevel etching equipment maintenance effort and cost.

Claims (5)

웨이퍼의 표면측에 웨이퍼 표면과 인접하게 대향하되 웨이퍼 에지부를 노출시키는 상부 전극을 설치하고, 웨이퍼의 배면쪽에 웨이퍼 하부 전극을 설치하여 상기 상부 전극과 상기 하부 전극 사이에 고주파 전력을 인가함으로써 노출된 상기 웨이퍼 에지부를 식각하는 베벨 식각 방법에서, The upper electrode exposed to the surface side of the wafer adjacent to the wafer surface and exposing the wafer edge portion is provided, and the lower wafer is disposed on the back side of the wafer to expose high frequency power between the upper electrode and the lower electrode. In the bevel etching method of etching wafer edges, 상기 웨이퍼 에지부에 대응되는 영역에는 상기 고주파 전력을 인가하는 것과 별개로 상기 고주파 전력보다 상대적으로 낮은 주파수의 추가 고주파 전력이 인가되는 단계를 가지는 것을 특징으로 하는 베벨 식각 방법.And an additional high frequency power having a frequency lower than that of the high frequency power is applied to a region corresponding to the wafer edge, in addition to applying the high frequency power. 제 1 항에 있어서,The method of claim 1, 상기 단계에서 고주파 전력은 상기 웨이퍼 에지부로 둘러싸인 웨이퍼 중앙영역에 한정하여 인가되는 것을 특징으로 하는 베벨 식각 방법.In the step, the high frequency power is bevel etching method, characterized in that applied to be limited to the center region of the wafer surrounded by the wafer edge portion. 제 1 항에 있어서,The method of claim 1, 상기 고주파 전력이 상기 추가 고주파 전력에 비해 높게 인가되는 것을 특징으로 하는 베벨 식각 방법.And the high frequency power is higher than the additional high frequency power. 웨이퍼 표면에 인접하게 대향되며 웨이퍼 에지부를 노출시키도록 설치되는 상부 전극, An upper electrode opposite the wafer surface and installed to expose the wafer edge, 웨이퍼 배면쪽에 설치되며, 상기 웨이퍼 에지부에 대응되는 환형 영역에 상대적으로 낮은 주파수의 추가 고주파 전력을 인가할 수 있도록 형성된 하부 제2전극 및 A lower second electrode disposed on the back side of the wafer and formed to apply an additional high frequency power having a relatively low frequency to the annular region corresponding to the wafer edge; 상기 웨이퍼 배면쪽에 설치되며 상기 추가 고주파 전력에 비해 상대적으로 높은 주파수의 고주파 전력을 인가할 수 있도록 형성된 하부 제1 전극을 포함하여 이루어지는 것을 특징으로 하는 반도체 장치 형성용 베벨 식각 장비.Bevel etching equipment for forming a semiconductor device, characterized in that it comprises a lower first electrode which is installed on the back side of the wafer and formed to apply a high frequency power of a relatively higher frequency than the additional high frequency power. 제 4 항에 있어서,The method of claim 4, wherein 상기 추가 고주파 전력의 주파수는 3.3MHz 이하이고, The frequency of the additional high frequency power is less than 3.3MHz, 상기 고주파 전력은 10MHz 이상의 주파수를 가지는 것을 특징으로 하는 반도체 장치 형성용 베벨 식각 장비.Bevel etching equipment for forming a semiconductor device, characterized in that the high frequency power has a frequency of 10MHz or more.
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