KR20080046353A - Semiconductor memory device - Google Patents

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KR20080046353A
KR20080046353A KR1020060115694A KR20060115694A KR20080046353A KR 20080046353 A KR20080046353 A KR 20080046353A KR 1020060115694 A KR1020060115694 A KR 1020060115694A KR 20060115694 A KR20060115694 A KR 20060115694A KR 20080046353 A KR20080046353 A KR 20080046353A
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이강열
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주식회사 하이닉스반도체
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Abstract

A semiconductor memory device is provided to drive a global input/output line with a data level stably and reliably. An amplification unit(303) senses and amplifies data transmitted from a memory cell, and drives an input/output line with the amplified data. A storing unit(308) stores an output signal of the amplification unit. A precharge unit(302,304) precharges the input/output line after a predetermined time, after the amplification unit is disabled. A signal generation unit(309) delays disable time of the amplification unit, and generates a signal of enable time of the precharge unit.

Description

반도체 메모리 장치{SEMICONDUCTOR MEMORY DEVICE}Semiconductor Memory Device {SEMICONDUCTOR MEMORY DEVICE}

도 1은 종래기술에 따른 반도체 메모리 장치의 리드데이터 전송 패스(path)를 나타낸 도면.1 is a view showing a read data transfer path of a semiconductor memory device according to the prior art.

도 2는 도 1에서 언급한 로컬 입/출력 라인(LIO/LIOB)에 구비되여 리드데이터의 전달에 관여하는 리드제어회로의 타이밍 다이어그램.FIG. 2 is a timing diagram of a read control circuit provided in a local input / output line (LIO / LIOB) referred to in FIG. 1 and involved in transfer of read data.

도 3은 본 발명의 일실시예에 따른 리드제어회로 - 로컬 입/출력 라인(LIO/LIOB)에 구비되여 리드데이터의 전달에 관여하는 회로 - 를 나타낸 도면.3 is a view illustrating a read control circuit according to an embodiment of the present invention, a circuit provided in a local input / output line (LIO / LIOB) and involved in delivering read data.

도 4는 도 3에서 언급한 로컬 입/출력 라인(LIO/LIOB)에 구비되여 리드데이터의 전달에 관여하는 리드제어회로의 타이밍 다이어그램.4 is a timing diagram of a read control circuit provided in the local input / output line (LIO / LIOB) referred to in FIG. 3 and involved in the transfer of read data.

* 도면의 주요부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings

301 : 제1 데이터 전달부 302 : 제1 프리차지부301: first data transfer unit 302: first precharge unit

303 : 데이터 증폭부 304 : 제2 프리차지부303: data amplifier 304: second precharge unit

305 : 제2 데이터 전달부 308 : 데이터 저장부305: second data transfer unit 308: data storage unit

본 발명은 반도체 설계 기술에 관한 것으로, 특히 반도체 메모리 장치의 반도체 메모리 장치의 리드데이터 전송에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to semiconductor design techniques, and more particularly, to read data transfer of semiconductor memory devices of semiconductor memory devices.

대표적인 반도체 메모리 장치인 디램(DRAM)은 리드동작시, 메모리 셀에서 출력되는 리드데이터가 비트라인, 세그먼트 입/출력 라인, 로컬 입/출력 라인, 글로벌 입/출력 라인 및 DQ패드를 순차적으로 거쳐 외부에 전달된다.In a typical semiconductor memory device (DRAM), read data output from a memory cell is sequentially passed through a bit line, segment input / output line, local input / output line, global input / output line, and DQ pad during read operation. Is passed on.

도 1은 종래기술에 따른 반도체 메모리 장치의 리드데이터 전송 패스(path)를 나타낸 도면이다.1 is a diagram illustrating a read data transfer path of a semiconductor memory device according to the related art.

도 1을 참조하면, 구조적으로 반도체 메모리 장치의 리드데이터 전송 패스는 메모리 셀과 연결된 비트라인(BL/BLB)과 비트라인(BL/BLB)과 연결된 로컬 입/출력 라인(LIO/LIOB) 및 로컬 입/출력 라인(LIO/LIOB)과 연결된 글로벌 입/출력 라인(GIO)과 도시되지는 않았지만 글로벌 입/출력 라인(GIO)과 연결된 DQ패드로 이루어진다.Referring to FIG. 1, a read data transfer path of a semiconductor memory device may be configured as a bit line BL / BLB connected to a memory cell, a local input / output line LIO / LIOB connected to a bit line BL / BLB, and a local structure. A global input / output line (GIO) connected to the input / output line (LIO / LIOB) and a DQ pad connected to the global input / output line (GIO) although not shown.

여기서, 로컬 입/출력 라인(LIO/LIOB)에 구비되여 리드데이터 - 메모리 셀에서 출력된 데이터를 의미함 - 의 전달에 관여하는 리드제어회로는, 비트라인(BL/BLB)으로 부터 인가되는 리드데이터를 로컬 입/출력 라인(LIO/LIOB)에 전달하기 위한 제1 데이터 전달부(101), 로컬 입/출력 라인(LIO/LIOB)을 프리차지 및 이퀄라이징시키기 위한 제1 프리차지부(102), 로컬 입/출력 라인(LIO/LIOB)의 데이터를 감지하여 증폭하는 데이터 증폭부(103), 데이터 증폭부(103)의 출력단을 프리 차지시키는 제2 프리차지부(104) 및 데이터 증폭부(103)의 출력을 글로벌 입/출력 라인(GIO)에 전달하기 위한 제2 데이터 전달부(105)를 포함한다.Here, the read control circuit provided in the local input / output line LIO / LIOB and involved in the transfer of read data, which means data output from the memory cell, is a read applied from the bit line BL / BLB. First data transfer unit 101 for transferring data to the local input / output line LIO / LIOB, and first precharge unit 102 for precharging and equalizing the local input / output line LIO / LIOB. A data amplifier 103 for sensing and amplifying data of the local input / output line LIO / LIOB, a second precharge unit 104 for precharging the output terminal of the data amplifier 103, and a data amplifier ( And a second data transfer section 105 for delivering the output of 103 to the global input / output line GIO.

도 2는 도 1에서 언급한 로컬 입/출력 라인(LIO/LIOB)에 구비되여 리드데이터의 전달에 관여하는 리드제어회로의 타이밍 다이어그램이다.FIG. 2 is a timing diagram of a read control circuit provided in the local input / output line LIO / LIOB referred to in FIG. 1 and involved in transfer of read data.

도 2를 참조하면, 비트라인(BL/BLB)의 리드데이터를 로컬 입/출력 라인(LIO/LIOB)으로 전달하기 위해 제1 데이터 전달부(101)의 인에이블신호(MATRB, 컬럼 어드레스 신호에 해당)가 활성화 - 논리레벨 로우 - 된다.Referring to FIG. 2, in order to transfer read data of the bit line BL / BLB to the local input / output line LIO / LIOB, an enable signal MATRB of the first data transfer unit 101 may be applied. Is activated-logic level low.

동시에, 제1 프리차지부(102)의 제1 프리차지신호(MAPCB)가 비활성화 - 논리레벨 하이 - 되어 로컬 입/출력 라인(LIO/LIOB)의 프리차지 동작이 멈춘다.At the same time, the first precharge signal MAPCB of the first precharge unit 102 is inactivated-a logic level high-so that the precharge operation of the local input / output line LIO / LIOB is stopped.

따라서, 로컬 입/출력 라인(LIO/LIOB)은 리드데이터의 레벨을 갖게 된다.Thus, the local input / output line LIO / LIOB has a level of read data.

리드데이터가 로컬 입/출력 라인(LIO/LIOB)에 충분히 전달된 후에는 제1 데이터 전달부(101)의 인에이블신호(MATRB)가 비활성화 - 논리레벨 하이 - 되어 비트라인(BL/BLB)과 로컬 입/출력 라인(LIO/LIOB)이 단절된다.After the read data is sufficiently transmitted to the local input / output lines LIO / LIOB, the enable signal MTRB of the first data transfer unit 101 is inactivated-logic level high-so that the bit line BL / BLB The local input / output line (LIO / LIOB) is disconnected.

이어서, 데이터 증폭부(103)의 인에이블신호(MAE)가 활성화 - 논리레벨 하이 - 되어 리드데이터를 증폭한다. Subsequently, the enable signal MAE of the data amplifier 103 is activated-a logic level high to amplify the read data.

그리고, 데이터 증폭부(103)의 인에이블신호(MAE)의 활성화에 응답하여 데이터 증폭부(103)의 출력단(106)에서 증폭된 리드데이터를 출력한다.In response to the activation of the enable signal MAE of the data amplifier 103, the read data amplified by the output terminal 106 of the data amplifier 103 is output.

또한, 데이터 증폭부(103)의 인에이블신호(MAE)의 활성화에 응답하여 데이터 증폭부(103)의 출력단(106)을 프리차지시키는 제2 프리차지부(104)가 동작을 멈춘다.In addition, in response to activation of the enable signal MAE of the data amplifier 103, the second precharge unit 104 that precharges the output terminal 106 of the data amplifier 103 stops operating.

따라서, 증폭된 리드데이터는 데이터 증폭부(103)의 출력단(106)을 거쳐 리드데이터의 논리레벨에 따라 글로벌 입/출력 라인(GIO)을 드라이빙한다.Accordingly, the amplified read data drives the global input / output line GIO according to the logic level of the read data via the output terminal 106 of the data amplifier 103.

데이터 증폭부(103)의 증폭 동작이 끝나면 데이터 증폭부(103)의 인에이블신호(MAE)가 비활성화 - 논리레벨 로우 - 되어 증폭 동작 및 글로벌 입/출력 라인(GIO)으로의 전달 동작이 멈춘다.When the amplification operation of the data amplifier 103 is finished, the enable signal MAE of the data amplifier 103 is deactivated-the logic level is low, and the amplification operation and the transfer operation to the global input / output line GIO are stopped.

일반적으로 글로벌 입/출력 라인(GIO)은 반도체 메모리 소자의 전체에 걸쳐서 데이터를 전달하는 라인이다. 때문에 도 2에서와 같이 제2 데이터전달부(105)로부터 거리가 먼 글로벌 입/출력 라인(GIO far)의 경우, 제2 데이터전달부(105)로부터 거리가 가까운 글로벌 입/출력 라인(GIO near)보다 천이 시간이 길어지는 문제점이 있다.In general, a global input / output line (GIO) is a line for transferring data throughout the semiconductor memory device. Therefore, in the case of the global input / output line GIO far, which is far from the second data transmitter 105 as shown in FIG. 2, the global input / output line GIO near which the distance from the second data transmitter 105 is short. Transition time is longer than).

더욱 자세하게는 도 2에서 제2 데이터 전달부(105)와 가까운 글로벌 입/출력 라인(GIO near 및 GIO mid)의 경우는 데이터 증폭부(103)의 인에이블신호(MAE)의 활성화 구간 내에서 리드데이터의 레벨로 충분히 천이되지만, 제2 데이터 전달부(105)와 먼 글로벌 입/출력 라인(GIO far)은 데이터 증폭부(103)의 인에이블신호(MAE)의 활성화 구간 내에서 리드데이터의 레벨로 충분히 천이되지 못하는 것을 볼 수 있다.More specifically, in FIG. 2, in the case of the global input / output lines GIO near and the GIO mid close to the second data transfer unit 105, the read signal may be read within the activation period of the enable signal MAE of the data amplifier 103. Although sufficiently transitioned to the level of the data, the global data input / output line GIO far away from the second data transfer section 105 is the level of the read data within the activation period of the enable signal MAE of the data amplifier 103. You can see that not enough transition.

이렇게 리드데이터의 레벨로 충분히 천이되지 못한 글로벌 입/출력 라인(GIO far)의 경우는 반도체 메모리 장치의 동작 불능으로까지 연결될 수 있다. In the case of the global input / output line GIO far that is not sufficiently transitioned to the level of read data, the semiconductor memory device may be connected to the inoperable state.

이러한 문제점은 데이터 증폭부(103)의 인에이블신호(MAE)의 활성화 구간 폭을 넓힘으로써, 제2 데이터 전달부(105)와 먼 글로벌 입/출력 라인(GIO far)을 리 드데이터의 레벨로 충분히 천이시킴으로써 해결할 수 있다.This problem extends the width of the enable period of the enable signal MAE of the data amplifier 103 to bring the global input / output line GIO far away from the second data transmitter 105 to the level of the read data. This can be solved by making a sufficient transition.

그러나, 이는 반도체 메모리 장치가 동작하기 위한 소정의 주기인 tCK를 넓게 하여 반도체 메모리 장치의 동작 성능을 저하시키는 문제점을 야기시킨다.However, this causes a problem that the operating performance of the semiconductor memory device is degraded by widening tCK, which is a predetermined period for the semiconductor memory device to operate.

더욱 자세하게 설명하면, tCK는 제1 데이터 전달부(101)의 인에이블신호(MATRB)의 활성화 구간(②), 데이터 증폭부(103)의 인에이블신호(MAE)의 활성화 구간(③) 및 제1 프리차지신호(MAPCB)의 활성화 구간(④)의 합으로 결정된다. In more detail, tCK is the activation period (②) of the enable signal (MATRB) of the first data transfer unit 101, the activation period (③) of the enable signal (MAE) of the data amplifier 103, and the first. 1 is determined by the sum of the activation periods ④ of the precharge signal MAPCB.

따라서, 제2 데이터 전달부(105)와 먼 글로벌 입/출력 라인(GIO far)을 리드데이터의 레벨로 충분히 천이시키기 위해 데이터 증폭부(103)의 인에이블신호(MAE)의 활성화 구간(③)을 넓힌다면 결과적으로 tCK가 넓어지는 것을 의미하므로 위와 같은 문제점이 되는 것이다.Therefore, the activation period (③) of the enable signal MAE of the data amplifying unit 103 in order to sufficiently transition the second data transfer unit 105 and the global input / output line GIO far away to the level of read data. If widen means that tCK is widened as a result, the problem is as described above.

본 발명은 상기와 같은 종래기술의 문제점을 해결하기 위해 제안된 것으로서, 글로벌 입/출력 라인을 안정성 및 신뢰성 있게 데이터 레벨로 구동시키는 반도체 메모리 장치를 제공하는 것을 제1 목적으로 한다.SUMMARY OF THE INVENTION The present invention has been proposed to solve the above problems of the prior art, and a first object of the present invention is to provide a semiconductor memory device which drives a global input / output line at a data level with stability and reliability.

그리고, tCK의 열화 없이 글로벌 입/출력 라인에 데이터를 안정성 및 신뢰성 있게 전달하는 반도체 메모리 장치를 제공하는 것을 제2 목적으로 한다.Another object of the present invention is to provide a semiconductor memory device for stably and reliably transferring data to a global input / output line without deterioration of tCK.

상기의 기술적 과제를 달성하기 위한 본 발명의 일측면에 따르면, 메모리셀 에서 전달된 데이터를 감지하여 증폭하고, 증폭된 데이터로 입/출력 라인을 구동시키는 증폭수단, 상기 증폭수단의 출력신호를 저장하기 위한 저장수단 및 상기 증폭수단이 디스에이블된 후, 소정의 시간 후에 상기 입/출력 라인을 프리차지 시키는 프리차지수단을 포함하는 반도체 메모리 장치를 제공한다.According to an aspect of the present invention for achieving the above technical problem, the amplification means for sensing and amplifying the data transmitted from the memory cell, driving the input / output line with the amplified data, storing the output signal of the amplification means And a precharge means for precharging the input / output lines after a predetermined time after the storage means and the amplification means are disabled.

그리고, 메모리 셀로 부터 인가되는 데이터를 차동 로컬 입/출력 라인에 전달하기 위한 제1 데이터 전달수단, 상기 차동 로컬 입/출력 라인을 프리차지시키기 위한 차동 로컬 입/출력 라인 프리차지수단, 상기 차동 로컬 입/출력 라인의 데이터를 감지하여 증폭하는 데이터 증폭수단, 상기 데이터 증폭수단의 인에이블신호의 비활성화 시점을 지연시켜 프리차지신호로 출력하는 프리차지신호 발생수단, 상기 프리차지신호에 응답하여 상기 데이터 증폭수단의 출력단을 프리차지시키는 프리차지수단, 상기 데이터 증폭수단의 출력을 저장하기 위한 저장수단 및 상기 저장수단의 출력을 글로벌 입/출력 라인에 전달하기 위한 제2 데이터 전달수단을 포함하는 반도체 메모리 장치를 제공한다.First data transfer means for transferring data applied from a memory cell to a differential local input / output line, differential local input / output line precharge means for precharging the differential local input / output line, and the differential local Data amplifying means for sensing and amplifying data of an input / output line, precharge signal generating means for delaying an inactivation time of an enable signal of the data amplifying means and outputting the precharge signal, and in response to the precharge signal A semiconductor memory comprising precharge means for precharging the output stage of the amplification means, storage means for storing the output of the data amplification means, and second data transfer means for delivering the output of the storage means to a global input / output line; Provide the device.

본 발명은 초기 설정된 tCK를 늘리지 않고 로컬 입/출력 라인에서 글로벌 입/출력 라인으로 리드데이터를 절달하는 데이터 전달부와 먼 글로벌 입/출력 라인에도 리드데이터의 레벨로 충분히 천이시키기 위해 제안된 것이다.The present invention has been proposed to sufficiently transition the read data level from the local input / output line to the global input / output line and the distant global input / output line to the global input / output line without increasing the initially set tCK.

위와 같은 제안을 이루기 위해 본 발명에서는 데이터 증폭부의 인에이블신호의 활성화 시점과 동일하고, 데이터 증폭부의 인에이블신호의 비활성화 시점보다 늦은 비활성화 시점을 갖는 프리차지신호를 생성하여 제2 프리차지부에 전달한다.In order to achieve the above proposal, the present invention generates a precharge signal having the same time as the enable signal of the data amplification unit and a later time of the deactivation of the enable signal of the data amplification unit, and delivers the precharge signal to the second precharge unit. do.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.Hereinafter, the preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings so that those skilled in the art may easily implement the technical idea of the present invention. .

도 3은 본 발명의 일실시예에 따른 리드제어회로 - 로컬 입/출력 라인(LIO/LIOB)에 구비되여 리드데이터의 전달에 관여하는 회로- 를 나타낸 도면이다.FIG. 3 is a diagram illustrating a read control circuit according to an embodiment of the present invention, a circuit provided in a local input / output line (LIO / LIOB) and involved in transferring read data.

도 3을 참조하면, 리드제어회로는 비트라인(BL/BLB)으로 부터 인가되는 리드데이터를 로컬 입/출력 라인(LIO/LIOB)에 전달하기 위한 제1 데이터 전달부(301), 로컬 입/출력 라인(LIO/LIOB)을 프리차지 및 이퀄라이징시키기 위한 제1 프리차지부(302), 로컬 입/출력 라인(LIO/LIOB)의 데이터를 감지하여 증폭하는 데이터 증폭부(303), 데이터 증폭부(103)의 출력단(306)을 프리차지시키는 제2 프리차지부(304), 데이터 증폭부(103)의 출력을 글로벌 입/출력 라인(GIO)에 전달하기 위한 제2 데이터 전달부(305), 데이터 증폭부(303)의 출력을 저장하기 위한 데이터 저장부(308) 및 데이터 증폭부(303)의 인에이블신호(MAE)의 비활성화 시점을 지연시켜 프리차지신호(MAOE)로 출력하는 신호생성부로써의 제2 프리차지신호 발생기(309)를 포함한다.Referring to FIG. 3, the read control circuit may include a first data transfer unit 301 and local input / output for transferring read data applied from the bit line BL / BLB to the local input / output line LIO / LIOB. A first precharge unit 302 for precharging and equalizing the output line LIO / LIOB, a data amplifier 303 for detecting and amplifying data of the local input / output line LIO / LIOB and a data amplifier A second precharge unit 304 for precharging the output terminal 306 of the 103, and a second data transfer unit 305 for transferring the output of the data amplifier 103 to the global input / output line GIO. Signal generation for delaying the deactivation time of the enable signal MAE of the data storage unit 308 and the data amplifier unit 303 for storing the output of the data amplifier unit 303 and outputting the signal as a precharge signal MAOE. And a second precharge signal generator 309 as a negative.

각 구성요소를 더욱 자세하게 설명하면, 제1 데이터 전달부(301)는 비트라인(BL/BLB)과 로컬 입/출력 라인(LIO/LIOB)을 연결하는 피모스 트랜지스터(P1, P2)로 구현할 수 있다. 그리고, 이 피모스 트랜지스터(P1, P2)는 컬럼 어드레스신호에 해당하는 제1 데이터 전달부(301)의 인에이블신호(MATRB)를 게이트 입력으로 사용한다.In more detail, the first data transfer unit 301 may be implemented as PMOS transistors P1 and P2 connecting the bit lines BL / BLB and the local input / output lines LIO / LIOB. have. The PMOS transistors P1 and P2 use the enable signal MATRB of the first data transfer unit 301 corresponding to the column address signal as the gate input.

제1 프리차지부(302)는 데이터가 전달되지 않는 상태의 로컬 입/출력 라인(LIO/LIOB)을 프리차지 및 이퀄라이징하기 위한 장치로써, 이퀄라이징 동작은 제1 프리차지신호(MAPCB)를 게이트 입력으로 사용하고, 로컬 입/출력 라인(LIO/LIOB)을 연결하는 피모스 트랜지스터(P3)에 의해 진행된다.The first precharge unit 302 is a device for precharging and equalizing a local input / output line (LIO / LIOB) in a state where no data is transmitted, and the equalizing operation is a gate input of the first precharge signal MAPCB. The PMOS transistor P3 connects the local input / output line LIO / LIOB.

그리고, 프리차지 동작은 제1 프리차지신호(MAPCB)를 게이트 입력으로 사용하는 피모스 트랜지스터(P4, P5)로 진행하는데, 이들 피모스 트랜지스터(P4, P5)는 로컬 입/출력 라인(LIO/LIOB)에 프리차지전압(VDD/2)을 전달하는 역할을 한다.The precharge operation proceeds to PMOS transistors P4 and P5 using the first precharge signal MAPCB as a gate input, and the PMOS transistors P4 and P5 are connected to the local input / output line LIO /. The precharge voltage VDD / 2 is transferred to the LIOB.

데이터 증폭부(303)는 증폭회로(307)와 출력부(306)를 포함한다.The data amplifier 303 includes an amplifier circuit 307 and an output unit 306.

증폭회로(307)는 로컬 입/출력 라인(LIO/LIOB)의 레벨에 따라 턴온되어 상기 로컬 입/출력 라인(LIO/LIOB)을 씨모스 레벨(VDD, VSS)로 스윙(swing)시키는 4개의 트랜지스터(P6, P7, N2, N1)로 구현할 수 있다. 또한, 이들 트랜지스터(P6, P7, N2, N1)를 구동시킨기 위해 구비되고, 데이터 증폭부(303) 인에이블신호(MAE)를 게이트 입력으로 하는 인에이블 트랜지스터(N3)를 포함한다.The amplification circuit 307 is turned on according to the level of the local input / output lines LIO / LIOB to swing the local input / output lines LIO / LIOB to the CMOS levels VDD and VSS. The transistors P6, P7, N2, and N1 may be implemented. It also includes an enable transistor N3 provided to drive these transistors P6, P7, N2, and N1, and having the data amplifier 303 enable signal MAE as a gate input.

그리고, 출력부(306)는 증폭된 리드데이터를 제2 데이터 전달부(305)에 전달하기 위해 구비된 장치로써, 데이터 증폭부(303) 인에이블신호(MAE)에 의해 제어된다.The output unit 306 is a device provided to deliver the amplified read data to the second data transfer unit 305, and is controlled by the data amplifier 303 enable signal MAE.

제2 프리차지신호 발생기(309)는 제2 프리차지부(304)의 인에이블신호인 제2 프리차지신호(MAOE)를 생성하는 장치로써, 이를 위해 데이터 증폭부(303) 인에이블신호(MAE)를 지연시키는 지연회로(DELAY)와 지연회로(DELAY)의 출력신호와 데이터 증폭부(303) 인에이블신호(MAE)를 입력으로 하는 노어게이트(NOR) 및 노어게이 트(NOR)의 출력신호를 반전시켜 제2 프리차지신호(MAOE)로 출력하는 인버터로 구현할 수 있다.The second precharge signal generator 309 generates a second precharge signal MAOE, which is an enable signal of the second precharge unit 304, and for this purpose, the data amplifier 303 enable signal MAE. Output signal of the delay circuit DELAY, the output signal of the delay circuit DELAY, and the NOR gate NOR and NOR gate which input the data amplifier 303 enable signal MAE. The inverter may be implemented by inverting and outputting the second precharge signal MAOE.

이 제2 프리차지신호 발생기(309)에 의해 생성된 제2 프리차지신호(MAOE)는 활성화 시점은 데이터 증폭부(303) 인에이블신호(MAE)의 활성화 시점과 동일하고, 비활성화 시점은 지연회로(DELAY)의 출력신호의 비활성화 시점과 동일하다. 즉, 기존과 비교하여 지연회로(DELAY)의 지연량만큼 제2 프리차지신호(MAOE)의 비활성화 시점이 늦춰진 것이다.The activation time of the second precharge signal MAOE generated by the second precharge signal generator 309 is the same as the activation time of the enable signal MAE of the data amplifier 303, and the deactivation time is a delay circuit. Same as the deactivation time of the output signal of (DELAY). That is, compared with the conventional one, the time point at which the second precharge signal MAOE is deactivated is delayed by the delay amount of the delay circuit DELAY.

제2 프리차지부(304)는 제2 프리차지신호(MAOE)를 게이트 입력으로 사용하는 피모스 트랜지스터(P8, P9)로 구현할 수 있다. 이를 통해 데이터 증폭부(303)의 출력부(306)를 프리차지전압(VDD/2)으로 프리차지한다.The second precharge unit 304 may be implemented by PMOS transistors P8 and P9 using the second precharge signal MAOE as a gate input. Through this, the output unit 306 of the data amplifier 303 is precharged with the precharge voltage VDD / 2.

데이터 저장부(308)는 제2 프리차지부(304)의 인에이블 시점보다 빨리 디스에이블되는 데이터 증폭부(303)의 출력부(306) 때문에 리드데이터가 상실되는 문제점이 발생되는 것을 방지하기 위해 구비되고, 인버터형 래치회로로 구현된다.The data storage unit 308 prevents a problem in which read data is lost due to the output unit 306 of the data amplifier unit 303 which is disabled earlier than the enable time of the second precharge unit 304. It is provided, and is implemented as an inverter type latch circuit.

제2 데이터 전달부(305)는 피모스 및 엔모스 트랜지스터(P10, N4)를 구비하여 리드데이터의 논리레벨에 따라 글로벌 입/출력 라인(GIO)을 구동시킨다.The second data transfer unit 305 includes PMOS and NMOS transistors P10 and N4 to drive the global input / output line GIO according to the logic level of the read data.

도 4는 도 3에서 언급한 로컬 입/출력 라인(LIO/LIOB)에 구비되여 리드데이터의 전달에 관여하는 리드제어회로의 타이밍 다이어그램이다.FIG. 4 is a timing diagram of a read control circuit provided in the local input / output line LIO / LIOB referred to in FIG. 3 and involved in the transfer of read data.

도 4를 참조하면, 비트라인(BL/BLB)의 리드데이터를 로컬 입/출력 라인(LIO/LIOB)으로 전달하기 위해 제1 데이터 전달부(301)의 인에이블신호(MATRB, 컬럼 어드레스 신호에 해당)가 활성화 - 논리레벨 로우 - 된다.Referring to FIG. 4, in order to transfer read data of a bit line BL / BLB to a local input / output line LIO / LIOB, an enable signal MATRB of a first data transfer unit 301 may be applied to a column address signal. Is activated-logic level low.

동시에, 제1 프리차지부(302)의 제1 프리차지신호(MAPCB)가 비활성화 - 논리레벨 하이 - 되어 로컬 입/출력 라인(LIO/LIOB)의 프리차지 동작이 멈춘다.At the same time, the first precharge signal MAPCB of the first precharge unit 302 is inactivated-a logic level high-so that the precharge operation of the local input / output line LIO / LIOB is stopped.

따라서, 로컬 입/출력 라인(LIO/LIOB)은 리드데이터의 레벨을 갖게 된다.Thus, the local input / output line LIO / LIOB has a level of read data.

리드데이터가 로컬 입/출력 라인(LIO/LIOB)에 충분히 전달된 후에는 제1 데이터 전달부(301)의 인에이블신호(MATRB)가 비활성화 - 논리레벨 하이 - 되어 비트라인(BL/BLB)과 로컬 입/출력 라인(LIO/LIOB)이 단절된다.After the read data is sufficiently transmitted to the local input / output lines LIO / LIOB, the enable signal MTRB of the first data transfer unit 301 is inactivated-logic level high-so that the bit line BL / BLB The local input / output line (LIO / LIOB) is disconnected.

이어서, 데이터 증폭부(303)의 인에이블신호(MAE)가 활성화 - 논리레벨 하이 - 되어 리드데이터를 증폭한다. Subsequently, the enable signal MAE of the data amplifier 303 is activated-a logic level high to amplify the read data.

그리고, 데이터 증폭부(303)의 인에이블신호(MAE)의 활성화에 응답하여 데이터 증폭부(303)의 출력단(306)에서 증폭된 리드데이터를 출력한다.In response to the activation of the enable signal MAE of the data amplifier 303, the read data amplified by the output terminal 306 of the data amplifier 303 is output.

동시에, 데이터 증폭부(303)의 인에이블신호(MAE)의 활성화에 응답하여 데이터 증폭부(103)의 출력단(106)을 프리차지시키는 제2 프리차지부(304)가 동작을 멈춘다.At the same time, in response to the activation of the enable signal MAE of the data amplifier 303, the second precharge unit 304 that precharges the output terminal 106 of the data amplifier 103 stops operating.

따라서, 증폭된 리드데이터는 데이터 증폭부(303)의 출력단(306)을 거쳐 리드데이터의 논리레벨에 따라 글로벌 입/출력 라인(GIO)을 드라이빙한다.Therefore, the amplified read data drives the global input / output line GIO according to the logic level of the read data via the output terminal 306 of the data amplifier 303.

이어서, 증폭 동작을 끝내기 위해 데이터 증폭부(303)의 인에이블신호(MAE)가 비활성화되어 증폭회로(307)와 출력부(306)의 동작을 멈추게 한다.Subsequently, the enable signal MAE of the data amplifier 303 is deactivated to stop the operation of the amplifier circuit 307 and the output unit 306 to end the amplification operation.

여기서, 종래에는 위의 증폭회로(307)와 출력부(306)의 비동작과 동시에 제2 프리차지부(304)의 동작을 멈추게 하였으나, 본 발명은 증폭회로(307)와 출력부(306)의 비동작과 별개로 제2 프리차지부(304)의 비동작을 제어한다. 즉, 제2 프 리차지부(304)는 제2 프리차지신호(MAOE)에 의해 제어받는 것이다. Here, in the related art, the operation of the second precharge unit 304 is stopped at the same time as the amplification circuit 307 and the output unit 306 are not operated. However, the present invention provides the amplification circuit 307 and the output unit 306. Apart from the non-operation of, the non-operation of the second precharge unit 304 is controlled. That is, the second precharge unit 304 is controlled by the second precharge signal MAOE.

이 제2 프리치지신호(MAOE)는 데이터 증폭부(303)의 인에이블신호(MAE)에 비해 비활성 시점이 늦은 신호로써, 데이터 증폭부(303)의 출력부(306)에서 데이터가 출력되지 않더라도, 일정시간 - 지연회로(DELAY)의 지연량 - 동안 프리차지 동작을 하지 않도록 제어한다.The second preliminary signal MAOE is a signal whose inactivity is later than that of the enable signal MAE of the data amplifier 303. Even if no data is output from the output unit 306 of the data amplifier 303, During the fixed time, the delay amount of the delay circuit is controlled.

결과적으로, 종래와는 달리, 제2 데이터전달부(305)로부터 거리가 먼 글로벌 입/출력 라인(GIO far)이 리드데이터의 레벨로 충분히 천이될 수 있도록 한다.As a result, unlike the related art, the global input / output line GIO far, which is far from the second data transfer unit 305, can sufficiently transition to the level of read data.

그리고, 반도체 메모리 장치가 동작하기 위한 소정의 주기인 tCK - 제1 데이터 전달부(301)의 인에이블신호(MATRB)의 활성화 구간(②), 데이터 증폭부(303)의 인에이블신호(MAE)의 활성화 구간(③) 및 제1 프리차지신호(MAPCB)의 활성화 구간(④)의 합 - 에 영향을 주지 않기 때문에 반도체 메모리 장치의 동작 성능을 저하시키는 문제점 또한 해결할 수 있다.Then, the activation period (②) of the enable signal MTRB of the tCK-first data transfer unit 301, which is a predetermined period for the semiconductor memory device to operate, and the enable signal MAE of the data amplifier 303 In addition, since the sum of the activation period ③ and the activation period ④ of the first precharge signal MAPCB is not affected, the problem of deteriorating the operating performance of the semiconductor memory device can also be solved.

이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.The present invention described above is not limited to the above-described embodiments and the accompanying drawings, and various substitutions, modifications, and changes can be made in the art without departing from the technical spirit of the present invention. It will be clear to those of ordinary knowledge.

예컨대, 전술한 실시예에서 사용된 로직의 종류 및 배치는 입력신호 및 출력 신호가 모두 하이 액티브 신호인 경우를 일례로 들어 구현한 것이므로, 신호의 액티브 극성이 바뀌면 로직의 구현예 역시 변화될 수 밖에 없으며, 이러한 구현예는 경우의 수가 너무나 방대하고, 또한 그 구현예의 변화가 본 발명이 속하는 기술분 아에서 통상의 지식을 가진 자에게 있어 기술적으로 쉽게 유추될 수 있는 사항이므로 각각의 경우에 대해 직접적으로 언급하지는 않기로 한다.For example, since the type and arrangement of the logic used in the above-described embodiment is implemented as an example in which both the input signal and the output signal are high active signals, the implementation of the logic may also change when the active polarity of the signal is changed. This embodiment is not directly related to each case because the number of cases is too large, and the change of the embodiment is a matter that can be easily technically inferred to those skilled in the art belonging to the present invention. It will not be mentioned.

이상에서 살펴본 바와 같이, 본 발명은 반도체 메모리 장치의 tCK의 열화 없이 글로벌 입/출력 라인에 데이터를 안정적으로 전달시킬 수 있는 효과를 얻을 수 있다.As described above, the present invention can obtain an effect of stably transferring data to a global input / output line without degrading tCK of a semiconductor memory device.

Claims (6)

메모리셀에서 전달된 데이터를 감지하여 증폭하고, 증폭된 데이터로 입/출력 라인을 구동시키는 증폭수단;Amplifying means for sensing and amplifying data transmitted from the memory cell and driving an input / output line with the amplified data; 상기 증폭수단의 출력신호를 저장하기 위한 저장수단; 및Storage means for storing an output signal of the amplification means; And 상기 증폭수단이 디스에이블된 후, 소정의 시간 후에 상기 입/출력 라인을 프리차지 시키는 프리차지수단Precharge means for precharging the input / output lines after a predetermined time after the amplification means is disabled 을 포함하는 반도체 메모리 장치.Semiconductor memory device comprising a. 제1항에 있어서,The method of claim 1, 상기 증폭수단의 디스에이블 시점을 지연시키고, 이를 상기 프리차지수단의 인에이블 시점으로 삼는 신호를 생성하는 신호생성수단을 더 포함하는 것을 특징으로 하는 반도체 메모리 장치.And a signal generating means for delaying the disable timing of the amplifying means and generating a signal using the same as the enabling timing of the precharge means. 메모리 셀로 부터 인가되는 데이터를 차동 로컬 입/출력 라인에 전달하기 위한 제1 데이터 전달수단;First data transfer means for transferring data applied from the memory cell to the differential local input / output line; 상기 차동 로컬 입/출력 라인을 프리차지시키기 위한 차동 로컬 입/출력 라인 프리차지수단;Differential local input / output line precharge means for precharging the differential local input / output line; 상기 차동 로컬 입/출력 라인의 데이터를 감지하여 증폭하는 데이터 증폭수단;Data amplifying means for sensing and amplifying data of the differential local input / output lines; 상기 데이터 증폭수단의 인에이블신호의 비활성화 시점을 지연시켜 프리차지신호로 출력하는 프리차지신호 발생수단; Precharge signal generation means for delaying an inactivation time of the enable signal of the data amplification means and outputting it as a precharge signal; 상기 프리차지신호에 응답하여 상기 데이터 증폭수단의 출력단을 프리차지시키는 프리차지수단;Precharge means for precharging the output terminal of the data amplifying means in response to the precharge signal; 상기 데이터 증폭수단의 출력을 저장하기 위한 저장수단; 및Storage means for storing an output of the data amplification means; And 상기 저장수단의 출력을 글로벌 입/출력 라인에 전달하기 위한 제2 데이터 전달수단Second data transfer means for delivering an output of said storage means to a global input / output line 을 포함하는 반도체 메모리 장치.Semiconductor memory device comprising a. 제3항에 있어서,The method of claim 3, 상기 데이터는 상기 데이터 증폭수단의 인에이블신호의 활성화 시점에서 부터 상기 프리차지신호의 비활성화 시점까지 상기 차동 로컬 입/출력 라인에서 상기 글로벌 입/출력 라인으로 전달되는 것을 특징으로 하는 반도체 메모리 장치.And the data is transferred from the differential local input / output line to the global input / output line from the time of activation of the enable signal of the data amplifying means to the time of deactivation of the precharge signal. 제3항에 있어서,The method of claim 3, 상기 프리차지신호 발생수단은,The precharge signal generating means, 상기 데이터 증폭수단의 인에이블신호를 지연시키는 지연회로;A delay circuit for delaying the enable signal of the data amplifying means; 상기 지연회로의 출력신호와 상기 데이터 증폭수단의 인에이블신호를 입력으로 하는 노어게이트; 및A nor gate for inputting an output signal of the delay circuit and an enable signal of the data amplifying means; And 상기 노어게이트의 출력신호를 반전시켜 프리차지수단의 제어신호로 출력하는 인버터An inverter that inverts the output signal of the NOR gate and outputs the control signal of the precharge means 를 포함하는 것을 특징으로 하는 반도체 메모리 장치.A semiconductor memory device comprising a. 제3항에 있어서,The method of claim 3, 상기 저장수단은 인버터형 래치회로인 것을 특징으로 하는 반도체 메모리 장치.And said storage means is an inverter type latch circuit.
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