KR20080014544A - Circuit for controlling buffer of semiconductor memory apparatus - Google Patents

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KR20080014544A KR1020060076418A KR20060076418A KR20080014544A KR 20080014544 A KR20080014544 A KR 20080014544A KR 1020060076418 A KR1020060076418 A KR 1020060076418A KR 20060076418 A KR20060076418 A KR 20060076418A KR 20080014544 A KR20080014544 A KR 20080014544A
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Abstract

A circuit for controlling a buffer of a semiconductor memory apparatus is provided to reduce current consumption by preventing unnecessary operation of the buffer. A clock enable signal generation unit(10) generates a clock enable signal enabling a clock inputted to a buffer during write operation by receiving an internal clock and an internal command. A reset signal generation unit(20) generates a reset signal to reset the clock enable signal generation unit before a read command is synchronized with the internal clock, by receiving an external command. The clock enable signal generation unit includes a pulse generation part(13) for generating a pulse in response to the reset signal and a pulse enable signal, a first control part(11) for controlling the pulse in response to a burst mode signal, a second control part(12) for controlling the pulse in response to a control signal, a reset part(14) for resetting the pulse according to the level of the reset signal, a pulse duration circuit(15) for maintaining the level of the pulse, and a signal generation part(16) for outputting the internal clock as the clock enable signal during enable period of the pulse.

Description

반도체 메모리 장치의 버퍼 제어 회로{Circuit for Controlling Buffer of Semiconductor Memory Apparatus}Circuit for Controlling Buffer of Semiconductor Memory Apparatus

도 1은 종래의 반도체 메모리 장치의 버퍼 제어 회로의 회로도,1 is a circuit diagram of a buffer control circuit of a conventional semiconductor memory device;

도 2는 종래의 반도체 메모리 장치의 버퍼 제어 회로의 오동작을 나타낸 타이밍도,2 is a timing diagram showing a malfunction of a buffer control circuit of a conventional semiconductor memory device;

도 3는 본 발명에 따른 반도체 메모리 장치의 버퍼 제어 회로의 회로도,3 is a circuit diagram of a buffer control circuit of a semiconductor memory device according to the present invention;

도 4 및 도 5는 본 발명에 따른 반도체 메모리 장치의 버퍼 제어 회로의 동작을 나타낸 타이밍도이다.4 and 5 are timing diagrams illustrating an operation of a buffer control circuit of a semiconductor memory device according to the present invention.

<도면의 주요부분에 대한 부호의 설명><Description of the symbols for the main parts of the drawings>

10: 클럭 인에이블 신호 생성 수단 20: 리셋 신호 생성 수단10: clock enable signal generating means 20: reset signal generating means

본 발명은 반도체 메모리 장치에 관한 것으로, 더욱 구체적으로는 반도체 메모리 장치의 버퍼 제어 회로에 관한 것이다.The present invention relates to a semiconductor memory device, and more particularly to a buffer control circuit of a semiconductor memory device.

종래의 반도체 메모리 장치의 버퍼 제어 회로는 도 1에 도시된 바와 같이 구성되어 있으며 이러한 구성을 한 상기 버퍼 제어 회로는 내부 클럭(in-clk)을 기준 으로 버스트 랭스가 4인 경우 라이트 명령이 입력되고 4클럭 후에 리드 명령이 입력되어야 정상 동작을 한다. 또한 상기 버퍼 제어 회로는 라이트 명령이 입력되고 4클럭 이전에 리드 명령이 입력되는 인터럽트 동작에 대해서도 정상 동작을 해야 한다. 하지만 상기 인터럽트 동작을 수행할 때 상기 버스트 랭스가 4인 경우 라이트 명령후 리드 명령이 2클럭에 입력되거나 상기 버스트 랭스가 8인 경우 라이트 명령후 리드 명령이 4클럭에 입력될 경우 종래의 버퍼 제어 회로에서는 디스에이블되어야 할 클럭 인에이블 신호(clken_buffer)를 인에이블 시켜 버퍼를 오동작 시키는 문제점이 발생하였다. 이때, 상기 클럭 인에이블 신호(clken_buffer)는 버퍼를 인에이블 시키는 신호이다.The buffer control circuit of the conventional semiconductor memory device is configured as shown in FIG. 1. The buffer control circuit having such a configuration has a write command input when the burst length is 4 based on an internal clock (in-clk). Normal operation is required after a read command is input after 4 clocks. The buffer control circuit must also operate normally for an interrupt operation in which a write command is input and a read command is input 4 clocks before. However, when the burst length is 4 when the interrupt operation is performed, when the read command is input to 2 clocks after the write command or when the read command is input to 4 clocks after the write command when the burst length is 8, the conventional buffer control circuit is performed. The problem of malfunctioning the buffer was to enable the clock enable signal (clken_buffer) to be disabled. In this case, the clock enable signal clken_buffer is a signal for enabling the buffer.

이는 라이트 명령이 인에이블 되면 하이로 인에이블 되고 리드 명령이 인에이블 되면 로우로 디스에이블되는 제어 신호(ctrl)가 상기 리드 명령이 인에이블되었을 때, 그 시점에서 디스에이블되지 않아 상기 클럭 인에이블 신호(clken_buffer)가 인에이블됨으로써 상기 버퍼가 인에이블되는 오동작을 발생시킨다.This is because the control signal ctrl, which is enabled high when the write command is enabled and is disabled when the read command is enabled, is not disabled at the time when the read command is enabled, and thus the clock enable signal. (clken_buffer) is enabled, causing a malfunction in which the buffer is enabled.

이러한 종래의 버퍼 제어 회로의 문제점을 타이밍도인 도 2에 도시하였다. The problem of this conventional buffer control circuit is shown in FIG.

종래의 버퍼 제어 회로는 버스트 랭스가 4일 때 라이트 명령이 입력되고 상기 내부 클럭(in_clk)이 2클럭 지난 시점에 리드 명령이 입력되면 종래 버퍼 제어 회로에 리드 명령이 입력되는 시점에서 상기 제어 신호(ctrl)가 디스에이블되지 않아 트랜지스터(P3)이 턴온되지 않는다. 따라서 노드 A의 신호가 디스에이블되지 않는다. 이에 디스에이블 되어야 할 상기 클럭 인에이블 신호(clken_buffer)를 인에 이블 시키는 문제점이 발생한다.In the conventional buffer control circuit, when a write command is input when the burst length is 4 and the read command is input when the internal clock (in_clk) has passed two clocks, the control signal (at the time when the read command is input to the conventional buffer control circuit) The transistor P3 is not turned on because ctrl is not disabled. Therefore, the signal of node A is not disabled. Accordingly, a problem occurs that enables the clock enable signal clken_buffer to be disabled.

본 발명은 상술한 문제점을 해결하기 위하여 안출된 것으로, 버퍼의 오동작을 방지하는 버퍼 제어 회로를 제공함에 그 목적이 있다.SUMMARY OF THE INVENTION The present invention has been made to solve the above-described problem, and an object thereof is to provide a buffer control circuit that prevents a malfunction of a buffer.

본 발명에 따른 반도체 메모리 장치의 버퍼 제어 회로는 내부 클럭과 내부 명령을 입력 받아 라이트 동작시 버퍼에 입력되는 클럭을 인에이블 시키는 클럭 인에이블 신호를 생성하는 클럭 인에이블 신호 생성 수단, 및 외부 명령을 입력 받아 상기 내부 클럭에 리드 명령이 동기되어지기 전에 상기 클럭 인에이블 신호 생성 수단을 리셋 시키기 위한 리셋 신호를 생성하는 리셋 신호 생성 수단을 포함한다.The buffer control circuit of the semiconductor memory device according to the present invention receives a clock enable signal generating means for generating a clock enable signal for receiving an internal clock and an internal command and enabling a clock input to the buffer during a write operation, and an external command. And a reset signal generation means for generating a reset signal for resetting the clock enable signal generation means before the read command is synchronized with the internal clock.

이하, 본 발명에 따른 반도체 메모리 장치의 버퍼 제어 회로의 바람직한 일실시예를 첨부도면에 의거하여 상세하게 설명하면 다음과 같다.Hereinafter, a preferred embodiment of a buffer control circuit of a semiconductor memory device according to the present invention will be described in detail with reference to the accompanying drawings.

도 3은 본 발명에 따른 반도체 메모리 장치의 버퍼 제어 회로의 회로도이다.3 is a circuit diagram of a buffer control circuit of a semiconductor memory device according to the present invention.

내부 클럭(in_clk)과 내부 명령(BST, pulse_en, ctrl)을 입력 받아 라이트 동작시 버퍼에 입력되는 클럭을 인에이블 시키는 클럭 인에이블 신호(clken_buffer)를 생성하는 클럭 인에이블 신호 생성 수단(10), 및 외부 명령(CS, RAS, CAS, WEN)을 입력 받아 상기 내부 클럭(in_clk)에 리드 명령이 동기되어지기 전에 상기 클럭 인에이블 신호 생성 수단(10)을 리셋 시키기 위한 리셋 신호(reset)를 생성하는 리셋 신호 생성 수단(20)을 포함한다.A clock enable signal generation means (10) which receives an internal clock (in_clk) and internal commands (BST, pulse_en, ctrl) and generates a clock enable signal (clken_buffer) for enabling a clock input to a buffer during a write operation; And generating a reset signal for resetting the clock enable signal generating means 10 before the read command is synchronized with the internal clock in_clk by receiving external commands CS, RAS, CAS, and WEN. And reset signal generation means 20.

상기 클럭 인에이블 신호 생성 수단(10)은 상기 리셋 신호(reset)와 펄스 인 에이블 신호(pulse_en)에 응답하여 펄스를 생성하는 펄스 생성부(13), 버스트 모드 신호(BST)에 응답하여 상기 펄스를 제어하기 위한 제 1 제어부(11), 제어 신호(ctrl)에 응답하여 상기 펄스를 제어하기 위한 제 2 제어부(12), 상기 리셋 신호(reset)의 레벨에 따라 상기 펄스를 리셋 시키는 리셋부(14), 상기 펄스의 레벨을 유지하기 위한 펄스 유지부(15), 및 상기 펄스의 인에이블 구간만큼의 상기 내부 클럭(in_clk)을 상기 클럭 인에이블 신호(clken_buffer)로써 출력하기 위한 신호 생성부(16)를 포함한다. 이때, 상기 펄스 인에이블 신호(pulse_en)는 라이트 명령이 입력되고 상기 내부 클럭(in_clk)의 한 주기후에 상기 내부 클럭(in_clk)의 폴링 에지(falling edge) 타이밍에 인에이블 되고 라이트(write) 명령이 디스에이블되거나 리드(read) 명령이 인에이블될 경우 디스에이블된다. 또한, 상기 제어 신호(ctrl)는 라이트 명령이 인에이블 되면 인에이블되고 리드 명령이 인에이블 되면 디스에이블 되는 신호이고, 상기 버스트 모드 신호(BST)는 버스트 랭스(BL)가 2일 때는 발생하지 않으며 버스트 랭스가 4 또는 8일 때 발생하여 상기 펄스를 디스에이블 시키는 타이밍을 결정함으로써 상기 내부 클럭(in_clk)의 몇 주기가 상기 클럭 인에이블 신호(clken_buffer)로써 출력되는지를 결정하는 신호이다.The clock enable signal generating means 10 may include a pulse generator 13 generating a pulse in response to the reset signal and a pulse enable signal pulse_en, and the pulse in response to a burst mode signal BST. The first control unit 11 for controlling the control unit, the second control unit 12 for controlling the pulse in response to a control signal (ctrl), the reset unit for resetting the pulse in accordance with the level of the reset signal (reset) ( 14), a pulse holding unit 15 for maintaining the level of the pulse, and a signal generating unit for outputting the internal clock in_clk corresponding to the enable period of the pulse as the clock enable signal clken_buffer ( 16). In this case, the pulse enable signal pulse_en is enabled at the falling edge timing of the internal clock in_clk after a write command is input and one period of the internal clock in_clk, and the write command is executed. It is disabled when it is disabled or when a read command is enabled. The control signal ctrl is enabled when a write command is enabled and is disabled when a read command is enabled. The burst mode signal BST does not occur when the burst length BL is 2. It is a signal that determines how many periods of the internal clock in_clk are output as the clock enable signal clken_buffer by determining the timing of disabling the pulse generated when the burst length is 4 or 8.

상기 펄스 생성부(13)는 상기 리셋 신호(reset)를 반전 시키는 제 1 인버터(IV11), 상기 펄스 인에이블 신호(pulse_en)와 상기 제 1 인버터(IV11)의 출력 신호를 입력 받는 제 1 노어 게이트(NOR12), 및 상기 제 1 및 제 2 제어부(11,12)의 출력 신호를 제어단에 입력 받고 상기 제 1 노어 게이트(NOR12)의 출력 신호를 반전시키기 위한 제 2 인버터(IV12)를 포함한다.The pulse generator 13 receives a first inverter IV11 that inverts the reset signal reset, a first NOR gate that receives the pulse enable signal pulse_en and an output signal of the first inverter IV11. And a second inverter IV12 for receiving the output signals of the first and second controllers 11 and 12 into the control terminal and inverting the output signal of the first NOR gate NOR12. .

상기 제 1 제어부는 제 1 입력단에 상기 버스트 모드 신호(BST)를 입력 받고 제 2 입력단에 접지단(VSS)이 연결된 제 2 노어 게이트(NOR11), 상기 노어 게이트(NOR11)의 출력 신호를 반전시키는 제 3 인버터(IV13), 및The first controller is configured to invert an output signal of the second NOR gate NOR11 and the NOR gate NOR11 having the burst mode signal BST connected to a first input terminal and a ground terminal VSS connected to a second input terminal. Third inverter IV13, and

소오스단에 외부 전원(VDD)을 인가 받고 게이트단에 상기 제 3 인버터(IV13)의 출력 신호를 입력 받으며 드레인단이 자신의 출력단인 제 1 트랜지스터(P11)를 포함한다.An external power supply VDD is applied to a source terminal, an output signal of the third inverter IV13 is input to a gate terminal, and a drain terminal includes a first transistor P11 having its own output terminal.

상기 제 2 제어부(12)는 게이트단에 상기 제어 신호(ctrl)를 입력 받고 소오스단에 접지단(VSS)이 연결되며 드레인단이 자신의 출력단인 제 2 트랜지스터(N11)를 포함한다.The second controller 12 includes a second transistor N11 having a control terminal ctrl connected to a gate terminal, a ground terminal VSS connected to a source terminal, and a drain terminal thereof being an output terminal thereof.

상기 리셋부(14)는 소오스단에 외부 전원(VDD)을 인가 받고 게이트단에 상기 리셋 신호(reset)를 입력 받으며 드레인단에 상기 펄스 생성부(13)의 출력단이 연결된 제 3 트랜지스터(P12)를 포함한다.The reset unit 14 receives an external power supply VDD from a source terminal, receives a reset signal from a gate terminal, and a third transistor P12 having an output terminal of the pulse generator 13 connected to a drain terminal thereof. It includes.

상기 펄스 유지부(15)는 입력단에 상기 펄스를 입력 받는 제 4 인버터(IV14), 입력단에 상기 제 4 인버터(IV14)의 출력단이 연결되고 출력단에 상기 제 4 인버터(IV14)의 입력단이 연결된 제 5 인버터(IV15), 및 입력단에 상기 제 4 인버터(IV14)의 출력단이 연결되고 자신의 출력단이 상기 펄스 유지부(15)의 출력단인 제 6 인버터(IV16)를 포함한다.The pulse holding unit 15 includes a fourth inverter IV14 receiving the pulse at an input terminal, an output terminal of the fourth inverter IV14 connected to an input terminal, and an input terminal of the fourth inverter IV14 connected to an output terminal thereof. 5 includes an inverter IV15 and an output terminal of the fourth inverter IV14 connected to an input terminal thereof, and a sixth inverter IV16 whose output terminal is an output terminal of the pulse holding unit 15.

상기 신호 생성부(16)는 상기 내부 클럭(in_clk)을 반전 시키는 제 7 인버터(IV17), 상기 제 7 인버터(IV17)의 출력 신호와 상기 펄스를 입력 받는 제 3 노어 게이트(NOR13), 상기 제 3 노어 게이트(NOR13)의 출력 신호를 반전 시키는 제 8 인버터(IV18), 및 상기 제 8 인버터(IV18)의 출력 신호를 반전 시키는 제 9 인버터(IV19)를 포함한다.The signal generator 16 may include a seventh inverter IV17 that inverts the internal clock in_clk, a third NOR gate NOR13 that receives the output signal of the seventh inverter IV17 and the pulse, and the third signal. And an eighth inverter IV18 for inverting the output signal of the third NOR gate NOR13 and a ninth inverter IV19 for inverting the output signal of the eighth inverter IV18.

상기 리셋 신호 생성 수단(20)은 리드 명령시 인에이블되는 상기 외부 명령(CS, RAS, CAS, WEN)에 응답하여 상기 리셋 신호(reset)를 인에이블 시킨다.The reset signal generating means 20 enables the reset signal in response to the external commands CS, RAS, CAS, and WEN that are enabled during the read command.

상기 리셋 신호 생성 수단(20)은 입력단에 로우 어드레스 스트로브 신호(RAS)를 입력 받는 제 10 인버터(IV20), 칩 선택 신호(CS)와 상기 제 10 인버터(IV20)의 출력 신호를 입력 받는 제 1 낸드 게이트(ND11), 입력단에 라이트 인에이블 신호(WEN)를 입력 받는 제 11 인버터(IV21), 컬럼 어드레스 스트로브 신호(CAS)와 상기 제 11 인버터(IV21)의 출력 신호를 입력 받는 제 2 낸드 게이트(ND12), 입력단에 상기 제 1 낸드 게이트(ND11)의 출력 신호를 입력 받는 제 12 인버터(IV22), 입력단에 상기 제 2 낸드 게이트(ND12)의 출력 신호를 입력 받는 제 13 인버터(IV23), 및 상기 제 12 인버터(IV22)와 상기 제 13 인버터(IV23)의 출력 신호를 입력 받으며 자신의 출력단이 상기 리셋 신호 생성 수단(20)의 출력단인 제 3 낸드 게이트(ND13)를 포함한다.The reset signal generating unit 20 receives a tenth inverter IV20, a chip select signal CS, and an output signal of the tenth inverter IV20, which receive a row address strobe signal RAS at an input terminal. NAND gate ND11, 11th inverter IV21 receiving the write enable signal WEN at the input terminal, a second NAND gate receiving the column address strobe signal CAS and the output signal of the 11th inverter IV21. (ND12), a twelfth inverter IV22 that receives an output signal of the first NAND gate ND11 at an input terminal, a thirteenth inverter IV23 that receives an output signal of the second NAND gate ND12 at an input terminal, And a third NAND gate ND13 that receives the output signals of the twelfth inverter IV22 and the thirteenth inverter IV23 and whose output terminal is an output terminal of the reset signal generation means 20.

이와 같이 구성된 본 발명에 따른 반도체 메모리 장치의 버퍼 제어 회로의 동작 원리를 설명하면 다음과 같다. 이때, 버스트 랭스는 4라고 가정하여 설명하지만 이에 한정하지 않는다.The operating principle of the buffer control circuit of the semiconductor memory device according to the present invention configured as described above is as follows. In this case, the burst length is assumed to be 4 but is not limited thereto.

도 4 및 도 5는 본 발명에 따른 반도체 메모리 장치의 버퍼 제어 회로의 동작을 나타낸 타이밍도이다.4 and 5 are timing diagrams illustrating an operation of a buffer control circuit of a semiconductor memory device according to the present invention.

도 4는 본 발명에 따른 버퍼 제어 회로의 일반적인 동작의 타이밍도이다. 이 때, 상기 버퍼 제어 회로의 일반적인 동작이라 함은 버스트 랭스 4일 때는 라이트 명령이 입력되고 상기 내부 클럭(in_clk)이 4클럭 지난후에 리드 명령이 입력되는 경우이고 버스트 랭스 8일 때는 라이트 명령이 상기 내부 클럭(in_clk)이 6클럭 지난후에 리드 명령이 입력되는 경우이다. 4 is a timing diagram of the general operation of the buffer control circuit according to the present invention. In this case, a general operation of the buffer control circuit is a case where a write command is input when burst length 4 is input and a read command is input after 4 clocks of the internal clock in_clk. The read command is input after the internal clock in_clk has passed six clocks.

도 4에 도시된 경우는 버스트 랭스 4일 때 라이트 명령이 입력되고 상기 내부 클럭(in_clk)이 6클럭 지난 시점에 리드 명령이 입력되는 일반적인 경우이다.In the case of FIG. 4, the write command is input when the burst command is 4 and the read command is input when the internal clock (in_clk) has passed 6 clocks.

라이트 명령이 입력되면 상기 제어 신호(ctrl)는 리드 명령이 입력될 때까지 인에이블된다. 이에 상기 라이트 명령이 입력되면 상기 제 2 제어부(12)는 인에이블되고 상기 리드 명령이 입력되면 디스에이블된다.When the write command is input, the control signal ctrl is enabled until the read command is input. When the write command is input, the second control unit 12 is enabled, and when the read command is input, the second control unit 12 is disabled.

상기 펄스 인에이블 신호(pulse_en)는 상기 라이트 명령이 인에이블되면 상기 내부 클럭(in_clk)의 1클럭이 지난 시점에 인에이블되고 상기 라이트 명령이 디스에이블되거나 상기 리드 명령이 인에이블되면 디스에이블된다. 이에 상기 펄스 인에이블 신호(pulse_en)와 상기 제어 신호(ctrl)에 응답하는 상기 펄스 생성부(13)는 상기 제어 신호(ctrl)의 인에이블 구간에서 상기 펄스 인에이블 신호(pulse_en)가 인에이블되어 노드 A를 로우로 인에이블 시킨다. 즉, 상기 펄스 생성부(13)는 로우로 인에이블된 펄스를 생성한다.The pulse enable signal pulse_en is enabled when one clock of the internal clock in_clk passes when the write command is enabled and is disabled when the write command is disabled or the read command is enabled. Accordingly, in the pulse generator 13 responding to the pulse enable signal pulse_en and the control signal ctrl, the pulse enable signal pulse_en is enabled in the enable period of the control signal ctrl. Enable node A low. That is, the pulse generator 13 generates a pulse enabled low.

또한 상기 버스트 모드 신호(BST)는 리드 또는 라이트 동작시 버스트 동작을 수행할 때 버스트 랭스에 따라 상기 내부 클럭(in_clk)의 몇 개의 클럭을 상기 클럭 인에이블 신호(clken_buffer)로 출력할 것인지 결정하는 신호인다. 예로 상기 버스트 랭스가 2일 때는 발생하지 않고 상기 버스트 랭스가 4일 때 상기 내부 클 럭(in_clk)의 2클럭을, 상기 버스트 랭스가 8일 때 상기 내부 클럭(in_clk)의 4클럭을 상기 클럭 인에이블 신호(clken_buffer)로 출력하게 한다. 이에 상기 버스트 모드 신호(BST)가 디스에이블되면 상기 노드 A를 하이로 디스에이블시킨다.In addition, the burst mode signal BST is a signal that determines how many clocks of the internal clock in_clk are output as the clock enable signal clken_buffer according to a burst length when performing a burst operation during a read or write operation. Indeed. For example, it does not occur when the burst length is 2, but two clocks of the internal clock in_clk when the burst length is 4 and four clocks of the internal clock in_clk when the burst length is 8. Output to enable signal (clken_buffer). Accordingly, when the burst mode signal BST is disabled, the node A is disabled high.

상기 노드 A와 상기 내부 클럭(in_clk)을 입력받는 상기 신호 생성부(16)는 상기 노드 A의 인에이블 구간동안 반전된 상기 내부 클럭(in_clk)을 상기 클럭 인에이블 신호(clken_buffer)로써 출력한다.The signal generator 16 receiving the node A and the internal clock in_clk outputs the internal clock in_clk inverted during the enable period of the node A as the clock enable signal clken_buffer.

이때 상기 리셋 신호(reset)는 상기 리드 명령이 입력되기 전에 로우로 인에이블되어 상기 노드 A에 아무런 영향을 주지 않는다.At this time, the reset signal is enabled low before the read command is input so that the reset signal has no effect on the node A.

도 5는 본 발명에 따른 버퍼 제어 회로가 인터럽트 동작을 수행하는 경우이다. 이때 상기 인터럽트 동작은 버스트 랭스 4인 경우 라이트 명령이 입력되고 내부 클럭(in_clk)이 4클럭 지나기 전에 리드 명령이 입력된다. 또한 상기 인터럽트 동작은 버스트 랭스 8인 경우 라이트 명령이 입력되고 내부 클럭(in_clk)이 6클럭 지나기 전에 리드 명령이 입력되는 경우도 있다.5 is a case where the buffer control circuit according to the present invention performs an interrupt operation. In this case, when the interrupt operation is burst length 4, a write command is input and a read command is input before the internal clock (in_clk) passes four clocks. In the interrupt operation, in case of burst length 8, a write command is input and a read command is input before the internal clock in_clk passes six clocks.

도 5는 상기 버스트 랭스가 4일 때 라이트 명령이 입력되고 상기 내부 클럭(in_clk)이 2클럭 지난 시점에 리드 명령이 입력되는 인터럽트 동작을 수행하는 경우를 나타낸다.FIG. 5 illustrates a case in which a write command is input when the burst length is 4 and the read command is input when the internal clock in_clk passes two clocks.

상기 라이트 명령이 입력되고 상기 내부 클럭(in_clk)이 2클럭 지난 시점에 상기 리드 명령이 입력되었다. The read command was input two clocks after the write command was input and the internal clock in_clk passed.

상기 라이트 명령이 입력되면 상기 제어 신호(ctrl)는 상기 리드 명령이 입력될 때까지 인에이블된다. 이에 상기 라이트 명령이 입력되면 상기 제 2 제어 부(12)는 인에이블되고 상기 리드 명령이 입력되면 디스에이블된다.When the write command is input, the control signal ctrl is enabled until the read command is input. When the write command is input, the second control unit 12 is enabled, and when the read command is input, the second control unit 12 is disabled.

상기 펄스 인에이블 신호(pulse_en)는 상기 라이트 명령이 인에이블되면 상기 내부 클럭(in_clk)의 1클럭이 지난 시점에 인에이블되고 상기 라이트 명령이 디스에이블되거나 상기 리드 명령이 인에이블되면 디스에이블된다. 이에 상기 펄스 인에이블 신호(pulse_en)와 상기 제어 신호(ctrl)에 응답하는 상기 펄스 생성부(13)는 상기 제어 신호(ctrl)의 인에이블 구간에서 상기 펄스 인에이블 신호(pulse_en)가 인에이블되어 노드 A를 로우로 인에이블 시킨다. 즉, 상기 펄스 생성부(13)는 로우로 인에이블된 펄스를 생성한다.The pulse enable signal pulse_en is enabled when one clock of the internal clock in_clk passes when the write command is enabled and is disabled when the write command is disabled or the read command is enabled. Accordingly, in the pulse generator 13 responding to the pulse enable signal pulse_en and the control signal ctrl, the pulse enable signal pulse_en is enabled in the enable period of the control signal ctrl. Enable node A low. That is, the pulse generator 13 generates a pulse enabled low.

본 발명에 따른 버퍼 제어 회로가 일반적인 동작을 수행할 때는 상기 버스트 모드 신호(BST)가 디스에이블되어 상기 노드 A가 디스에이블된다. 하지만 상기 라이트 명령이 입력되고 상기 내부 클럭(in_clk)이 2클럭 지난 시점에 상기 리드 명령이 입력되는 인터럽트 동작을 수행할 경우에는 상기 리셋 신호(reset)가 상기 리드 명령보다 빨리 인에이블되어 상기 노드 A를 디스에이블시킨다.When the buffer control circuit according to the present invention performs a general operation, the burst mode signal BST is disabled and the node A is disabled. However, when performing the interrupt operation in which the read command is input when the write command is input and the internal clock in_clk has passed two clocks, the reset signal is enabled earlier than the read command, thereby enabling the node A. Disable.

본 발명에 따른 버퍼 제어 회로는 상기 노드 A가 디스에이블되어 상기 신호 생성부(16)를 디스에이블시킨다. 이에 반전된 상기 내부 클럭(in_clk)은 상기 클럭 인에이블 신호(clken_buffer)로써 출력되지 못한다.In the buffer control circuit according to the present invention, the node A is disabled to disable the signal generator 16. The internal clock in_clk, which is inverted, cannot be output as the clock enable signal clken_buffer.

이때, 상기 리셋 신호(reset)가 상기 리드 명령보다 빨리 인에이블될 수 있는 이유는 다음과 같다.In this case, the reset signal reset may be enabled earlier than the read command as follows.

상기 라이트 명령과 상기 리드 명령은 상기 내부 클럭(in_clk)에 동기된 명령으로써 상기 내부 클럭(in_clk)이 하이로 천이하는 시점에 상기 라이트 명령과 상기 리드 명령은 인에이블된다. 따라서 상기 리셋 신호 생성 수단(20)은 리드 동작시 상기 내부 클럭(in_clk)에 동기되지 않은 리드 명령 즉, 상기 리셋 신호(reset)를 생성한다. 따라서 상기 리셋 신호(reset)는 본 발명의 버퍼 제어 회로에 입력되는 리드 명령보다 빠른 타이밍에 인에이블될 수 있어 이를 이용하여 노드 A를 디스에이블 시킨다.The write command and the read command are commands synchronized with the internal clock in_clk, and the write command and the read command are enabled when the internal clock in_clk transitions high. Accordingly, the reset signal generating means 20 generates a read command that is not synchronized with the internal clock in_clk, that is, the reset signal reset during a read operation. Accordingly, the reset signal may be enabled at a faster timing than the read command input to the buffer control circuit of the present invention, thereby disabling node A.

이와 같이, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.As such, those skilled in the art will appreciate that the present invention can be implemented in other specific forms without changing the technical spirit or essential features thereof. Therefore, the above-described embodiments are to be understood as illustrative in all respects and not as restrictive. The scope of the present invention is shown by the following claims rather than the detailed description, and all changes or modifications derived from the meaning and scope of the claims and their equivalents should be construed as being included in the scope of the present invention. do.

본 발명에 따른 반도체 메모리 장치의 버퍼 제어 회로는 종래의 버퍼 제어 회로에서 버스트 랭스에 따라 버퍼를 오동작 시킬 수 있는 문제점을 해결함으로써 버퍼의 불필요한 동작을 막아 전류의 소모를 줄일 수 있는 효과가 있다.The buffer control circuit of the semiconductor memory device according to the present invention has the effect of reducing the current consumption by preventing unnecessary operation of the buffer by solving the problem that the buffer can be malfunctioned according to the burst in the conventional buffer control circuit.

Claims (12)

내부 클럭과 내부 명령을 입력 받아 라이트 동작시 버퍼에 입력되는 클럭을 인에이블 시키는 클럭 인에이블 신호를 생성하는 클럭 인에이블 신호 생성 수단; 및Clock enable signal generation means for receiving an internal clock and an internal command and generating a clock enable signal for enabling a clock input to a buffer during a write operation; And 외부 명령을 입력 받아 상기 내부 클럭에 리드 명령이 동기되어지기 전에 상기 클럭 인에이블 신호 생성 수단을 리셋 시키기 위한 리셋 신호를 생성하는 리셋 신호 생성 수단을 포함하는 것을 특징으로 하는 반도체 메모리 장치의 버퍼 제어 회로.And a reset signal generation means for generating a reset signal for resetting the clock enable signal generation means before receiving a external command and synchronizing a read command to the internal clock. . 제 1 항에 있어서,The method of claim 1, 상기 클럭 인에이블 신호 생성 수단은The clock enable signal generating means 상기 리셋 신호와 펄스 인에이블 신호에 응답하여 펄스를 생성하는 펄스 생성부,A pulse generator configured to generate a pulse in response to the reset signal and the pulse enable signal; 버스트 모드 신호에 응답하여 상기 펄스를 제어하기 위한 제 1 제어부,A first controller for controlling the pulse in response to a burst mode signal, 제어 신호에 응답하여 상기 펄스를 제어하기 위한 제 2 제어부,A second control unit for controlling the pulse in response to a control signal, 상기 리셋 신호의 레벨에 따라 상기 펄스를 리셋 시키는 리셋부,A reset unit for resetting the pulse according to the level of the reset signal, 상기 펄스의 레벨을 유지하기 위한 펄스 유지부, 및A pulse holding unit for maintaining the level of the pulse, and 상기 펄스의 인에이블 구간만큼의 상기 내부 클럭을 상기 클럭 인에이블 신호로써 출력하기 위한 신호 생성부를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 버퍼 제어 회로.And a signal generator for outputting the internal clock as much as the clock enable signal as long as the enable period of the pulse. 제 2 항에 있어서,The method of claim 2, 상기 펄스 인에이블 신호는The pulse enable signal is 라이트 명령이 입력되고 상기 내부 클럭의 한 주기후에 상기 내부 클럭의 폴링 에지(falling edge) 타이밍에 인에이블 되고 라이트 명령이 디스에이블되거나 리드 명령이 인에이블될 경우 디스에이블 되는 상기 내부 명령인 것을 특징으로 하는 반도체 메모리 장치의 버퍼 제어 회로.After the write command is input and after one period of the internal clock, the internal command is enabled at the falling edge timing of the internal clock and is disabled when the write command is disabled or the read command is enabled. A buffer control circuit of a semiconductor memory device. 제 2 항에 있어서,The method of claim 2, 상기 제어 신호는The control signal is 라이트 명령이 인에이블 되면 인에이블되고 리드 명령이 인에이블 되면 디스에이블 되는 상기 내부 명령인 것을 특징으로 하는 반도체 메모리 장치의 버퍼 제어 회로.And the internal command enabled when the write command is enabled and disabled when the read command is enabled. 제 2 항에 있어서,The method of claim 2, 상기 펄스 생성부는The pulse generator 상기 펄스 인에이블 신호와 반전된 상기 리셋 신호를 입력 받는 노어 게이트, 및A NOR gate receiving the reset signal inverted from the pulse enable signal; 상기 제 1 및 제 2 제어부의 출력 신호를 제어단에 입력 받고 상기 노어 게 이트의 출력 신호를 반전시키기 위한 인버터를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 버퍼 제어 회로.      And an inverter for receiving the output signals of the first and second controllers to a control terminal and inverting the output signals of the NOR gates. 제 2 항에 있어서,The method of claim 2, 상기 제 1 제어부는The first control unit 제 1 입력단에 상기 버스트 모드 신호를 입력 받고 제 2 입력단에 접지단이 연결된 노어 게이트,A NOR gate having the burst mode signal input to a first input terminal and a ground terminal connected to a second input terminal; 상기 노어 게이트의 출력 신호를 반전시키는 인버터, 및An inverter for inverting an output signal of the NOR gate, and 소오스단에 외부 전원을 인가 받고 게이트단에 상기 인버터의 출력 신호를 입력 받으며 드레인단이 자신의 출력단인 트랜지스터를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 버퍼 제어 회로.And a transistor in which an external power source is applied to a source terminal, an output signal of the inverter is input to a gate terminal, and a drain terminal thereof is an output terminal of the source terminal. 제 2 항에 있어서,The method of claim 2, 제 2 제어부는The second control unit 게이트단에 상기 제어 신호를 입력 받고 소오스단에 접지단이 연결되며 드레인단이 자신의 출력단인 트랜지스터를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 버퍼 제어 회로.And a transistor in which the control terminal is input to a gate terminal, a ground terminal is connected to a source terminal, and a drain terminal thereof is an output terminal thereof. 제 2 항에 있어서,The method of claim 2, 상기 리셋부는The reset unit 소오스단에 외부 전원을 인가 받고 게이트단에 상기 리셋 신호를 입력 받으며 드레인단에 상기 펄스 생성부의 출력단이 연결된 트랜지스터를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 버퍼 제어 회로.And a transistor configured to receive an external power source from a source terminal, receive the reset signal from a gate terminal, and an output terminal of the pulse generation unit connected to a drain terminal. 제 2 항에 있어서,The method of claim 2, 상기 펄스 유지부는The pulse holding unit 입력단에 상기 펄스를 입력 받는 제 1 인버터,A first inverter receiving the pulse at an input terminal, 입력단에 상기 제 1 인버터의 출력단이 연결되고 출력단에 상기 제 1 인버터의 입력단이 연결된 제 2 인버터, 및A second inverter having an input connected to an output of the first inverter and an output connected to an input of the first inverter; and 입력단에 상기 제 1 인버터의 출력단이 연결되고 자신의 출력단이 상기 펄스 유지부의 출력단인 제 3 인버터를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 버퍼 제어 회로.And a third inverter having an output terminal of the first inverter connected to an input terminal and an output terminal of the first inverter being an output terminal of the pulse holding unit. 제 2 항에 있어서,The method of claim 2, 상기 신호 생성부는The signal generator 상기 내부 클럭을 반전 시키는 제 1 인버터,A first inverter for inverting the internal clock; 상기 제 1 인버터의 출력 신호와 상기 펄스를 입력 받는 노어 게이트,NOR gate receiving the output signal and the pulse of the first inverter, 상기 노어 게이트의 출력 신호를 반전 시키는 제 2 인버터, 및A second inverter for inverting the output signal of the NOR gate, and 상기 제 2 인버터의 출력 신호를 반전 시키는 제 3 인버터를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 버퍼 제어 회로.And a third inverter for inverting the output signal of the second inverter. 제 1 항에 있어서,The method of claim 1, 상기 리셋 신호 생성 수단은The reset signal generating means 리드 명령시 인에이블되는 상기 외부 명령에 응답하여 상기 리셋 신호를 인에이블 시키는 것을 특징으로 하는 반도체 메모리 장치의 버퍼 제어 회로.And the reset signal is enabled in response to the external command enabled during a read command. 제 11 항에 있어서,The method of claim 11, 상기 리셋 신호 생성 수단은The reset signal generating means 입력단에 로우 어드레스 스트로브 신호를 입력 받는 제 1 인버터,A first inverter receiving a low address strobe signal at an input terminal, 칩 선택 신호와 상기 제 1 인버터의 출력 신호를 입력 받는 제 1 낸드 게이트,A first NAND gate receiving a chip select signal and an output signal of the first inverter, 입력단에 라이트 인에이블 신호를 입력 받는 제 2 인버터,A second inverter receiving a write enable signal at an input terminal; 컬럼 어드레스 스트로브 신호와 상기 제 2 인버터의 출력 신호를 입력 받는 제 2 낸드 게이트,A second NAND gate receiving a column address strobe signal and an output signal of the second inverter, 입력단에 상기 제 1 낸드 게이트의 출력 신호를 입력 받는 제 3 인버터,A third inverter receiving an output signal of the first NAND gate at an input terminal; 입력단에 상기 제 2 낸드 게이트의 출력 신호를 입력 받는 제 4 인버터, 및A fourth inverter receiving an output signal of the second NAND gate at an input terminal, and 상기 제 3 인버터와 상기 제 4 인버터의 출력 신호를 입력 받으며 자신의 출력단이 상기 리셋 신호 생성 수단의 출력단인 제 3 낸드 게이트를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 버퍼 제어 회로.And a third NAND gate which receives the output signals of the third inverter and the fourth inverter and whose output terminal is an output terminal of the reset signal generating means.
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