KR20080010662A - Method for manufacturing semiconductor device - Google Patents

Method for manufacturing semiconductor device Download PDF

Info

Publication number
KR20080010662A
KR20080010662A KR1020060070956A KR20060070956A KR20080010662A KR 20080010662 A KR20080010662 A KR 20080010662A KR 1020060070956 A KR1020060070956 A KR 1020060070956A KR 20060070956 A KR20060070956 A KR 20060070956A KR 20080010662 A KR20080010662 A KR 20080010662A
Authority
KR
South Korea
Prior art keywords
storage electrode
forming
lower storage
interlayer insulating
layer
Prior art date
Application number
KR1020060070956A
Other languages
Korean (ko)
Inventor
김태훈
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020060070956A priority Critical patent/KR20080010662A/en
Publication of KR20080010662A publication Critical patent/KR20080010662A/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
    • H01L28/90—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions
    • H01L28/91—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions made by depositing layers, e.g. by depositing alternating conductive and insulating layers

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Semiconductor Memories (AREA)

Abstract

A method for manufacturing a semiconductor device is provided to improve a characteristic of the device by insulating bottom storage electrodes from each other even though the bottom storage electrodes are fallen down. A method for manufacturing a semiconductor device includes the steps of: forming an interlayer insulating layer in a top part of a semiconductor substrate(100) provided with a storage electrode contact plug(110); forming a storage electrode region by etching the interlayer insulating layer and forming a storage electrode layer having a predetermined thickness in the entire top part; forming the bottom storage electrode by separating the storage electrode layer through a planarization etching process; forming a vertical structure film(160) by etching and burying the interlayer insulating layer between adjacent bottom storage electrodes(150); and forming a dielectric film(170) in a top part of a structure including the bottom storage electrode after removing the interlayer insulating layer.

Description

반도체 소자의 제조 방법{METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE}Method for manufacturing a semiconductor device {METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE}

도 1은 종래 기술에 따른 반도체 소자의 실린더형 캐패시터 제조 방법을 도시한 단면도. 1 is a cross-sectional view showing a cylindrical capacitor manufacturing method of a semiconductor device according to the prior art.

도 2a 및 도 2e는 본 발명에 따른 반도체 소자의 실린더형 캐패시터 제조 방법을 도시한 단면도. 2A and 2E are cross-sectional views illustrating a method of manufacturing a cylindrical capacitor of a semiconductor device according to the present invention.

< 도면의 주요 부분에 대한 부호 설명><Description of Signs for Main Parts of Drawings>

10, 100 : 반도체 기판 20, 110 : 저장 전극 콘택 플러그10, 100: semiconductor substrate 20, 110: storage electrode contact plug

30, 150 : 하부 저장 전극 120 : 식각 정지막30, 150: lower storage electrode 120: etch stop film

130 : 층간 절연막 140 : 저장 전극 영역130: interlayer insulating film 140: storage electrode region

155 : 수직구조막 예정영역 160 : 수직구조막155: planned vertical structure area 160: vertical structure film

170 : 유전체막 170: dielectric film

본 발명은 반도체 소자의 제조 방법에 관한 것으로, 하부 저장 전극과 인접한 하부 저장 전극 사이에 절연물질의 수직구조막을 형성하여 하부 저장 전극의 쓰러짐 현상을 방지하며, 하부 저장 전극이 쓰러지더라도 하부 저장 전극 사이를 절 연시킴으로써, 소자의 특성을 향상시킬 수 있는 기술을 개시한다. The present invention relates to a method of manufacturing a semiconductor device, and to prevent a fall of the lower storage electrode by forming a vertical structure film of an insulating material between the lower storage electrode and the adjacent lower storage electrode, and even if the lower storage electrode falls down between the lower storage electrode By insulating the present invention, a technique that can improve the characteristics of the device is disclosed.

일반적으로 DRAM(Dynamic Random Access Memory)과 같은 메모리용 반도체 장치들은 데이터나 프로그램의 명령과 같은 정보를 기억하는 장치로서 그로부터 기억된 정보를 읽어내기도 하고 장치에 다른 정보를 기억시킬 수 있다. 하나의 메모리 장치는 대개 1개의 트랜지스터와 1개의 캐패시터로 구성된다. In general, memory semiconductor devices such as DRAM (Dynamic Random Access Memory) are devices that store information such as data or program instructions, and may read information stored therein and store other information in the device. One memory device usually consists of one transistor and one capacitor.

통상적으로 DRAM 소자 등에 포함되는 캐패시터는 하부 저장 전극(storage electrode), 유전막(dielectric layer) 및 플레이트 전극(plate electrode) 등으로 구성된다. In general, a capacitor included in a DRAM device or the like is configured of a lower storage electrode, a dielectric layer, a plate electrode, and the like.

이와 같은 캐패시터를 포함하는 메모리 장치의 용량을 향상시키기 위해서는 캐패시터의 정전 용량을 증가시키는 것이 매우 중요하다.In order to increase the capacity of the memory device including the capacitor, it is very important to increase the capacitance of the capacitor.

현재, DRAM 장치의 집적도가 증가함에 따라 단위 셀(cell) 당 허용 면적의 감소가 지속되면서 캐패시터의 캐패시턴스를 확보하기 위하여, 박스(box)형 또는 실린더(cylinder)형으로 형성하고 있다.Currently, in order to secure the capacitance of a capacitor while decreasing the allowable area per unit cell as the integration degree of a DRAM device increases, it is formed in a box type or a cylinder type.

하지만, 현재와 같이 미세 선폭 기술을 적용한 DRAM 장치에 있어서, 허용된 셀 면적 내에서 캐패시터가 요구되는 캐패시턴스를 가지기 위해서는 필연적으로 캐패시터의 종횡비가 증가할 수밖에 없게 되며, 이로 인하여 캐패시터가 쓰러짐 불량(leaning defect)이 발생한다.However, in today's DRAM devices employing fine linewidth technology, in order to have the capacitance required for the capacitor within the allowed cell area, the aspect ratio of the capacitor is inevitably increased, which causes the capacitor to collapse. ) Occurs.

도 1은 종래 기술에 따른 실린더형(Cylinder Type) 캐패시터의 문제점을 도시한 단면도이다.1 is a cross-sectional view showing a problem of a cylindrical type capacitor according to the prior art.

도 1을 참조하면, 저장 전극 콘택플러그(20)가 구비된 반도체 기판(10) 상부 에 식각정지막(미도시) 및 층간절연막(미도시)을 형성한다. Referring to FIG. 1, an etch stop layer (not shown) and an interlayer dielectric layer (not shown) are formed on the semiconductor substrate 10 provided with the storage electrode contact plug 20.

다음에, 층간절연막(미도시) 상부에 저장 전극 영역을 정의하는 감광막 패턴(미도시)를 형성하고, 상기 감광막 패턴(미도시)을 마스크로 상기 층간절연막(미도시)을 식각하여 저장 전극 콘택 플러그(20)가 노출되는 저장 전극 영역(미도시)을 형성한다. Next, a photoresist pattern (not shown) defining a storage electrode region is formed on the interlayer insulating film (not shown), and the interlayer insulating film (not shown) is etched using the photosensitive film pattern (not shown) as a mask to store the storage electrode contacts. A storage electrode region (not shown) to which the plug 20 is exposed is formed.

다음에, 상기 저장 전극 영역(미도시)를 포함하는 전체 상부에 일정두께의 저장 전극층(미도시)를 형성한다. Next, a storage electrode layer (not shown) having a predetermined thickness is formed on an entire portion including the storage electrode region (not shown).

그 다음에, 상기 층간절연막(미도시)이 노출될때까지 평탄화 식각하여 저장 전극층(미도시)를 분리한 후 층간절연막(미도시)을 제거하여 하부 저장 전극(30)을 형성한다. Next, the storage electrode layer (not shown) is separated by planarization etching until the interlayer insulating layer (not shown) is exposed, and then the lower storage electrode 30 is formed by removing the interlayer insulating layer (not shown).

상술한 종래 기술에 따른 반도체 소자의 제조 방법에서, 캐패시턴스를 증가시키기 위해서는 하부 저장 전극의 높이를 증가시켜야 한다. In the above-described method for manufacturing a semiconductor device, the height of the lower storage electrode must be increased in order to increase the capacitance.

그러나, 하부 저장 전극의 높이가 지나치게 높아질 경우에, 상기 '도 1'에서 점선으로 도시한 바와 같이 하부 저장 전극에 쓰러짐 불량(leaning defect)이 발생한다. However, when the height of the lower storage electrode becomes too high, a falling defect occurs in the lower storage electrode as shown by the dotted line in FIG. 1.

이로 인해 인접하는 하부 저장 전극들이 브릿지(bridge)를 통하여 서로 연결되어 인접하는 하부 저장 전극들 비트 단락(bit fail)이 발생하게 되는 문제점이 있다.As a result, adjacent lower storage electrodes are connected to each other through a bridge, thereby causing a bit short of adjacent lower storage electrodes.

상기 문제점을 해결하기 위하여, 하부 저장 전극과 인접한 하부 저장 전극 사이에 절연물질의 수직구조막을 형성하여 하부 저장 전극의 쓰러짐 현상을 방지하며, 하부 저장 전극이 쓰러지더라도 하부 저장 전극과 인접한 하부 저장 전극 사이를 절연시킴으로써, 소자의 특성이 향상되는 반도체 소자의 제조 방법을 제공하는 것을 목적으로 한다. In order to solve the above problem, a vertical structure film of an insulating material is formed between the lower storage electrode and the adjacent lower storage electrode to prevent the lower storage electrode from falling, and between the lower storage electrode and the adjacent lower storage electrode even if the lower storage electrode falls. It is an object of the present invention to provide a method for manufacturing a semiconductor device, in which the characteristics of the device are improved by insulating.

본 발명에 따른 반도체 소자의 제조 방법은 Method for manufacturing a semiconductor device according to the present invention

저장 전극 콘택플러그가 구비된 반도체 기판 상부에 층간 절연막을 형성하는 단계와,Forming an interlayer insulating film on the semiconductor substrate provided with the storage electrode contact plug;

상기 층간 절연막을 식각하여 저장 전극영역을 형성한 후 상기 전체 상부에 일정두께의 저장 전극층을 형성하는 단계와.Forming a storage electrode region by etching the interlayer insulating layer, and then forming a storage electrode layer having a predetermined thickness on the entire upper portion;

평탄화 식각 공정을 수행하여 상기 저장 전극층을 분리하여 하부 저장 전극을 형성하는 단계와,Performing a planarization etching process to separate the storage electrode layer to form a lower storage electrode;

하부 저장 전극과 인접한 하부 저장 전극 사이의 층간절연막을 일부 식각한 후 매립하여 수직 구조막을 형성하는 단계와,Partially etching the interlayer insulating layer between the lower storage electrode and the adjacent lower storage electrode and then filling the interlayer insulating layer to form a vertical structure film;

상기 층간절연막을 제거한 후 하부 저장 전극을 포함한 구조물 상부에 유전막을 형성하는 단계를 포함하는 것을 특징으로 하고,Removing the interlayer dielectric layer and forming a dielectric layer on the structure including the lower storage electrode;

상기 층간절연막을 식각하는 공정은 습식식각인 것과,The step of etching the interlayer insulating film is a wet etching,

상기 수직 구조막은 하부 저장 전극과 인접한 하부 저장 전극 사이에 형성하되, 하부에 구비된 저장 전극 콘택플러그와 접속되지 않도록 형성하는 것과, The vertical structure layer is formed between the lower storage electrode and the adjacent lower storage electrode, but not to be connected to the storage electrode contact plug provided in the lower,

상기 수직구조막 형성 공정은 상기 하부 저장 전극이 형성된 반도체 기판 상 부에 수직구조막 영역을 정의하는 감광막 패턴을 형성하고, 상기 감광막 패턴을 마스크로 상기 층간절연막을 식각하여 수직구조막 영역을 형성한 후 상기 수직구조막 영역을 매립하는 절연막을 형성하는 단계를 더 포함하는 것과,In the forming of the vertical structure film, a photoresist pattern defining a vertical structure film region is formed on the semiconductor substrate on which the lower storage electrode is formed, and the interlayer insulating layer is etched using the photoresist pattern as a mask to form a vertical structure film region. And subsequently forming an insulating film filling the vertical structure film region.

상기 절연막은 실리콘 질화물 계열의 절연물질로 형성하는 것과, The insulating film is formed of an insulating material of silicon nitride series,

상기 절연막은 CVD(Chemical Vapor Deposition) 방법으로 증착하는 것과, The insulating film is deposited by CVD (Chemical Vapor Deposition) method,

상기 층간절연막 제거 공정은 이방성 식각 방법을 수행하여 진행하는 것을 특징으로 한다.The interlayer insulating film removing process may be performed by performing an anisotropic etching method.

이하에서는 본 발명의 실시예를 첨부한 도면을 참조하여 상세히 설명하기로 한다.Hereinafter, with reference to the accompanying drawings an embodiment of the present invention will be described in detail.

도 2a 내지 도 2e는 본 발명에 따른 실린더형 캐패시터 제조 방법을 도시한 단면도이다.2A to 2E are cross-sectional views illustrating a method of manufacturing a cylindrical capacitor according to the present invention.

도 2a를 참조하면, 활성영역을 정의하는 소자분리막이 정의된 반도체 기판 상부에 게이트 전극을 형성하고, 상기 게이트 전극 사이를 매립하여 랜딩 플러그를 형성한다. Referring to FIG. 2A, a gate electrode is formed on a semiconductor substrate in which an isolation layer defining an active region is defined, and a landing plug is formed by filling a gap between the gate electrodes.

다음에, 상기 랜딩 플러그와 접속되도록 저장 전극 콘택플러그(110)를 형성한다. Next, the storage electrode contact plug 110 is formed to be connected to the landing plug.

저장 전극 콘택플러그(110)가 구비된 반도체 기판(100) 상부에 식각정지막(120) 및 층간 절연막(130)을 형성한다. An etch stop layer 120 and an interlayer insulating layer 130 are formed on the semiconductor substrate 100 provided with the storage electrode contact plug 110.

그 다음에, 층간 절연막(130) 상부에 저장 전극 영역을 정의하는 감광막 패턴(미도시)를 형성한다. Next, a photoresist pattern (not shown) defining a storage electrode region is formed on the interlayer insulating layer 130.

그리고, 상기 감광막 패턴(미도시)를 마스크로 층간 절연막(130)을 식각하여 저장 전극 콘택플러그(110)가 노출되는 저장 전극 영역(140)을 형성한다. The interlayer insulating layer 130 is etched using the photoresist pattern (not shown) as a mask to form a storage electrode region 140 through which the storage electrode contact plug 110 is exposed.

여기서, 층간절연막(130)은 저장 전극 영역을 형성하기 위해 BPSG, USG, PE-TEOS 또는 HDP 산화막으로 형성한다. The interlayer insulating layer 130 is formed of a BPSG, USG, PE-TEOS, or HDP oxide film to form a storage electrode region.

또한, 식각정지막(120)은 상기 저장 전극영역 형성시 하부구조물이 식각되는 것을 방지하기 위해 실리콘 질화막으로 형성한다. In addition, the etch stop layer 120 is formed of a silicon nitride layer to prevent the underlying structure from being etched when the storage electrode region is formed.

도 2b를 참조하면, 저장 전극 영역(140)을 포함하는 구조물 상부에 일정두께의 저장 전극층(미도시)을 형성한다. Referring to FIG. 2B, a storage electrode layer (not shown) having a predetermined thickness is formed on the structure including the storage electrode region 140.

다음에, 층간절연막(130)이 노출될때까지 평탄화 식각 공정을 수행하여 저장 전극층(미도시)을 분리하여 하부 저장 전극(150)을 형성한다.Next, a planar etching process is performed until the interlayer insulating layer 130 is exposed to separate the storage electrode layer (not shown) to form the lower storage electrode 150.

여기서, 하부 저장 전극(150)은 PVD(Physical Vapor Deposition), CVD(Chemicla Vapor Deposition), ALD(Atomic Layer Deposition) 또는 전기도금법을 이용하여 형성한다. Here, the lower storage electrode 150 is formed using physical vapor deposition (PVD), chemical clad deposition (CVD), atomic layer deposition (ALD), or electroplating.

도 2c를 참조하면, 하부 저장 전극(150)과 인접한 하부 저장 전극(150) 사이의 제 1 층간절연막(130)을 식각하여 수직구조막 예정 영역(155)을 형성한다. Referring to FIG. 2C, the first interlayer insulating layer 130 between the lower storage electrode 150 and the adjacent lower storage electrode 150 is etched to form a vertical structure film predetermined region 155.

여기서, 수직구조막 예정영역(155)은 하부 저장 전극(150)과 인접한 하부 저장 전극(150) 사이의 영역이 정의되도록 감광막 패턴(미도시)을 형성하되, 적어도 하부 저장 전극(150)이 노출되지 않도록 하는 것이 바람직하다. Here, the vertical structure film plan region 155 forms a photoresist pattern (not shown) such that an area between the lower storage electrode 150 and the adjacent lower storage electrode 150 is defined, and at least the lower storage electrode 150 is exposed. It is desirable not to.

다음에, 상기 감광막 패턴(미도시)를 마스크로 층간절연막(130)을 식각하며, 그 깊이는 하부 저장 전극(150)과 동일한 깊이로 식각하는 것이 바람직하다. Next, the interlayer insulating layer 130 is etched using the photoresist pattern (not shown) as a mask, and the depth is etched to the same depth as the lower storage electrode 150.

도 2d를 참조하면, 수직구조막 예정영역(155)을 매립하는 절연막을 형성한 후 층간절연막(130)을 제거하여 수직구조막(160)을 형성한다. Referring to FIG. 2D, after forming an insulating layer filling the predetermined region 155, the vertical insulating layer 130 is formed to remove the interlayer insulating layer 130.

여기서, 수직구조막(160)은 실리콘 질화 계열의 절연물질을 CVD 방법으로 증착하여 형성한다. Here, the vertical structure layer 160 is formed by depositing a silicon nitride-based insulating material by a CVD method.

또한, 층간절연막(130)은 이방성 식각 공정을 수행하여 제거하는 것이 바람직하다. In addition, the interlayer insulating layer 130 may be removed by performing an anisotropic etching process.

하부 저장 전극(150)과 인접한 하부 저장 전극(150) 사이에 절연물질로 형성된 수직구조막(160)이 구비됨으로써, 하부 저장 전극(150)이 쓰러지는 현상을 방지할 수 있으며, 쓰러짐 현상이 발생하더라도 하부 저장 전극(150) 사이를 절연시킬 수 있게 된다. Since the vertical structure layer 160 formed of an insulating material is provided between the lower storage electrode 150 and the adjacent lower storage electrode 150, the lower storage electrode 150 may be prevented from falling down, and even if the collapse occurs. It is possible to insulate between the lower storage electrodes 150.

도 2e를 참조하면, 하부 저장 전극(150)을 포함한 전체 상부에 유전체막(170)을 형성한다. Referring to FIG. 2E, the dielectric film 170 is formed over the entirety of the lower storage electrode 150.

다음에, 하부 저장 전극(150) 및 유전체막(170)을 포함하는 전체 상부에 플레이트 전극층(미도시)을 형성한다. Next, a plate electrode layer (not shown) is formed over the entirety including the lower storage electrode 150 and the dielectric film 170.

그리고, 상기 플레이트 전극층(미도시)을 선택적으로 식각하여 경사진 프로파일을 가지는 플레이트 전극(미도시)을 형성하여 실린더형 (Cylinder Type) 캐패시터를 형성한다. The plate electrode layer (not shown) is selectively etched to form a plate electrode (not shown) having an inclined profile to form a cylinder type capacitor.

본 발명에 따른 반도체 소자의 제조 방법은 하부 저장 전극과 인접한 하부 저장 전극 사이에 절연물질의 수직구조막을 형성하여 하부 저장 전극의 쓰러짐 현 상을 방지하며, 하부 저장 전극이 쓰러지더라도 하부 저장 전극 사이를 절연시킴으로써, 소자의 특성을 향상시킬 수 있는 효과가 있다. In the method of manufacturing a semiconductor device according to the present invention, a vertical structure film of an insulating material is formed between a lower storage electrode and an adjacent lower storage electrode to prevent a fall of the lower storage electrode, and even if the lower storage electrode falls, By insulating, there is an effect of improving the characteristics of the device.

아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.In addition, a preferred embodiment of the present invention is for the purpose of illustration, those skilled in the art will be able to various modifications, changes, substitutions and additions through the spirit and scope of the appended claims, such modifications and changes are the following claims It should be seen as belonging to a range.

Claims (7)

저장 전극 콘택플러그가 구비된 반도체 기판 상부에 층간 절연막을 형성하는 단계;Forming an interlayer insulating film on the semiconductor substrate including the storage electrode contact plug; 상기 층간 절연막을 식각하여 저장 전극영역을 형성한 후 상기 전체 상부에 일정두께의 저장 전극층을 형성하는 단계;Forming a storage electrode region by etching the interlayer insulating layer, and then forming a storage electrode layer having a predetermined thickness on the entire upper portion; 평탄화 식각 공정을 수행하여 상기 저장 전극층을 분리하여 하부 저장 전극을 형성하는 단계;Performing a planar etching process to separate the storage electrode layer to form a lower storage electrode; 하부 저장 전극과 인접한 하부 저장 전극 사이의 층간절연막을 일부 식각한 후 매립하여 수직 구조막을 형성하는 단계; 및Partially etching the interlayer insulating layer between the lower storage electrode and the adjacent lower storage electrode and then filling the interlayer insulating layer to form a vertical structure film; And 상기 층간절연막을 제거한 후 하부 저장 전극을 포함한 구조물 상부에 유전막을 형성하는 단계;Removing the interlayer dielectric layer and forming a dielectric layer on the structure including the lower storage electrode; 을 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법. Method of manufacturing a semiconductor device comprising a. 제 1 항에 있어서,The method of claim 1, 상기 층간절연막을 식각하는 공정은 습식식각인 것을 특징으로 하는 반도체 소자의 제조 방법. And etching the interlayer insulating film is wet etching. 제 1 항에 있어서,The method of claim 1, 상기 수직 구조막은 하부 저장 전극과 인접한 하부 저장 극 사이에 형성하 되, 하부에 구비된 저장 전극 콘택플러그와 접속되지 않도록 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법. The vertical structure film is formed between the lower storage electrode and the adjacent lower storage electrode, it is formed so as not to be connected to the storage electrode contact plug provided on the bottom. 제 1 항에 있어서, The method of claim 1, 상기 수직구조막 형성 공정은The vertical structure film forming process 상기 하부 저장 전극이 형성된 반도체 기판 상부에 수직구조막 영역을 정의하는 감광막 패턴을 형성하는 단계;Forming a photoresist pattern defining a vertical structure film region on the semiconductor substrate on which the lower storage electrode is formed; 상기 감광막 패턴을 마스크로 상기 층간절연막을 식각하여 수직구조막 영역을 형성하는 단계;Etching the interlayer dielectric layer using the photoresist pattern as a mask to form a vertical structure layer region; 상기 수직구조막 영역을 매립하는 절연막을 형성하는 단계;Forming an insulating film filling the vertical structure film region; 를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.Method of manufacturing a semiconductor device further comprising. 제 4 항에 있어서, The method of claim 4, wherein 상기 절연막은 실리콘 질화물 계열의 절연물질로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법. The insulating film is a method of manufacturing a semiconductor device, characterized in that formed with an insulating material of silicon nitride series. 제 4 항에 있어서, The method of claim 4, wherein 상기 절연막은 CVD(Chemical Vapor Deposition) 방법으로 증착하는 것을 특징으로 하는 반도체 소자의 제조 방법. The insulating film is a method of manufacturing a semiconductor device, characterized in that the deposition by CVD (Chemical Vapor Deposition) method. 제 1 항에 있어서, The method of claim 1, 상기 층간절연막 제거 공정은 이방성 식각 방법을 수행하여 진행하는 것을 특징으로 하는 반도체 소자의 제조 방법. The interlayer insulating film removing process is performed by performing an anisotropic etching method.
KR1020060070956A 2006-07-27 2006-07-27 Method for manufacturing semiconductor device KR20080010662A (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020060070956A KR20080010662A (en) 2006-07-27 2006-07-27 Method for manufacturing semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020060070956A KR20080010662A (en) 2006-07-27 2006-07-27 Method for manufacturing semiconductor device

Publications (1)

Publication Number Publication Date
KR20080010662A true KR20080010662A (en) 2008-01-31

Family

ID=39222617

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020060070956A KR20080010662A (en) 2006-07-27 2006-07-27 Method for manufacturing semiconductor device

Country Status (1)

Country Link
KR (1) KR20080010662A (en)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9362421B2 (en) 2011-11-21 2016-06-07 SK Hynix Inc. Semiconductor device including a support structure

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9362421B2 (en) 2011-11-21 2016-06-07 SK Hynix Inc. Semiconductor device including a support structure

Similar Documents

Publication Publication Date Title
KR101564052B1 (en) .Semiconductor device and method of manufacturing the same
KR102076060B1 (en) Semiconductor device including capacitors and method for manufacturing the same
TW201727874A (en) Semiconductor memory device having enlarged cell contact area and method of fabricating the same
US9263452B2 (en) Reservoir capacitor of semiconductor device
KR100583732B1 (en) Method of forming dram device having a protective pattern and dram device so formed
US20120217576A1 (en) Semiconductor device and method for forming the same
US6709915B2 (en) Methods of fabricating integrated circuit memory devices
KR101845977B1 (en) Semiconductor and manufacturing method of the same
US7585780B2 (en) Method for manufacturing semiconductor device
KR101096840B1 (en) Method of fabricating the semiconductor device
KR101120182B1 (en) Method for Manufacturing Capacitor of Semiconductor Device
KR20070110747A (en) Method of fabricating the storage node in semiconductor device
KR20080010662A (en) Method for manufacturing semiconductor device
KR20060074715A (en) Semiconductor memory device and method for fabricating the same
US20220270921A1 (en) Method for forming semiconductor structure and semiconductor structure
KR20060107130A (en) Semiconductor device having a storage node electrode and fabrication method thereof
KR20070111795A (en) A contact structure and method of manufacturing the same
KR100637688B1 (en) A method for forming a capacitor of a semiconductor device
KR101044005B1 (en) Method for manufacturing capacitor of semiconductor device
KR20040001886A (en) Method for making capacitor in semiconductor device
CN114256153A (en) Semiconductor structure forming method and semiconductor structure
KR20010087943A (en) Method of forming a capacitor
KR101044006B1 (en) Method of manufacturing capacitor of semiconductor device
KR100913016B1 (en) The capacitor in semiconductor device and manufacturing method for thereof
KR20050059796A (en) Method for forming capacitor of semiconductor device

Legal Events

Date Code Title Description
WITN Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid