KR20070074326A - Circuit for controlling noise - Google Patents

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KR20070074326A KR1020060002321A KR20060002321A KR20070074326A KR 20070074326 A KR20070074326 A KR 20070074326A KR 1020060002321 A KR1020060002321 A KR 1020060002321A KR 20060002321 A KR20060002321 A KR 20060002321A KR 20070074326 A KR20070074326 A KR 20070074326A
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Abstract

A noise control circuit and a semiconductor device using the same are provided to filter noise of a bulk bias voltage by using a noise control circuit. A comparison unit(10) generates and outputs an enable signal by comparing an internal voltage as a feedback voltage with a reference voltage. A pull-down element drives an output terminal with a source power source in a full-down manner according to the enable signal. A resistant element is connected between an output terminal and a ground terminal. The internal voltage corresponds to a bulk bias voltage. The source power source supplies a voltage having a level lower than a level of the bulk bias voltage.

Description

노이즈 조절 회로 및 이를 이용한 반도체 소자{Circuit for controlling noise }Noise control circuit and semiconductor device using same

도 1은 종래 기술에 따른 네거티브 워드라인이 적용된 반도체 셀을 도시한 것이다. 1 illustrates a semiconductor cell to which a negative word line according to the related art is applied.

도 2는 종래 기술에 따른 반도체 소자에서 고전압(VPP) 노이즈에 따라 발생하는 스텐바이 전압(VBBW)의 노이즈를 보여주는 타이밍도이다.2 is a timing diagram illustrating noise of a standby voltage VBBW generated by high voltage VPP noise in a semiconductor device according to the related art.

도 3은 본 발명에 의한 일 실시예에 따른 노이즈 조절 회로를 도시한 것이다. 3 illustrates a noise control circuit according to an embodiment of the present invention.

<도면의 주요부분에 대한 부호의 설명><Description of the symbols for the main parts of the drawings>

10 : 비교부 20 : 버퍼부10: comparison unit 20: buffer unit

본 발명은 노이즈 조절 회로 및 이를 이용한 반도체 소자에 관한 것으로, 더 욱 구체적으로는 벌크 바이어스 전압(VBB)의 노이즈를 필터링하는 노이즈 조절 회로를 구비함으로써, 고전압(VPP) 펌핑 노이즈가 정션(junction) 커페시턴스와 모스 커페시턴스를 통해 스텐바이 전압(VBBW)에 전달되는 것을 방지하도록 하는 노이즈 조절 회로 및 이를 이용한 반도체 소자에 관한 것이다.The present invention relates to a noise control circuit and a semiconductor device using the same, and more particularly, by including a noise control circuit for filtering noise of a bulk bias voltage (VBB), so that high voltage (VPP) pumping noise is increased by a junction junction. The present invention relates to a noise control circuit and a semiconductor device using the same to prevent the transmission of the standby voltage VBBW through the capacitance and the MOS capacitance.

현재 활발히 연구되고 있는 네거티브 워드라인(Negative word line)은 반도체 셀 오프 시 게이트 전원에 음(-)의 레벨을 갖는 스탠바이 전압(VBBW)을 가하여 누설전류를 줄여 리프레쉬 특성을 개선함과 아울러, 고전압(VPP)이나 코어전압(VCORE)을 낮추어 이온 주입 농도를 줄일 수 있게하여 정션사이의 누설 전류를 줄일 수 있는 기술이다. Negative word lines, which are being actively studied, apply a standby voltage (VBBW) having a negative level to the gate power supply when the semiconductor cell is turned off, thereby reducing the leakage current and improving refresh characteristics. It is a technology that can reduce leakage current between junctions by reducing ion implantation concentration by lowering VPP) or core voltage (VCORE).

도 1은 종래 기술에 따른 네거티브 워드라인이 적용된 반도체 셀을 도시한 것이고, 도 2는 종래 기술에 따른 반도체 소자에서 고전압(VPP) 노이즈에 따라 발생하는 스텐바이 전압(VBBW)의 노이즈를 보여주는 타이밍도이다.1 illustrates a semiconductor cell to which a negative word line according to the prior art is applied, and FIG. 2 is a timing diagram illustrating noise of a standby voltage VBBW generated by high voltage (VPP) noise in a semiconductor device according to the prior art. to be.

도시한 바와 같이, 종래의 네거티브 워드라인이 적용되는 반도체 셀은 보통 신뢰성 때문에 페리(peri) 영역에서 두꺼운 게이트 산화막(gate oxide)을 사용한 트리플 웰(triple well) 구조로서, P-웰(PW)에는 벌크 바이어스 전압(VBB)이 인가되고, N-웰(DNW)에는 고전압(VPP)이 인가된다. 이때, 벌크 바이어스 전압(VBB)은 서브쓰레쏠드(subthreshold) 전류와 접합 커페시턴스를 줄이고, 소자간의 격리(isolation) 특성을 개선하며, 래치-업을 방지하고, 외부 입력 신호의 언더슈트(undershoot)를 방지하기 위해 사용되고, 고전압(VPP)은 셀을 턴-온 시키는 전원으 로 사용된다. As shown, a semiconductor cell to which a conventional negative word line is applied is a triple well structure using a thick gate oxide in the peri region because of reliability, and thus, a P-well PW The bulk bias voltage VBB is applied, and the high voltage VPP is applied to the N-well DNW. At this time, the bulk bias voltage (VBB) reduces subthreshold current and junction capacitance, improves isolation between devices, prevents latch-up, and undershoots external input signals. The high voltage (VPP) is used as the power source to turn on the cell.

또한, 앞서 고전압(VPP)이 인가되는 N-웰(DNW)과 벌크 바이어스 전압(VBB)이 인가되 P-웰(PW) 사이에는 정션 커패시턴스(C1, Junction Capacitance)가, 상기 P-웰(PW)과 스텐바이 전압(VBBW)이 인가되는 게이트 사이에는 모스 커패시턴스(C2, MOS Capacitance)가 존재한다.In addition, the junction capacitance (C1, Junction Capacitance) is applied between the N-well (DNW) to which the high voltage (VPP) is applied and the bulk bias voltage (VBB) to the P-well (PW), and the P-well (PW). ) And a MOS capacitance (C2, MOS Capacitance) exists between the gate to which the standby voltage VBBW is applied.

그런데, 이와 같은 정션 커패시턴스(C1, Junction Capacitance)와 모스 커패시턴스(C2, MOS Capacitance)는 노이즈의 전달 통로로서의 역할을 수행하기도 하는데, 예컨데 상기 고전압(VPP) 펌핑(pumping) 시 발생된 노이즈는 정션 커패시턴스(C1) 및 모스 커패시턴스(C2)를 통해 벌크 바이어스 전압(VBB)과 스텐바이 전압(VBBW)에 직접 전달된다.However, the junction capacitance (C1) and the MOS capacitance (C2, MOS Capacitance) may also serve as a path for transferring noise. It is directly transmitted to the bulk bias voltage VBB and the standby voltage VBBW via C1 and MOS capacitance C2.

이와 같이, 고전압(VPP) 펌핑 노이즈의 전달 통로 역할을 수행하는 상기 커패시턴스(C1, C2)에 의해 셀-오프시 스탠바이 상태(스텐바이 전압(VBBW)이 -0.8(V)~ -0.2(V)의 레벨을 유지하는 것이 바람직하다.)를 유지해야 하는 스텐바이 전압(VBBW)에 도 2에 도시한 것과 같은 변동(fluctuation)이 유발되고, 그 결과 스텐바이 상태에 있어야 할 워드라인을 활성화시켜 동작 불량 등을 야기하는 문제가 있었다. As such, the standby state (standby voltage VBBW) is -0.8 (V) to -0.2 (V) at the time of cell-off due to the capacitances C1 and C2 serving as a transfer path for high voltage (VPP) pumping noise. It is preferable to maintain the level of V. In this case, a fluctuation as shown in FIG. 2 is induced in the standby voltage VBBW to be maintained, thereby activating the word line to be in the standby state. There was a problem that caused a defect.

따라서, 본 발명이 이루고자 하는 기술적 과제는 벌크 바이어스 전압(VBB)의 노이즈를 필터링하는 노이즈 조절 회로를 구비함으로써, 고전압(VPP) 펌핑 노이즈 가 정션(junction) 커페시턴스와 모스 커페시턴스를 통해 스텐바이 전압(VBBW)에 전달되는 것을 방지하도록 하는 노이즈 조절 회로 및 이를 이용한 반도체 소자를 제공하는 데 있다.Accordingly, a technical problem to be achieved by the present invention is to provide a noise control circuit for filtering noise of the bulk bias voltage VBB, thereby providing high voltage (VPP) pumping noise through the junction capacitance and the MOS capacitance. It is to provide a noise control circuit and a semiconductor device using the same to prevent the transfer to the by-voltage VBBW.

상기 기술적 과제를 달성하기 위하여, 본 발명은 피드백된 내부 전압과 소정의 기준전압을 비교하여 인에이블 신호를 생성하여 출력하는 비교부와; 상기 인에이블 신호에 응답하여 소스전원으로 출력단을 풀-다운 구동하는 풀-다운 소자 및; 상기 출력단과 접지단 사이에 연결된 저항소자를 포함하는 노이즈 조절 회로를 제공한다. In order to achieve the above technical problem, the present invention includes a comparison unit for generating and outputting an enable signal by comparing the feedback internal voltage and a predetermined reference voltage; A pull-down device configured to pull-down the output terminal to a source power source in response to the enable signal; A noise control circuit including a resistor connected between the output terminal and the ground terminal is provided.

본 발명에서, 상기 내부전압은 벌크 바이어스 전압(VBB)인 것이 바람직하다. In the present invention, the internal voltage is preferably a bulk bias voltage (VBB).

본 발명에서, 소스전원은 상기 벌크 바이어스 전압보다 낮은 레벨의 전압을 공급하는 것이 바람직하다. In the present invention, the source power supply preferably supplies a voltage at a level lower than the bulk bias voltage.

본 발명에서, 상기 풀-다운 소자는 상기 인에이블 신호에 대응하여 턴-온되는 트렌지스터로 구성되되, 상기 트렌지스터는 상기 소스전원과 상기 출력단 사이에 연결되는 것이 바람직하다.In the present invention, the pull-down element is composed of a transistor that is turned on in response to the enable signal, the transistor is preferably connected between the source power source and the output terminal.

본 발명에서, 상기 인에이블 신호를 버퍼링하는 버퍼를 더 포함하는 것이 바람직하다.In the present invention, it is preferable to further include a buffer for buffering the enable signal.

또한, 본 발명은 벌크 바이어스 전압이 인가되는 P-웰과 고전압(VPP)이 인가 되는 N-웰이 형성된 반도체 기판 상에, 셀 오프시 누설전류를 감소시키기 위해 스텐바이 전압이 인가되는 게이트가 형성된 반도체 소자에 있어서, 피드백된 벌크 바이어스 전압과 소정의 기준전압을 비교하여 인에이블 신호를 생성하여 출력하는 비교부와; 상기 벌크 바이어스 전압보다 낮은 레벨의 전압을 공급하는 소스전원과 출력단 사이에 연결되어, 상기 인에이블 신호에 응답하여 턴-온되는 트렌지스터 및; 상기 출력단과 접지단 사이에 연결된 저항소자를 포함하는 노이즈 조절 회로를 구비하여 상기 스텐바이 전압에 포함된 노이즈를 감소시키는 반도체 소자를 제공한다.In addition, the present invention is formed on a semiconductor substrate formed with a P-well to which a bulk bias voltage is applied and an N-well to which a high voltage (VPP) is applied, and a gate to which a standby voltage is applied to reduce leakage current at cell off is formed. A semiconductor device comprising: a comparison unit for generating and outputting an enable signal by comparing a fed back bulk bias voltage with a predetermined reference voltage; A transistor connected between a source power supply for supplying a voltage lower than the bulk bias voltage and an output terminal and turned on in response to the enable signal; Provided is a semiconductor device including a noise control circuit including a resistor connected between the output terminal and the ground terminal to reduce noise included in the standby voltage.

본 발명에서, 상기 벌크 바이어스 전압은 -1(V)~ -0.2(V)인 것이 바람직하다.In the present invention, the bulk bias voltage is preferably -1 (V) to -0.2 (V).

본 발명에서, 상기 고전압은 2(V)~ 5(V)인 것이 바람직하다.In the present invention, the high voltage is preferably 2 (V) ~ 5 (V).

본 발명에서, 상기 스텐바이전압은 -0.8(V)~ -0.2(V)인 것이 바람직하다.In the present invention, the standby voltage is preferably -0.8 (V) to -0.2 (V).

본 발명에서, 상기 소스전원은 -0.5(V)~ -3.3(V)인 것이 바람직하다.In the present invention, the source power source is preferably -0.5 (V) ~ -3.3 (V).

이하, 실시예를 통하여 본 발명을 더욱 상세히 설명하기로 한다. 이들 실시예는 단지 본 발명을 예시하기 위한 것이며, 본 발명의 권리 보호 범위가 이들 실시예에 의해 제한되는 것은 아니다. Hereinafter, the present invention will be described in more detail with reference to Examples. These examples are only for illustrating the present invention, and the scope of protection of the present invention is not limited by these examples.

도 3은 본 발명에 의한 일 실시예에 따른 노이즈 조절 회로를 도시한 것이다. 3 illustrates a noise control circuit according to an embodiment of the present invention.

도시된 바와 같이, 본 실시예의 노이즈 조절 회로는 비교부(10)와 버퍼(20)와 NMOS(N1) 및 저항(R1)을 포함하여 구성된다.As shown, the noise control circuit of this embodiment includes a comparator 10, a buffer 20, an NMOS N1, and a resistor R1.

상기 비교부(10)는 피드백된 벌크 바이어스 전압(VBB)과 소정의 기준전압(vrefb)을 비교하여 인에이블 신호를 생성하여 출력한다. 이때, 기준전압(vrefb)은 온도 또는 공정 파라미터 등에 의해 결정된다.The comparison unit 10 generates and outputs an enable signal by comparing the fed back bulk bias voltage VBB with a predetermined reference voltage vrefb. At this time, the reference voltage vrefb is determined by a temperature or a process parameter.

또한, 상기 버퍼(20)는 앞서 비교부(10)의 드라이빙 특성을 개선하기 위해 상기 인에이블 신호를 버퍼링하고, 상기 NMOS(N1)는 상기 인에이블 신호의 인에이블에 응답하여 소스전원(VBBS)에 의해 노드(A)를 풀-다운 구동하며, 상기 저항(R1)은 노드(A)와 접지단(Vss)과 사이에 연결된다.In addition, the buffer 20 buffers the enable signal in order to improve the driving characteristics of the comparator 10, and the NMOS N1 responds to the enable of the enable signal in response to the source power supply VBBS. Is pull-down driven by node A, and the resistor R1 is connected between node A and ground terminal Vss.

이와 같이 구성된 노이즈 조절 회로의 동작을 구체적으로 설명하면 다음과 같다.The operation of the noise control circuit configured as described above will be described in detail below.

우선, 기준전압(vrefb)과 피드백되어 입력된 벌크 바이어스 전압(VBB)을 비교하여 인에이블 신호를 생성하게 되는데, 이때 생성되는 인에이블 신호는 벌크 바이어스 전압(VBB)이 기준전압(vrefb) 보다 작은 경우 로우레벨이 되고, 벌크 바이어스 전압(VBB)이 기준전압(vrefb) 보다 큰 경우 하이레벨이 된다. 즉, 벌크 바이어스 전압(VBB)에 정션(junction) 커페시턴스를 통해 고전압(VPP) 펌핑 노이즈가 전달되는 경우 벌크 바이어스 전압(VBB)에는 변동(fluctuation)이 유발되고 소정 구간에서 바이어스 전압(VBB)이 기준전압(vrefb) 보다 커지는 구간이 발생하는데, 이와 같은 구간의 바이어스 전압(VBB)이 상기 비교부(10)에 입력되면, 하이레벨의 인에이블 신호가 출력되는 것이다.First, an enable signal is generated by comparing the feedback voltage inputted with the reference voltage vrefb and the inputted bulk bias voltage VBB. The enable signal generated here has a bulk bias voltage VBB smaller than the reference voltage vrefb. The low level becomes high when the bulk bias voltage VBB is greater than the reference voltage vrefb. That is, when the high voltage VPP pumping noise is transmitted through the junction capacitance to the bulk bias voltage VBB, fluctuation is caused in the bulk bias voltage VBB and the bias voltage VBB in a predetermined section. A section that becomes larger than the reference voltage vrefb occurs. When the bias voltage VBB of the section is input to the comparator 10, a high level enable signal is output.

앞서, 비교부(10)에서 발생된 인에이블 신호는 버퍼(20)에서 버퍼링된 후, 소스전원(VBBS)과 노드(A) 사이에 연결된 NMOS(N1)을 턴-온 시킨다. 이에 따라 노드(A)를 통해 출력되는 벌크 바이어스 전압(VBB)은 NMOS(N1)의 턴-온 저항과 저항(R1)의 비에 의해 결정된다. 이때, 저항(R1)의 저항값이 NMOS(N1)의 턴-온 저항값에 비해 상당히 크게 설정되는 것이 바람직하다. Before, the enable signal generated by the comparator 10 is buffered in the buffer 20 and then turns on the NMOS N1 connected between the source power source VBBS and the node A. FIG. Accordingly, the bulk bias voltage VBB output through the node A is determined by the ratio of the turn-on resistance of the NMOS N1 and the resistor R1. At this time, it is preferable that the resistance value of the resistor R1 is set considerably larger than the turn-on resistance value of the NMOS N1.

여기서, 벌크 바이어스 전압(VBB)은 -1(V)~ -0.2(V)으로 설정되고, 소스전원(VBBS)은 -0.5(V)~ -3.3(V)인 것이 바람직한데, 이와 같이 벌크 바이어스 전압(VBB) 보다 낮은 레벨의 소스전원(VBBS)을 사용하는 이유는 고전압(VPP) 펌핑 시 발생한 노이즈에 의해 상승한 벌크 바이어스 전압(VBB)을 풀-다운 구동시키기 위함이다.Here, the bulk bias voltage VBB is set to -1 (V) to -0.2 (V), and the source power source VBBS is preferably -0.5 (V) to -3.3 (V). The reason for using the source power supply VBBS at a level lower than the voltage VBB is to pull-down the bulk bias voltage VBB, which is increased by the noise generated during the high voltage VPP pumping.

앞서 설명한 바와 같이, 본 발명에 따른 노이즈 조절 회로는 벌크 바이어스 전압(VBB)의 노이즈를 제거하여 정션(junction) 커페시턴스를 통해 전달된 고전압(VPP) 펌핑 노이즈가 정션 커페시턴스 및 모스 커페시턴스를 통해 스텐바이 전압(VBBW)에 나타나는 것을 방지할 수 있는 효과가 있다.As described above, the noise control circuit according to the present invention removes the noise of the bulk bias voltage (VBB) so that the high voltage (VPP) pumping noise transmitted through the junction capacitance is reduced to the junction capacitance and the MOS capacitance. There is an effect that can be prevented from appearing in the standby voltage (VBBW) through the turn.

상기에서 본 발명에 따른 노이즈 조절 회로는 비록 벌크 바이어스 전압(VBB)의 노이즈를 제거하는 것을 예로 들어 설명했지만, 다양한 전압 생성 장치의 노이즈 방지회로로도 널리 사용될 수 있다.Although the noise control circuit according to the present invention has been described taking the noise of the bulk bias voltage VBB as an example, it can be widely used as a noise prevention circuit of various voltage generators.

이상 설명한 바와 같이, 본 발명에 따른 노이즈 조절 회로 및 이를 이용한 반도체 소자는 벌크 바이어스 전압(VBB)의 노이즈를 필터링하는 노이즈 조절 회로를 구비함으로써, 고전압(VPP) 펌핑 노이즈가 정션(junction) 커페시턴스와 모스 커페시턴스를 통해 스텐바이 전압(VBBW)에 전달되는 것을 방지할 수 있는 이점을 가진다.As described above, the noise control circuit according to the present invention and the semiconductor device using the same have a noise control circuit for filtering the noise of the bulk bias voltage (VBB), so that the high voltage (VPP) pumping noise is the junction capacitance And it has the advantage of preventing the transfer to the standby voltage (VBBW) through the MOS capacitance.

Claims (10)

피드백된 내부 전압과 소정의 기준전압을 비교하여 인에이블 신호를 생성하여 출력하는 비교부와;A comparator for comparing the feedback internal voltage with a predetermined reference voltage to generate and output an enable signal; 상기 인에이블 신호에 응답하여 소스전원으로 출력단을 풀-다운 구동하는 풀-다운 소자 및;A pull-down device configured to pull-down the output terminal to a source power source in response to the enable signal; 상기 출력단과 접지단 사이에 연결된 저항소자를 포함하는 노이즈 조절 회로. Noise control circuit comprising a resistor connected between the output terminal and the ground terminal. 제 1항에 있어서, 상기 내부전압은 벌크 바이어스 전압(VBB) 인 것을 특징으로 하는 노이즈 조절 회로. The noise control circuit of claim 1, wherein the internal voltage is a bulk bias voltage (VBB). 제 2항에 있어서, 소스전원은 상기 벌크 바이어스 전압보다 낮은 레벨의 전압을 공급하는 것을 특징으로 하는 노이즈 조절 회로.3. The noise control circuit according to claim 2, wherein the source power supply supplies a voltage having a level lower than the bulk bias voltage. 제 1항에 있어서, 상기 풀-다운 소자는 상기 인에이블 신호에 응답하여 턴-온되는 트렌지스터로 구성되되, 상기 트렌지스터는 상기 소스전원과 상기 출력단 사이에 연결되는 것을 특징으로 하는 노이즈 조절 회로.The noise control circuit of claim 1, wherein the pull-down element comprises a transistor that is turned on in response to the enable signal, and the transistor is connected between the source power source and the output terminal. 제 1항에 있어서, 상기 인에이블 신호를 버퍼링하는 버퍼를 더 포함하는 노이즈 조절 회로.The noise control circuit of claim 1, further comprising a buffer that buffers the enable signal. 벌크 바이어스 전압이 인가되는 P-웰과 고전압(VPP)이 인가되는 N-웰이 형성된 반도체 기판 상에, 셀 오프시 누설전류를 감소시키기 위해 스텐바이 전압이 인가되는 게이트가 형성된 반도체 소자에 있어서,A semiconductor device having a gate to which a standby voltage is applied to reduce leakage current during cell off, on a semiconductor substrate having a P-well to which a bulk bias voltage is applied and an N-well to which a high voltage (VPP) is applied, 피드백된 벌크 바이어스 전압과 소정의 기준전압을 비교하여 인에이블 신호를 생성하여 출력하는 비교부와; A comparison unit configured to compare the feedback bulk bias voltage with a predetermined reference voltage to generate and output an enable signal; 상기 벌크 바이어스 전압보다 낮은 레벨의 전압을 공급하는 소스전원과 출력단 사이에 연결되어, 상기 인에이블 신호에 응답하여 턴-온되는 트렌지스터 및;A transistor connected between a source power supply for supplying a voltage lower than the bulk bias voltage and an output terminal and turned on in response to the enable signal; 상기 출력단과 접지단 사이에 연결된 저항소자를 포함하는 노이즈 조절 회로를 구비하여 상기 스텐바이 전압에 포함된 노이즈를 감소시키는 반도체 소자.And a noise control circuit including a resistor connected between the output terminal and the ground terminal to reduce noise included in the standby voltage. 제 6항에 있어서, 상기 벌크 바이어스 전압은 -1(V)~ -0.2(V)인 것을 특징으로 하는 반도체 소자.7. The semiconductor device of claim 6, wherein the bulk bias voltage is -1 (V) to -0.2 (V). 제 6항에 있어서, 상기 고전압은 2(V)~ 5(V)인 것을 특징으로 하는 반도체 소자.The semiconductor device according to claim 6, wherein the high voltage is 2 (V) to 5 (V). 제 6항에 있어서, 상기 스텐바이전압은 -0.8(V)~ -0.2(V)인 것을 특징으로 하는 반도체 소자.7. The semiconductor device of claim 6, wherein the standby voltage is -0.8 (V) to -0.2 (V). 제 6항에 있어서, 상기 소스전원은 -0.5(V)~ -3.3(V)인 것을 특징으로 하는 반도체 소자.7. The semiconductor device of claim 6, wherein the source power source is -0.5 (V) to -3.3 (V).
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* Cited by examiner, † Cited by third party
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KR20130018065A (en) * 2011-08-12 2013-02-20 엘지디스플레이 주식회사 Light emitting diode driving circuit

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