KR20070046226A - A network blocker - Google Patents

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KR20070046226A
KR20070046226A KR1020050102647A KR20050102647A KR20070046226A KR 20070046226 A KR20070046226 A KR 20070046226A KR 1020050102647 A KR1020050102647 A KR 1020050102647A KR 20050102647 A KR20050102647 A KR 20050102647A KR 20070046226 A KR20070046226 A KR 20070046226A
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박정환
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엘지전자 주식회사
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Abstract

본 발명은 시스템 초기화 시에 불필요한 데이터의 유입을 막도록 한 네트워크 블록커에 관한 것으로, STM-1 혹은 E1/T1을 정합하는 정합부와, 데이터 처리 및 디코딩을 수행하는 FPGA(Field Programmable Gate Array)와, 각 기능 블록을 수행하기 위한 응용 프로그램을 구동하는 중앙 처리 장치를 네트워크 정합 장치에 있어서, 상기 중앙 처리 장치의 응용 프로그램의 구동 여부를 나타내는 레지스터 값을 저장하는 레지스터부와; 상기 중앙 처리 장치의 응용 프로그램의 구동 여부에 따라 상기 레지스터부의 레지스터 값을 기록하는 중앙 처리 장치 인터페이스부와; 상기 레지스터부로부터 레지스터 값을 판독하여 해당 판독된 레지스터 값에 따라 제어 신호를 생성시켜 주는 제어 신호 생성부와; 상기 제어 신호 생성부에서 생성된 제어 신호에 따라 외부로부터 상기 정합부로 유입되는 데이터를 스위치 온/오프하는 스위치부를 포함하여 이루어진 것을 특징으로 함으로써, 시스템 초기화 시의 에러 발생 요인들 및 망 오류 잠재 원인을 제거할 수 있다.The present invention relates to a network blocker that prevents unnecessary data from flowing during system initialization, and includes a matching unit for matching STM-1 or E1 / T1, and a field programmable gate array (FPGA) for data processing and decoding. And a network matching device for driving an application program for executing each functional block, the network matching device comprising: a register unit for storing a register value indicating whether an application program of the central processing unit is driven; A central processing unit interface unit for recording a register value of the register unit according to whether an application program of the central processing unit is driven; A control signal generator for reading a register value from the register and generating a control signal according to the read register value; And a switch unit for switching on / off data flowing into the matching unit from the outside according to the control signal generated by the control signal generator, thereby preventing error occurrence factors and potential causes of network errors during system initialization. Can be removed.

Description

네트워크 블록커 {a Network Blocker}Network Blocker {a Network Blocker}

도 1은 일반적인 네트워크 정합 카드에 대한 구성을 설명하기 위한 블록도.1 is a block diagram illustrating a configuration of a general network matching card.

도 2는 본 발명의 실시 예에 따른 네트워크 블록커를 나타낸 구성 블록도.2 is a block diagram illustrating a network blocker according to an embodiment of the present invention.

* 도면의 주요 부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings

41: 중앙 처리 장치 인터페이스부41: central processing unit interface unit

42: 레지스터부42: register section

43: 제어 신호 생성부43: control signal generator

44: 스위치부44: switch unit

본 발명은 네트워크 블록커에 관한 것으로, 특히 시스템 초기화 시에 불필요한 데이터의 유입을 막도록 한 네트워크 블록커에 관한 것이다.The present invention relates to a network blocker, and more particularly, to a network blocker to prevent unnecessary data inflow during system initialization.

일반적으로, 이동 통신 시스템에서 저속 정합을 위해서는 E1/T1의 전송 규격을 사용하며, 고속 정합을 위해서는 STM-1 급의 정합 규격을 사용한다. 여기서, 해당 E1은 2,048(Mbps)의 전송 속도를 가지는 통신 경로로 주로 유럽 및 북미 이외의 국가에서 장거리 전송에 사용하며, 해당 T1은 1,544(Mbps)의 전송 속도를 가지는 통신 경로로 주로 북미 지역에서 장거리 전송에 사용한다.In general, in the mobile communication system, the transmission standard of E1 / T1 is used for low speed matching, and the STM-1 class matching standard is used for high speed matching. Here, E1 is a communication path having a transmission rate of 2,048 (Mbps) and is mainly used for long distance transmission in countries other than Europe and North America, and T1 is a communication path having a transmission rate of 1,544 (Mbps) and is mainly used in North America. Used for long distance transmission.

상기한 망 정합 기능을 제공하는 장치를 비롯하여 이동 통신 시스템에 실장되는 모든 카드들은 중앙 처리 장치 및 각 카드에 특화된 기능을 하는 부품들로 구성되어지며, 이러한 바탕에서 OS(Operating System) 및 응용 프로그램이 구동되는 구조를 가지도록 이루어지게 된다.All cards mounted in the mobile communication system, including the device that provides the network matching function, are composed of a central processing unit and components that function specifically for each card. It is made to have a driven structure.

그리고, 일반적으로 이러한 정합 규격들을 지원하는 부품들은 전원 인가와 동시에 초기화가 완료되어 물리적인 경로의 설정이 완료되어지며, 데이터를 송수신할 수 있는 상태가 되도록 이루어지게 된다.In general, the parts supporting the matching standards are initialized at the same time as the power is applied, the physical path is completed, and the data can be transmitted and received.

그러면, 기존에 개발되어 운용중인 네트워크 정합 카드에 대한 구성을 간략하게 살펴보면, 도 1에 도시된 바와 같이, STM-1 혹은 E1/T1을 정합하는 정합부(10)와, 데이터 처리 및 디코딩을 수행하는 FPGA(Field Programmable Gate Array)(20)와, OS 및 응용 프로그램을 수행하기 위한 중앙 처리 장치(30)를 포함하여 이루어져 있다. 여기서, 도 1은 기존에 개발된 E1/T1 및 STM-1 정합을 동시에 수행하는 카드에 대한 블록도를 나타낸 것이다.Then, briefly look at the configuration of the network matching card in the existing development and operation, as shown in Figure 1, matching unit 10 for matching the STM-1 or E1 / T1, and performs data processing and decoding Field Programmable Gate Array (FPGA) 20 and a central processing unit 30 for performing OS and application programs. Here, FIG. 1 shows a block diagram of a card which simultaneously performs E1 / T1 and STM-1 matching developed in the past.

도 1에 도시된 바와 같이, 해당 정합부(10)는 저속의 E1/T1 정합부(11)와 고속의 STM-1 정합부(12)를 포함하여 이루어져 있는데, 해당 E1/T1 정합부(11)는 E1/T1 라인을 정합하기 위한 E1/T1 LIU(Line Interface Unit)(11-1)를 포함하며, 해당 STM-1 정합부(12)는 STM-1 라인을 정합하기 위한 STM-1 LIU(12-1)를 포함하여 이루어져 있다.As shown in FIG. 1, the matching unit 10 includes a low-speed E1 / T1 matching unit 11 and a high-speed STM-1 matching unit 12, and the corresponding E1 / T1 matching unit 11. ) Includes an E1 / T1 Line Interface Unit (LI-1) 11-1 for matching the E1 / T1 lines, and the corresponding STM-1 matching section 12 is an STM-1 LIU for matching the STM-1 lines. It consists of (12-1).

상술한 바와 같은 구성을 가진 종래의 네트워크 정합 카드에 대한 동작을 간략하게 살펴보면 다음과 같다.The operation of the conventional network matching card having the configuration as described above will be briefly described as follows.

E1/T1 정합부(11) 및 STM-1 정합부(12)와 더불어 FPGA(20)는 전원을 인가한 후에 수 ms 내에 초기화가 완료되어 구동 가능 상태로 되어지는데, 이때 해당 각각의 E1/T1 및 STM-1 망 정합부(11, 12)는 외부적으로 데이터의 흐름을 제어할 수 있는 장치가 없다.In addition to the E1 / T1 matcher 11 and the STM-1 matcher 12, the FPGA 20 is initialized within a few ms after the power is applied and becomes a driveable state. And the STM-1 network matching unit (11, 12) there is no device that can control the flow of data externally.

내부의 레지스터 설정을 통하여 해당 디바이스의 내부 FIFO(First in First out)의 조정 및 데이터 흐름을 조정할 수는 있으나, 이것은 중앙 처리 장치(10)의 응용 프로그램이 구동 완료된 이후에야 가능하다.It is possible to adjust the data flow and the adjustment of the internal first in first out (FIFO) of the device through the internal register setting, but this is possible only after the application of the central processing unit 10 is completed.

다시 말해서, 정합 규격을 지원하는 대부분의 부품들은 전원 인가와 동시에 기본값으로 설정되어지며, 이를 통해서 대국과 통신할 수 있는 환경 구성이 종료하게 되는데, 이때 해당 전원 인가 이후에는 별다른 레지스터의 조정이 필요 없이 통신 가능한 상태로 되며, 일부 부품들은 응용 프로그램에서 특정 레지스터 영역을 적어 주어야 동작을 하는 경우도 있다. 이러한 경우에는 반드시 응용 프로그램이 구동된 이후에 경로의 설정이 완료되고 데이터 송수신이 가능해지게 된다.In other words, most of the parts that support the matching standard are set to the default value upon power-up, and the configuration of the environment to communicate with the power is terminated, and there is no need to adjust registers after the power-up. They will be able to communicate, and some components will have to write down certain register areas in the application. In this case, after the application program is started, the path setting is completed and data transmission and reception are possible.

이와 같이, 종래 기술에서 네트워크 정합 카드의 FPGA 및 망 정합부는 전원 인가 후에 수 ms 내에 초기화가 완료되어 동작 가능한 상태가 되며, 반면에 중앙 처리 장치는 OS 및 응용 프로그램이 구동되기까지 수 분 가량의 시간이 소요됨으로써, 이러한 경우에 FPGA 및 망 정합부는 해당 부분을 유지 보수 관리해 주는 응용 프로그램이 구동되기 이전부터 데이터에 대한 처리를 수행하게 되며, 해당 데이터가 중앙 처리 장치로 유입되어야 할 경우에 해당 장치가 활성화되기 이전부터 해당 데이터가 유입되는 경우가 발생하게 되는 문제점이다.As described above, in the prior art, the FPGA and the network matching unit of the network matching card are initialized and operated in a few ms after being powered on, while the central processing unit has a few minutes before the OS and the application are driven. In this case, the FPGA and the network matching unit perform processing on the data before the application that maintains the portion is executed, and when the data needs to flow into the central processing unit, This is a problem that the data is introduced before it is activated.

또한, 해당 장치에 대한 M&A는 중앙 처리 장치에서 구동하는 응용 프로그램에 의해 이루어지게 됨으로써, 초기화되는 시간 동안에 해당 장치에 M&A가 비활성인 상태에서 해당 장치가 동작하는 경우가 발생하게 되는데, 특히 중앙 처리 장치가 비활성인 상태에서 유입되는 데이터는 카드 전체의 동작에 심각한 영향을 초래할 가능성이 높은 문제점을 가지고 있었다.In addition, the M & A for the device is performed by an application program running in the central processing unit, so that the device operates while the M & A is inactive for the device during the initialization time. In particular, the central processing unit Data that has been inactivated has a problem that is likely to seriously affect the operation of the entire card.

전술한 바와 같은 문제점을 해결하기 위한 것으로, 본 발명은 시스템 초기화 시에 불필요한 데이터의 유입을 막도록 한 네트워크 블록커를 제공하는데, 그 목적이 있다.SUMMARY OF THE INVENTION In order to solve the above problems, the present invention provides a network blocker that prevents the inflow of unnecessary data during system initialization.

또한, 본 발명은 이동 통신 시스템에서 저속 및 고속의 망 정합 장치에 대한 블록커(Blocker)를 제공함으로써, 시스템 초기화 시에 불필요한 데이터의 유입을 막을 수 있어 망 오류 잠재 원인을 제거할 수 있도록 하는데, 그 목적이 있다.In addition, the present invention provides a blocker (blocker) for the network matching device of the low speed and high speed in the mobile communication system, it is possible to prevent unnecessary data inflow during system initialization to eliminate the potential causes of network errors, Its purpose is.

또한, 본 발명은 이동 통신 시스템의 망 정합 장치에서 시스템 초기화 시에, 응용 프로그램이 구동되기 이전에는 유입 데이터의 흐름을 차단하고 있다가, 해당 응용 프로그램이 구동된 이후에 관련 하드웨어를 동작 가능하도록 함으로써, 초기화 시 에러 발생 요인들을 제거할 수 있도록 하는데, 그 목적이 있다.In addition, the present invention is to block the flow of incoming data before the application program is running at the network matching device of the mobile communication system, and to operate the related hardware after the application program is started by The purpose of this is to eliminate the error-causing factors during initialization.

상술한 바와 같은 목적을 달성하기 위한 본 발명의 실시 예에 따른 네트워크 블록커는 STM-1 혹은 E1/T1을 정합하는 정합부와, 데이터 처리 및 디코딩을 수행하는 FPGA와, 각 기능 블록을 수행하기 위한 응용 프로그램을 구동하는 중앙 처리 장치를 네트워크 정합 장치에 있어서, 상기 중앙 처리 장치의 응용 프로그램의 구동 여부를 나타내는 레지스터 값을 저장하는 레지스터부와; 상기 중앙 처리 장치의 응용 프로그램의 구동 여부에 따라 상기 레지스터부의 레지스터 값을 기록하는 중앙 처리 장치 인터페이스부와; 상기 레지스터부로부터 레지스터 값을 판독하여 해당 판독된 레지스터 값에 따라 제어 신호를 생성시켜 주는 제어 신호 생성부와; 상기 제어 신호 생성부에서 생성된 제어 신호에 따라 외부로부터 상기 정합부로 유입되는 데이터를 스위치 온/오프하는 스위치부를 포함하여 이루어진 것을 특징으로 한다.According to an embodiment of the present invention, a network blocker includes a matching unit for matching STM-1 or E1 / T1, an FPGA for performing data processing and decoding, and performing each functional block. A network matching device for driving a central processing unit for driving an application program, comprising: a register unit for storing a register value indicating whether an application program of the central processing unit is driven; A central processing unit interface unit for recording a register value of the register unit according to whether an application program of the central processing unit is driven; A control signal generator for reading a register value from the register and generating a control signal according to the read register value; And a switch unit for switching on / off data flowing into the matching unit from the outside according to the control signal generated by the control signal generator.

그라고, 상기 제어 신호 생성부는 상기 레지스터부로부터 판독된 레지스터 값에 따라 시스템 초기 부팅 시에는 상기 스위치부를 디스에이블하고 있다가, 상기 중앙 처리 장치의 응용 프로그램 구동 시에 상기 스위치부를 인에이블하는 것을 특징으로 한다.The control signal generation unit disables the switch unit during initial system booting according to the register value read from the register unit, and then enables the switch unit when the application program of the central processing unit is driven. do.

그라고, 상기 스위치부는 상기 정합부의 LIU 전단 라인에 설치되는 것을 특 징으로 한다.The switch unit is characterized in that it is installed on the LIU front end line of the matching unit.

본 발명은 이동 통신 시스템에서 저속 및 고속의 망 정합 장치의 블록커에 대한 것이다. 종래 기술에서는 고속 및 저속의 망 정합을 가능하도록 해 주는 디바이스들의 경우에 전원 인가와 동시에 동작 가능한 상태가 되는데, 이때 디바이스 내부의 FIFO 혹은 마스터 리셋(Master Reset)을 통하여 데이터의 흐름을 임의로 막을 수는 있으나 이것 또한 응용 프로그램이 완전히 구동된 이후라야 가능함으로써, 이로 인해 중앙 처리 장치가 완전히 구동되기 이전에 데이터의 유입이 있을 수 있으며, 이것은 초기화 실패나 운용 중의 오류 발생 등 예기치 못한 장애를 초래하는 주요 원인이었다. 이러한 주요 원인을 제거하기 위해서, 본 발명은 해당 응용 프로그램이 구동되기 이전에 FPGA 및 하드웨어 구성을 통해 망 정합 디바이스로 유입되는 데이터의 흐름을 차단하며, 해당 응용 프로그램이 구동된 이후에 관련 하드웨어를 동작 가능하도록 해 줌으로써, 초기화 시에 에러 발생 요인들을 제거할 수 있도록 한다. 이하, 본 발명의 실시 예를 첨부한 도면을 참조하여 상세하게 설명하면 다음과 같다.The present invention relates to a blocker of a low speed and high speed network matching device in a mobile communication system. In the prior art, devices that enable high-speed and low-speed network matching become operable at the same time as power is applied. In this case, data flow can be arbitrarily prevented through FIFO or Master Reset in the device. However, this is also possible only after the application has been fully run, which may result in the inflow of data before the central processing unit is fully running, which is the main cause of unexpected failures such as initialization failure or errors during operation. It was. In order to eliminate this main cause, the present invention blocks the flow of data into the network matching device through the FPGA and hardware configuration before the application is started, and operates the related hardware after the application is started. By making it possible, it is possible to eliminate error-causing factors at initialization. Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings.

본 발명의 실시 예에 따른 네트워크 블록커는 도 2에 도시된 바와 같이, 중앙 처리 장치 인터페이스부(41)와, 레지스터부(42)와, 제어 신호 생성부(43)와, 스위치부(44)를 포함하여 이루어진다. 여기서, 도 2는 외부 스위치를 이용하여 네트워크 블록커를 구성한 도면이다.As shown in FIG. 2, the network blocker according to an exemplary embodiment of the present invention may include a central processing unit interface unit 41, a register unit 42, a control signal generator 43, and a switch unit 44. It is made, including. 2 is a diagram illustrating a network blocker using an external switch.

상기 중앙 처리 장치 인터페이스부(41)와, 레지스터부(42)와, 제어 신호 생성부(43)는 데이터 처리 및 디코딩을 수행하는 FPGA 내에 구성되어지며, 상기 스위치부(44)의 스위칭 동작을 제어하는 역할을 수행하는데, 즉 시스템(예를 들어, 정합 카드) 초기 부팅 시에 기본값으로 상기 스위치부(44)를 디스에이블(Disable)하고 있다가, OS 및 응용 프로그램을 수행하기 위한 중앙 처리 장치가 완전히 구동하게 되면 상기 스위치부(44)를 인에이블(Enable)해 준다.The central processing unit interface unit 41, the register unit 42, and the control signal generator 43 are configured in an FPGA that performs data processing and decoding, and controls the switching operation of the switch unit 44. That is, when the system (for example, a matching card) is initially booted, the switch unit 44 is disabled by default, and a central processing unit for executing an OS and an application program is provided. When fully driven, the switch unit 44 is enabled.

다시 말해서, 상기 중앙 처리 장치 인터페이스부(41)와, 레지스터부(42)와, 제어 신호 생성부(43)는 시스템 초기 부팅으로 전원 인가 시에 기본적으로 상기 스위치부(44)를 오프(Off)(또는, 오픈(Open))시켜 외부로부터 유입되는 데이터가 시스템(예를 들어, 정합 카드) 내부로 유입되는 것을 방지하며, 상기 중앙 처리 장치의 응용 프로그램이 완전히 구동된 후에 상기 레지스터부(42)를 이용하여 상기 스위치부(44)를 온(On)시켜 정상적으로 시스템 내부로 해당 데이터가 유입되어 통신이 이루어질 수 있도록 한다.In other words, the central processing unit interface unit 41, the register unit 42, and the control signal generation unit 43 basically turn off the switch unit 44 when the system is initially booted. (Or, open) to prevent data flowing from the outside to flow into the system (for example, a matching card), and the register unit 42 after the application program of the central processing unit is completely driven. By using the switch unit 44 (On), the corresponding data is normally introduced into the system to enable communication.

상기 중앙 처리 장치 인터페이스부(41)는 상기 중앙 처리 장치의 OS 및 응용 프로그램이 구동되었는지를 확인하여 이것을 상기 레지스터부(42)에 기록하는 역할을 수행하는데, 상기 중앙 처리 장치와 FPGA 사이의 데이터 입출력 포트를 통해 상기 중앙 처리 장치의 응용 프로그램이 완전히 구동되었음을 인식하여 상기 레지스터부(42)의 레지스터 값을 기록해 준다.The central processing unit interface unit 41 checks whether the OS and the application program of the central processing unit is driven and writes it to the register unit 42. The data input / output between the central processing unit and the FPGA is performed. The port recognizes that the application program of the central processing unit is completely driven and records the register value of the register unit 42.

상기 레지스터부(42)는 상기 중앙 처리 장치의 응용 프로그램이 접근 가능하고 상기 스위치부(44)를 조정할 수 있는 레지스터를 구비하는데, 상기 중앙 처리 장치 인터페이스부(41)의 기록 동작에 의해서 해당 레지스터에 중앙 처리 장치 구동 여부를 레지스터 값으로 기록되도록 하며, 상기 제어 신호 생성부(43)의 판독 동작에 의해서 해당 레지스터에 기록된 레지스터 값을 판독되도록 한다.The register section 42 includes a register which is accessible to an application program of the central processing unit and which can adjust the switch section 44. The register section 42 writes to the corresponding register by a write operation of the central processing unit interface section 41. Whether the central processing unit is driven or not is recorded as a register value, and the register value recorded in the register is read by the read operation of the control signal generator 43.

상기 제어 신호 생성부(43)는 시스템 초기 부팅 시에 상기 레지스터부(42)로부터 레지스터 값을 판독하며, 해당 판독된 레지스터 값에 따라 제어 신호를 생성시켜 상기 스위치부(44)에 인가하여 상기 스위치부(44)의 스위칭 동작을 제어하는데, 즉 해당 레지스터 값 판독 결과로 상기 중앙 처리 장치의 응용 프로그램이 구동되지 않은 상태인 경우에 상기 스위치부(44)를 오프시켜 주며, 상기 중앙 처리 장치의 응용 프로그램이 완전히 구동된 상태인 경우에 상기 스위치부(44)를 온시켜 준다.The control signal generation unit 43 reads a register value from the register unit 42 at system initial booting, generates a control signal according to the read register value, and applies the control signal to the switch unit 44 to switch the switch. The switching operation of the unit 44 is controlled, that is, when the application program of the central processing unit is not driven as a result of reading the corresponding register value, the switch unit 44 is turned off, and the application of the central processing unit is applied. When the program is completely driven, the switch unit 44 is turned on.

상기 스위치부(44)는 망 정합 부품인 LIU의 전단 라인(즉, LIU와 백보드(Back Board) 측의 트랜스포머(Transformer) 사이의 라인)에 설치 구비되어지며, 상기 제어 신호 생성부(43)의 스위칭 제어 동작에 따라 온/오프 동작을 수행하는데, 상기 중앙 처리 장치의 응용 프로그램이 구동되지 않은 상태인 경우에 스위치 오프 동작으로 외부로부터 시스템(예를 들어, 정합 카드) 내부로 유입되는 데이터를 막으며, 상기 중앙 처리 장치의 응용 프로그램이 완전히 구동된 상태인 경우에 스위치 온 동작으로 해당 데이터를 시스템 내부로 유입시켜 통신이 이루어지도록 한다.The switch unit 44 is provided at a front end line of the LIU, which is a network matching component (ie, a line between the LIU and a transformer on the back board side), and the control signal generator 43 The on / off operation is performed according to a switching control operation. When the application program of the central processing unit is not running, the switching off operation prevents data flowing into the system (for example, a matching card) from the outside. In addition, when the application program of the central processing unit is fully driven, the corresponding data is introduced into the system by a switch-on operation to allow communication.

본 발명의 실시 예에 따른 네트워크 블록커에 대한 동작을 설명하면 다음과 같다.Referring to the operation of the network blocker according to an embodiment of the present invention.

먼저, 시스템 초기 부팅으로 전원 인가 시에, 레지스터부(42) 내의 레지스터는 중앙 처리 장치 구동 여부를 나타내는 레지스터 값을 기본적으로 기록하고 있는데, 이때 해당 중앙 처리 장치의 응용 프로그램이 현재 구동되지 않은 상태임을 나타내는 레지스터 값으로 예를 들어, '00'을 가지고 있게 된다.First, when the system is initially booted, the register in the register 42 basically registers a register value indicating whether or not the central processing unit is driven. In this case, the application program of the central processing unit is not currently running. A register value that represents, for example, has a value of '00'.

이에, 제어 신호 생성부(43)에서는 상기 레지스터부(42) 내의 레지스터로부터 레지스터 값을 판독하고 해당 판독된 레지스터 값에 따라 제어 신호를 생성시켜 LIU의 전단 라인에 설치된 스위치부(44)에 인가하여 해당 스위치부(44)의 스위칭 동작을 제어하게 되는데, 이때 해당 판독된 레지스터 값이 '00'이므로, 즉 상기 중앙 처리 장치의 응용 프로그램이 구동되지 않은 상태이므로, '로우' 레벨의 제어 신호를 생성시켜 해당 스위치부(44)에 인가하여 해당 스위치부(44)를 오프시켜 주도록 한다.Accordingly, the control signal generator 43 reads a register value from the register in the register 42, generates a control signal according to the read register value, and applies it to the switch 44 provided at the front line of the LIU. The switching operation of the switch unit 44 is controlled. In this case, since the read register value is '00', that is, the application program of the CPU is not driven, a control signal having a low level is generated. The switch unit 44 is turned off by applying it to the switch unit 44.

이에 따라, 상기 스위치부(44)는 상기 제어 신호 생성부(43)의 스위칭 제어 동작에 따라 온/오프 동작을 수행하는데, 상기 제어 신호 생성부(43)로부터 '로우' 레벨의 제어 신호를 인가받아 스위치 오프 동작을 수행하여 외부로부터 시스템(예를 들어, 정합 카드) 내부로 유입되는 데이터를 막도록 해 줌으로써, 초기화 시에 에러 발생 요인들을 제거할 수 있다.Accordingly, the switch unit 44 performs an on / off operation according to the switching control operation of the control signal generator 43, and applies a 'low' level control signal from the control signal generator 43. By performing a switch-off operation to prevent data flowing into the system (for example, the matching card) from the outside, the error occurrence factor at the time of initialization can be eliminated.

한편, 상기 중앙 처리 장치의 응용 프로그램이 완전히 구동하게 되면, 중앙 처리 장치 인터페이스부(41)에서는 상기 중앙 처리 장치의 응용 프로그램이 구동되었는지를 확인하는데, 즉 상기 중앙 처리 장치와 FPGA 사이의 데이터 입출력 포트 를 통해 상기 중앙 처리 장치의 응용 프로그램이 완전히 구동되었음을 인식하여 상기 레지스터부(42)의 레지스터 값을 기록하게 되는데, 이때 상기 중앙 처리 장치의 응용 프로그램이 완전히 구동된 상태임을 나타내는 레지스터 값으로 예를 들어, '55'를 가지고 있게 된다.On the other hand, when the application program of the central processing unit is fully driven, the central processing unit interface unit 41 determines whether the application program of the central processing unit is driven, that is, the data input and output port between the central processing unit and the FPGA Through recognizing that the application program of the central processing unit is fully driven through the register value of the register unit 42 is recorded, where the register value indicating that the application program of the central processing unit is fully driven, for example It has a '55'.

이에, 상기 레지스터부(42)는 상기 중앙 처리 장치 인터페이스부(41)의 기록 동작에 의해서 내부 레지스터에 레지스터 값으로 '55'를 기록하게 된다.Accordingly, the register unit 42 writes '55' as a register value in the internal register by the write operation of the central processing unit interface unit 41.

이에 따라, 상기 제어 신호 생성부(43)는 상기 레지스터부(42) 내의 레지스터로부터 레지스터 값을 판독하는데, 이때 해당 판독된 레지스터 값이 '55'이므로, 즉 상기 중앙 처리 장치의 응용 프로그램이 완전히 구동된 상태이므로, '하이' 레벨의 제어 신호를 생성시켜 상기 스위치부(44)에 인가하여 상기 스위치부(44)를 온시켜 주도록 한다.Accordingly, the control signal generator 43 reads the register value from the register in the register 42, since the read register value is '55', that is, the application program of the central processing unit is completely driven. In this state, the high level control signal is generated and applied to the switch unit 44 to turn on the switch unit 44.

그러면, 상기 스위치부(44)는 상기 제어 신호 생성부(43)로부터 '하이' 레벨의 제어 신호를 인가받아 스위치 온 동작을 수행하여 외부로부터 유입되는 데이터를 시스템 내부로 스위칭시켜 통신이 이루어지도록 한다.Then, the switch unit 44 receives a 'high' level control signal from the control signal generator 43 to perform a switch-on operation so as to switch the data flowing from the outside into the system to communicate. .

이상과 같이, 본 발명에 의해 이동 통신 시스템의 망 정합 장치에 대한 블록커를 제공하여 시스템 초기화 시에 응용 프로그램이 구동되기 이전까지 불필요한 데이터의 유입을 막도록 함으로써, 시스템 초기화 시의 에러 발생 요인들 및 망 오류 잠재 원인을 제거할 수 있다.As described above, the present invention provides a blocker for a network matching device of a mobile communication system to prevent unnecessary data from being introduced until an application program is run at system initialization, thereby causing errors in system initialization. And potential causes of network errors.

Claims (3)

STM-1 혹은 E1/T1을 정합하는 정합부와, 데이터 처리 및 디코딩을 수행하는 FPGA(Field Programmable Gate Array)와, 각 기능 블록을 수행하기 위한 응용 프로그램을 구동하는 중앙 처리 장치를 네트워크 정합 장치에 있어서,The network matching device includes a matching unit for matching STM-1 or E1 / T1, a field programmable gate array (FPGA) for data processing and decoding, and a central processing unit for driving an application program for performing each function block. In 상기 중앙 처리 장치의 응용 프로그램의 구동 여부를 나타내는 레지스터 값을 저장하는 레지스터부와;A register unit for storing a register value indicating whether an application program of the central processing unit is driven; 상기 중앙 처리 장치의 응용 프로그램의 구동 여부에 따라 상기 레지스터부의 레지스터 값을 기록하는 중앙 처리 장치 인터페이스부와;A central processing unit interface unit for recording a register value of the register unit according to whether an application program of the central processing unit is driven; 상기 레지스터부로부터 레지스터 값을 판독하여 해당 판독된 레지스터 값에 따라 제어 신호를 생성시켜 주는 제어 신호 생성부와;A control signal generator for reading a register value from the register and generating a control signal according to the read register value; 상기 제어 신호 생성부에서 생성된 제어 신호에 따라 외부로부터 상기 정합부로 유입되는 데이터를 스위치 온/오프하는 스위치부를 포함하여 이루어진 것을 특징으로 하는 네트워크 블록커.And a switch unit configured to switch on / off data flowing from the outside into the matching unit according to the control signal generated by the control signal generator. 제1항에 있어서,The method of claim 1, 상기 제어 신호 생성부는 상기 레지스터부로부터 판독된 레지스터 값에 따라 시스템 초기 부팅 시에는 상기 스위치부를 디스에이블하고 있다가, 상기 중앙 처리 장치의 응용 프로그램 구동 시에 상기 스위치부를 인에이블하는 것을 특징으로 하 는 네트워크 블록커.The control signal generation unit disables the switch unit at the initial boot of the system according to the register value read from the register unit, and then enables the switch unit when the application program of the central processing unit is driven. Network blocker. 제1항에 있어서,The method of claim 1, 상기 스위치부는 상기 정합부의 LIU(Line Interface Unit) 전단 라인에 설치되는 것을 특징으로 하는 네트워크 블록커.The switch unit is a network blocker, characterized in that installed in the front line of the line interface unit (LIU) of the matching portion.
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