KR20060081833A

KR20060081833A - Array substrate and display panel having the same

Info

Publication number: KR20060081833A
Application number: KR1020050002262A
Authority: KR
Inventors: 이봉준; 안병재; 김범준; 김성만
Original assignee: 삼성전자주식회사
Priority date: 2005-01-10
Filing date: 2005-01-10
Publication date: 2006-07-13

Abstract

데이터 라인의 개수를 감소하는 어레이 기판 및 이를 구비한 표시 패널이 개시된다. 어레이 기판은 플로팅 데이터 라인 및 제1 내지 제3 스위칭 소자를 포함한다. 플로팅 데이터 라인은 인접한 제1 및 제2 게이트 라인들과 인접한 제1 및 제2 데이터 라인들에 의해 정의되는 영역을 두 개의 화소 영역으로 구분하고, 제1 스위칭 소자는 제1 게이트 라인과 플로팅 데이터 라인에 연결된다. 제2 스위칭 소자는 제1 게이트 라인과 제1 데이터 라인에 연결된다. 제3 스위칭 소자는 제1 데이터 라인과 플로팅 데이터 라인에 연결된다. 이에 따라, 반감된 데이터 라인의 구조를 구현함으로써 표시 장치의 설계 및 구동을 간단화 할 수 있다. An array substrate for reducing the number of data lines and a display panel having the same are disclosed. The array substrate includes floating data lines and first to third switching elements. The floating data line divides the region defined by the adjacent first and second gate lines and the adjacent first and second data lines into two pixel regions, and the first switching element includes the first gate line and the floating data line. Is connected to. The second switching element is connected to the first gate line and the first data line. The third switching element is connected to the first data line and the floating data line. Accordingly, the design and driving of the display device can be simplified by implementing the structure of the half-cut data line.

플로팅 데이터 라인, 반감, 실딩 공통 전극Floating Data Lines, Half-Range, Shielded Common Electrodes

Description

Array substrate and display panel having same {ARRAY SUBSTRATE AND DISPLAY PANEL HAVING THE SAME}

도 1은 본 발명의 실시예에 따른 어레이 기판의 화소 구조를 설명하기 위한 개략적인 평면도이다.1 is a schematic plan view illustrating a pixel structure of an array substrate according to an exemplary embodiment of the present invention.

도 2a 및 도 2b는 도 1에 도시된 화소 구조에 대응하는 구동 방법을 설명하기 위한 게이트 신호의 파형도이다. 2A and 2B are waveform diagrams of gate signals for describing a driving method corresponding to the pixel structure illustrated in FIG. 1.

도 3은 도 1에 도시한 어레이 기판에 대한 부분 확대도이다.3 is a partially enlarged view of the array substrate illustrated in FIG. 1.

도 4는 도 3의 I-I' 라인으로 절단한 표시 패널의 단면도이다.4 is a cross-sectional view of the display panel taken along the line II ′ of FIG. 3.

도 5는 본 발명의 다른 실시예에 따른 어레이 기판의 부분 확대도이다.5 is a partially enlarged view of an array substrate according to another exemplary embodiment of the present invention.

<도면의 주요부분에 대한 부호의 설명><Description of the symbols for the main parts of the drawings>

111,113,1151: 게이트 전극 121,123,125 : 소스 전극111,113,1151: gate electrode 121,123,125: source electrode

122,124,126 : 드레인 전극 117 : 공통 전극122, 124, 126: drain electrode 117: common electrode

117S : 실딩 공통 전극 127 : 플로팅 데이터 라인117S: Shielding Common Electrode 127: Floating Data Line

151, 152 : 화소 전극151 and 152 pixel electrodes

본 발명은 어레이 기판 및 이를 구비한 표시 패널에 관한 것으로, 보다 상세하게는 데이터 라인의 개수를 감소하는 어레이 기판 및 이을 구비한 표시 패널을 제공하는 것이다.The present invention relates to an array substrate and a display panel having the same, and more particularly, to an array substrate for reducing the number of data lines and a display panel having the same.

일반적인 액정표시장치는 액정표시패널과, 상기 액정표시패널을 구동하는 구동부를 갖는다. 액정표시패널은 어레이 기판과 칼라 필터 기판과, 상기 두 기판 사이에 개재된 액정층을 갖는다. 상기 액정표시장치는 상기 액정층에 소정의 데이터 전압을 충전하는 방식으로 화상을 표시한다. A general liquid crystal display device has a liquid crystal display panel and a driver for driving the liquid crystal display panel. The liquid crystal display panel has an array substrate, a color filter substrate, and a liquid crystal layer interposed between the two substrates. The liquid crystal display displays an image by charging a predetermined data voltage in the liquid crystal layer.

상기 어레이 기판은 N개의 게이트 라인들과 M개의 데이터 라인들이 형성되고, 상기 게이트 라인들과 데이터 라인들에 의해 정의되는 M×N개의 화소 영역들을 갖는다. 상기 화소 영역에는 박막 트랜지스터(Thin Film Transistor)로 이루어진 스위칭 소자와 상기 스위칭 소자에 연결되어 액정 캐패시터의 제1 전극인 화소(Pixel)전극이 형성된다. 상기 칼라필터기판에는 상기 복수의 화소 영역에 대응하여 칼라 필터와 상기 액정 캐패시터의 제2 전극인 공통 전극을 갖는다.The array substrate has N gate lines and M data lines, and has M × N pixel regions defined by the gate lines and data lines. In the pixel area, a switching element formed of a thin film transistor and a pixel electrode connected to the switching element are formed as a first electrode of a liquid crystal capacitor. The color filter substrate has a color filter and a common electrode which is a second electrode of the liquid crystal capacitor corresponding to the plurality of pixel areas.

이에 본 발명의 목적은 데이터 라인의 개수를 반감하는 구조의 어레이 기판을 제공하는 것이다.Accordingly, an object of the present invention is to provide an array substrate having a structure that halves the number of data lines.

상기 본 발명의 다른 목적은 상기 어레이 기판을 구비한 표시 패널을 제공하는 것이다.Another object of the present invention is to provide a display panel having the array substrate.

상기한 본 발명의 목적을 실현하기 위한 실시예에 따른 어레이 기판은 플로 팅 데이터 라인 및 제1 내지 제3 스위칭 소자를 포함한다. 상기 플로팅 데이터 라인은 인접한 제1 및 제2 게이트 라인들과 인접한 제1 및 제2 데이터 라인들에 의해 정의되는 영역을 두 개의 화소 영역으로 구분하고, 상기 제1 스위칭 소자는 상기 제1 게이트 라인과 상기 플로팅 데이터 라인에 연결된다. 상기 제2 스위칭 소자는 상기 제1 게이트 라인과 제1 데이터 라인에 연결된다. 상기 제3 스위칭 소자는 상기 제1 데이터 라인과 상기 플로팅 데이터 라인에 연결된다.An array substrate according to an embodiment for realizing the above object of the present invention includes a floating data line and first to third switching elements. The floating data line divides an area defined by adjacent first and second gate lines and adjacent first and second data lines into two pixel regions, and the first switching element is connected to the first gate line. Is connected to the floating data line. The second switching element is connected to the first gate line and the first data line. The third switching element is connected to the first data line and the floating data line.

상기 화소 영역에는 스토리지 캐패시터의 공통 전극이 형성되고, 상기 공통 전극으로부터 연장되어 상기 플로팅 데이터 라인에 대응하여 형성된 실딩 공통 전극을 더 포함한다.A common electrode of a storage capacitor is formed in the pixel area, and further includes a shielding common electrode extending from the common electrode to correspond to the floating data line.

바람직하게 상기 제1 스위칭 소자의 제어 전극은 상기 제1 게이트 라인에 연결되고, 제1 전류 전극은 상기 플로팅 데이터 라인에 연결되고, 제2 전류 전극은 상기 제1 화소 전극에 연결된다. 상기 제2 스위칭 소자의 제어 전극은 상기 제1 게이트 라인에 연결되고, 제1 전류 전극은 상기 제1 데이터 라인에 연결되고, 제2 전류 전극은 상기 제2 화소 전극에 연결된다. 상기 제3 스위칭 소자의 제어 전극은 상기 제2 게이트 라인에 연결되고, 제1 전류 전극은 상기 제1 데이터 라인에 연결되고, 제2 전류 전극은 상기 제1 스위칭 소자의 제1 전류 전극에 연결된다.Preferably, the control electrode of the first switching element is connected to the first gate line, the first current electrode is connected to the floating data line, and the second current electrode is connected to the first pixel electrode. The control electrode of the second switching element is connected to the first gate line, the first current electrode is connected to the first data line, and the second current electrode is connected to the second pixel electrode. The control electrode of the third switching element is connected to the second gate line, the first current electrode is connected to the first data line, and the second current electrode is connected to the first current electrode of the first switching element. .

상기한 본 발명의 다른 목적을 실현하기 위한 실시예에 따른 표시 패널은 어레이 기판과 액정층 및 대향 기판을 포함한다. 상기 어레이 기판은 서로 인접한 제1 및 제2 게이트 라인과 서로 인접한 제1 및 제2 데이터 라인에 의해 정의되는 영역을 두 개의 화소 영역으로 구분하는 플로팅 데이터 라인과, 상기 제1 게이트 라 인과 상기 플로팅 데이터 라인에 연결된 제1 스위칭 소자와, 상기 제1 게이트 라인과 상기 제1 데이터 라인에 연결된 제2 스위칭 소자 및 상기 제1 데이터 라인과 상기 플로팅 데이터 라인에 연결된 제3 스위칭 소자를 포함한다. 상기 대향 기판은 상기 어레이 기판과 결합을 통해 상기 액정층을 수용한다. According to another exemplary embodiment of the present invention, a display panel includes an array substrate, a liquid crystal layer, and an opposing substrate. The array substrate includes a floating data line for dividing a region defined by first and second gate lines adjacent to each other and first and second data lines adjacent to each other into two pixel regions, the first gate line and the floating data. And a first switching element connected to the line, a second switching element connected to the first gate line and the first data line, and a third switching element connected to the first data line and the floating data line. The opposite substrate receives the liquid crystal layer through bonding with the array substrate.

이러한 어레이 기판 및 이를 구비한 표시 패널에 의하면, 반감된 데이터 라인의 구조를 구현함으로써 표시 장치의 설계 및 구동을 간단화 할 수 있다.According to the array substrate and the display panel having the same, the design and driving of the display device can be simplified by implementing the structure of the half-lined data line.

이하, 첨부한 도면을 참조하여, 본 발명을 보다 상세하게 설명하고자 한다.Hereinafter, with reference to the accompanying drawings, it will be described in detail the present invention.

도 1을 참조하면, 어레이 기판은 N개의 게이트 라인(GL)들과 반감된 M/2개의 데이터 라인(DL)들이 형성된다. 상기 N개의 게이트 라인(GL)들과 상기 M/2개의 데이터 라인(DL)들에 의해 정의되는 M×N개의 화소 영역(P)들로 이루어진다. 예컨대, 하나의 데이터 라인과 하나의 게이트 라인에 의해 두 개의 화소 영역들이 정의된다. Referring to FIG. 1, an array substrate is formed with N gate lines GL and M / 2 data lines DL halved. It is composed of M × N pixel areas P defined by the N gate lines GL and the M / 2 data lines DL. For example, two pixel regions are defined by one data line and one gate line.

구체적으로, 제1 화소 영역(P1)에는 n-1 번째 게이트 라인(GLn-1)과 m-1 번째 데이터 라인(DLm-1)에 연결된 제1 스위칭 소자(TFT11)가 형성되고, 상기 제1 스위칭 소자(TFT11)와 연결된 제1 화소 전극(PE11)이 형성된다. 상기 제1 스위칭 소자(TFT11)에 소스 전압을 인가하는 제3 스위칭 소자(TFT13)가 형성된다. In detail, a first switching element TFT11 connected to an n−1 th gate line GLn−1 and an m−1 th data line DLm−1 is formed in the first pixel region P1, and the first pixel element P1 is formed. The first pixel electrode PE11 connected to the switching element TFT11 is formed. A third switching element TFT13 that applies a source voltage to the first switching element TFT11 is formed.

상기 제3 스위칭 소자(TFT13)는 n 번째 게이트 라인(GLn)과 연결된 게이트 전극과, m-1 번째 데이터 라인(DLm-1)과 연결된 소스 전극과 상기 제1 스위칭 소자 (TFT11)와 연결된 드레인 전극을 포함한다. The third switching element TFT13 may include a gate electrode connected to an nth gate line GLn, a source electrode connected to an m−1th data line DLm-1, and a drain electrode connected to the first switching element TFT11. It includes.

제2 화소 영역(P2)에는 n-1 번째 게이트 라인(GLn-1)과 m-1 번째 데이터 라인(DLm-1)에 연결된 제2 스위칭 소자(TFT12)가 형성되고, 상기 제2 스위칭 소자(TFT12)와 연결된 제2 화소 전극(PE12)이 형성된다.A second switching element TFT12 connected to an n−1 th gate line GLn−1 and an m−1 th data line DLm−1 is formed in the second pixel region P2, and the second switching element ( The second pixel electrode PE12 connected to the TFT12 is formed.

상기 게이트 신호는 이전 게이트 라인을 액티브 시키는 제1 펄스(W1)와, 현재 게이트 라인을 액티브 시키는 제2 펄스(W2)를 포함한다. 상기 제1 펄스의 폭은 상기 제2 펄스 폭의 1/2 이다. The gate signal includes a first pulse W1 for activating a previous gate line and a second pulse W2 for activating a current gate line. The width of the first pulse is 1/2 of the width of the second pulse.

도 1 및 도 2a를 참조하면, n-1 번째 게이트 라인(GLn-1)이 구동되는 n-1 번째 게이트 신호(Gn-1)의 제2 펄스 구간(t1,t2) 중 t1 동안 n 번째 게이트 라인(GLn)에 n번째 게이트 신호(Gn)의 제1 펄스(W1)가 인가된다. 1 and 2A, an n-th gate during t1 of a second pulse period t1 and t2 of an n-1 th gate signal Gn-1 in which an n-1 th gate line GLn-1 is driven The first pulse W1 of the n-th gate signal Gn is applied to the line GLn.

이에 t1 구간 동안, n 번째 게이트 라인(GLn)에 연결된 제3 스위칭 소자(TFT13)가 턴-온 되고, 상기 제3 스위칭 소자(TFT13)는 m-1 번째 데이터 라인(DLm-1)에 인가된 제1 데이터 전압(+)은 제1 스위칭 소자(TFT11)를 통해 제1 화소 전극(PE11)에 인가된다. Accordingly, during the t1 period, the third switching device TFT13 connected to the n-th gate line GLn is turned on, and the third switching device TFT13 is applied to the m-1 th data line DLm-1. The first data voltage (+) is applied to the first pixel electrode PE11 through the first switching element TFT11.

t2 구간 동안, n 번째 게이트 신호(Gn)가 풀 다운 됨에 따라서 제2 화소 전극(PE12)에 m-1 번째 데이터 라인(DLm-1)에 인가된 제1 데이터 전압(+)이 제2 스위칭 소자(TFT12)를 통해 인가된다.During the period t2, as the n-th gate signal Gn is pulled down, the first data voltage (+) applied to the m−1 th data line DLm−1 to the second pixel electrode PE12 becomes the second switching element. Is applied via (TFT12).

n 번째 게이트 라인(GLn)이 구동되는 n 번째 게이트 신호(Gn)의 제2 펄스 구 간(t3,t4) 중 t3 동안 n+1 번째 게이트 라인(GLn+1)에 n+1 번째 게이트 신호(Gn+1)의 제1 펄스(W1)가 인가된다. The n + 1 th gate signal (n + 1) to the n + 1 th gate line GLn + 1 during t3 of the second pulse section t3, t4 of the n th gate signal Gn where the n th gate line GLn is driven The first pulse W1 of Gn + 1 is applied.

이에 t3 구간 동안, n+1 번째 게이트 라인(GLn+1)에 연결된 제3 스위칭 소자(TFT23)가 턴-온 되고, 상기 제3 스위칭 소자(TFT23)는 m 번째 데이터 라인(DLm)에 인가된 제2 데이터 전압(-)은 제1 스위칭 소자(TFT21)를 통해 제3 화소 전극(PE21)에 인가된다. Accordingly, during the period t3, the third switching device TFT23 connected to the n + 1 th gate line GLn + 1 is turned on and the third switching device TFT23 is applied to the m th data line DLm. The second data voltage (−) is applied to the third pixel electrode PE21 through the first switching element TFT21.

t4 구간 동안, n+1 번째 게이트 신호(Gn+1)가 풀 다운 됨에 따라서 제4 화소 전극(PE22)에 m 번째 데이터 라인(DLm)에 인가된 제2 데이터 전압(-)이 제2 스위칭 소자(TFT22)를 통해 인가된다.During the period t4, as the n + 1 th gate signal Gn + 1 is pulled down, the second data voltage (−) applied to the m th data line DLm to the fourth pixel electrode PE22 becomes the second switching element. Is applied via (TFT22).

도 2b는 게이트 신호의 다른 실시예에 대한 파형도이다.2B is a waveform diagram of another embodiment of a gate signal.

도 2b에 도시된 바와 같이, 상기 게이트 신호는 이전 게이트 라인을 액티브 시키는 제1 펄스(W1')와, 현재 게이트 라인을 액티브 시키는 제2 펄스(W2')를 포함하며, 상기 제1 펄스(W1')와 제2 펄스(W2')의 폭은 실질적으로 동일하다.As shown in FIG. 2B, the gate signal includes a first pulse W1 'for activating a previous gate line and a second pulse W2' for activating a current gate line, and the first pulse W1. ') And the width of the second pulse W2' are substantially the same.

도 1 및 도 2b를 참조하면, n-1 번째 게이트 라인(GLn-1)이 구동되는 n-1 번째 게이트 신호(Gn-1)의 제2 펄스 구간(t1',t2') 중 t1' 동안 n 번째 게이트 라인(GLn)에 n 번째 게이트 신호(Gn)의 제1 펄스(W1')가 인가된다. 1 and 2B, during t1 'of the second pulse sections t1' and t2 'of the n-1th gate signal Gn-1 in which the n-1th gate line GLn-1 is driven. The first pulse W1 ′ of the n th gate signal Gn is applied to the n th gate line GLn.

이에 t1' 구간 동안, n 번째 게이트 라인(GLn)에 연결된 제3 스위칭 소자(TFT13)가 턴-온 되고, 상기 제3 스위칭 소자(TFT13)는 m-1 번째 데이터 라인(DLm-1)에 인가된 제1 데이터 전압(+)은 제1 스위칭 소자(TFT11)를 통해 제1 화소 전극(PE11)에 인가된다. During the t1 'period, the third switching device TFT13 connected to the n-th gate line GLn is turned on, and the third switching device TFT13 is applied to the m-1 th data line DLm-1. The first data voltage (+) is applied to the first pixel electrode PE11 through the first switching element TFT11.

t2' 구간 동안, n 번째 게이트 신호(Gn)가 풀 다운 됨에 따라서 제2 화소 전극(PE12)에 m-1 번째 데이터 라인(DLm-1)에 인가된 제1 데이터 전압(+)이 제2 스위칭 소자(TFT12)를 통해 인가된다.During the t2 'period, as the n-th gate signal Gn is pulled down, the first data voltage (+) applied to the m-th data line DLm-1 to the second pixel electrode PE12 is second switched. It is applied through element TFT12.

n 번째 게이트 라인(GLn)이 구동되는 n 번째 게이트 신호(Gn)의 제2 펄스 구간(t3',t4') 중 t3' 동안 n+1 번째 게이트 라인(GLn+1)에 n+1 번째 게이트 신호(Gn+1)의 제1 펄스(W1)가 인가된다. n + 1 th gate to the n + 1 th gate line GLn + 1 during t3 'of the second pulse intervals t3' and t4 'of the n th gate signal Gn where the n th gate line GLn is driven The first pulse W1 of the signal Gn + 1 is applied.

이에 t3' 구간 동안, n+1 번째 게이트 라인(GLn+1)에 연결된 제3 스위칭 소자(TFT23)가 턴-온 되고, 상기 제3 스위칭 소자(TFT23)는 m 번째 데이터 라인(DLm)에 인가된 제2 데이터 전압(-)은 제1 스위칭 소자(TFT21)를 통해 제3 화소 전극(PE21)에 인가된다. Accordingly, during the t3 'period, the third switching device TFT23 connected to the n + 1 th gate line GLn + 1 is turned on and the third switching device TFT23 is applied to the m th data line DLm. The second data voltage (−) is applied to the third pixel electrode PE21 through the first switching element TFT21.

t4' 구간 동안, n+1 번째 게이트 신호(Gn+1)가 풀 다운 됨에 따라서 제4 화소 전극(PE22)에 m 번째 데이터 라인(DLm)에 인가된 제2 데이터 전압(-)이 제2 스위칭 소자(TFT22)를 통해 인가된다.During the t4 'period, as the n + 1 th gate signal Gn + 1 is pulled down, the second data voltage (−) applied to the m th data line DLm to the fourth pixel electrode PE22 is second switched. It is applied via device TFT22.

결과적으로 m-1 번째 및 m 번째 데이터 라인(DLm-1,DLm)과, n-1 번째 및 n 번째 게이트 라인(GLn-1,GLn)에 연결되는 네 개의 화소 전극들의 구동 순서는 제1 화소 전극(PE11), 제2 화소 전극(PE12), 제3 화소 전극(PE21) 및 제4 화소 전극(PE22)이다. 또한, 도시된 바와 같이, 인접한 데이터 라인에 서로 다른 극성의 데이터 전압을 인가하는 컬럼(COLUMN) 반전 구동 방식으로 2 ×1 도트(DOT) 반전 효과를 얻을 수 있다. As a result, the driving order of the four pixel electrodes connected to the m-1 th and m th data lines DLm-1 and DLm and the n-1 th and n th gate lines GLn-1 and GLn is the first pixel. The electrode PE11, the second pixel electrode PE12, the third pixel electrode PE21, and the fourth pixel electrode PE22. In addition, as illustrated, a 2 × 1 dot (DOT) inversion effect may be obtained by a column inversion driving method that applies data voltages having different polarities to adjacent data lines.

도 3은 도 1에 도시한 어레이 기판에 대한 부분 확대도 이다. 3 is a partially enlarged view of the array substrate illustrated in FIG. 1.

도 3을 참조하면, 어레이 기판은 하나의 게이트 라인과 하나의 데이터 라인 에 의해 두 개의 화소 영역들이 정의된다. Referring to FIG. 3, two pixel regions are defined in an array substrate by one gate line and one data line.

구체적으로, n-1 번째 게이트 라인(GLn-1)과 m-1 번째 데이터 라인(DLm-1) 및 플로팅 데이터 라인(127)에 의해 제1 화소 영역(P1)과 제2 화소 영역(P2)이 정의 된다. 상기 제1 화소 영역(P1)에는 제1 스위칭 소자(TFT1)가 형성되고, 상기 제2 화소 영역(P2)에는 제2 스위칭 소자(TFT2)가 형성된다. 상기 플로팅 데이터 라인(117)은 상기 제1 스위칭 소자(TFT1)와 제3 스위칭 소자(TFT3)를 연결하고, 상기 제3 스위칭 소자(TFT3)는 상기 플로팅 데이터 라인(127)과 m-1 번째 데이터 라인(DLm-1)을 연결한다. Specifically, the first pixel region P1 and the second pixel region P2 are defined by the n−1 th gate line GLn-1, the m−1 th data line DLm-1, and the floating data line 127. Is defined. A first switching element TFT1 is formed in the first pixel region P1, and a second switching element TFT2 is formed in the second pixel region P2. The floating data line 117 connects the first switching element TFT1 and the third switching element TFT3, and the third switching element TFT3 connects the floating data line 127 and the m-1 th data. Connect the line DLm-1.

상기 제1 스위칭 소자(TFT1)의 게이트 전극(111)은 n-1 번째 게이트 라인(GLn-1)과 연결되고, 소스 전극(121)은 제3 스위칭 소자(TFT3)와 연결되고, 드레인 전극(122)은 제1 화소 전극(151)과 연결된다. The gate electrode 111 of the first switching element TFT1 is connected to the n−1 th gate line GLn-1, the source electrode 121 is connected to the third switching element TFT3, and the drain electrode ( 122 is connected to the first pixel electrode 151.

상기 제2 스위칭 소자(TFT2)의 게이트 전극(113)은 n-1 번째 게이트 라인(GLn-1)과 연결되고, 소스 전극(123)은 m-1 번째 데이터 라인(DLm-1)과 연결되고, 드레인 전극(124)은 제2 화소 전극(152)과 연결된다. The gate electrode 113 of the second switching element TFT2 is connected to the n-1 th gate line GLn-1, and the source electrode 123 is connected to the m-1 th data line DLm-1. The drain electrode 124 is connected to the second pixel electrode 152.

상기 제3 스위칭 소자(TFT3)의 게이트 전극(115)은 n 번째 게이트 라인(GLn)과 연결되고, 소스 전극(125)은 m-1 번째 데이터 라인(DLm-1)과 연결되고, 드레인 전극(126)은 상기 플로팅 데이터 라인(127)과 연결된다. 상기 플로팅 데이터 라인(127)은 상기 제1 스위칭 소자(TFT1)의 소스 전극(121)과 연결된다. The gate electrode 115 of the third switching element TFT3 is connected to the n-th gate line GLn, the source electrode 125 is connected to the m-th data line DLm-1, and the drain electrode ( 126 is connected to the floating data line 127. The floating data line 127 is connected to the source electrode 121 of the first switching element TFT1.

상기 제1 및 제2 화소 영역(P1,P2)에는 스토리지 캐패시터가 각각 형성된다. 상기 제1 화소 영역(P1)의 스토리지 캐패시터는 공통 전극(117)과 제1 화소 전극(151)에 의해 형성되고, 상기 제2 화소 영역(P2)의 스토리지 캐패시터는 공통 전극(117)과 제2 화소 전극(152)에 의해 형성된다.Storage capacitors are formed in the first and second pixel areas P1 and P2, respectively. The storage capacitor of the first pixel region P1 is formed by the common electrode 117 and the first pixel electrode 151, and the storage capacitor of the second pixel region P2 is the common electrode 117 and the second pixel. It is formed by the pixel electrode 152.

상기 제1 화소 전극(151)과 제2 화소 전극(152)의 경계에 형성된 플로팅 데이터 라인(127)에 대응하여 실딩 공통 전극(117S)이 형성된다. 상기 실딩 공통 전극(117S)은 상기 플로팅 데이터 라인(127)의 아래에 형성되어 캐패시터를 형성한다. 상기 캐패시터를 통해 상기 플로팅 데이터 라인(127)으로 인가되는 데이터 전압을 유지시킴으로써 주변의 제1 및 제2 화소 전극(151,152)에 의한 전압 변화에 의한 커플링 현상을 방지할 수 있다. The shielding common electrode 117S is formed to correspond to the floating data line 127 formed at the boundary between the first pixel electrode 151 and the second pixel electrode 152. The shielding common electrode 117S is formed under the floating data line 127 to form a capacitor. By maintaining the data voltage applied to the floating data line 127 through the capacitor, it is possible to prevent the coupling phenomenon due to the voltage change by the first and second pixel electrodes 151 and 152.

도 3 및 도 4를 참조하면, 표시 패널은 어레이 기판(100)과 칼라 필터 기판(200)과 상기 어레이 기판(100)과 칼라 필터 기판(200) 사이에 개재된 액정층(300)을 포함한다. 상기 어레이 기판(100)은 베이스 기판(101) 위에 복수의 스위칭 소자가 어레이 된다.3 and 4, the display panel includes an array substrate 100 and a color filter substrate 200, and a liquid crystal layer 300 interposed between the array substrate 100 and the color filter substrate 200. . The array substrate 100 includes a plurality of switching elements arranged on the base substrate 101.

구체적으로, 상기 어레이 기판(100)은 m-1 번째 데이터 라인(DLm-1) 및 플로팅 데이터 라인(127)에 의해 두 개의 제1 및 제2 화소 영역(P1,P2)이 정의된다. In detail, the first and second pixel areas P1 and P2 are defined by the m−1 th data line DLm−1 and the floating data line 127 of the array substrate 100.

상기 제1 화소 영역(P1)에는 제1 스위칭 소자(TFT1)가 형성되고, 제2 화소 영역(P2)에는 제2 스위칭 소자(TFT2) 및 제3 스위칭 소자(TFT3)가 형성된다. 상기 제1 및 제2 화소 영역(P1,P2)에는 스토리지 캐패시터가 각각 형성된다. A first switching element TFT1 is formed in the first pixel region P1, and a second switching element TFT2 and a third switching element TFT3 are formed in the second pixel region P2. Storage capacitors are formed in the first and second pixel areas P1 and P2, respectively.

게이트 금속층에 의해 상기 제1 내지 제3 스위칭 소자(TFT1,TFT2,TFT3)의 게 이트 전극(111,113,115)이 형성되고, 상기 스토리지 캐패시터의 공통 전극(117)이 형성된다. 또한, 상기 플로팅 데이터 라인(127)에 대응하여 실딩 공통 전극(117S)이 형성된다. Gate electrodes 111, 113, and 115 of the first to third switching elements TFT1, TFT2, and TFT3 are formed by the gate metal layer, and the common electrode 117 of the storage capacitor is formed. In addition, a shielding common electrode 117S is formed to correspond to the floating data line 127.

상기 게이트 금속층 위에는 게이트 절연층(103)이 형성된다. 상기 스위칭 소자의 게이트 전극(111,115) 위에는 반도체층(131,133)이 형성된다. A gate insulating layer 103 is formed on the gate metal layer. The semiconductor layers 131 and 133 are formed on the gate electrodes 111 and 115 of the switching element.

소스 및 드레인 금속층에 제1 내지 제3 스위칭 소자(TFT1,TFT2,TFT3)의 소스 및 드레인 전극(121,122,123,124,125,126)이 형성되고, 상기 플로팅 데이터 라인(127)이 상기 실딩 공통 전극(117S) 위에 형성된다. Source and drain electrodes 121, 122, 123, 124, 125, and 126 of the first to third switching elements TFT1, TFT2, and TFT3 are formed on the source and drain metal layers, and the floating data line 127 is formed on the shielding common electrode 117S.

상기 소스 및 드레인 금속층 위에는 패시베이션층(105)이 형성되고, 상기 패시베이션층(105) 위에 절연층(107)이 형성된다. 상기 절연층(107)은 형성되지 않을 수도 있다. A passivation layer 105 is formed on the source and drain metal layers, and an insulating layer 107 is formed on the passivation layer 105. The insulating layer 107 may not be formed.

상기 제1 및 제2 스위칭 소자(TFT1,TFT2)의 드레인 전극(122,124) 위의 패시베이션층(105) 및 절연층(107)의 식각되어 콘택홀이 형성된다. 투명 도전막이 패터닝되어 제1 화소 전극(151)과 제2 화소 전극(152)이 형성된다. 상기 콘택홀을 통해 상기 제1 및 제2 스위칭 소자(TFT1,TFT2)의 드레인 전극(122,124)과 상기 제1 및 제2 화소 전극(151,152)이 전기적으로 연결된다.The passivation layer 105 and the insulating layer 107 on the drain electrodes 122 and 124 of the first and second switching elements TFT1 and TFT2 are etched to form contact holes. The transparent conductive film is patterned to form the first pixel electrode 151 and the second pixel electrode 152. The drain electrodes 122 and 124 of the first and second switching elements TFT1 and TFT2 and the first and second pixel electrodes 151 and 152 are electrically connected to each other through the contact hole.

상기 칼라 필터 기판(200)은 베이스 기판(210) 위에 차광층(210)이 형성되고, 패터닝되어 상기 제1 및 제2 화소 영역(P1,P2)의 내부공간이 정의된다. 상기 차광층(210)에 의해 내부공간이 정의된 제1 및 제2 화소 영역(P1,P2)에 칼라 필터(220)가 형성된다. The color filter substrate 200 has a light blocking layer 210 formed on the base substrate 210, and is patterned to define internal spaces of the first and second pixel regions P1 and P2. The color filters 220 are formed in the first and second pixel areas P1 and P2 in which internal spaces are defined by the light blocking layer 210.

상기 칼라 필터(220)를 보호하고, 상기 차광층(210)과 칼라 필터(220)를 평탄화하기 위한 보호층(230)이 형성되고, 상기 어레이 기판(100)에 형성된 화소 전극에 대응하는 공통 전극층(240)이 형성된다.A protective layer 230 is formed to protect the color filter 220 and to planarize the light blocking layer 210 and the color filter 220, and a common electrode layer corresponding to the pixel electrode formed on the array substrate 100. 240 is formed.

상기 액정층(300)은 상기 어레이 기판(100)과 칼라 필터 기판(200)의 결합에 의해 수용된다. 상기 액정층(300)은 어레이 기판(100)의 화소 전극과 칼라 필터 기판(200)의 공통 전극 간의 전위차에 의해 배열각을 변화시켜 화상을 표시한다. The liquid crystal layer 300 is accommodated by the combination of the array substrate 100 and the color filter substrate 200. The liquid crystal layer 300 displays an image by changing an array angle by a potential difference between the pixel electrode of the array substrate 100 and the common electrode of the color filter substrate 200.

도 5는 본 발명의 다른 실시예에 따른 어레이 기판의 부분 확대도 이다.5 is a partially enlarged view of an array substrate according to another exemplary embodiment of the present invention.

도 5를 참조하면, 어레이 기판은 구체적으로, n-1 번째 게이트 라인(GLn-1)과 m-1 번째 데이터 라인(DLm-1) 및 플로팅 데이터 라인(FDL)에 의해 제1 화소 영역(P1)과 제2 화소 영역(P2)이 정의된다. Referring to FIG. 5, the array substrate may include, for example, the first pixel region P1 by the n−1 th gate line GLn−1, the m−1 th data line DLm−1, and the floating data line FDL. ) And the second pixel region P2 are defined.

상기 제1 화소 영역(P1)에는 제1 스위칭 소자(TFT1)가 형성되고, 상기 제2 화소 영역(P2)에는 제2 스위칭 소자(TFT2)가 형성된다. 상기 플로팅 데이터 라인(FDL)은 상기 제1 스위칭 소자(TFT1)와 제3 스위칭 소자(TFT3)를 연결하고, 상기 제3 스위칭 소자(TFT3)는 상기 플로팅 데이터 라인(FDL)과 m-1 번째 데이터 라인(DLm-1)을 연결한다. 상기 제3 스위칭 소자(TFT3)의 소스 전극은 상기 m-1 번째 데이터 라인(DLm-1)에 인접하게 형성된다. 이에 의해 상기 m-1 번째 데이터 라인(DLm-1)의 로드(LOAD)를 줄일 수 있다.A first switching element TFT1 is formed in the first pixel region P1, and a second switching element TFT2 is formed in the second pixel region P2. The floating data line FDL connects the first switching element TFT1 and the third switching element TFT3, and the third switching element TFT3 is connected to the floating data line FDL and the m-1 th data. Connect the line DLm-1. The source electrode of the third switching element TFT3 is formed adjacent to the m−1 th data line DLm−1. As a result, the load LOAD of the m−1 th data line DLm−1 may be reduced.

상기 제1 및 제2 화소 영역(P1,P2)에는 스토리지 캐패시터가 각각 형성된다. 상기 제1 화소 영역(P1)의 스토리지 캐패시터는 공통 전극(VCOM)과 제1 화소 전극(PE1)에 의해 형성되고, 상기 제2 화소 영역(P2)의 스토리지 캐패시터는 공통 전극 (VCOM)과 제2 화소 전극(PE2)에 의해 형성된다.Storage capacitors are formed in the first and second pixel areas P1 and P2, respectively. The storage capacitor of the first pixel region P1 is formed by the common electrode VCOM and the first pixel electrode PE1, and the storage capacitor of the second pixel region P2 is the common electrode VCOM and the second pixel. It is formed by the pixel electrode PE2.

상기 제1 화소 전극(PE1)과 제2 화소 전극(PE2)의 경계에 형성된 플로팅 데이터 라인(FDL)에 대응하여 실딩 공통 전극(SVCOM)이 형성된다. 상기 실딩 공통 전극(SVCOM)은 상기 플로팅 데이터 라인(FDL)의 아래에 형성되어 캐패시터를 형성한다. The shielding common electrode SVCOM is formed to correspond to the floating data line FDL formed at the boundary between the first pixel electrode PE1 and the second pixel electrode PE2. The shielding common electrode SVCOM is formed under the floating data line FDL to form a capacitor.

이상에서 설명한 바와 같이, 본 발명에 따르면 데이터 라인의 개수를 반감하는 화소 구조를 갖고, 이에 대응하는 구동 방법을 구현함으로써 어레이 기판 및 이를 구비한 표시 장치의 설계 및 구동을 간단화할 수 있다.As described above, according to the present invention, it is possible to simplify the design and driving of an array substrate and a display device having the same by implementing a driving method corresponding to the pixel structure which halves the number of data lines.

이상에서는 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.Although described above with reference to the embodiments, those skilled in the art can be variously modified and changed within the scope of the invention without departing from the spirit and scope of the invention described in the claims below. I can understand.

Claims

A floating data line dividing an area defined by first and second gate lines adjacent to each other and first and second data lines adjacent to each other into two pixel areas;

A first switching element connected to the first gate line and the floating data line;

A second switching element connected to the first gate line and the first data line; And

And a third switching element connected to the first data line and the floating data line.

The array substrate of claim 1, further comprising a first pixel electrode connected to the first switching element.

The array substrate of claim 1, further comprising a second pixel electrode connected to the second switching element.

The method of claim 1,

The common electrode of the storage capacitor is formed in the pixel area,

And a shielding common electrode extending from the common electrode and formed to correspond to the floating data line.

3. The display device of claim 2, wherein a control electrode of the first switching device is connected to the first gate line, a first current electrode is connected to the floating data line, and a second current electrode is connected to the first pixel electrode. An array substrate.

4. The display device of claim 3, wherein a control electrode of the second switching element is connected to the first gate line, a first current electrode is connected to the first data line, and a second current electrode is connected to the second pixel electrode. Array substrate, characterized in that.

The display device of claim 1, wherein a control electrode of the third switching device is connected to the second gate line, a first current electrode is connected to the first data line, and a second current electrode is formed of the first switching device. An array substrate, characterized in that connected to one current electrode.

A floating data line dividing a region defined by first and second gate lines adjacent to each other and first and second data lines adjacent to each other into two pixel regions, and a portion of the first gate line and the floating data line. An array substrate including a first switching element connected to the second switching element, a second switching element connected to the first gate line and the first data line, and a third switching element connected to the first data line and the floating data line;

Liquid crystal layer; And

And an opposing substrate receiving the liquid crystal layer through bonding with the array substrate.

The display panel of claim 8, wherein the gate electrode of the third switching element is connected to the second gate line.

The display panel of claim 8, wherein a color filter is formed on the opposing substrate to correspond to the pixel area.